JPS5941610B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】 本発明は絶縁ゲート型電界効果トランジスタ（以下ＩＧ
ＦＥＴという）を用いた論理回路に関する。

従来ＩＧＦＥＴを用いた２人力ＮＯＲゲートは第１図に
示すように負荷用ＩＧＦＥＴ Ｍｌと駆動用ＩＧＦＥＴ
Ｍ２．Ｍ３により構成される。

この回路の入力１又は２に対する出力３のスイッチング
スピードは、出力を上昇させるスピードではＭｌのオン
抵抗Ｒ１と出力に付加されるＩＧＦＥＴ Ｍ２゜Ｍ３
によって生ずる寄生容量Ｃｏとの積により決定され、出
力を下降させるスピードではＩＧＦＥＴＭ２又はＭ３の
オン抵抗Ｒ２とＣｏの積により決定される。

このためゲート入力数が増大するに従ってかかる容量ｃ
ｏは非常に大きなものとなり、著しくスイッチングスピ
ードが遅れるという欠点があった。

この発明の目的は、寄生容量の大きい回路でも高速動作
が可能な論理回路を提供することにある。

本発明による５論理回路は駆動部と負荷部とが直列に接
続され、この接続点から出力を発生する論理回路におい
て、接続手段を駆動部と負荷部との間に介挿せしめ、接
続手段と駆動部との接続点の電位の変化を検知して、こ
の電位の変化により接続手段の導通を制御して接続手段
と負荷部との接続部から出力を発生するようにしたこと
を特徴とする。

ここで接続手段は駆動部との接続点の電位の変化に対応
した論理情報の変化を負荷部との接続部に出力するよう
に制御される。

さらにこの接続手段の制御は、駆動部との接続点の電位
の変化によって行なわれるがかかる電位変化は雑音等に
影響されない値以上で、かつ出力の電位の変化よりも小
さく設定しておくことが効果の上で好ましい。

本発明においては駆動部との接続点に駆動部と並列に生
成せる寄生容量を駆動部の接続点が低レベルから高レベ
ルへと変化しようとする状態を検出して、この検出によ
って接続手段と負荷部との接続点を高レベルへ又は低レ
ベルへと変化せしめるようにその導通、非導通を制御し
て、この変化しようとする状態のときを境にして寄生容
量を負荷部から選択的に分離し、また高レベルから低レ
ベルへと変化しようとする状態を検出して同様に接続手
段を制御するものである。

次に第２図を参照して本発明の基本的構成を駆動部がＮ
ＯＲ回路の場合を例に説明する。

ＩＧＦＥＴＭＩによる負荷部と、ＩＧＦＥＴ Ｍ２゜Ｍ
３の駆動部との間にそれぞれ節点ＢおよびＡで接続した
接続回路１０が設けられ、この接続回路１０は接続点Ａ
の電位を入力とし、比較電圧■。

（〈ＶＧＧ）を他の入力とした制御回路２０に入力され
る。

この制御回路２０はＡ点の電位がＶＴよりも高いか否か
によって接続回路１０の導通を制御するものである。

まず入力１が高レベルでＩＧＦＥＴＭ２がオンのときは
接続回路１０は導通し、Ｂ点の電位は実質的に低レベル
を呈してこれは端子３に出力されている。

次に入力１が低レベルとなってＩＧＦＥＴ Ｍ２にオフ
し、Ａ点の電位は除々に上昇していくが、Ａ点の電位が
ＶＴを越えると、制御回路２０が接続回路１０を非導通
とするようにする。

従ってＢ点の容量は小さいためにＢ点の電位は急速にほ
ぼＶＧＧまでに上昇する。

このときはＡ点が分離されているためこの部分での容量
Ｃ０が切り離されているために上述の電位上昇は急速に
行なわれる。

次にこの状態から入力１に高レベルの信号が入ると、Ｉ
ＧＦＥＴ Ｍ２は導通し、Ａ点の電位■いがｖＴよりも
小さくなると制御回路２０は接続回路１０を導通させる
。

この際容量Ｃｏに蓄積されている電荷量は小さいのでこ
の電荷は急速に放電される。

従ってＡ点の電位は急速にほぼ接地電位へと変化する。

ここでＦＥＴ Ｍ２の導通は容量ｃｏによるチャージに
行なわれるがＡ点を所定の電位、特に■Ａ近傍の電位バ
イアスするようにして行なっても良い。

このように本発明によれば論理回路の駆動部の容量の出
力への影響を著しく小さくして高速化ができる。

またＢ点の高レベル、低レベルは負荷ＦＥＴＭＩと駆動
ＦＥＴＭ２との一電極に供給されている電位（ここもま
■ＧＧ、０）の範囲内で任意に設定しうる。

次に第３図を参照して本発明の一実施例を説明する。

接続回路１０はＩＧＦＥＴ Ｍｌ ０によって実現され
、制御回路２０は、電位ＶＧＧに接続されたソース又は
ドレインとゲートが共通接続されたＩＧＦＥＴＭｌ１の
ドレイン又はソースと、ドレイン又はソースが接地され
たＩＧＦＥＴ Ｍ３のソース又はドレインとを接続し、
この接続点ＣにはＩＧＦＥＴ Ｍｌｏのゲートが接続さ
れている。

さらに電位ＶＧＧにソース又はドレインを接続し、ゲー
トが０点に接続され、ドレイン又はソースがＡ点および
ＩＧＦＥＴＭｌ ３のゲートに接続して構成される。

ここでＩＦＦＥＴ ＭＩＯのゲートをコントロールする
負荷用ＩＧＦＥＴ Ｍｌ １と１駆動用ＩＧＦＥＴＭ１
３．Ｍ１２とはセンスアンプ部を構成する。

節点Ａには大きな寄生の負荷容量Ｃｏが付加され、出力
節点ＢにはＦＥＴＭＩとＭＩＯから派生する拡散層容量
及び出力配線容量などを合わせた小さな負荷容量ＣＢが
付加されている。

ここでＣＯ＞＞ＣＢの関係があることは明らかである。

なお、本実施例ではＩＧＦＥＴはチャンネル型を問わな
いが全てｎチャンネル・エンハンスメント型のＩ ＧＦ
ＥＴを用いたとして説明を進める。

また各ＩＧＦＥＴのしきい値電圧ＶＴは等しく設計され
ているものとする。

次に、このようにして構成された回路の動作を説明する
。

入力端子１に印加されている入力電圧ＶＩＮがＶＴ以下
の場合のそれぞれの節点の電位はＩＧＦＥＴＭ２がオフ
でＡ点の電位■Ａは０点の電位を■とするとＶｏ ｖ
Ｔ、またＶｃはＩＧＦＥＴ Ｍｌｌと節点Ａをゲートに
接続したＩＧＦＥＴ Ｍｌ ３の抵抗比により決定され
る。

この様に■いとＶｃはそれぞれのつり合う点で安定する
。

Ｂ点の電位ＶＢは電源ＶＧＧ−ＶＴとなり出力３は’Ｈ
ｉｇｈ”となる。

この時ＩＧＦＥＴ Ｍｌ 、 Ｍｌ １ 、 Ｍｌ ３
以外のＩＧＦＥＴは全てオフとなっている。

次にＶＩＮをＶＴよりわずかず噴上げるとＩＧＦＥＴＭ
２がオンになり、いままでつり合っていた電圧ｖＡとＶ
ｏが変動する。

まず電圧−ｖＡがＩＧＦＥＴＭｌ 、ＭＩＯ、Ｍｌ２の
併動抵抗値とＭ２との抵抗値とのレシオで下がり始め、
次に電圧ｖＡをゲートに印加したＩＧＦＥＴ Ｍｌ３の
抵抗の減少によりその変位をＭｌｌとＭｌ３との抵抗比
によりＶｃが上がり始める。

コントロール用ＩＧＦＥＴＭＩＯについて考えるとゲー
ト電圧のＶｃが上がり、ソース電圧ｖＡが下がり、いま
までオフであったＩＧＦＥＴＭｌｏのゲート・ソース電
圧差が急速に大きくなりＩＧＦＥＴ ＭＩ Ｏのコンダ
クタンスｇｍを大きくしまた容量ＣＢがＣ６より極端に
小さいのでＶＧＧ−■１だったｖＢの電位が急速に■え
の電位に等しくなる。

出力■Ｂ７が反転して“ＬＯＷ／／となった状態でも更
にＶＩＮを上げ続けると従来の回路（第１図）では負荷
容量の大きい節点である出力３は、Ｉ ＧＦ Ｅ ＴＭ
ｌとＭ２の抵抗値のレシオにより下がり続けるが、この
■いが下がり続けるという現象は出力を次段に伝達した
今では不必要で、逆に次の動作であるｖＡを上げる時の
高速動作を妨げる事になる。

この回路ではＩＧＦＥＴ ＭＩ Ｏがオンとなる・と、
ＩＧＦＥＴ ＭＩ Ｏと同様にＶｏがゲ゛−トに印加さ
れ、ＶＡをソースがソース（又はドレイン）に印加され
たＩＧＦＥＴ Ｍｌ ２も同時にオンしＶＩＮの増大に
よりＢ２のｇｍが大きくなるに伴いＶＡが下がり始める
とｖｃが上りＩＧＦ’ＥＴ Ｍｌ ２のｇｍも大きくな
る。

ＩＧＦＥＴ Ｍｌ ２のｇｍをＩＧＦＥＴＭｌとＭＩＯ
の直列のｇｍより大きく設計しておき■いの電位をＭｌ
２とＭ２とのレシオによりほぼ決定されるように考慮さ
れている。

この様にＶＩＮが大きくなってもｖＡはＭｌｌとＭｌ３
とＭｌ２とから成るセンスアンプにより必要以上に下が
らないように電圧制御されＭｌ２とＭ２の抵抗し／オに
よりつり合う点で安定する。

この様にｖＩＮを上げる時は負荷容量の大きい節点の電
圧変動を小さく押えてコントロール用ＩＧＦＥＴを用い
て負荷容量の小さい出力節点に電圧変動を大きく且つ高
速に伝達できる。

次にＶＩＮをわずかずつ下げていく場合を考える。

ＶＩＮが下がりＭ２のｇｍが小さくなり、Ｍｌ２とＭ２
及びＭｌ、ＭＩＯとＭ２との抵抗レシオに変動が起こり
■いが上がり始める。

ＶＡをゲートとするＭｌ３と負荷用ＩＧＦＥＴ Ｍｌ
１とのレシオにも変動が起こりＡｃが下がり始める。

ＭＩＯとＭｌ２のソース単位であるｖＡが上がり、ゲー
ト電位である■。

が下がり始め、■ｃ−ｖＡがＭＩＯ及びＭｌ２のしきい
値電圧に近ずくにつれＭＩＯとＭｌ２のｇｍが急速に小
さくなり、はぼオフとなり■えの上昇かにふくなる。

■□Ｎがまだ■Ｔ以上の時ではＭｌ２とＭ２及びＭｌ、
ＩＶＩＩＯとＭ２及びＭｌｌとＭｌ３との抵抗レシオに
よりつり合う点でＶＡとｖｃ・は安定するが、この時の
ｖＡ・はＶ（３−■１以下となる。

更にＶＩＮを下げて■１以−下になるとＭ２がオフにな
りＭｌｌとＶＡをゲートとするＭｌ３とのレシオ及び■
えは■。

−■１、この二つの条件がつり合う点で■いと■。

は安定する。コントロール用ＩＧＦＥＴ Ｍｌ ０のｇ
ｍが小さくなるにつれて負荷容量の大きいＡ点を等測的
に切り離して出力ＶＢは負荷容量ＣＢが小さいのですば
やく上昇し出力は’Ｈｉｇｈ７７となる。

そしてＭＩＯが完全オフになるとＶＧＧ−■Ｔの電位で
安定する。

この様にＶＩＮを下げると負荷容量の大きいＶＡはゆっ
くり上昇するがコントロール用ＩＧＦＥＴＭ２のｇｍを
急速に小さくすることによ′り低速動作をするＡ点とは
切り離して出力端子は、すばやく上昇し高速動作を可能
にする、また■いは次の動作である■いを下げる時の高
速動作を妨げる為にある点に上昇を停止させ安定させて
おく。

以上説明したように負荷容量の大きな節点の電位変動を
極力押えＩＧＦＥＴの■Ｔを利用したセンスアンプの出
力をゲ゛−トとするコントロール用ＩＧＦＥＴにより微
小の電位変動を負荷容量の比較的小さい出力点に高速且
つ大きく伝達する事により負荷容量の大きい回路の動作
速度の高速化がはかれる。

以上インバーター構成で説明したが、本発明はＲＯＭな
どの多数ＮＯＲゲート構成の時に効果が大きい。

本発明は上記実施例に限定されず、種々の形態をとり得
る。

例えばＩＧＦＥＴ Ｍｌ及びＭ４は抵抗であってもよく
、また上記実施例ではＩＧＦＥＴは全てエンハンスメン
ト型のＩＧＦＥＴを用いたがＩＧＦＥＴＭＩ及びＭ４は
特にこれに限ることな（、テフレツション型のＩＧＦＥ
Ｔであってもよい。

また制御回路２０の構成も任意に行ないうる。

【図面の簡単な説明】

第１図は従来の論理回路の回路図であり、第２図は本発
明の構成を示す回路図であり、第３図は本発明の一実施
例を示す回路図である。 Ｍｌ 、Ｍ２ 、Ｍ３ 、Ｍ０〜Ｍ１３・・・・・・Ｉ
ＧＦＥＴ、ｃｏ、ＣＢ・・・・・・容量、１・・・・・
・入力端子、３・・・・・・出力端子、１０・・・・・
・接続回路、２０・・・・・・制御回路、ＶＧＧ・・・
・・・電源、ＶＩＮ−・・・・・入力電圧。

Claims (1)

【特許請求の範囲】
1. １ 第１の電源と第２の電源との間に直列に接続された
   負荷部と接続手段と駆動部とからなる第１の部分回路と
   、前記第１の電源と第２の電源との間に接続され、前記
   第１の部分回路の前記接続手段と駆動部との接続点の電
   位を検知することにより前記第１の部分回路の前記接続
   手段の導通を制御する第２の部分回路とを有し、前記第
   １の部分回路の前記負荷部と前記接続手段との接続点か
   ら出力を取り出したことを特徴とする論理回路。