JPH06101650B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06101650B2 JPH06101650B2 JP63190427A JP19042788A JPH06101650B2 JP H06101650 B2 JPH06101650 B2 JP H06101650B2 JP 63190427 A JP63190427 A JP 63190427A JP 19042788 A JP19042788 A JP 19042788A JP H06101650 B2 JPH06101650 B2 JP H06101650B2
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- Japan
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- input terminal
- inverting input
- operational amplifier
- transistor
- power
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特に、パワーダウン
回路を有するMOS演算増幅器に関する。
回路を有するMOS演算増幅器に関する。
従来のパワーダウン回路を有するMOS演算増幅器の構成
例を第３図に示す。第３図は、一般的に用いられている
CMOS構造の演算増幅器である。差動入力段がＮチャンネ
ル差動入力トランジスタM1,M2,Pチャンネル能動負荷ト
ランジスタM3,M4及びＮチャンネル電流源トランジスタM
5で構成され、駆動段が、ＰチャンネルトランジスタM6
およびＮチャンネル電流源トランジスタM7で構成され、
又、この増幅器のバイアス回路は、電流源１と、Ｎチャ
ンネルトランジスタM8で構成されている。一方パワーダ
ウン回路は、バイアス回路をカットオフさせるＰチャン
ネルトランジスタM9及び、ＮチャンネルトランジスタM1
0又は、M6のゲートをハイレベルにする事により演算増
幅器の出力をハイインピーダンスにするためのＰチャン
ネルトランジスタM11で構成されている。
例を第３図に示す。第３図は、一般的に用いられている
CMOS構造の演算増幅器である。差動入力段がＮチャンネ
ル差動入力トランジスタM1,M2,Pチャンネル能動負荷ト
ランジスタM3,M4及びＮチャンネル電流源トランジスタM
5で構成され、駆動段が、ＰチャンネルトランジスタM6
およびＮチャンネル電流源トランジスタM7で構成され、
又、この増幅器のバイアス回路は、電流源１と、Ｎチャ
ンネルトランジスタM8で構成されている。一方パワーダ
ウン回路は、バイアス回路をカットオフさせるＰチャン
ネルトランジスタM9及び、ＮチャンネルトランジスタM1
0又は、M6のゲートをハイレベルにする事により演算増
幅器の出力をハイインピーダンスにするためのＰチャン
ネルトランジスタM11で構成されている。
従って、パワーダウン信号PD及び▲▼（PD信号の逆
相の信号）がローレベル及びハイレベル時には、この演
算増幅器は、動作状態にあり逆のレベルの時には、パワ
ーダウン状態となり各トランジスタには電流が全く流れ
ない状態となる。
相の信号）がローレベル及びハイレベル時には、この演
算増幅器は、動作状態にあり逆のレベルの時には、パワ
ーダウン状態となり各トランジスタには電流が全く流れ
ない状態となる。
上述した従来のパワーダウン回路を有するMOS演算増幅
器は、パワーダウン時には、各トランジスタに電流は流
れていないが、各トランジスタのバイアスレベルによ
り、不純物等の可動イオンにより、ゲート酸化膜中にホ
ール又は、電子が取り込まれて、しきい値が変動すると
いう問題点が有る。特に演算増幅器の場合、しきい値が
ずれる事により、差動入力段を構成している差動入力ト
ランジスタ対M1,M2及び能動負荷トランジスタM3,M4各々
のマッチングがずれると、オフセット電圧の変動として
現われてくる。
器は、パワーダウン時には、各トランジスタに電流は流
れていないが、各トランジスタのバイアスレベルによ
り、不純物等の可動イオンにより、ゲート酸化膜中にホ
ール又は、電子が取り込まれて、しきい値が変動すると
いう問題点が有る。特に演算増幅器の場合、しきい値が
ずれる事により、差動入力段を構成している差動入力ト
ランジスタ対M1,M2及び能動負荷トランジスタM3,M4各々
のマッチングがずれると、オフセット電圧の変動として
現われてくる。
本発明の半導体集積回路装置は、反転入力端子および非
反転入力端子がトランジスタ対によって構成される差動
対のゲートに各々接続され前記反転入力端子および非反
転入力端子から入力される信号を演算して出力端子に出
力する演算増幅器と、信号入力端子に入力される信号に
応答して前記演算増幅器を動作状態またはパワーダウン
状態とするパワーダウン手段とを有する半導体集積回路
装置において、前記反転入力端子および非反転入力端子
を短絡するスイッチング手段をさらに設け、前記演算増
幅器がパワーダウン状態のときは前記スイッチング手段
を導通させ前記反転入力端子と前記非反転入力端子とを
短絡して同電位とし、前記演算増幅器が動作状態のとき
は前記スイッチング手段を非導通とすることを特徴とす
る。
反転入力端子がトランジスタ対によって構成される差動
対のゲートに各々接続され前記反転入力端子および非反
転入力端子から入力される信号を演算して出力端子に出
力する演算増幅器と、信号入力端子に入力される信号に
応答して前記演算増幅器を動作状態またはパワーダウン
状態とするパワーダウン手段とを有する半導体集積回路
装置において、前記反転入力端子および非反転入力端子
を短絡するスイッチング手段をさらに設け、前記演算増
幅器がパワーダウン状態のときは前記スイッチング手段
を導通させ前記反転入力端子と前記非反転入力端子とを
短絡して同電位とし、前記演算増幅器が動作状態のとき
は前記スイッチング手段を非導通とすることを特徴とす
る。
次に、本発明について、図面を参照して説明する。
第１図は、本発明の一実施例であり、２は、第３図に示
した従来の回路のようなパワーダウン回路を有するMOS
演算増幅器、３は、インバータである。この実施例で
は、演算増幅器２を用いて、容量帰還を有する反転増幅
器を構成した例である。C1は入力容量であり、C2は帰還
容量である。入力容量C1の一端は、信号入力端子INに接
続され、他端は、帰還容量C2の一端と共に増幅器２の反
転入力端子VIN -及びＮチャンネルトランジスタM100のド
レインに接続されている。一方非反転入力端子VIN +は、
ＮチャンネルトランジスタM100のソース及び基準電圧VB
に接続されている。一般にVBは、VDDとGNDの中間電位で
ある。ＮチャンネルトランジスタM100ゲートは増幅器２
のパワーダウン信号と共にパワーダウン信号入力端子PD
に接続され、この信号ハ、インバータ３を介して、その
出力が増幅器２の▲▼に接続されている。一方帰還
容量C2の他端は増幅器２の出力VOUTと共に信号出力端子
OUTに接続されている。
した従来の回路のようなパワーダウン回路を有するMOS
演算増幅器、３は、インバータである。この実施例で
は、演算増幅器２を用いて、容量帰還を有する反転増幅
器を構成した例である。C1は入力容量であり、C2は帰還
容量である。入力容量C1の一端は、信号入力端子INに接
続され、他端は、帰還容量C2の一端と共に増幅器２の反
転入力端子VIN -及びＮチャンネルトランジスタM100のド
レインに接続されている。一方非反転入力端子VIN +は、
ＮチャンネルトランジスタM100のソース及び基準電圧VB
に接続されている。一般にVBは、VDDとGNDの中間電位で
ある。ＮチャンネルトランジスタM100ゲートは増幅器２
のパワーダウン信号と共にパワーダウン信号入力端子PD
に接続され、この信号ハ、インバータ３を介して、その
出力が増幅器２の▲▼に接続されている。一方帰還
容量C2の他端は増幅器２の出力VOUTと共に信号出力端子
OUTに接続されている。
今、パワーダウン信号入力端子PDにローレベルの信号が
入力されると増幅器２は、動作状態となり、又、Ｎチャ
ンネルトランジスタM100はカットオフするためこの系
は、容量帰還を有する反転増幅器として動作する。一
方、パワーダウン信号入力端子PDにハイレベルの信号が
入力されると前述の様に増幅器２はパワーダウン状態と
なり、ＮチャンネルトランジスタM100はオン状態とな
り、増幅器２の反転及び非反転入力端子は、短絡され、
共通電位VBにバイアスされる事となる。この事により、
増幅器２の差動入力段を構成している差動入力トランジ
スタ対M1,M2は、ソースは共通であり、ゲートはＮチャ
ンネルトランジスタM100により共通電位となり、又、ド
レインのバイアスレベルの差は能動負荷トランジスタ対
M3,M4のソース・ドレイン間電圧差、従ってパワーダウ
ン状態では、M3のしきい値電圧0.8V程度以下となる。
又、負荷トランジスタ対M3,M4は電流ミラー回路のた
め、ゲート及びソースは、各々共通バイアスとなる。従
って、本実施例においては、パワーダウン状態におい
て、演算増幅器の反転及び非反転入力端子を共通接続す
る事により差動入力段を構成している差動入力トランジ
スタ対のバイアスレベルをほぼ等しくする事が出き、ト
ランジスタ対のペア性を保持でき、オフセット電圧の変
動を非常に少なくする事が可能となる。上記の説明では
容量帰還の場合であるが、抵抗帰還等の場合であっても
同様である。
入力されると増幅器２は、動作状態となり、又、Ｎチャ
ンネルトランジスタM100はカットオフするためこの系
は、容量帰還を有する反転増幅器として動作する。一
方、パワーダウン信号入力端子PDにハイレベルの信号が
入力されると前述の様に増幅器２はパワーダウン状態と
なり、ＮチャンネルトランジスタM100はオン状態とな
り、増幅器２の反転及び非反転入力端子は、短絡され、
共通電位VBにバイアスされる事となる。この事により、
増幅器２の差動入力段を構成している差動入力トランジ
スタ対M1,M2は、ソースは共通であり、ゲートはＮチャ
ンネルトランジスタM100により共通電位となり、又、ド
レインのバイアスレベルの差は能動負荷トランジスタ対
M3,M4のソース・ドレイン間電圧差、従ってパワーダウ
ン状態では、M3のしきい値電圧0.8V程度以下となる。
又、負荷トランジスタ対M3,M4は電流ミラー回路のた
め、ゲート及びソースは、各々共通バイアスとなる。従
って、本実施例においては、パワーダウン状態におい
て、演算増幅器の反転及び非反転入力端子を共通接続す
る事により差動入力段を構成している差動入力トランジ
スタ対のバイアスレベルをほぼ等しくする事が出き、ト
ランジスタ対のペア性を保持でき、オフセット電圧の変
動を非常に少なくする事が可能となる。上記の説明では
容量帰還の場合であるが、抵抗帰還等の場合であっても
同様である。
第２図は本発明の他の実施例であり、第１図と同一部分
には同一番号が付してある。同図は電圧フォロア回路例
の場合であり、第１図と異なる部分はパワーダウン信号
により信号入力端子INと増幅器２の非反転入力端子VIN +
とを接続又は切断するためのトランスファーゲート
M102，M103及び、非反転入力端子VIN +を基準電圧VBに接
続するためのＮチャンネルトランジスタM101とより構成
されている点である。
には同一番号が付してある。同図は電圧フォロア回路例
の場合であり、第１図と異なる部分はパワーダウン信号
により信号入力端子INと増幅器２の非反転入力端子VIN +
とを接続又は切断するためのトランスファーゲート
M102，M103及び、非反転入力端子VIN +を基準電圧VBに接
続するためのＮチャンネルトランジスタM101とより構成
されている点である。
この構成例においても、パワーダウン時には、増幅器２
の反転及び非反転入力端子は、共通接続されるため、第
１図の実施例と同じ効果が有る事は明白である。
の反転及び非反転入力端子は、共通接続されるため、第
１図の実施例と同じ効果が有る事は明白である。
上記の説明で、増幅器２の差動入力トランジスタを接続
するトランジスタをＮチャンネルで構成しているが、Ｐ
チャンネル又は、トランスファーゲートで構成する事も
可能である。また増幅器２は差動入力トランジスタをＮ
チャンネル構成の場合について説明したが、Ｐチャンネ
ル構成の場合も同様に構成可能である。
するトランジスタをＮチャンネルで構成しているが、Ｐ
チャンネル又は、トランスファーゲートで構成する事も
可能である。また増幅器２は差動入力トランジスタをＮ
チャンネル構成の場合について説明したが、Ｐチャンネ
ル構成の場合も同様に構成可能である。
以上説明したように、本発明はパワーダウン回路を有す
るMOS演算増幅器において、パワーダウン時に、増幅器
の反転及び非反転入力端子を共通接続する事により、差
動入力段を構成している差動入力トランジスタ対のバイ
アスレベルをほぼ等しく、トランジスタ対のペア性を保
持し、可動イオン等によるホール又は電子の取込による
オフセット電圧の変動を非常に小さくする効果がある。
るMOS演算増幅器において、パワーダウン時に、増幅器
の反転及び非反転入力端子を共通接続する事により、差
動入力段を構成している差動入力トランジスタ対のバイ
アスレベルをほぼ等しく、トランジスタ対のペア性を保
持し、可動イオン等によるホール又は電子の取込による
オフセット電圧の変動を非常に小さくする効果がある。
第１図，第２図はそれぞれ本発明の一実施例および他の
実施例の回路図であり、第３図は従来の演算増幅器の構
成例を示す回路図である。 １……電流源、２……演算増幅器、３……インバータ、
IN……信号入力端子、OUT……信号出力端子、PD……パ
ワーダウン信号入力端子、VB……基準電圧入力端子、C1
……入力容量、C2……帰還容量、M100，M101，M102……
ＮチャンネルMOSトランジスタ、M103……ＰチャンネルM
OSトランジスタ。
実施例の回路図であり、第３図は従来の演算増幅器の構
成例を示す回路図である。 １……電流源、２……演算増幅器、３……インバータ、
IN……信号入力端子、OUT……信号出力端子、PD……パ
ワーダウン信号入力端子、VB……基準電圧入力端子、C1
……入力容量、C2……帰還容量、M100，M101，M102……
ＮチャンネルMOSトランジスタ、M103……ＰチャンネルM
OSトランジスタ。
Claims (1)
- 【請求項１】反転入力端子および非反転入力端子がトラ
ンジスタ対によって構成される差動対のゲートに各々接
続され前記反転入力端子および非反転入力端子から入力
される信号を演算して出力端子に出力する演算増幅器
と、信号入力端子に入力される信号に応答して前記演算
増幅器を動作状態またはパワーダウン状態とするパワー
ダウン手段とを有する半導体集積回路装置において、前
記反転入力端子および非反転入力端子を短絡するスイッ
チング手段をさらに設け、前記演算増幅器がパワーダウ
ン状態のときは前記スイッチング手段を導通させ前記反
転入力端子と前記非反転入力端子とを短絡して同電位と
し、前記演算増幅器が動作状態のときは前記スイッチン
グ手段を非導通とすることを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190427A JPH06101650B2 (ja) | 1988-07-28 | 1988-07-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190427A JPH06101650B2 (ja) | 1988-07-28 | 1988-07-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239607A JPH0239607A (ja) | 1990-02-08 |
| JPH06101650B2 true JPH06101650B2 (ja) | 1994-12-12 |
Family
ID=16257949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190427A Expired - Lifetime JPH06101650B2 (ja) | 1988-07-28 | 1988-07-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101650B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06299826A (ja) * | 1994-04-08 | 1994-10-25 | Mitsubishi Motors Corp | エンジンの動弁機構 |
| US6654058B1 (en) * | 1999-09-03 | 2003-11-25 | Xerox Corporation | Resettable pixel amplifier for use in a photosensor array |
| JP2002312043A (ja) | 2001-04-10 | 2002-10-25 | Ricoh Co Ltd | ボルテージレギュレータ |
| CN109155293B (zh) | 2016-05-17 | 2021-10-26 | 三菱电机株式会社 | 半导体装置及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4966262A (ja) * | 1972-10-30 | 1974-06-27 | ||
| JPS5416606U (ja) * | 1977-07-07 | 1979-02-02 |
-
1988
- 1988-07-28 JP JP63190427A patent/JPH06101650B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239607A (ja) | 1990-02-08 |
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