JPH08274197A

JPH08274197A - 半導体演算回路

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Publication number: JPH08274197A
Application number: JP7076930A
Authority: JP
Inventors: Tatsu Kaihara; 竜海原; Sunao Shibata; 直柴田; Tadahiro Omi; 忠弘大見
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Priority date: 1995-03-31
Filing date: 1995-03-31
Publication date: 1996-10-18
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Abstract

(57)【要約】【目的】本発明は、低消費電力で多種の関数を折れ線
的に近似した電圧波形を発生できる半導体回路を提供す
ることを目的とする。【構成】単一のアナログ入力電圧又は複数のアナログ
入力電圧の重み平均電圧値として定まる第１の信号電圧
に対し、第１の信号電圧が所定の第１の電圧値より小の
時は所定の第２の電圧値を出力し、大の場合は前記第１
の信号電圧を出力する第１の回路と、第１の回路とは出
力を逆の関係にした第２の回路と、の少なくとも一方ま
たは両方を複数個用いて構成された半導体回路におい
て、第１もしくは第２の回路の出力電圧が容量を介し
て、同一のフローティングゲートと電気的に結合し、前
記フローティングゲートが、少なくとも１つのＭＯＳ型
トランジスタのオン・オフを制御していることを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係わり、
特に多種の関数の発生をハードウェアを用いて低消費電
力で行うことのできる高機能半導体集積回路を提供する
ものである。

【０００２】

【関連する技術】情報処理や画像処理の分野では、さま
ざまな関数を用いて数多くの演算を行うことが非常に重
要な役割を果たしている。例えば、べき乗、対数、指数
といった関数の演算や、乗除算などの演算およびそれら
が複合された演算等々である。このような演算は演算増
幅器（オペアンプ）を用いて行うことができるが、数多
くの素子を必要とするため高集積化が難しく、さらに主
として電流を用いて演算をおこなうため低消費電力であ
るＬＳＩはまだ実現されていない。

【０００３】

【発明が解決しようとする課題】そこで本発明の目的
は、低消費電力で多種の関数を折れ線的に近似した電圧
波形を発生できる半導体装置を提供することを目的とし
ている。

【０００４】

【課題を解決するための手段】本発明の半導体演算回路
は、単一のアナログ入力電圧もしくは複数のアナログ入
力電圧に対し、所定の重みをかけた平均の電圧値として
定まる第１の信号電圧に対し、前記第１の信号電圧が所
定の第１の電圧値より小の時は所定の第２の電圧値を出
力し、前記第１の信号電圧が前記第１の電圧値より大の
場合は前記第１の信号電圧を出力する第１の回路と、単
一のアナログ入力電圧、もしくは複数のアナログ入力電
圧に対し、所定の重みをかけた平均の電圧値として定ま
る第２の信号電圧に対し、前記第２の信号電圧が所定の
第３のの電圧値より小の時は前記第２の信号電圧を出力
し、前記第２の信号電圧が前記第３の電圧値より大の場
合は所定の第４の電圧値を出力する第２の回路の少なく
とも一方、もしくは両方を複数個用いて構成された半導
体回路において、前記第１もしくは第２の回路の出力電
圧が容量を介して、同一のフローティングゲートと電気
的に結合し、前記フローティングゲートが、少なくとも
１つのＭＯＳ型トランジスタのオン・オフを制御してい
ることを特徴とする。

【０００５】

【実施例】以下に実施例をあげ本発明を詳細に説明する
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。（実施例１）本発明の第１の実施例を、図１の回路図を
用いて説明する。

【０００６】図１の回路はＶ_in入力信号に対し関数演算
を行い、出力Ｖ_outに出力する回路である。画像処理等
で極めて重要な働きをする回路である。図１において１
０１〜１０３はＰチャネルニューロンＭＯＳトランジス
タ、１１１〜１１３はＮチャネルニューロンＭＯＳトラ
ンジスタである。ニューロンＭＯＳトランジスタは、脳
を構成する細胞であるニューロンと同様の働きをするト
ランジスタであり、ニューロンコンピュータを実現する
ために発明された全く新しい概念ＭＯＳトランジスタで
ある（発明者：柴田直、大見忠弘、特開平３−６６７９
号公報）。以下、このトランジスタをνＭＯＳと略称す
る。

【０００７】このνＭＯＳは、非常に強力な機能を有す
るトランジスタであり、本発明は、このνＭＯＳを基本
素子として用いたところに大きな特徴がある。νＭＯＳ
の構造、及び機能については、別途図２を用いて説明す
る。ＰチャネルνＭＯＳ（Ｐ−νＭＯＳと略）及びＮチ
ャネルνＭＯＳ（Ｎ−νＭＯＳと略）は各々、ドレイン
が互いに接続されており、ニューロンＭＯＳを用いたＣ
ＭＯＳ構成のインバータ回路となっている。これをComp
limentary νＭＯＳインバータ、または略してＣ−νＭ
ＯＳインバータと呼ぶ。

【０００８】１２１〜１２３は通常のインバータ回路で
あり、１３１〜１３６は通常のアナログスイッチ回路で
ある。図１の回路の動作を説明するために、まず最初に
νＭＯＳの構造と動作原理について説明する。図２
（ａ）は４入力のＮチャネルνＭＯＳトランジスタ（Ｎ
−νＭＯＳ）の断面構造の一例を示したものであり、２
０１は例えばＰ型のシリコン基板、２０２、２０３はＮ
⁺拡散層で形成されたソース及びドレイン、２０４はソ
ース・ドレイン間のチャネル領域２０５上に設けられた
ゲート絶縁膜（例えばＳｉＯ₂膜）２０６は電気的に絶
縁され電位的にフローティングの状態にあるフローティ
ングゲート電極、２０７は例えばＳｉＯ₂などの絶縁
膜、２０８ａ、２０８ｂ、２０８ｃ、２０８ｄは入力ゲ
ート電極である。図２（ｂ）はνＭＯＳ動作を解析する
ためにさらに簡略化した図面である。各入力ゲート電極
とフローティングゲート間の容量結合係数を図のように
Ｃ₁、Ｃ₂、Ｃ₃、Ｃ₄、フローティングゲートとシリコン
基板間の容量結合をＣ₀とすると、フローティングゲー
トの電位φ_Fは次式で与えられる。

【０００９】 φ_F＝（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂＋Ｃ₃Ｖ₃＋Ｃ₄Ｖ₄）／Ｃ_TOT ただし、Ｃ_TOT＝Ｃ₀＋Ｃ₁＋Ｃ₂＋Ｃ₃＋Ｃ₄ Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄はそれぞれ入力ゲート２０８ａ、２
０８ｂ、２０８ｃ、２０８ｄに印加されている電圧であ
り、シリコン基板の電位は０Ｖ、すなわちアースされて
いるとした。

【００１０】今、ソース２０２の電位を０Ｖとする。す
なわちすべての電極の電位をソース基準として測定した
値とする。そうすれば、図２に示したνＭＯＳは、フロ
ーティングゲート２０６を通常のゲート電極とみなせば
通常のＮチャネルＭＯＳトランジスタと同じであり、そ
のゲート電位φ_Fがしきい値（Ｖ_TH）より大となるとソ
ース２０２、ドレイン２０３間の領域２０５に電子のチ
ャネル（Ｎチャネル）が形成され、ソース・ドレイン間
が電気的に接続される。すなわち、 φ_F＝（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂＋Ｃ₃Ｖ₃＋Ｃ₄Ｖ₄）／Ｃ_TOT＞Ｖ_TH の条件が持たされたときνＭＯＳは導通（ＯＮ）するの
である。

【００１１】以上はＮチャネルνＭＯＳトランジスタに
ついての説明であるが、図２（ａ）においてソース２０
２、ドレイン２０３及び基板２０１をすべて反対導電型
にしたデバイスも存在する。すなわち、基盤はＮ型であ
り、ソース・ドレインがＰ⁺拡散層で形成されたνＭＯ
Ｓであり、これをＰチャネルＭＯＳトランジスタ（Ｐ−
νＭＯＳ）と呼ぶ。

【００１２】図３の回路は図１の回路の動作説明をする
ために前段部分を抜き出したものである。３０１はフロ
ーティングゲートであり、二つのνＭＯＳ（３１１、３
１２）に共通のゲートとなっている。３２１、３２２は
それぞれ入力ゲートであり、Ｃ₁、Ｃ₂は各ゲートとフロ
ーティングゲート間の容量結合係数である。

【００１３】この回路には、Ｖ₁、Ｖ₂、Ｖ₃の２つの信
号電圧が入力されており、Ｖ₁は任意に時間変化する信
号電圧であり、図１のＶ_inに相当する。Ｖ₂、Ｖ₃は回路
の動作を調整する信号電圧であり、図１のＶ_x1、Ｖ_y2に
相当する。３３１の回路は、Ｖ ₁から見ると、Ｖ₂によっ
て閾値が変化する可変閾値インバータ回路である。３３
２は通常のインバータ回路である。

【００１４】３４１、３４２は通常のアナログスイッチ
回路であり、具体的な構成は図４に示すようなＣ−ＭＯ
Ｓスイッチであり、場合によりＮＭＯＳスイッチまた
は、ＰＭＯＳスイッチを用いてもよい。図３の場合はＣ
−νＭＯＳインバータ３３２の出力が「０」の時、アナ
ログスイッチ回路３４１のみが導通し、「１」の時アナ
ログスイッチ回路３４２のみが導通するようになってい
る。また発生させようとする関数により、Ｃ−νＭＯＳ
インバータ３３２の出力が「０」の時、アナログスイッ
チ回路３４２のみが導通し、「１」の時アナログスイッ
チ回路３４１のみが導通するようにしてもよいことは言
うまでもない。図３の回路をスイッチ・セルと呼ぶ。

【００１５】このように設計されたスイッチ・セルの動
作について説明する。図３のフローティングゲート３０
１の電位をφ_FAとすると、 φ_FA＝（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂）／Ｃ_TOT となり、φ_FAがフローティングゲートからみたインバー
タの反転電圧Ｖ_THより大きくなったとき、すなわち φ_FA＝（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂）Ｃ_TOT＞Ｖ_TH が満たされたとき、インバータ３３１はオンして、その
出力が反転する。通常Ｖ _TH＝Ｖ_DD／２であるが、この値
に限るられる訳ではないことは言うまでもない。今、説
明を簡単にするため、Ｃ₀＜＜Ｃ₁＋Ｃ₂の条件が満たさ
れており、Ｃ₀が無視できると仮定する。すなわち、Ｃ_TOT＝Ｃ₁＋Ｃ₂ と仮定する。Ｃ₀がＣ₁＋Ｃ₂と同程度の値をとっても以
下の説明は全く同様に成り立つことは言うまでもない。

【００１６】以上の条件下では、Ｃ−νＭＯＳインバー
タ３３２がオンする条件は、（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂）／Ｃ_TOT＞Ｖ_TH となる。このときアナログスイッチ回路３４１が導通状
態、アナログスイッチ回路３４２が非導通状態となり、
反対にＣ−νＭＯＳインバータ３３２がオフのとき、ア
ナログスイッチ回路３４１が非導通状態、アナログスイ
ッチ回路３４２が導通状態となる。

【００１７】つまり図３の回路は、入力電圧Ｖ₁がＶ₁＞（Ｃ_TOTＶ_TH−Ｃ₂Ｖ₂）／Ｃ₁ の条件のとき、Ｖ₄にＶ₁を出力し、Ｖ₁＜（Ｃ_TOTＶ_TH−Ｃ₂Ｖ₂）／Ｃ₁ のとき、Ｖ₄にＶ₃を出力する回路であり、その切り替え
のしきい値Ｖ_REFの値は、Ｖ_REF＜（Ｃ_TOTＶ_TH−Ｃ₂Ｖ₂）／Ｃ₁ である。

【００１８】また実現しようとする関数は連続関数であ
るときが多く、Ｖ_REF＝Ｖ₃のように設計すれば連続関数
が実現できる。また上記の条件でない時は不連続関数と
なる。図５の回路は図１の回路の動作説明するために後
段部分を抜き出したものである。

【００１９】５０１はフローティングゲートであり、二
つのνＭＯＳ（５１１、５１２）に共通のゲートとなっ
ている。５２１〜５２３はそれぞれ入力ゲートであり、
Ｃ₁、Ｃ₂、Ｃ₃は各ゲートとフローティングゲート間の
容量結合係数である。５１３はＣ−νＭＯＳソースフォ
ロワ回路である。この回路には、Ｖ₁、Ｖ₂、Ｖ₃の３つ
の信号電圧が入力されており、Ｖ₁、Ｖ₂、Ｖ₃は共に任
意に時間変化する信号電圧であり、前述のスイッチ・セ
ル群からの入力電圧である。

【００２０】フローティングゲート５０１の電位をφ_FB
とすれば、 φ_FB＝（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂＋Ｃ₃Ｖ₃）／Ｃ_TOT で表され、Ｃ−νＭＯＳソースフォロワ回路４１３によ
り、φ_FBと同じ電圧がＶ ₄に出力されるので、Ｖ₄＝（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂＋Ｃ₃Ｖ₃）／Ｃ_TOT となる。

【００２１】次に図１に示す回路全体の動作原理につい
て述べる。図１の回路では全ての容量結合係数は同じ値
のＣに設計してあり、また電源電圧であるＶ_DDは５Ｖで
あるとする。回路の動作を調節するための信号電圧
Ｖ_x1、Ｖ_x2、Ｖ_x3は各セルのしきい値をそれぞれ１Ｖ、
２Ｖ、３Ｖにするような信号電圧４Ｖ、３Ｖ、２Ｖが入
力されているとする。

【００２２】また、Ｖ_y1、Ｖ_y2、Ｖ_y3にはそれぞれ１
Ｖ、２Ｖ、３Ｖを入力しておく。ここではこのような設
計値を用いたが、この値だけに限定されるわけではない
ことは言うまでもない。まず、０Ｖ＜Ｖ_in＜１Ｖのと
き、３つのセル１５１〜１５３はしきい値に達しておら
ず、それぞれＶ_y1、Ｖ_y2、Ｖ_y3を出力している。そのと
き、後段のＣ−νＭＯＳソースフォロワ回路１４１の出
力電圧Ｖ_outは次式で表され、Ｖ_out＝（Ｖ₁＋Ｖ₂＋Ｖ₃）／３＝２（Ｖ）このように入力電圧Ｖ_inに関係なく一定値２Ｖを出力す
る。

【００２３】次に、１Ｖ＜Ｖ_in＜２Ｖのとき、セル１５
１だけがしきい値に達しており、Ｖ _inを出力している。
その他のセルは前述と同様な状態にある。このとき、Ｃ
−νＭＯＳソースフォロワ回路１４１の出力電圧Ｖ_out
は、Ｖ_out＝（Ｖ_in＋Ｖ₂＋Ｖ₃）／３＝（Ｖ_in＋５）／３（Ｖ）である。

【００２４】さらに、２Ｖ＜Ｖ_in＜３Ｖのとき、セル１
５１とセル１５２がしきい値に達し、共にＶ_inを出力し
ている。残りのセルは前述と同様な状態にある。同様
に、Ｃ−νＭＯＳソースフォロワ回路１４１の出力電圧
Ｖ_outは、Ｖ_out＝（Ｖ_in＋Ｖ_in＋Ｖ₃）／３＝（２Ｖ_in＋３）／３（Ｖ）であり、同様にして、３Ｖ＜Ｖ_in＜５Ｖのときは、Ｖ_out＝（Ｖ_in＋Ｖ_in＋Ｖ_in）／３＝Ｖ_in （Ｖ）を出力する。

【００２５】図６は、横軸に入力電圧Ｖ_inをとり、縦軸
にその出力電圧Ｖ_outをとったものである。このグラフ
はＶ_in＝０ＶのときＶ_out＝２Ｖというオフセット電圧
が存在するが、図５のフローティングゲート５０１にス
イッチを付けて初期電荷を制御することでオフセット電
圧を変えることができることは言うまでもない。この実
施例では３つのスイッチ・セルを用いて関数を実現した
が、この数は必要に応じて増減しても問題ないことは言
うまでもない。

【００２６】また、この実施例では図６のような折れ線
関数を実現したが、この関数に限定されるわけではな
く、様々な関数を折れ線的に近似できることは言うまで
もない。

【００２７】（実施例２）本発明の第２の実施例を図７
の回路図を用いて説明する。図１の回路と異なるのはス
イッチ・セル１５１のかわりに、Ｖ_inを直接入力ゲート
７０１に入力している点である。その他の回路は前記第
１の実施例と同様であるので省略する。図７の回路は、
実現したい関数により、常にしきい値に達しているスイ
ッチ・セルを省略し、Ｖ_inを直接入力ゲートに入力した
ものである。

【００２８】（実施例３）本発明の第３の実施例を図８
の回路図を用いて説明する。図８はスイッチ・セルのみ
を書き出したものある。その他の回路は前記第１の実施
例と同様であるので省略する。図３の回路と異なるの
は、スイッチ・セルのしきい値電圧を調節するための信
号電圧Ｖ２を電源電圧Ｖ_DDおよびＧＮＤ（＝０Ｖ）を用
いて、入力ゲート上で実現したものである。

【００２９】８０１はフローティングゲート、８２１〜
８２３は入力ゲートである。各ゲートとフローティング
ゲートの結合容量係数はＣ₁、Ｃ_2a、Ｃ_2bであり、Ｃ₁＝
Ｃ_2a＋Ｃ_2b＝Ｃに設計されている。その他は図３の回路
と同様である。ここで、Ｃ_2a＝ｍＣ、Ｃ_2b＝（１−ｍ）
Ｃ（ただし０≦ｍ≦１）として、フローティングゲート
８０１の電位φ_FA'は、 φ_FA'＝（Ｖ₁＋ｍＶ_DD）／２であり、図３のＶ₂についてＶ₂＝ｍＶ_DDとなるよう結合
容量係数を決定すれば、図３と同様の機能が得られる。

【００３０】また、Ｖ₃についても同様に電源電圧Ｖ_DD
を用いて入力ゲート上で実現できることはいうまでもな
い。（実施例４）本発明の第３の実施例を図９の回路図を用
いて説明する。図８はスイッチ・セルのみを書き出した
ものある。その他の回路は前記第１の実施例と同様であ
るので省略する。

【００３１】図３の回路と異なるのは、スイッチ・セル
のしきい値電圧を調節するための手段としてフローティ
ングゲート９０１にスイッチ９０２を設けてあることで
ある。スイッチ９０２が導通状態である時は、Ｖ₁＝Ｖ_REF とし、スイッチ９０２が非導通状態であるとき、Ｖ₁に
信号電圧を入力すると、Ｖ₁＞Ｖ_REF を満たした時、アナログスイッチ９１１のみが導通し、Ｖ₁＜Ｖ_REF のとき、アナログスイッチ９１２のみが導通する。

【００３２】このようにスイッチ・セルのしきい値を設
定すれば、第１の実施例と同様の機能が得られる。また
実現したい関数が連続であるときは、スイッチ９０２が
導通しているときに、Ｖ₁にＶ₃を入力することにより実
現できる。（実施例５）本発明の第５の実施例を図１０の回路図を
用いて説明する。

【００３３】図１の回路と異なるのは、Ｃ−ＭＯＳソー
スフォロワ回路１４１の代わりに、Ｃ−ＭＯＳインバー
タ回路１００１を用いたことである。Ｃ−ＭＯＳインバ
ータ回路１００１以外の回路の動作は前記第１の実施例
と同様であるので省略する。入力電圧信号Ｖ_in、図１０
の回路で発生させる関数をｆ（ｘ）とした場合、Ｃ−Ｍ
ＯＳインバータ回路１００１のしきい値電圧Ｖ_TH（＝Ｖ
_DD／２）に関して、ｆ（Ｖ_in）＞Ｖ_THのとき、出力Ｖ
_outに「０」を出力し、ｆ（Ｖ_in）＜Ｖ_THのとき「１」
を出力させることができる。

【００３４】このように関数出力が、ある値よりも大か
小かの判別も実現できる。またＣ−ＭＯＳインバータ回
路１００１の以外の回路を用いてもよいことは言うまで
もなく、例えばウィンドウ・コンパレータを用いて、関
数出力がある範囲内にあるか否かを判別することもでき
る。（実施例６）本発明の第５の実施例を図１１の回路図を
用いて説明する。

【００３５】図１１の回路は、２入力関数ｆ（ｘ、ｙ）
＝（ｘ＋ｙ）を第１の実施例と同様な方法により実現
し、それを用いて、ｆ（ｘ、ｙ）＝（ｘ＋ｙ）²／４−（ｘ²＋ｙ²）／４＝ｘｙ／２の演算を行い、乗算を行うものである。なお、図１１の
回路では、第１の実施例と同様な方法で関数を発生させ
たが、第２〜第４の実施例と同じ方法でもまったく同じ
ことできるのは言うまでもない。

【００３６】図１１の回路にはＶ_a、Ｖ_b、Ｖ_x1、Ｖ_y1、
Ｖ_x2、Ｖ_y2およびＣＬＫが入力されており、Ｖ_a、Ｖ_bは
共に任意に時間変化する信号電圧である。Ｖ_x1、Ｖ_y1、
Ｖ_x2、Ｖ_y2は自乗関数を得るための一定電圧値であり、
ＣＬＫは回路の動作を切り替えるための同期信号電圧で
ある。１１０１、１１０２は共に図１と同様の方法によ
り、自乗関数を発生する回路である。図１と異なるの
は、２つの入力信号電圧の平均値を各スイッチ・セルに
入力してあることである。

【００３７】１１２１は通常のＣ−ＭＯＳインバータで
あり、アナログスイッチ１１３１〜１１５２を駆動する
ためのものである。アナログスイッチ１１３１〜１１３
４は自乗回路１１０１、１１０２に入力する信号電圧を
切り替えるためのものであり、ＣＬＫが「１」の時、（Ｖ_a ²＋Ｖ_b ²）／２を演算し、ＣＬＫが「０」の時、（Ｖ_a＋Ｖ_b）²／４を演算するようになっている。

【００３８】アナログスイッチ１１４１〜１１５２は２
つの自乗回路１１０１、１１０２の出力電圧を全て入力
ゲート１１６１〜１１７２に入力するか、出力電圧の１
／２入力し、残り１／２は０Ｖを入力するという２つの
状態を切り替えるためのものである。フローティングゲ
ート１１００の電位φ_Fは、ＣＬＫが「１」の時、 φ_F＝｛（Ｖ_a＋Ｖ_b）²／２｝／２＝（Ｖ_a ²＋Ｖ_b ²）／４となっており、ＣＬＫが「０」の時、 φ_F＝（Ｖ_a＋Ｖ_b）²／４となる。

【００３９】しかし、ＣＬＫが「１」のときは、アナロ
グスイッチ１１３５によりフローティングゲート１１１
２は０Ｖと導通し、その電φ_Fは０Ｖとなり、「０」の
時のφ_Fはその電圧を基準とした、 φ_F＝（Ｖ_a＋Ｖ_b）²／４−（Ｖ_a ²＋Ｖ_b ²）／４＝Ｖ_aＶ_b／２であり、Ｃ−νＭＯＳソースフォロワ回路１１１１の出
力電圧Ｖ_outは、Ｖ_out＝Ｖ_aＶ_b／２となり、乗算が得られる。

【００４０】ここでは、各電圧値に係るべき係数および
定数項は省略してあるが、回路の基本動作に変わりない
ことは言うまでもない。この回路では２つのスイッチ・
セルにより折れ線関数を得ているが、必要とする精度に
よりこれを増減してよいことは言うまでもない。また第
５の実施例と同様に、Ｃ−νＭＯＳソースフォロワ回路
１１１１の代わりにＣ−νＭＯＳインバータ回路などを
用いてもよいことは言うまでもない。

【００４１】

【発明の効果】

（請求項１）本回路によれば、いままでの演算増幅器な
どを用いた関数演算生回路に比べ低消費電力で実現でき
る。（請求項２）得たい関数が連続関数の場合、入力電圧に
請求項２のような値を用いることにより、さらに少ない
入力電圧で関数演算回路を実現できる。

【００４２】（請求項３）関数値を直接得たい場合、請
求項３のようなソースフォロワ回路を用いることによ
り、出力電圧をそのままその他の回路に入力できる。

【図面の簡単な説明】

【図１】実施例１の回路を示す概念図である。

【図２】νＭＯＳトランジスタの構造概念図である。

【図３】図１のスイッチ・セルの回路図である。

【図４】Ｃ−ＭＯＳスイッチ回路の回路図である。

【図５】図１のＣ−νＭＯＳソースフォロワ回路の回路
図である。

【図６】実施例１の回路のＶ_inとＶ_outの関係を示す図
である。

【図７】実施例２の回路を示す概念図である。

【図８】実施例３の回路を示す回路図である。

【図９】実施例４の回路を示す回路図である。

【図１０】実施例５の回路を示す回路図である。

【図１１】実施例６の回路を示す概念図である。

【符号の説明】

１０１〜１０３ＰＭＯＳトランジスタ、１０３〜１１３ＮＭＯＳトランジスタ、１２１〜１２３Ｃ−νＭＯＳインバータ回路、１２４〜１２６インバータ回路、１３１〜１３６アナログスイッチ回路、１４１ソースフォロワ回路、１５１〜１５３スイッチ・セル回路、２０１Ｐ型シリコン基板、２０２ソース、２０３ドレイン、２０４絶縁膜、２０５フローティングゲート、２０６ゲート絶縁膜、２０７絶縁膜、２０８ａ〜２０８ｄ入力ゲート、３０１フローティングゲート、３１１ＮＭＯＳトランジスタ、３１２ＰＭＯＳトランジスタ、３２１〜３２２入力ゲート、３３１Ｃ−νＭＯＳインバータ回路、３３２Ｃ−ＭＯＳインバータ回路、３４１〜３４２アナログスイッチ回路、５０１フローティングゲート、５１１ＮＭＯＳトランジスタ、５１２ＰＭＯＳトランジスタ、７０１〜７０３入力ゲート、８０１フローティングゲート、８２１〜８２２入力ゲート、９０１フローティングゲート、９０２スイッチ、９１１〜９１２アナログスイッチ回路、１００１Ｃ−νＭＯＳインバータ回路、１１０１〜１１０２自乗回路、１１１１Ｃ−νＭＯＳインバータ回路、１１１２フローティングゲート、１１１３Ｃ−ＭＯＳインバータ回路、１１３１〜１１５２アナログスイッチ回路、１１６１〜１１７２入力ゲート。

フロントページの続き (72)発明者大見忠弘宮城県仙台市青葉区米ヶ袋２の１の17の 301

Claims

【特許請求の範囲】

【請求項１】単一のアナログ入力電圧もしくは複数の
アナログ入力電圧に対して所定の重みをかけた平均の電
圧値として定まる第１の信号電圧に対し、前記第１の信
号電圧が所定の第１の電圧値より小の時は所定の第２の
電圧値を出力し、前記第１の信号電圧が前記第１の電圧
値より大の場合は前記第１の信号電圧を出力する第１の
回路と、単一のアナログ入力電圧もしくは複数のアナロ
グ入力電圧に対して所定の重みをかけた平均の電圧値と
して定まる第２の信号電圧に対し、前記第２の信号電圧
が所定の第３のの電圧値より小の時は前記第２の信号電
圧を出力し、前記第２の信号電圧が前記第３の電圧値よ
り大の場合は所定の第４の電圧値を出力する第２の回路
との少なくとも一方、もしくは両方を複数個用いて構成
された半導体回路において、前記第１もしくは第２の回
路の出力電圧が容量を介して、同一のフローティングゲ
ートと電気的に結合し、前記フローティングゲートが、
少なくとも１つのＭＯＳ型トランジスタのオン・オフを
制御していることを特徴とする半導体演算回路。
【請求項２】前記第１の電圧値と前記第２の電圧値が
同一の値であり、または前記第３の電圧値と前記第４の
電圧値が同一の値であることを特徴とする特許請求項１
に記載の半導体演算回路。
【請求項３】前記フローティングゲートがソース・フ
ォロワ回路の入力端子に接続されていることを特徴とす
る前記特許請求項１または２に記載の半導体演算回路。