JP5649793B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、相補電界効果トランジスタのオフ電流の変動を抑制できる半導体装置に関する。

ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置（例えば、特許文献１参照。）では、周辺回路にＣＭＯＳ(Complementary Metal Oxide Semiconductor)などの相補電界効果トランジスタが多用される。

特開２００８−０５９６８０号公報

ところで、近年、半導体装置の開発は、微細化、低電圧化の方向に向かって加速している。低電圧化すると相補電界効果トランジスタを構成するトランジスタ個々のしきい値電圧が低くなるため、オフ電流がスタンバイ電流に占める割合が大きくなり、製造ばらつきや周囲温度の変動に伴うオフ電流の影響が大きくなってしまう。

本発明による半導体装置は、第１導電型である第１の電界効果トランジスタ及び第２導電型である第２の電界効果トランジスタからなる相補電界効果トランジスタ内の一方の電界効果トランジスタの基板電圧を生成する第１の基板電圧生成回路と、前記一方の電界効果トランジスタのレプリカであり、かつダイオード接続された第１のレプリカトランジスタと、前記第１のレプリカトランジスタのアノード−カソード間に所定の第１の電圧値の電圧を印加する第１の電圧印加手段とを備え、前記第１のレプリカトランジスタの基板電圧は前記第１の基板電圧生成回路が生成する基板電圧であり、前記第１の基板電圧生成回路は、前記第１のレプリカトランジスタに流れる電流の電流値が所与の第１の目標値となるよう、生成する前記基板電圧を制御することを特徴とする。

また、本発明の他の側面による半導体装置は、第１及び第２の入力端子並びに第１の出力端子と、前記第１の出力端子と前記第２の入力端子の間に挿入される帰還抵抗とを有する非反転増幅器と、第３及び第４の入力端子並びに第２の出力端子を有する比較器を有し、第１導電型である第１の電界効果トランジスタ及び第２導電型である第２の電界効果トランジスタからなる相補電界効果トランジスタ内の一方の電界効果トランジスタの基板電圧を生成する第１の基板電圧生成回路と、前記一方の電界効果トランジスタのレプリカであり、かつダイオード接続された第１のレプリカトランジスタと、前記第１のレプリカトランジスタに流れる電流が所与の第１の目標値である場合に前記第１の出力端子に現れる電圧を生成し、前記第３の入力端子に出力する第１の入力電圧生成手段とを備え、前記第１のレプリカトランジスタの基板電圧は前記第１の基板電圧生成回路が生成する基板電圧であり、前記第１の出力端子と前記第４の入力端子が互いに接続され、前記第１の入力端子には所定の第１の電圧値の電圧が入力され、前記第１のレプリカトランジスタは、前記第２の入力端子とグランドの間に順方向に挿入され、前記第１の基板電圧生成回路内の前記比較器は、前記第３の入力端子に入力される電圧と、前記第４の入力端子に入力される前記第１の出力端子の出力電圧とに基づいて前記基板電圧を生成し、前記第２の出力端子から出力することを特徴とする。

本発明によれば、相補電界効果トランジスタのオフ電流の周囲温度の変動に伴う変動を抑制することが可能になる。

本発明の実施の形態による半導体装置の機能ブロック図である。 ＭＯＳトランジスタのドレイン電流の対ゲート−ソース間電圧特性を示す図である。 本発明の実施の形態によるＶＰＷ制御回路の機能ブロックを示す概略ブロック図である。 本発明の実施の形態によるＶＰＷ制御回路の回路図である。 （ａ）は、本発明の実施の形態による半導体装置内で用いられるオペアンプに定電圧を供給するための定電流回路の回路図である。（ｂ）は、本発明の実施の形態による半導体装置内で用いられるオペアンプの内部構造を示す回路図である。 本発明の実施の形態によるＶＰＷ制御回路による基板電圧の制御結果の例を示す図である。 本発明の実施の形態によるＶＮＷ制御回路の機能ブロックを示す概略ブロック図である。 本発明の実施の形態によるＶＮＷ制御回路の回路図である。 本発明の実施の形態によるＶＮＷ制御回路による基板電圧の制御結果の例を示す図である。 本発明の実施の形態によるＶＰＥＲＩ制御回路の機能ブロックを示す概略ブロック図である。 本発明の実施の形態によるＶＰＥＲＩ制御回路の回路図である。 本発明の実施の形態によるＶＰＥＲＩ制御回路の１つ目の変形例を示す回路図である。 本発明の実施の形態によるＶＰＥＲＩ制御回路の２つ目の変形例を示す概略ブロック図である。 本発明の実施の形態によるＶＰＥＲＩ制御回路の２つ目の変形例を示す回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施の形態による半導体装置１の機能ブロック図である。

本実施の形態による半導体装置１は、図１に示すように、相補電界効果トランジスタを含む周辺回路と、これらの相補電界効果トランジスタに電圧を供給するＶＰＷ制御回路３、ＶＮＷ制御回路４、及びＶＰＥＲＩ制御回路２とを備えている。

半導体装置１の具体的な例としては、ＤＲＡＭやＰＲＡＭなどの半導体メモリやプロセッサなどのロジック系半導体デバイスが挙げられる。半導体装置１がＤＲＡＭである場合、上記周辺回路はメモリセルアレイの周辺に配置された回路であり、ロウデコーダやカラムデコーダなどを含む。

相補電界効果トランジスタは、第１導電型である第１の電界効果トランジスタ及び第２導電型である第２の電界効果トランジスタからなるトランジスタである。特に限定されるものではないが、以下の説明では、相補電界効果トランジスタ、第１の電界効果トランジスタ、第２の電界効果トランジスタはそれぞれ、図１に示すように、ＣＭＯＳ１ｃ、ＮチャンネルＭＯＳトランジスタ１ｎ、ＰチャンネルＭＯＳトランジスタ１ｐであるとする。ＣＭＯＳ１ｃは、図１に示すように、電源電圧ＶＰＥＲＩが供給される電源配線１ａとグランド（外部接地電圧ＶＳＳが供給される配線。以下同様。）との間に、ＰチャンネルＭＯＳトランジスタ１ｐとＮチャンネルＭＯＳトランジスタ１ｎとがこの順で直列接続された構成を有している。なお、図１にはＣＭＯＳを１つだけ表示しているが、実際には、周辺回路はチェーン化された多数のＣＭＯＳを有している。

ＶＰＷ制御回路３及びＶＮＷ制御回路４はそれぞれ、ＮチャンネルＭＯＳトランジスタ１ｎの基板電圧ＶＰＷ及びＰチャンネルＭＯＳトランジスタ１ｐの基板電圧ＶＮＷを供給する回路であり、周囲温度によらず、対応するＭＯＳのオフ電流の電流値を所与の目標値Ｉ_１（第１の目標値。例えば０．１μＡ。）又はＩ_２（第２の目標値。例えば０．１μＡ。）に保つ機能を有する。つまり、ＭＯＳトランジスタのオフ電流の電流値は、周囲温度だけでなく、対応する基板電圧の電圧値によっても変動するが、ＶＰＷ制御回路３及びＶＮＷ制御回路４はこのようなオフ電流の性質を利用するもので、対応するＭＯＳトランジスタのオフ電流の電流値が常に目標値Ｉ_１又はＩ_２になるように、対応する基板電圧の電圧値を制御する。

ＶＰＥＲＩ制御回路２は、ＣＭＯＳ１ｃの電源電圧ＶＰＥＲＩを供給する回路である。電源電圧ＶＰＥＲＩは、例えば半導体装置１の最小加工寸法を４０ｎｍ〜５０ｎｍとすると１．０Ｖ〜１．３Ｖ程度の電圧であり、ＰチャンネルＭＯＳトランジスタ１ｐのドレインに供給される。ＶＰＥＲＩ制御回路２は、周囲温度によらずＣＭＯＳ１ｃのオン電流の電流値を所与の目標値Ｉ_３（第３の目標値。例えば１００μＡ。）に保つ機能を有する。つまり、ＣＭＯＳ１ｃのオン電流の電流値は、周囲温度だけでなく電源電圧ＶＰＥＲＩの電圧値によっても変動するが、ＶＰＥＲＩ制御回路２はこのようなオン電流の性質を利用するもので、ＣＭＯＳ１ｃのオン電流の電流値が常に目標値Ｉ_３になるように電源電圧ＶＰＥＲＩの電圧値を制御する。

図２は、ＭＯＳトランジスタのドレイン電流の対ゲート−ソース間電圧特性を示す図である。ＮチャンネルでもＰチャンネルでも同様である。なお、縦軸は対数軸としている。同図に示す「弱反転領域」は、ＭＯＳトランジスタがオフ状態となっているゲート−ソース間電圧の値域を示し、「強反転領域」は、ＭＯＳトランジスタがオン状態となっているゲート−ソース間電圧の値域を示している。図２に示すように、ＭＯＳトランジスタでは、オフ状態であっても微弱なドレイン電流（オフ電流）が流れている。

ドレイン電流の対ゲート−ソース間電圧特性は、温度によって異なる。図２には３つの温度Ｔ１，Ｔ２，Ｔ３（Ｔ１＜Ｔ２＜Ｔ３）にそれぞれ対応する特性を示しており、これらから理解されるように、「弱反転領域」では温度が高いほどドレイン電流（オフ電流）が大きくなり、逆に「強反転領域」では温度が高いほどドレイン電流（オン電流）が小さくなる。つまり、「弱反転領域」ではドレイン電流は正の温度特性を有し、「強反転領域」ではドレイン電流は負の温度特性を有している。また、「強反転領域」では、ゲート−ソース電圧に対する変化は２乗なのに対して、「弱反転領域」では、指数関数的という違いもある。このことは、「強反転領域」であるオン電流と「弱反転領域」であるオフ電流では、制御の方法を変える必要があることを意味している。具体的には、しきい電圧に対する感度の低いオン電流は、ＶＰＥＲＩで、しきい電圧に対する感度の高いオフ電流は、制御基板電圧で別々に制御する必要がある。

ＶＰＷ制御回路３、及びＶＮＷ制御回路４、ＶＰＥＲＩ制御回路２は、このようなドレイン電流の対ゲート−ソース間電圧特性の製造ばらつきや温度依存性を補償し、製造ばらつきや温度によらずほぼ一定なドレイン電流が得られるようにするものである。

以下、ＶＰＷ制御回路３、ＶＮＷ制御回路４、ＶＰＥＲＩ制御回路２の順で、各回路の詳細について順次説明する。

図３は、ＶＰＷ制御回路３の機能ブロックを示す概略ブロック図である。また、図４は、ＶＰＷ制御回路３の回路図である。図３に示すように、ＶＰＷ制御回路３は、基板電圧生成回路３１、レプリカトランジスタ３２、電圧印加部３３、入力電圧生成部３４を有する。以下、初めに各部の構成について説明し、その後、ＶＰＷ制御回路３の動作について説明する。

基板電圧生成回路３１（第１の基板電圧生成手段）は、図１に示したＮチャンネルＭＯＳトランジスタ１ｎの基板電圧ＶＰＷを生成する回路である。具体的には、図４に示すように、入力端子ｉ３，ｉ４及び出力端子ｏ２を有するオペアンプＡ３２を有する。入力端子ｉ３は非反転入力端子であり、入力端子ｉ４は反転入力端子である。入力端子ｉ３には入力電圧生成部３４の出力電圧が供給され、入力端子ｉ４には電圧印加部３３の出力電圧が供給される。

レプリカトランジスタ３２（第１のレプリカトランジスタ）は、図１に示したＮチャンネルＭＯＳトランジスタ１ｎのレプリカである。図３に示すように、レプリカトランジスタ３２はダイオード接続されており、電圧印加部３３とグランドの間に順方向に接続されている。すなわち、レプリカトランジスタ３２のアノードが電圧印加部３３に接続され、カソードが接地されている。レプリカトランジスタ３２の基板電圧には、基板電圧生成回路３１が生成する基板電圧ＶＰＷが供給される。

電圧印加部３３（第１の電圧印加手段）は、図４に示すように、入力端子ｉ１，ｉ２及び出力端子ｏ１を有するオペアンプ３３ｏと、抵抗値Ｒ_１の帰還抵抗３３ｒとからなる非反転増幅器Ａ３１を有する。入力端子ｉ１は非反転入力端子であり、入力端子ｉ２は反転入力端子である。帰還抵抗３３ｒは、出力端子ｏ１と入力端子ｉ２の間に挿入されている。入力端子ｉ２はレプリカトランジスタ２２，２３のアノードに接続されている。一方、入力端子ｉ１には所定電圧ＶＦ１が供給される。

入力電圧生成部３４（第１の入力電圧生成手段）は、図４に示すように、オペアンプ３４ｏ−１からなるボルテージフォロワＡ３３と、オペアンプ３４ｏ−２、入力抵抗３４ｒ−１、及び帰還抵抗３４ｒ−２からなる非反転増幅器Ａ３４と、オペアンプ３４ｏ−３、入力抵抗３４ｒ−３、及び帰還抵抗３４ｒ−４からなる非反転増幅器Ａ３５とを有する。

オペアンプ３４ｏ−１の反転入力端子と出力端子とは互いに接続される。オペアンプ３４ｏ−１の非反転入力端子には、図示しないバンドギャップ回路によって生成された電圧ＶＲが供給される。バンドギャップ回路によって生成されるため、電圧ＶＲの温度依存性は極めて小さくなっている。オペアンプ３４ｏ−２の非反転入力端子には、上記所定電圧ＶＦ１の半分の大きさの電圧ＶＦ１／２が供給される。オペアンプ３４ｏ−３の非反転入力端子には、上記所定電圧ＶＦ１が供給される。オペアンプ３４ｏ−１の出力端子とオペアンプ３４ｏ−２の反転入力端子とは、入力抵抗３４ｒ−１を介して互いに接続される。また、オペアンプ３４ｏ−２の出力端子とオペアンプ３４ｏ−３の反転入力端子とは、入力抵抗３４ｒ−３を介して互いに接続される。非反転増幅器Ａ３５の出力は入力電圧生成部３４の出力となり、基板電圧生成回路３１の入力端子ｉ３に供給される。なお、抵抗３４ｒ−１〜３４ｒ−４の抵抗値は同じ値とする。

ここで、半導体装置１内で用いるオペアンプ（オペアンプＡ３２，３３ｏ，３４ｏ−１〜３４ｏ−３など。）の内部構造について、詳細に説明する。

図５（ａ）は、オペアンプに定電圧ＶＧＮを供給するための定電流回路の回路図である。また、図５（ｂ）は、オペアンプの内部構造を示す回路図である。

図５（ａ）に示す定電流回路は、電源電圧Ｄ_１が供給される配線と接地電圧Ｅ_１が供給される配線との間に、抵抗ＲＳとＮチャンネルＭＯＳトランジスタＭＳ１とがこの順で直列に接続された構成を有している。トランジスタＭＳ１はダイオード接続されており、定電圧ＶＧＮは抵抗ＲＳとトランジスタＭＳ１の接続点から取り出される。なお、電源電圧Ｄ_１及び接地電圧Ｅ_１の具体的な電圧値は、それぞれ外部電源電圧ＶＤＤ及び外部接地電圧ＶＳＳでよい。

オペアンプは、図５（ｂ）に示すように差動増幅回路１００及び出力回路１０１からなり、これらが縦続接続された構成を有している。つまり、反転入力端子の入力ＶＩＮ−及び非反転入力端子の入力ＶＩＮ＋はまず差動増幅回路１００に供給され、さらに差動増幅回路１００の出力が出力回路１０１に供給される。そして、出力回路１０１の出力が出力端子の出力ＶＯＵＴとなる。

差動増幅回路１００は、カレントミラー接続されたＰチャンネルＭＯＳトランジスタＭ１，Ｍ２と、トランジスタＭ３，Ｍ４にそれぞれ直列接続されたＮチャンネルＭＯＳトランジスタＭ３，Ｍ４と、トランジスタＭ１，Ｍ２のソースに接続されたＮチャンネルＭＯＳトランジスタＭ５とによって構成されている。トランジスタＭ５のドレインには接地電圧Ｅ_２が、ゲートには電圧ＶＧＮがそれぞれ供給される。また、トランジスタＭ１，Ｍ２のドレインには電源電圧Ｄ_２が供給される。トランジスタＭ３のゲートには非反転入力端子の入力ＶＩＮ＋が入力され、トランジスタＭ４のゲートには反転入力端子の入力ＶＩＮ−が入力される。差動増幅回路１００の出力は、トランジスタＭ２とトランジスタＭ４の接続点から取り出される。

出力回路１０１は、差動増幅回路１００の出力がゲートに供給されるＰチャンネルＭＯＳトランジスタＭ６と、トランジスタＭ６のソースに接続されたＮチャンネルＭＯＳトランジスタＭ７と、トランジスタＭ６のゲート−ドレイン間に直列接続された位相補償用の抵抗ＲＣ及びキャパシタＣＣとによって構成されている。トランジスタＭ７のドレインに接地電圧Ｅ_２が供給され、ゲートには電圧ＶＧＮが供給される。トランジスタＭ６のドレインには電源電圧Ｄ_２が供給される。出力回路１０１の出力はトランジスタＭ７のソースから取り出され、オペアンプの出力ＶＯＵＴとなる。

なお、図５には、トランジスタＭ３，Ｍ４をＮチャンネルＭＯＳトランジスタとした、いわゆるＮチャンネルＭＯＳトランジスタ入力型のオペアンプを示したが、差動増幅回路１００として、トランジスタＭ３，Ｍ４をＰチャンネルＭＯＳトランジスタとした、いわゆるＰチャンネルＭＯＳトランジスタ入力型のオペアンプを用いることも可能である。いずれのオペアンプを用いるかについては、ＶＩＮ＋の大きさに応じて決定すればよい。すなわち、０．５Ｖ＜ＶＩＮ＋＜ＶＰＰ−０．２Ｖである場合には、ＮチャンネルＭＯＳトランジスタ入力型のオペアンプを用いることが好ましい。一方、ＶＩＮ＋≦０．５Ｖである場合には、ＰチャンネルＭＯＳトランジスタ入力型のオペアンプを用いることが好ましい。

オペアンプＡ３２では、電源電圧Ｄ_２は外部電源電圧ＶＤＤとし、接地電圧Ｅ_２は外部接地電圧ＶＳＳを降圧して得られる接地電圧ＶＢＢＳＶとする。接地電圧ＶＢＢＳＶの具体的な電圧値は−２．５Ｖ〜−３．０Ｖとすることが好適である。接地電圧Ｅ_２には、ＤＲＡＭ内に設置されるアンチヒューズ回路用の電源電圧を流用してもよい。これに対し、オペアンプ３３ｏ，３４ｏ−１〜３４ｏ−３では、電源電圧Ｄ_２及び接地電圧Ｅ_２はそれぞれ、外部電源電圧ＶＤＤ及び外部接地電圧ＶＳＳとなる。

次に、ＶＰＷ制御回路３の動作について説明する。

まず、電圧印加部３３は、レプリカトランジスタ３２のアノード−カソード間に、電圧ＶＦ１を印加する。すなわち、オペアンプ３３ｏの仮想短絡により、入力端子ｉ２の電圧が入力端子ｉ１の電圧に等しくなる。入力端子ｉ１には所定電圧ＶＦ１が入力されているため、入力端子ｉ２の電圧は所定電圧ＶＦ１に等しくなる。したがって、レプリカトランジスタ３２のアノードには電圧ＶＦ１が印加されることになる。レプリカトランジスタ３２のカソードは接地されているため、レプリカトランジスタ３２のアノード−カソード間電圧は電圧ＶＦ１に等しくなる。

電圧ＶＦ１は、図２に示したＭＯＳトランジスタの弱反転領域に対応する電圧に設定する。したがって、アノード−カソード間に電圧ＶＦ１が印加されている状態のレプリカトランジスタ３２はオフ状態である。オフ状態であっても、図２にも示したように、レプリカトランジスタ３２には電圧ＶＦ１に応じた順方向電流Ｉ（オフ電流）が流れる。電流Ｉが流れることで、電圧印加部３３の出力端子ｏ１には、電圧値ＶＦ１＋Ｉ×Ｒ_１の電圧が現れる。この電圧ＶＦ１＋Ｉ×Ｒ_１は、基板電圧生成回路３１の入力端子ｉ４に入力される。

入力電圧生成部３４は、基板電圧生成回路３１の入力端子ｉ３の入力電圧を生成する回路である。この入力電圧は、上述した目標値Ｉ_１（レプリカトランジスタ３２に流れるオフ電流の電流値の目標値。）に応じて決定される出力端子ｏ１の出力電圧である。言い換えると、レプリカトランジスタ３２の順方向電流の電流値が目標値Ｉ_１に等しくなるとき、出力端子ｏ１に現れる電圧が上記入力電圧である。したがって、入力電圧はＶＦ１＋Ｉ_１×Ｒ_１となる。

上述した電圧ＶＲの具体的な電圧値はＩ_１×Ｒ_１に設定されており、入力電圧生成部３４は、電圧ＶＲから上記入力電圧ＶＦ１＋Ｉ_１×Ｒ_１を生成する。具体的には、まずボルテージフォロワＡ３３は、電圧ＶＲの入力を受け付け、入力インピーダンスを無限大にして非反転増幅器Ａ３４に電流を供給する。ボルテージフォロワＡ３３の電圧増幅率は×１であるので、非反転増幅器Ａ３４に供給される電圧は電圧ＶＲのままである。

非反転増幅器Ａ３４，Ａ３５は、電圧ＶＦに基づいてボルテージフォロワＡ３３から入力される電圧ＶＲをレベルシフトするレベルシフト回路を構成している。つまり、非反転増幅器Ａ３４，Ａ３５では、非反転入力端子及び反転入力端子に入力される電圧をそれぞれＶ₋，Ｖ_＋とすると、出力端子に現れる電圧は−Ｖ₋＋２×Ｖ_＋となる。したがって、非反転増幅器Ａ３４，Ａ３５の各出力電圧はそれぞれ、図１１に示すように、電圧ＶＦ１−Ｉ_１×Ｒ_１，ＶＦ１＋Ｉ_１×Ｒ_１となる。

基板電圧生成回路３１は、電流Ｉの電流値と目標値Ｉ_１との相違量に基づき、レプリカトランジスタ３２に流れる電流Ｉの電流値が目標値Ｉ_１に等しくなるよう、生成する基板電圧ＶＰＷを制御する。具体的には、入力電圧生成部３４から入力端子ｉ３に入力される電圧ＶＦ１＋Ｉ_１×Ｒ_１と、電圧印加部３３の出力電圧（入力端子ｉ４に入力される電圧）ＶＦ１＋Ｉ×Ｒ_１とに基づいて、基板電圧ＶＰＷを生成する。

より具体的に説明すると、基板電圧生成回路３１は、電圧ＶＦ１＋Ｉ_１×Ｒ_１と電圧ＶＦ１＋Ｉ×Ｒ_１との差分Ｉ_１×Ｒ_１−Ｉ×Ｒ_１に応じ、電流Ｉの電流値が目標値Ｉ_１に近づくように、基板電圧ＶＰＷを生成する。すなわち、差分がプラスのとき（Ｉ＜Ｉ_１のとき）には、出力端子ｏ２に外部電源電圧ＶＤＤを出力し、基板電圧ＶＰＷを上昇させる。これにより、レプリカトランジスタ３２のしきい値電圧が下降し、電流Ｉの電流値が増加する。同時に、周辺回路内のＮチャンネルＭＯＳトランジスタ１ｎ（図１）のオフ電流も増加する。一方、差分がマイナスのとき（Ｉ＞Ｉ_１のとき）には、出力端子ｏ２に接地電圧ＶＢＢＳＶ（＜ＶＳＳ）を出力し、基板電圧ＶＰＷを下降させる。これにより、レプリカトランジスタ３２のしきい値電圧が上昇し、電流Ｉの電流値が減少する。同時に、周辺回路内のＮチャンネルＭＯＳトランジスタ１ｎ（図１）のオフ電流も減少する。

以上説明したＶＰＷ制御回路３の動作の結果、周辺回路内のＮチャンネルＭＯＳトランジスタ１ｎのオフ電流は、周囲温度によらず一定値Ｉ_１に保たれる。

図６は、基板電圧ＶＰＷの制御結果の例を示す図である。図２に示したように、ＭＯＳトランジスタのオフ電流の電流値は、温度が高いほど大きくなる。これに対応し、ＶＰＷ制御回路３は、図６に示すように温度が高いほど基板電圧ＶＰＷの電圧値を低くし、ＮチャンネルＭＯＳトランジスタのオフ電流の電流値を減少させている。

ところで、基板電圧ＶＰＷには、図６に示すように上限値と下限値を設けることが好適である。図６では、上限値を０Ｖ、下限値をＶＢＢＳＶ＋ａ（０＜ａ＜｜ＶＢＢＳＶ｜）としている。こうすることで、基板電圧ＶＰＷを適切な範囲内に維持することが可能になる。このような基板電圧ＶＰＷの電圧値の制限は、リミッタ回路を設けることで実現できる。

図７は、ＶＮＷ制御回路４の機能ブロックを示す概略ブロック図である。また、図８は、ＶＮＷ制御回路４の回路図である。図７に示すように、ＶＮＷ制御回路４は、基板電圧生成回路４１、レプリカトランジスタ４２、電圧印加部４３、入力電圧生成部４４を有する。以下、初めに各部の構成について説明し、その後、ＶＮＷ制御回路４の動作について説明する。

基板電圧生成回路４１（第２の基板電圧生成手段）は、図１に示したＰチャンネルＭＯＳトランジスタ１ｐの基板電圧ＶＮＷを生成する回路である。具体的には、図８に示すように、入力端子ｉ７，ｉ８及び出力端子ｏ４を有するオペアンプＡ４２を有する。入力端子ｉ７は非反転入力端子であり、入力端子ｉ８は反転入力端子である。入力端子ｉ７には電圧印加部４３の出力電圧が供給され、入力端子ｉ８には入力電圧生成部４４の出力電圧が供給される。この関係は、ＶＰＷ制御回路３内の基板電圧生成回路３１とは逆になっている。

オペアンプＡ４２の具体的な構造は、図５に示したオペアンプと同様である。ただし、電源電圧Ｄ_２は、外部電源電圧ＶＤＤ（＝１．２Ｖ。）を昇圧して得られる電源電圧ＶＰＰ（＞ＶＤＤ）とする。電源電圧ＶＰＰの具体的な値は、例えばＶＰＥＲＩＲが１．０Ｖであり、ＶＲが０．３Ｖであり、各ＭＯＳトランジスタが飽和領域に入るための最低のソース−ドレイン電圧ＶＤＳが０．２Ｖである場合、１．５Ｖ以上とすることが好適である。接地電圧Ｅ_２は外部接地電圧ＶＳＳとすればよい。

レプリカトランジスタ４２（第２のレプリカトランジスタ）は、図１に示したＰチャンネルＭＯＳトランジスタ１ｐのレプリカである。図７に示すようにレプリカトランジスタ３２はダイオード接続されており、電圧印加部４３とグランドの間に順方向に接続されている。すなわち、レプリカトランジスタ４２のアノードが電圧印加部４３に接続され、カソードが接地されている。レプリカトランジスタ４２の基板電圧には、基板電圧生成回路４１が生成する基板電圧ＶＮＷが供給される。

電圧印加部３３（第２の電圧印加手段）は、図８に示すように、入力端子ｉ５，ｉ６及び出力端子ｏ３を有するオペアンプ４３ｏと、抵抗値Ｒ_２の帰還抵抗４３ｒとからなる非反転増幅器Ａ４１を有する。入力端子ｉ５は非反転入力端子であり、入力端子ｉ６は反転入力端子である。帰還抵抗４３ｒは、出力端子ｏ３と入力端子ｉ６の間に挿入されている。入力端子ｉ６はレプリカトランジスタ２２，２３のアノードに接続されている。一方、入力端子ｉ５には所定電圧ＶＦ２が供給される。

入力電圧生成部４４（第２の入力電圧生成手段）は、図８に示すように、オペアンプ４４ｏ−１からなるボルテージフォロワＡ４３と、オペアンプ４４ｏ−２、入力抵抗４４ｒ−１、及び帰還抵抗４４ｒ−２からなる非反転増幅器Ａ４４と、オペアンプ４４ｏ−３、入力抵抗４４ｒ−３、及び帰還抵抗４４ｒ−４からなる非反転増幅器Ａ４５とを有する。入力電圧生成部４４の内部構成の詳細は、上述した入力電圧生成部３４と同様である。ただし、入力電圧生成部４４の出力となる非反転増幅器Ａ４５の出力は、基板電圧生成回路４１の入力端子ｉ８に供給される。また、オペアンプ４４ｏ−２の非反転入力端子には上記所定電圧ＶＦ２の半分の大きさの電圧ＶＦ２／２が供給され、オペアンプ４４ｏ−３の非反転入力端子には上記所定電圧ＶＦ２が供給される。

オペアンプ４３ｏ、４４ｏ−１〜４４ｏ−３の具体的な構造は、図５に示したオペアンプと同様である。ただし、電源電圧Ｄ_２及び接地電圧Ｅ_２はそれぞれ、外部電源電圧ＶＤＤ及び外部接地電圧ＶＳＳとなる。

次に、ＶＰＷ制御回路４の動作について説明する。

まず、電圧印加部４３は、レプリカトランジスタ４２のアノード−カソード間に、電圧ＶＦ２を印加する。具体的には、電圧印加部３３と同様、入力端子ｉ５に入力される電圧ＶＦ２が、オペアンプ４３ｏの仮想短絡により、レプリカトランジスタ４２のアノードに印加される。

電圧ＶＦ２は、Ｐ図２に示したＭＯＳトランジスタの弱反転領域に対応する電圧に設定する。したがって、アノード−カソード間に電圧ＶＦ２が印加されている状態のレプリカトランジスタ４２はオフ状態である。オフ状態であっても、図２にも示したように、レプリカトランジスタ４２には電圧ＶＦ２に応じた順方向電流Ｉ（オフ電流）が流れる。電流Ｉが流れることで、電圧印加部４３の出力端子ｏ３には、電圧値ＶＦ２＋Ｉ×Ｒ_２の電圧が現れる。この電圧ＶＦ２＋Ｉ×Ｒ_２は、基板電圧生成回路４１の入力端子ｉ７に入力される。

入力電圧生成部４４は、基板電圧生成回路４１の入力端子ｉ８の入力電圧を生成する回路である。この入力電圧は、上述した目標値Ｉ_２（レプリカトランジスタ４２に流れるオフ電流の電流値の目標値。）に応じて決定される出力端子ｏ３の出力電圧である。言い換えると、レプリカトランジスタ４２の順方向電流の電流値が目標値Ｉ_２に等しくなるとき、出力端子ｏ３に現れる電圧が上記入力電圧である。したがって、入力電圧はＶＦ２＋Ｉ_２×Ｒ_２となる。

上述した電圧ＶＲの具体的な電圧値はＩ_２×Ｒ_２に設定されており、入力電圧生成部４４は、電圧ＶＲから上記入力電圧ＶＦ２＋Ｉ_２×Ｒ_２を生成する。そのための入力電圧生成部４４内各部の具体的な動作は入力電圧生成部３４と同様であるので、詳しい説明は省略する。

基板電圧生成回路４１は、電流Ｉの電流値と目標値Ｉ_２との相違量に基づき、レプリカトランジスタ４２に流れる電流Ｉの電流値が目標値Ｉ_２に等しくなるよう、生成する基板電圧ＶＮＷを制御する。具体的には、入力電圧生成部４４から入力端子ｉ８に入力される電圧ＶＦ２＋Ｉ_２×Ｒ_２と、電圧印加部４３の出力電圧（入力端子ｉ７に入力される電圧）ＶＦ２＋Ｉ×Ｒ_２とに基づいて、基板電圧ＶＮＷを生成する。

より具体的に説明すると、基板電圧生成回路４１は、電圧ＶＦ２＋Ｉ×Ｒ_２と電圧ＶＦ２＋Ｉ_２×Ｒ_２との差分Ｉ×Ｒ_２−Ｉ_２×Ｒ_２に応じ、電流Ｉの電流値が目標値Ｉ_２に近づくように、基板電圧ＶＮＷを生成する。すなわち、差分がプラスのとき（Ｉ＞Ｉ_２のとき）には、出力端子ｏ４に電源電圧ＶＰＰを出力し、基板電圧ＶＮＷを上昇させる。一方、差分がマイナスのとき（Ｉ＜Ｉ_２のとき）には、出力端子ｏ４に電源電圧ＶＳＳを出力し、基板電圧ＶＮＷを下降させる。

基板電圧生成回路４１の以上のような動作は、ＶＰＷ制御回路３内の基板電圧生成回路３１とは逆の動作である。このような逆の動作は、上述したように、非反転入力端子である入力端子ｉ７に電圧印加部４３の出力電圧を供給し、反転入力端子である入力端子ｉ８に入力電圧生成部４４の出力電圧を供給していることで、実現されている。

基板電圧生成回路４１の上記動作により、Ｉ＞Ｉ_２のときにはレプリカトランジスタ４２のしきい値電圧が上昇し、電流Ｉの電流値が減少する。同時に、周辺回路内のＰチャンネルＭＯＳトランジスタ１ｐ（図１）のオフ電流も減少する。一方、Ｉ＜Ｉ_２のときにはレプリカトランジスタ４２のしきい値電圧が下降し、電流Ｉの電流値が増加する。同時に、周辺回路内のＰチャンネルＭＯＳトランジスタ１ｐ（図１）のオフ電流も増加する。したがって、周辺回路内のＰチャンネルＭＯＳトランジスタ１ｐのオフ電流は、周囲温度によらず一定値Ｉ_２に保たれることになる。

図９は、基板電圧ＶＮＷの制御結果の例を示す図である。図２に示したように、ＭＯＳトランジスタのオフ電流の電流値は、温度が高いほど大きくなる。一方、ＰチャンネルＭＯＳトランジスタでは、ＮチャンネルＭＯＳトランジスタとは逆に、基板電圧ＶＮＷの電圧値が大きいほどしきい値電圧が上昇し、オフ電流が減少する。したがって、ＶＮＷ制御回路４は、図９に示すように温度が高いほど基板電圧ＶＮＷの電圧値を高くし、ＰチャンネルＭＯＳトランジスタのオフ電流の電流値を減少させている。

ところで、基板電圧ＶＮＷにも、図９に示すように上限値と下限値を設けることが好適である。図９では、上限値をＶＰＰ−ａ（０＜ａ＜ＶＰＰ）、下限値をＶＤＤとしている。こうすることで、基板電圧ＶＮＷを適切な範囲内に維持することが可能になる。このような基板電圧ＶＮＷの電圧値の制限も、リミッタ回路を設けることで実現できる。

図１０は、ＶＰＥＲＩ制御回路２の機能ブロックを示す概略ブロック図である。また、図１１は、ＶＰＥＲＩ制御回路２の回路図である。図１０に示すように、ＶＰＥＲＩ制御回路２は、バッファ回路２１、レプリカトランジスタ２２，２３、電圧制御部２４を有する。

バッファ回路２１は、電圧制御部２４によって制御された電圧ＶＰＥＲＩＲ（後述）を目標電圧として、ＣＭＯＳ１ｃの電源電圧ＶＰＥＲＩを生成する回路である。具体的には、図１１に示すように、外部電源電圧ＶＤＤが供給される電源配線と上述した電源配線１ａとの間に接続されるＮチャンネルＭＯＳトランジスタ２１ｎと、比較器Ａ２３とを有し、電源配線１ａに電源電圧ＶＰＥＲＩを供給する。

比較器Ａ２３の反転入力端子は電源配線１ａに接続され、当該バッファ回路２１が生成した電圧ＶＰＥＲＩが供給される。一方、比較器Ａ２３の非反転入力端子には電圧制御部２４（目標電圧生成部２６）から電圧ＶＰＥＲＩＲ（後述）が供給される。したがって、比較器Ａ２３は、電圧ＶＰＥＲＩと電圧ＶＰＥＲＩＲとを比較し、電圧ＶＰＥＲＩが電圧ＶＰＥＲＩＲより小さい場合にハイレベル、電圧ＶＰＥＲＩが電圧ＶＰＥＲＩＲより大きい場合にローレベルを出力する。その結果、電圧ＶＰＥＲＩが電圧ＶＰＥＲＩＲより小さい場合にトランジスタ２１ｎはオン状態となり、電源配線１ａは外部電源電圧ＶＤＤに接続され、電源配線１ａの電位は次第に上昇する。一方、電圧ＶＰＥＲＩが電圧ＶＰＥＲＩＲより大きい場合にトランジスタ２１ｎはオフ状態となり、電源配線１ａは外部電源電圧ＶＤＤから切断され、電源配線１ａの電位は次第に下降する。以上の処理により、電源配線１ａの電位は、最終的には電圧ＶＰＥＲＩＲと等しくなる。

なお、バッファ回路２１に代え、後に図１４を参照しながら説明するバッファ回路５１を用いることも可能である。この点については、バッファ回路５１の説明を行う際に詳しく説明する。

レプリカトランジスタ２２（第３のレプリカトランジスタ）は、図１に示したＰチャンネルＭＯＳトランジスタ１ｐのレプリカである。レプリカとは、不純物プロファイル、Ｗ／Ｌ比、ゲート絶縁膜の膜厚が等しく、かつ同一基板上あるいは同一不純物濃度の基板上に形成されていることをいう。図１０などに示すようにレプリカトランジスタ２２はダイオード接続されており、電圧制御部２４とグランドの間に順方向に接続されている。すなわち、レプリカトランジスタ２２のアノードが電圧制御部２４に接続され、カソードが接地されている。

レプリカトランジスタ２３（第４のレプリカトランジスタ）は、図１に示したＮチャンネルＭＯＳトランジスタ１ｎのレプリカである。図１０などに示すようにレプリカトランジスタ２３もダイオード接続されており、電圧制御部２４とグランドの間に順方向に接続されている。すなわち、レプリカトランジスタ２３のアノードが電圧制御部２４に接続され、カソードが接地されている。なお、レプリカトランジスタ２２とレプリカトランジスタ２３とは、電圧制御部２４とグランドの間に並列接続されている。

電圧制御部２４（電圧制御手段）は、レプリカトランジスタ２２，２３に流れる順方向電流Ｉ（オン電流）が目標値Ｉ_３となるように、レプリカトランジスタ２２，２３のアノード−カソード間の電圧を制御する。以下、電圧制御部２４の構成及び動作について、詳しく説明する。

初めに、電圧制御部２４の構成について説明する。

図１０に示すように、電圧制御部２４の内部には、電圧印加部２５、目標電圧生成部２６、入力電圧生成部２７が設けられる。このうち電圧印加部２５（第３の電圧印加手段）は、図１１に示すように、入力端子ｉ９，ｉ１０及び出力端子ｏ５を有するオペアンプ２５ｏと、抵抗値Ｒ_３の帰還抵抗２５ｒとからなる非反転増幅器Ａ２１を有する。入力端子ｉ９は非反転入力端子であり、入力端子ｉ１０は反転入力端子である。帰還抵抗２５ｒは、出力端子ｏ５と入力端子ｉ１０の間に挿入されている。入力端子ｉ１０はレプリカトランジスタ２２，２３のアノードに接続されている。

目標電圧生成部２６（目標電圧生成手段）は、図１１に示すように、入力端子ｉ１１，ｉ１２及び出力端子ｏ６を有する比較器Ａ２２を有する。入力端子ｉ１１は非反転入力端子であり、入力端子ｉ１２は反転入力端子である。入力端子ｉ１２は電圧印加部２５の出力端子ｏ５に、出力端子ｏ６はバッファ回路２１内の比較器Ａ２３の非反転入力端子に、それぞれ接続されている。

入力電圧生成部２７（第３の入力電圧生成手段）は、図１１に示すように、オペアンプ２７ｏ−１からなるボルテージフォロワＡ２４と、オペアンプ２７ｏ−２、入力抵抗２７ｒ−１、及び帰還抵抗２７ｒ−２からなる非反転増幅器Ａ２５と、オペアンプ２７ｏ−３、入力抵抗２７ｒ−３、及び帰還抵抗２７ｒ−４からなる非反転増幅器Ａ２６とを有する。入力電圧生成部２７の内部構成の詳細は、上述した入力電圧生成部３４と同様である。ただし、入力電圧生成部２７の出力となる非反転増幅器Ａ２６の出力は、目標電圧生成回路２６の入力端子ｉ１１に供給される。また、オペアンプ２７ｏ−２の非反転入力端子には、目標電圧生成部２６が生成する電圧ＶＰＥＲＩＲの半分の大きさの電圧ＶＰＥＲＩＲ／２が供給され、オペアンプ３４ｏ−３の非反転入力端子には、目標電圧生成部２６が生成する電圧ＶＰＥＲＩＲが供給される。

以上の構成の他、電圧制御部２４は、図１１に示すように、入力端子ｉ９と出力端子ｏ６とを接続する配線とグランドとの間に挿入される位相補償回路２８も有している。本実施の形態では、位相補償回路２８の具体的構成として、直列に接続された抵抗素子と容量素子を用いている。

ＶＰＥＲＩ制御回路２内のオペアンプ（オペアンプ２５ｏ，２７ｏ−１〜２７ｏ−３、比較器Ａ２２，Ａ２３。）の具体的な構造は、図５に示したオペアンプと同様である。ただし、電源電圧Ｄ_２は電源電圧ＶＰＰ（＞ＶＤＤ）とする。これは、オペアンプ２５ｏの出力電圧（ＶＰＥＲＩＲ＋Ｉ×Ｒ_３）やオペアンプ２７ｏ−３の出力電圧（ＶＰＥＲＩＲ＋Ｉ_３×Ｒ_３）が外部電源電圧ＶＤＤより高くなる可能性があるためである。接地電圧Ｅ_２は、外部接地電圧ＶＳＳとすればよい。

次に、電圧制御部２４の動作について説明する。

電圧印加部２５は、レプリカトランジスタ２２，２３のアノード−カソード間に、電圧ＶＰＥＲＩＲを印加する。すなわち、オペアンプ２５ｏの仮想短絡により、入力端子ｉ１０の電圧は入力端子ｉ９の電圧に等しくなる。入力端子ｉ９には目標電圧生成部２６によって生成された電圧ＶＰＥＲＩＲが入力されているため、入力端子ｉ１０の電圧は電圧ＶＰＥＲＩＲに等しくなる。したがって、レプリカトランジスタ２２，２３のアノードに電圧ＶＰＥＲＩＲが印加されることになる。レプリカトランジスタ２２，２３のカソードは接地されているため、レプリカトランジスタ２２，２３のアノード−カソード間電圧は電圧ＶＰＥＲＩＲに等しくなる。

アノード−カソード間に印加された電圧ＶＰＥＲＩＲにより、レプリカトランジスタ２２，２３には、電圧ＶＰＥＲＩＲに応じた順方向電流Ｉ（オン電流）が流れる。電流Ｉが流れることで、電圧印加部２５の出力端子ｏ５には、電圧値ＶＰＥＲＩＲ＋Ｉ×Ｒ_３の電圧が現れる。この電圧ＶＰＥＲＩＲ＋Ｉ×Ｒ_３は、目標電圧生成部２６の入力端子ｉ１２に入力される。

入力電圧生成部２７は、目標電圧生成部２６の入力端子ｉ１１の入力電圧を生成する回路である。この入力電圧は、上述した目標値Ｉ_３（レプリカトランジスタ２２，２３に流れるオン電流の電流値の目標値。）に応じて決定される出力端子ｏ５の出力電圧である。言い換えると、レプリカトランジスタ２２，２３の順方向電流の電流値が目標値Ｉ_３に等しくなるとき、出力端子ｏ５に現れる電圧が上記入力電圧である。したがって、入力電圧はＶＰＥＲＩＲ＋Ｉ_３×Ｒ_３となる。

上述した電圧ＶＲの具体的な電圧値はＩ_３×Ｒ_３に設定されており、入力電圧生成部２７は、電圧ＶＲから上記入力電圧ＶＰＥＲＩＲ＋Ｉ_３×Ｒ_３を生成する。そのための入力電圧生成部２７内各部の具体的な動作は入力電圧生成部３４と同様であるので、詳しい説明は省略する。

目標電圧生成部２６は、レプリカトランジスタ２２，２３に流れる電流Ｉと、目標値Ｉ_３との相違量に基づいて、バッファ回路２１の電圧制御の目標電圧である電圧ＶＰＥＲＩＲを生成する。具体的には、入力電圧生成部２７から入力端子ｉ１１に入力される電圧ＶＰＥＲＩＲ＋Ｉ_３×Ｒ_３と、電圧印加部２５の出力電圧（入力端子ｉ１２に入力される電圧）ＶＰＥＲＩＲ＋Ｉ×Ｒ_３とに基づいて、電圧ＶＰＥＲＩＲを生成する。

より具体的に説明すると、目標電圧生成部２６は、電圧ＶＰＥＲＩＲ＋Ｉ_３×Ｒ_３と電圧ＶＰＥＲＩＲ＋Ｉ×Ｒ_３との差分Ｉ_３×Ｒ_３−Ｉ×Ｒ_３に応じ、電流Ｉの電流値が目標値Ｉ_３に近づくように、電圧ＶＰＥＲＩＲを生成する。すなわち、差分がプラスのとき（Ｉ＜Ｉ_３のとき）には、電圧ＶＰＥＲＩＲを上昇させる。これにより、レプリカトランジスタ２２，２３のアノード−カソード間に印加される電圧が上昇し、電流Ｉの電流値が増加する。同時に、バッファ回路２１によって生成される電源電圧ＶＰＥＲＩも上昇するので、周辺回路内のＣＭＯＳ１ｃ（図１）に流れるオン電流も増加する。一方、差分がマイナスのとき（Ｉ＞Ｉ_３のとき）には、電圧ＶＰＥＲＩＲを減少させる。これにより、レプリカトランジスタ２２，２３のアノード−カソード間に印加される電圧が減少し、電流Ｉの電流値が減少する。同時に、バッファ回路２１によって生成される電源電圧ＶＰＥＲＩも減少するので、周辺回路内のＣＭＯＳ１ｃ（図１）に流れるオン電流も減少する。

以上説明した電圧制御部２４の動作の結果、周辺回路内のＣＭＯＳ１ｃに流れるオン電流は、周囲温度によらず一定値Ｉ_３に保たれる。これにより、周囲温度によらず一定の動作速度を得ることが可能になる。また、膜厚や線幅などに製造バラツキが生じた場合であっても、同様に一定の動作速度を得ることが可能になる。

また、それぞれＰチャンネルＭＯＳトランジスタ１ｐ及びＮチャンネルＭＯＳトランジスタ１ｎのレプリカであるレプリカトランジスタ２２，２３を電圧印加部２５とグランドの間に並列に接続しているので、トランジスタ１ｐとトランジスタ１ｎのオン電流の平均値が上記一定値Ｉ_３となる。したがって、チェーン化された多数のＣＭＯＳで構成される周辺回路において、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとが周囲温度の変動に対して互いに独立に変動するとしても、チェーン全体で見れば一定の動作速度を得ることが可能になる。

また、レプリカトランジスタを２つ使うことにより、ＭＯＳごとの製造バラツキによる変動分が平均化される。したがって、より効果的に動作速度を一定にすることが可能になる。

なお、帰還抵抗２５ｒの抵抗値Ｒ_３は、電圧ＶＲ（＝Ｉ_３×Ｒ_３）が０．２Ｖ〜０．５Ｖの値を取るように決定することが好適である。電圧ＶＲが小さすぎると目標電圧生成部２６の出力の誤差が大きくなり、電圧ＶＲが大きすぎると電圧制御部２４を構成するＭＯＳが非飽和領域に入ってしまいやすいからである。

次に、ＶＰＥＲＩ制御回路２の変形例を２つ挙げ、それぞれについて説明する。

図１２は、１つ目の変形例によるＶＰＥＲＩ制御回路２の回路図である。本変形例によるＶＰＥＲＩ制御回路２では、図１１に示したＶＰＥＲＩ制御回路２と比べ、ＶＰＥＲＩ制御回路２の消費電力が低減される。すなわち、ＶＰＥＲＩ制御回路２は電源電圧ＶＰＥＲＩを一定にして周辺回路内のＣＭＯＳのオン電流を補償するための回路であるので、電流密度が大きな強反転領域（図２）で動作させる必要があり、内部を流れる電流は数１０μＡ〜数１００μＡに達する。このような大電流が内部を流れ続けることは、ＶＰＥＲＩ制御回路２の消費電力を大きくする原因になる。直列に複数のレプリカトランジスタを設けるなど、レプリカトランジスタのＷ／Ｌ比を実質的に小さくすることでＶＰＥＲＩ制御回路２内部を流れる電流を低減することも可能であるが、そうするとレプリカトランジスタに流れる電流と周辺回路内のトランジスタに流れる電流とで電流値が異なることになるため、周辺回路の動作回路を一定にするという本来の機能に影響が出る。本変形例によるＶＰＥＲＩ制御回路２はこのような事情に鑑み発明されたもので、内部を流れる電流の電流値を維持しつつ、ＶＰＥＲＩ制御回路２の消費電力を低減することを可能にする。

図１２に示すように、本変形例によるＶＰＥＲＩ制御回路２は、図１１に示したＶＰＥＲＩ制御回路２と比べると、スイッチ制御部２９、スイッチ素子ＳＷ１，ＳＷ２、容量素子ＣＨが追加されている点のみが相違する。以下、この相違点に着目して説明する。

図１２に示すように、スイッチ素子ＳＷ１は、入力端子ｉ１０とレプリカトランジスタ２２，２３のアノードとの間に挿入される。また、スイッチ素子ＳＷ２は、出力端子ｏ５と入力端子ｉ１２との間に挿入される。また、容量素子ＣＨは、スイッチ素子ＳＷ２と入力端子ｉ１２とを接続する配線とグランドとの間に挿入される。

スイッチ制御部２９（第１のスイッチ制御手段）は、周期的にスイッチ素子ＳＷ１，ＳＷ２を開閉する。具体的には、初めにスイッチ素子ＳＷ１，ＳＷ２を閉じ（オンし）、レプリカトランジスタ２２，２３に電流Ｉを流しつつ、電圧ＶＰＥＲＩＲ＋Ｉ×Ｒで容量素子ＣＨを充電する。スイッチ素子ＳＷ１，ＳＷ２を閉じてから所定時間が経過したら、次にスイッチ素子ＳＷ１，ＳＷ２を開ける（オフする）。この状態では、容量素子ＣＨから目標電圧生成部２６の入力端子ｉ１２に、電圧ＶＰＥＲＩＲ＋Ｉ×Ｒが供給される。これにより、スイッチ素子ＳＷ１，ＳＷ２を開けている間レプリカトランジスタ２２，２３には電流が流れないが、適切に電源電圧ＶＰＥＲＩを生成することが可能になる。したがって、ＶＰＥＲＩ制御回路２の内部を流れる電流の電流値を維持しつつ、ＶＰＥＲＩ制御回路２の消費電力を低減することが可能になる。

なお、スイッチ素子ＳＷ１，ＳＷ２を閉じている時間と開けている時間は、それぞれ例えば１μ秒、１０μ秒とすることが好適である。このようにする場合、ＶＰＥＲＩ制御回路２の消費電力は、スイッチ素子ＳＷ１，ＳＷ２を設けない場合と比べて１／１０に低減される。

また、スイッチ素子ＳＷ１，ＳＷ２を開ける際にはスイッチ素子ＳＷ２、スイッチ素子ＳＷ１の順で少し時間を空けて開けるようにし、スイッチ素子ＳＷ１，ＳＷ２を閉じる際にはスイッチ素子ＳＷ１、スイッチ素子ＳＷ２の順で少し時間を空けて閉じるようにすることが好ましい。これは、スイッチ素子ＳＷ１，ＳＷ２を開閉する際に、容量素子ＣＨに蓄積された電荷の量が不適切に変動してしまうことを防止するためである。

図１３は、２つ目の変形例によるＶＰＥＲＩ制御回路２の機能ブロックを示す概略ブロック図である。また、図１４は、２つ目の変形例によるＶＰＥＲＩ制御回路２の回路図である。図１３に示すように、２つ目の変形例によるＶＰＥＲＩ制御回路２は、バッファ回路２１、電圧制御部２４に代えて、バッファ回路５１、電圧制御部５４を有する。

図１０及び図１１に示したＶＰＥＲＩ制御回路２では、上述したように、オペアンプ内のトランジスタに昇圧された電源電圧ＶＰＰを供給する必要があった。これに対し、本変形例によるＶＰＥＲＩ制御回路２では、電源電圧ＶＰＰが不要となっている。以下、ＶＰＥＲＩ制御回路２の構成及び動作について、詳しく説明する。

バッファ回路５１は、電圧制御部５４によって制御された電圧ＶＰＥＲＩＲを目標電圧として、ＣＭＯＳ１ｃ（図１）の電源電圧ＶＰＥＲＩを生成する回路である。具体的には、図１４に示すように、外部電源電圧ＶＤＤが供給される電源配線と電源配線１ａとの間に接続されるＰチャンネルＭＯＳトランジスタ５１ｐと、比較器Ａ５２とを有し、電源配線１ａに電源電圧ＶＰＥＲＩを供給する。

比較器Ａ５２の非反転入力端子は電源配線１ａに接続され、当該バッファ回路５１が生成した電圧ＶＰＥＲＩが供給される。一方、比較器Ａ５２の反転入力端子には目標電圧生成部２６から電圧ＶＰＥＲＩＲが供給される。したがって、比較器Ａ５２は、電圧ＶＰＥＲＩと電圧ＶＰＥＲＩＲとを比較し、電圧ＶＰＥＲＩが電圧ＶＰＥＲＩＲより小さい場合にローレベル、電圧ＶＰＥＲＩが電圧ＶＰＥＲＩＲより大きい場合にハイレベルを出力する。その結果、電圧ＶＰＥＲＩが電圧ＶＰＥＲＩＲより小さい場合にトランジスタ５１ｐはオン状態となり、電源配線１ａは外部電源電圧ＶＤＤに接続され、電源配線１ａの電位は次第に上昇する。一方、電圧ＶＰＥＲＩが電圧ＶＰＥＲＩＲより大きい場合にトランジスタ５１ｐはオフ状態となり、電源配線１ａは外部電源電圧ＶＤＤから切断され、電源配線１ａの電位は次第に下降する。以上の処理により、電源配線１ａの電位は、最終的には電圧ＶＰＥＲＩＲと等しくなる。

なお、バッファ回路５１に代え、図１１などに示したバッファ回路２１を用いることも可能である。バッファ回路２１とバッファ回路５１にはそれぞれメリット・デメリットがあるので、必要に応じて選択することが好ましい。つまり、バッファ回路２１のようにＮチャンネルＭＯＳトランジスタを用いる場合、過渡応答特性が比較的高速で安定化容量が少なくて済むが、昇圧された電源電圧ＶＰＰが必要となる。一方、バッファ回路５１のようにＰチャンネルＭＯＳトランジスタを用いる場合、過渡応答特性が比較的低速で比較的大きな安定化容量が必要となるが、電源電圧ＶＰＰは不要である。これらのメリット・デメリットに鑑み、バッファ回路２１とバッファ回路５１のいずれを用いるかを決定することが好ましい。

電圧制御部５４（電圧制御手段）は、図１０などに示した電圧制御部２４と同じく、レプリカトランジスタ２２，２３に流れる順方向電流Ｉ（オン電流）が上記目標値Ｉ_３となるように、レプリカトランジスタ２２，２３のアノード−カソード間の電圧を制御する。以下、電圧制御部５４の構成及び動作について、詳しく説明する。

初めに、電圧制御部５４の構成について説明する。

図１３に示すように、電圧制御部５４の内部には、電圧印加部５５、目標電圧生成部５６、定電流生成部５７が設けられる。このうち電圧印加部５５（第３の電圧印加手段）は、図１４に示すように、オペアンプＡ５１と、ＰチャンネルＭＯＳトランジスタ５５ｐ−１，５５ｐ−２を含む電流制御回路５５ｃとを有している。なお、トランジスタ５５ｐ−１，５５ｐ−２のサイズ（Ｗ／Ｌ比）は、互いに等しくなっている。

オペアンプＡ５１の非反転入力端子と反転入力端子はそれぞれ、電圧印加部５５の入力端子ｉ１３，ｉ１４を構成する。入力端子ｉ１３はレプリカトランジスタ２２，２３のアノードに接続されている。トランジスタ５５ｐ−１，５５ｐ−２の各ソースは電圧印加部５５の出力端子ｏ７，ｏ８を構成する。トランジスタ５５ｐ−１，５５ｐ−２の各ゲートはともにオペアンプＡ５１の出力端子に接続され、ドレインには外部電源電圧ＶＤＤが供給される。出力端子ｏ７は、入力端子ｉ１３に接続されている。

目標電圧生成部５６（目標電圧生成手段）は、図１４に示すように、ＮチャンネルＭＯＳトランジスタ５６ｎ−１，５６ｎ−２を含む電流制御回路５６ｃを有する。なお、トランジスタ５６ｎ−１，５６ｎ−２のサイズ（Ｗ／Ｌ比）は、互いに等しくなっている。

トランジスタ５６ｎ−１，５６ｎ−２の各ソースは目標電圧生成部５６の入力端子ｉ１５，ｉ１６を構成し、各ドレインはともに接地されている。また、トランジスタ５６ｎ−１のゲートとトランジスタ５６ｎ−２のゲートは互いに接続されており、さらにトランジスタ５６ｎ−１はダイオード接続されている。入力端子ｉ１５は電圧印加部５５の出力端子ｏ８に接続され、入力端子ｉ１６は電圧印加部５５の入力端子ｉ１４に接続されている。

定電流生成部５７（定電流生成手段）は、図１４に示すように、オペアンプＡ５３と、ＰチャンネルＭＯＳトランジスタ５７ｐ−１，５７ｐ−２を含む電流制御回路５７ｃと、抵抗値ＲＦの抵抗５７ｒとを有する。トランジスタ５７ｐ−１，５７ｐ−２のサイズ（Ｗ／Ｌ比）は、互いに等しくなっている。

トランジスタ５７ｐ−１，５７ｐ−２の各ゲートはともにオペアンプＡ５３の出力端子に接続され、各ドレインには外部電源電圧ＶＤＤが供給される。トランジスタ５７ｐ−１のソースはオペアンプＡ５３の非反転入力端子に接続され、トランジスタ５７ｐ−２のソースは目標電圧生成部５６の入力端子ｉ１６に接続される。抵抗５７ｒは、トランジスタ５７ｐ−１のソースとオペアンプＡ５３の非反転入力端子とを接続する配線と、グランドとの間に接続される。オペアンプＡ５３の反転入力端子には、図示しないバンドギャップ回路によって生成された電圧ＶＲが供給される。バンドギャップ回路によって生成されるため、電圧ＶＲの温度依存性は極めて小さくなっている。

以上の構成の他、電圧制御部５４は、図１４に示すように、入力端子ｉ１６とバッファ回路５１とを接続する配線とグランドとの間に挿入される位相補償回路５８も有している。本実施の形態では、位相補償回路５８の具体的構成として容量素子を用いている。

また、オペアンプＡ５１〜Ａ５３の具体的な構成は、図５に示したオペアンプと同様である。ただし、電源電圧Ｄ_２は、電源電圧ＶＰＰ（＞ＶＤＤ）ではなく外部電源電圧ＶＤＤとなる。

次に、電圧制御部５４の動作について説明する。

電圧印加部５５は、レプリカトランジスタ２２，２３のアノード−カソード間に、電圧ＶＰＥＲＩＲを印加する。すなわち、オペアンプＡ５１の仮想短絡により、入力端子ｉ１３の電圧が入力端子ｉ１４の電圧に等しくなる。入力端子ｉ１４には目標電圧生成部２６によって生成された電圧ＶＰＥＲＩＲが入力されているため、レプリカトランジスタ２２，２３のアノードには電圧ＶＰＥＲＩＲが印加される。レプリカトランジスタ２２，２３のカソードは接地されているため、レプリカトランジスタ２２，２３のアノード−カソード間電圧は電圧ＶＰＥＲＩＲに等しくなる。

アノード−カソード間に印加された電圧ＶＰＥＲＩＲにより、レプリカトランジスタ２２，２３には、図１１で説明したのと同様に、電圧ＶＰＥＲＩＲに応じた順方向電流Ｉ（オン電流）が流れる。

電流Ｉは、電圧印加部５５の出力端子ｏ７から、レプリカトランジスタ２２，２３に向かって流れる。電流制御回路５５ｃ内においてトランジスタ５５ｐ−１とトランジスタ５５ｐ−２とはカレントミラーを構成しているので、出力端子ｏ７（トランジスタ５５ｐ−１のソース）に電流Ｉが流れることで、出力端子ｏ８（トランジスタ５５ｐ−２のソース）にも同じ電流値の電流Ｉが流れる。したがって、目標電圧生成部２６の入力端子ｉ１５に電流Ｉが入力される。

定電流生成部５７は、目標値Ｉ_３に等しい電流値を有する定電流Ｉ_３を生成し、目標電圧生成部５６の入力端子ｉ１６に出力する回路である。上述した電圧ＶＲの具体的な電圧値はＩ_３×ＲＦに設定されており、トランジスタ５７ｐ−１のソースから抵抗５７ｒに向けて電流ＶＲ／ＲＦ＝Ｉ_３が流れる。電流制御回路５７ｃ内においてトランジスタ５７ｐ−１とトランジスタ５７ｐ−２とはカレントミラーを構成しているので、トランジスタ５７ｐ−１のソースに電流Ｉ_３が流れることで、トランジスタ５７ｐ−２のソースにも同じ電流値の電流Ｉ_３が流れる。したがって、目標電圧生成部２６の入力端子ｉ１６に電流Ｉ_３が入力される。

目標電圧生成部５６は、レプリカトランジスタ２２，２３に流れる電流Ｉと、目標値Ｉ_３との相違量に基づいて、バッファ回路５１の電圧制御の目標電圧である電圧ＶＰＥＲＩＲを生成する。具体的には、目標電圧生成部５６内の電流制御回路５６ｃは、入力端子ｉ１５に流れる電流Ｉが入力端子ｉ１６に流れる電流Ｉ_３に等しくなるよう、入力端子ｉ１６の電圧を制御する。

より具体的に説明すると、電流制御回路５６ｃ内においてトランジスタ５６ｎ−１とトランジスタ５６ｎ−２とがカレントミラーを構成し、トランジスタ５６ｎ−１がダイオード接続されていることから、入力端子ｉ１６の電圧（電圧ＶＰＥＲＩＲ）は、Ｉ＜Ｉ_３となったときに上昇し、Ｉ＞Ｉ_３となったときに下降する。入力端子ｉ１６は電圧印加部５５の入力端子ｉ１４に接続されており、入力端子ｉ１４はオペアンプＡ５１の反転入力端子であるため、入力端子ｉ１６の電圧が上昇すると電流制御回路５５ｃ内のトランジスタ５５ｐ−１，５５ｐ−２のドレイン電流が増加する。したがって、レプリカトランジスタ２２，２３に流れる電流Ｉも増加する。同時に、入力端子ｉ１６の電圧が上昇するとバッファ回路５１の反転入力端子に入力される電圧ＶＰＥＲＩＲが上昇し、結果として周辺回路内のＣＭＯＳ１ｃに供給する電圧ＶＰＥＲＩが上昇する。

逆に、入力端子ｉ１６の電圧が下降すると電流制御回路５５ｃ内のトランジスタ５５ｐ−１，５５ｐ−２のドレイン電流が減少する。したがって、レプリカトランジスタ２２，２３に流れる電流Ｉも減少する。同時に、入力端子ｉ１６の電圧が下降するとバッファ回路５１の反転入力端子に入力される電圧ＶＰＥＲＩＲが下降し、結果として周辺回路内のＣＭＯＳ１ｃに供給する電圧ＶＰＥＲＩが下降する。

以上説明した電圧制御部５４の動作の結果、周辺回路内のＣＭＯＳ１ｃに流れるオン電流は、周囲温度によらず一定値Ｉ_３に保たれる。これにより、周囲温度によらず一定の動作速度を得ることが可能になる。また、膜厚や線幅などに製造バラツキが生じた場合であっても、同様に一定の動作速度を得ることが可能になる。

しかも、本変形例によるＶＰＥＲＩ制御回路２では、外部電源電圧ＶＤＤより高い電圧となる部分は存在しない。したがって、電源電圧ＶＰＰ（＞ＶＤＤ）が不要になる。

なお、図１４には、スイッチ制御部５９及びスイッチ素子ＳＷ３〜ＳＷ５も図示している。これらは必須の構成ではないが、これらの構成を採用することで、１つ目の変形例で説明したものと同様、ＶＰＥＲＩ制御回路２の内部を流れる電流の電流値を維持しつつ、ＶＰＥＲＩ制御回路２の消費電力を低減することが可能になる。以下、詳しく説明する。

図１４に示すように、スイッチ素子ＳＷ３は、入力端子ｉ１３とレプリカトランジスタ２２，２３のアノードとの間に挿入される。また、スイッチ素子ＳＷ４は、入力端子ｉ１６とバッファ回路５１との間に挿入される。また、スイッチ素子ＳＷ５は、入力端子ｉ１６に設けられる。

スイッチ制御部５９（第２のスイッチ制御手段）は、周期的にスイッチ素子ＳＷ３〜ＳＷ５を開閉する。具体的には、初めにスイッチ素子ＳＷ３〜ＳＷ５を閉じ（オンし）、レプリカトランジスタ２２，２３に電流Ｉを流しつつ、電圧ＶＰＥＲＩＲで位相補償回路５８内の容量素子を充電する。スイッチ素子ＳＷ３〜ＳＷ５を閉じてから所定時間が経過したら、次にスイッチ素子ＳＷ３〜ＳＷ５を開ける（オフする）。この状態では、位相補償回路５８内の容量素子からバッファ回路５１に、電圧ＶＰＥＲＩＲが供給される。これにより、スイッチ素子ＳＷ３〜ＳＷ５を開けている間レプリカトランジスタ２２，２３には電流が流れないが、適切に電源電圧ＶＰＥＲＩを生成することが可能になる。したがって、ＶＰＥＲＩ制御回路２の内部を流れる電流の電流値を維持しつつ、ＶＰＥＲＩ制御回路２の消費電力を低減することが可能になる。

なお、スイッチ素子ＳＷ３〜ＳＷ５を閉じている時間と開けている時間は、それぞれ例えば１μ秒、１０μ秒とすることが好適である。このようにする場合、ＶＰＥＲＩ制御回路２の消費電力は、スイッチ素子ＳＷ３〜ＳＷ５を設けない場合と比べて１／１０に低減される。

また、スイッチ素子ＳＷ３〜ＳＷ５を開ける際には、まずスイッチ素子ＳＷ４を開け、少し遅れてスイッチ素子ＳＷ３，ＳＷ５を開けるようにし、スイッチ素子ＳＷ３〜ＳＷ５を閉じる際には、まずスイッチ素子ＳＷ３，ＳＷ５を開け、少し遅れてスイッチ素子ＳＷ４を開けるようにすることが好ましい。これは、スイッチ素子ＳＷ３〜ＳＷ５を開閉する際に、位相補償回路５８内の容量素子に蓄積された電荷の量が不適切に変動してしまうことを防止するためである。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、図３及び図４に示したＶＰＷ制御回路３では基板電圧生成回路３１の出力により直接基板電圧ＶＰＷを制御したが、基板電圧生成回路３１の出力端に負電圧ポンプ回路を設け、基板電圧生成回路３１の出力により負電圧ポンプ回路のオン／オフ制御を行うことで基板電圧ＶＰＷを制御することとしてもよい。

同様に、図７及び図８に示したＶＮＷ制御回路４では基板電圧生成回路４１の出力により直接基板電圧ＶＮＷを制御したが、基板電圧生成回路４１の出力端に正電圧ポンプ回路を設け、基板電圧生成回路４１の出力により正電圧ポンプ回路のオン／オフ制御を行うことで基板電圧ＶＮＷを制御することとしてもよい。

また、ＶＰＷ制御回路３で用いる電圧ＶＦ１、オフ電流の目標値Ｉ_１、帰還抵抗Ｒ_１と、ＶＮＷ制御回路４で用いる電圧ＶＦ２、オフ電流の目標値Ｉ_２、帰還抵抗Ｒ_２とは、互いに同じ値としてもよい。この場合、ＶＰＷ制御回路３内の入力電圧生成部３４とＶＮＷ制御回路４内の入力電圧生成部４４とを共通化することが可能になる。したがって、回路の設置面積や製造コストを低減することが可能になる。

また、本発明は、シリコン基板上に形成されるＭＯＳトランジスタ、ＭＩＳ（Metal-Insulator Semiconductor）や、ＭＯＳトランジスタの一種であるＴＦＴ(Thin Film Transistor)など、しきい値電圧を備える電界効果トランジスタに広く適用可能である。

更に、本発明は、メモリ機能やロジック機能を備えた半導体装置、それらが搭載されたＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。

１ 半導体装置
１ａ 電源配線
１ｃ ＣＭＯＳ
１ｎ，２１ｎ，５６ｎ，Ｍ３，Ｍ４，Ｍ５，Ｍ７，ＭＳ１ ＮチャンネルＭＯＳトランジスタ
１ｐ，５１ｐ，５５ｐ，５７ｐ，Ｍ１，Ｍ２，Ｍ６ ＰチャンネルＭＯＳトランジスタ
２ ＶＰＥＲＩ制御回路
３ ＶＰＷ制御回路
４ ＶＮＷ制御回路
２１，５１ バッファ回路
２２，２３，３２，４２ レプリカトランジスタ
２４，５４ 電圧制御部
２５，３３，４３，５５ 電圧印加部
２５ｏ，２７ｏ，３３ｏ，３４ｏ，４３ｏ，４４ｏ，Ａ３２，Ａ４２，Ａ５１，Ａ５３ オペアンプ
２５ｒ，２７ｒ，３３ｒ，３４ｒ，４３ｒ，４４ｒ，５７ｒ，ＲＣ，ＲＳ 抵抗
２６，５６ 目標電圧生成部
２７，３４，４４ 入力電圧生成部
２８，５８ 位相補償回路
２９，５９ スイッチ制御部
３１，４１ 基板電圧生成回路
５５ｃ，５６ｃ，５７ｃ 電流制御回路
５７ 定電流生成部
１００ 差動増幅回路
１０１ 出力回路
Ａ２１，Ａ２５，Ａ２６，Ａ３１，Ａ３４〜Ａ４１，Ａ４４，Ａ４５ 非反転増幅器
Ａ２２，Ａ２３，Ａ５２ 比較器
Ａ２４，Ａ３３，Ａ４３ ボルテージフォロワ
ＣＣ，ＣＨ 容量素子
ＳＷ１〜ＳＷ５ 第１〜第５のスイッチ素子
ｉ１〜ｉ１６ 第１〜第１６の入力端子
ｏ１〜ｏ８ 第１〜第８の出力端子

Claims (30)

1. 第１導電型である第１の電界効果トランジスタ及び第２導電型である第２の電界効果トランジスタからなる相補電界効果トランジスタ回路内の一方の電界効果トランジスタの基板電圧を生成する第１の基板電圧生成回路と、
   前記一方の電界効果トランジスタのレプリカであり、かつダイオード接続された第１のレプリカトランジスタと、
   前記第１のレプリカトランジスタのアノード−カソード間に所定の第１の電圧値の電圧を印加する第１の電圧印加手段と、を備え、
   前記第１のレプリカトランジスタの基板電圧は前記第１の基板電圧生成回路が生成する基板電圧であり、
   前記第１の基板電圧生成回路は、前記第１のレプリカトランジスタに流れる電流値が所与の第１の目標値となるように前記第１のレプリカトランジスタの基板電圧を制御し、
   前記第１の電圧印加手段は、第１及び第２の入力端子並びに第１の出力端子を有する非反転増幅器を有し、
   前記第１の基板電圧生成回路は、第３及び第４の入力端子並びに第２の出力端子を有する比較器を有し、
   更に、前記第３の入力端子の入力電圧を生成する第１の入力電圧生成手段を備え、
   前記第１の出力端子と前記第４の入力端子が互いに接続され、
   前記第１の入力端子には前記第１の電圧値の電圧が入力され、
   前記第１のレプリカトランジスタは、前記第２の入力端子とグランドの間に順方向に挿入され、
   前記第１の入力電圧生成手段は、前記第１の目標値に応じて決定される前記第１の出力端子の出力電圧を制御する目標値を生成して前記３の入力端子に出力し、
   前記第１の基板電圧生成回路内の前記比較器は、前記第３の入力端子に入力される電圧と、前記第４の入力端子に入力される前記第１の出力端子の出力電圧とに基づいて前記一方の電界効果トランジスタの基板電圧を生成し、前記第２の出力端子から出力する、ことを特徴とする半導体装置。
2. 前記第３の入力端子は非反転入力端子であり、前記第４の入力端子は反転入力端子である、ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の電圧値は、前記第１のレプリカトランジスタのチャネル領域が弱反転領域であるオフ状態となる電圧値である、ことを特徴とする請求項１又は２に記載の半導体装置。
4. 更に、前記第１及び第２の電界効果トランジスタのうちの他方の電界効果トランジスタの基板電圧を生成する第２の基板電圧生成回路と、
   前記他方の電界効果トランジスタのレプリカであり、かつダイオード接続された第２のレプリカトランジスタと、
   前記第２のレプリカトランジスタのアノード−カソード間に所定の第２の電圧値の電圧を印加する第２の電圧印加手段と、を備え、
   前記第２のレプリカトランジスタの基板電圧は、前記第２の基板電圧生成回路が生成する基板電圧であり、
   前記第２の基板電圧生成回路は、前記第２のレプリカトランジスタに流れる電流値が所与の第２の目標値となるように前記第２のレプリカトランジスタの基板電圧を制御する、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第２の基板電圧生成回路は、前記第２のレプリカトランジスタに流れる電流と、前記第２の目標値との相違量に基づいて前記第２のレプリカトランジスタの基板電圧を生成する、ことを特徴とする請求項４に記載の半導体装置。
6. 前記第２の電圧印加手段は、第５及び第６の入力端子並びに第３の出力端子を有する非反転増幅器を有し、
   前記第２の基板電圧生成回路は、第７及び第８の入力端子並びに第４の出力端子を有する比較器を有し、
   更に、前記第８の入力端子の入力電圧を生成する第２の入力電圧生成手段を備え、
   前記第３の出力端子と前記第７の入力端子が互いに接続され、
   前記第５の入力端子には前記第２の電圧値の電圧が入力され、
   前記第２のレプリカトランジスタは、前記第６の入力端子とグランドの間に順方向に挿入され、
   前記第２の入力電圧生成手段は、前記第２の目標値に応じて決定される前記第３の出力端子の出力電圧を制御する目標値を生成して前記第８の入力端子に出力し、
   前記第２の基板電圧生成回路内の前記比較器は、前記第８の入力端子に入力される電圧と、前記第７の入力端子に入力される前記第３の出力端子の出力電圧とに基づいて前記他方の電界効果トランジスタの基板電圧を生成し、前記第４の出力端子から出力する、ことを特徴とする請求項４又は５に記載の半導体装置。
7. 前記第７の入力端子は非反転入力端子であり、前記第８の入力端子は反転入力端子である、ことを特徴とする請求項６に記載の半導体装置。
8. 前記第２の電圧値は、前記第２のレプリカトランジスタのチャネル領域が弱反転領域であるオフ状態となる電圧値である、ことを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
9. 前記第２のレプリカトランジスタに流れる電流値は、温度が高いほど大きい正の温度特性であり、且つ前記第２のレプリカトランジスタのチャネル領域が前記第２の電圧値の変化に対して指数関数の変化を有する弱反転領域の電流値である、ことを特徴とする請求項４乃至８のいずれか一項に記載の半導体装置。
10. 更に、前記第１及び第２の電界効果トランジスタのうちの他方の電界効果トランジスタの基板電圧を生成する第２の基板電圧生成回路と、
    前記他方の電界効果トランジスタのレプリカであり、かつダイオード接続された第２のレプリカトランジスタと、
    前記第２のレプリカトランジスタのアノード−カソード間に前記第１の電圧値と同じ電圧を印加する第２の電圧印加手段と、を備え、
    前記第２のレプリカトランジスタの基板電圧は、前記第２の基板電圧生成回路が生成する基板電圧であり、
    前記第２の基板電圧生成回路は、前記第２のレプリカトランジスタに流れる電流値が前記所与の第１の目標値となるように前記第２のレプリカトランジスタの基板電圧を制御し、
    前記第２の電圧印加手段は、第５及び第６の入力端子並びに第３の出力端子を有する非反転増幅器を有し、
    前記第２の基板電圧生成回路は、非反転入力端子である第７及び反転入力端子である第８の入力端子並びに第４の出力端子を有する比較器を有し、
    前記第３の出力端子と前記第７の入力端子が互いに接続され、
    前記第２のレプリカトランジスタは、前記第６の入力端子とグランドの間に順方向に挿入され、
    前記第１の入力電圧生成手段は、前記第３の入力端子に出力する電圧を前記第８の入力端子にも出力し、
    前記第２の基板電圧生成回路は、前記第８の入力端子に入力される電圧と、前記第７の入力端子に入力される前記第３の出力端子の出力電圧とに基づいて前記他方の電界効果トランジスタの基板電圧を生成し、前記第４の出力端子から出力する、ことを特徴とする請求項１又は２に記載の半導体装置。
11. 前記第２のレプリカトランジスタに流れる電流値は、温度が高いほど大きい正の温度特性であり、且つ前記第２のレプリカトランジスタのチャネル領域が前記第１の電圧値の変化に対して指数関数の変化を有する弱反転領域の電流値である、ことを特徴とする請求項１０に記載の半導体装置。
12. 第１導電型である第１の電界効果トランジスタ及び第２導電型である第２の電界効果トランジスタからなる相補電界効果トランジスタ回路内の一方の電界効果トランジスタの基板電圧を生成する第１の基板電圧生成回路と、
    前記一方の電界効果トランジスタのレプリカであり、かつダイオード接続された第１のレプリカトランジスタと、
    前記第１のレプリカトランジスタのアノード−カソード間に所定の第１の電圧値の電圧を印加する第１の電圧印加手段と、を備え、
    前記第１のレプリカトランジスタの基板電圧は前記第１の基板電圧生成回路が生成する基板電圧であり、
    前記第１の基板電圧生成回路は、前記第１のレプリカトランジスタに流れる電流値が所与の第１の目標値となるように前記第１のレプリカトランジスタの基板電圧を制御し、
    更に、前記相補電界効果トランジスタ回路の電源電圧を生成するバッファ回路と、
    前記第１の電界効果トランジスタのレプリカであり、かつダイオード接続された第３のレプリカトランジスタと、
    前記第２の電界効果トランジスタのレプリカであり、かつダイオード接続された第４のレプリカトランジスタと、
    前記第３及び第４のレプリカトランジスタにそれぞれ流れる電流の合算電流値が所与の第３の目標値となるように、前記第３及び第４のレプリカトランジスタに共通なアノード−カソード間の電圧を制御する電圧制御手段とを備え、
    前記バッファ回路は、前記電圧制御手段によって制御された前記第３及び第４のレプリカトランジスタに共通なアノード−カソード間の電圧を目標電圧として、前記電源電圧を生成し、
    前記電圧制御手段は、
    前記第３及び第４のレプリカトランジスタに共通なアノード−カソード間に、前記目標電圧を印加する第３の電圧印加手段と、
    前記第３及び第４のレプリカトランジスタに流れる前記合算電流と、前記第３の目標値との相違量に基づいて前記目標電圧を生成する目標電圧生成手段とを有する、ことを特徴とする半導体装置。
13. 前記第３の電圧印加手段は、第９及び第１０の入力端子並びに第５の出力端子を有する非反転増幅器を有し、
    前記目標電圧生成手段は、第１１及び第１２の入力端子並びに第６の出力端子を有する比較器を有し、
    更に、前記第１１の入力端子の入力電圧を生成する第３の入力電圧生成手段を備え、
    前記第９の入力端子と前記第６の出力端子、前記第５の出力端子と前記第１２の入力端子がそれぞれ互いに接続され、
    前記第３及び第４のレプリカトランジスタは、前記第１０の入力端子とグランドの間に順方向かつ並列に挿入され、
    前記第３の入力電圧生成手段は、前記第３の目標値に応じて決定される前記第５の出力端子の出力電圧を制御する目標値を生成して前記第１１の入力端子に出力し、
    前記目標電圧生成手段内の比較器は、前記第１１の入力端子に入力される電圧と、前記第１２の入力端子に入力される前記第５の出力端子の出力電圧とに基づいて前記第３及び第４のレプリカトランジスタに共通なアノード−カソード間の目標電圧を生成し、前記第６の出力端子から前記バッファ回路に出力する、ことを特徴とする請求項１２に記載の半導体装置。
14. 前記非反転増幅器は、前記第５の出力端子と前記第１０の入力端子の間に挿入される帰還抵抗を有し、
    前記第５の出力端子の出力電圧を制御する目標値は、前記帰還抵抗の抵抗値にも基づいて決定される、ことを特徴とする請求項１３に記載の半導体装置。
15. 前記第３の入力電圧生成手段は、前記第３の目標値と前記帰還抵抗の抵抗値とを乗算してなる電圧値の電圧を入力し、前記目標電圧生成手段によって生成される前記目標電圧に基づいて、入力された前記乗算してなる電圧値の電圧をレベルシフトするレベルシフト回路を有する、ことを特徴とする請求項１４に記載の半導体装置。
16. 前記第３の入力電圧生成手段に入力される前記電圧は、物質固有の一定電位を発生するバンドギャップ回路によって生成される、ことを特徴とする請求項１５に記載の半導体装置。
17. 前記電圧制御手段は、前記第９の入力端子と前記第６の出力端子とを接続する配線とグランドとの間に挿入される位相補償回路を有する、ことを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置。
18. 前記電圧制御手段は、
    前記第１０の入力端子と前記第３及び第４のレプリカトランジスタに共通なアノードとの間に挿入される第１のスイッチ素子と、
    前記第５の出力端子と前記第１２の入力端子との間に挿入される第２のスイッチ素子と、
    前記第２のスイッチ素子と前記第１２の入力端子とを接続する配線とグランドとの間に挿入される容量素子と、
    周期的に前記第１及び第２のスイッチ素子のそれぞれの電気的な非導通と導通を制御する第１のスイッチ制御手段と、を有する、ことを特徴とする請求項１３乃至１７のいずれか一項に記載の半導体装置。
19. 前記第１のスイッチ制御手段は、前記第１及び第２のスイッチ素子を電気的に非導通にする際には前記第２のスイッチ素子、前記第１のスイッチ素子の順で電気的に非導通にし、前記第１及び第２のスイッチ素子を電気的に導通にする際には前記第１のスイッチ素子、前記第２のスイッチ素子の順で電気的に導通にする、ことを特徴とする請求項１８に記載の半導体装置。
20. 前記第３の電圧印加手段は、第１３及び第１４の入力端子を有するオペアンプと、第７及び第８の出力端子を有する第１の電流制御回路とを有し、
    前記目標電圧生成手段は、第１５及び第１６の入力端子を有する第２の電流制御回路を有し、
    更に、前記第３の目標値の定電流を生成し、前記第１６の入力端子に出力する定電流生成手段を備え、
    前記第１４の入力端子と前記第１６の入力端子、前記第１３の入力端子と前記第７の出力端子、前記第８の出力端子と前記第１５の入力端子とがそれぞれ互いに接続され、
    前記第３及び第４のレプリカトランジスタは、前記第１３の入力端子とグランドの間に順方向かつ並列に挿入され、
    前記第１の電流制御回路は、前記第７の出力端子に流れる電流と同じ電流値の電流を前記第８の出力端子に出力し、
    前記第２の電流制御回路は、前記第１５の入力端子に流れる電流が前記定電流の電流値に等しくなるように前記第１６の入力端子の電圧を制御し、
    前記バッファ回路は、前記第１６の入力端子の電圧を前記目標電圧として取得する、ことを特徴とする請求項１３に記載の半導体装置。
21. 前記第２の電流制御回路は、前記第１５及び第１６の入力端子をそれぞれ入力及び出力とするカレントミラー回路である、ことを特徴とする請求項２０に記載の半導体装置。
22. 前記定電流生成手段は、物質固有の一定電位を発生するバンドギャップ回路によって生成される定電圧を用いて前記第３の目標値の定電流を生成する、ことを特徴とする請求項２０又は２１に記載の半導体装置。
23. 前記電圧制御手段は、前記第１６の入力端子と前記バッファ回路とを接続する配線とグランドとの間に挿入される位相補償回路を有する、ことを特徴とする請求項２０乃至２２のいずれか一項に記載の半導体装置。
24. 前記電圧制御手段は、前記第１３の入力端子及び前記第７の出力端子と前記第３及び第４のレプリカトランジスタのアノードとの間に挿入される第３のスイッチ素子と、
    前記第１６の入力端子と前記バッファ回路との間に挿入される第４のスイッチ素子と、
    前記第１６の入力端子に設けられる第５のスイッチ素子と、
    周期的に前記第３乃至第５のスイッチ素子のそれぞれの電気的な非導通と導通を制御する第２のスイッチ制御手段と、を有する、ことを特徴とする請求項２３に記載の半導体装置。
25. 前記第２のスイッチ制御手段は、前記第３乃至第５のスイッチ素子を電気的に非導通にする際には前記第４のスイッチ素子、前記第３及び第５のスイッチ素子の順で電気的に非導通にし、前記第３乃至第５のスイッチ素子を電気的に導通にする際には前記第３及び第５のスイッチ素子、前記第４のスイッチ素子の順で電気的に導通にする、ことを特徴とする請求項２４に記載の半導体装置。
26. 前記第３及び第４のレプリカトランジスタに流れるそれぞれの電流値は、温度が高いほど小さい負の温度特性であり、且つ前記第３及び第４のレプリカトランジスタのチャネル領域が前記第３及び第４のレプリカトランジスタに共通なアノード−カソード間の電圧値の変化に対して２乗の変化を有する強反転領域の電流値である、ことを特徴とする請求項１２に記載の半導体装置。
27. 第１及び第２の入力端子並びに第１の出力端子と、前記第１の出力端子と前記第２の入力端子の間に挿入される帰還抵抗とを有する非反転増幅器と、
    第３及び第４の入力端子並びに第２の出力端子を有する比較器を有し、第１導電型である第１の電界効果トランジスタ及び第２導電型である第２の電界効果トランジスタからなる相補電界効果トランジスタ回路内の一方の電界効果トランジスタの基板電圧を生成する第１の基板電圧生成回路と、
    前記一方の電界効果トランジスタのレプリカであり、かつダイオード接続された第１のレプリカトランジスタと、
    前記第１のレプリカトランジスタに流れる電流が所与の第１の目標値である場合に前記第１の出力端子に現れる電圧を生成し、前記第３の入力端子に出力する第１の入力電圧生成手段と、を備え、
    前記第１のレプリカトランジスタの基板電圧は、前記第１の基板電圧生成回路が生成する基板電圧であり、
    前記第１の出力端子と前記第４の入力端子が互いに接続され、
    前記第１の入力端子には所定の第１の電圧値の電圧が入力され、
    前記第１のレプリカトランジスタは、前記第２の入力端子とグランドの間に順方向に挿入され、
    前記第１の基板電圧生成回路内の前記比較器は、前記第３の入力端子に入力される電圧と、前記第４の入力端子に入力される前記第１の出力端子の出力電圧とに基づいて前記一方の電界効果トランジスタの基板電圧を生成し、前記第２の出力端子から出力する、ことを特徴とする半導体装置。
28. 第１の基準電圧が供給される第１の入力端子と、第２の入力端子と、相補電界効果トランジスタ回路内の第１導電型である第１のトランジスタのバックゲートに接続された第１の出力端子とを有する第１のオペアンプと、
    第２の基準電圧が供給される第３の入力端子と、第４の入力端子と、前記第１のオペアンプの前記第２の入力端子に接続された第２の出力端子とを有する第２のオペアンプと、
    前記第２のオペアンプの前記第４の入力端子と前記第２の出力端子との間に接続された抵抗素子と、
    前記第２のオペアンプの前記第４の入力端子とグランド端子との間に接続され、前記第２のオペアンプの前記第４の入力端子に接続されたゲート電極と、前記第１のオペアンプの前記第１の出力端子に接続されたバックゲート電極とを有し、前記第１のトランジスタのレプリカであるレプリカトランジスタと、を備える半導体装置。
29. 前記グランド端子は第１のグランド端子であり、
    さらに、
    第３の基準電圧が供給される第５の入力端子と、第６の入力端子と、前記相補電界効果トランジスタ回路内の第２導電型である第２のトランジスタのバックゲートに接続された第３の出力端子とを有する第３のオペアンプと、
    第４の基準電圧が供給される第７の入力端子と、第８の入力端子と、前記第３のオペアンプの前記第６の入力端子に接続された第４の出力端子とを有する第４のオペアンプと、
    前記第４のオペアンプの前記第８の入力端子と前記第４の出力端子との間に接続された別の抵抗素子と、
    前記第４のオペアンプの前記第８の入力端子と第２のグランド端子との間に接続され、第３のグランド端子に接続されたゲート電極と、前記第３のオペアンプの前記第３の出力端子に接続されたバックゲート電極とを有し、前記第２のトランジスタのレプリカである別のレプリカトランジスタと、を備える請求項２８の半導体装置。
30. 前記トランジスタはＮ導電型であり、前記別のトランジスタはＰ導電型である、請求項２９の半導体装置。

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