JP4337709B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、半導体集積回路装置に関し、より具体的には基板バイアスを制御する半導体集積回路装置に関する。
ＭＯＳＦＥＴを用いた半導体集積回路において、待機時の消費電力を低減するために、素子に深い基板バイアスを印加してしきい電圧を高くすることでリーク電流を低減する技術が広く用いられている。しかしながら、素子の特性によっては、一定値以上に基板バイアスを深くするとＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）などの効果により、かえってリーク電流が増加する現象が生じる。したがって、リーク電流をできるだけ低減するためには、基板バイアスの値を一定値に制御する必要がある。なお、ＧＩＤＬとは、ゲート電極に負バイアスを印加し、ドレイン電極に正バイアスを印加した際に、空乏層がドレイン領域内に延び、この延びた領域においては電界密度が高くなるので、電子がＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）を引き起こし、リーク電流が流れる現象である。
リーク電流を最小とする最適な基板バイアス値を求めるため、例えば非特許文献１では、図４４に示す回路を用いて、リーク電流の主要な成分である基板リーク電流およびサブスレショールドリーク電流を比較している。この従来例では、基板バイアスを深くするほど基板リーク電流は増加し、サブスレショールドリーク電流は減少するという特性を利用し、両者が等しくなる値を最適な基板バイアス値としている。
また、例えば特許文献１ではあらかじめリーク電流の基板バイアス依存性を測定することで、リーク電流が最小となる基板バイアス値を直接求めている。
特開２００４−１６５６４９号公報 LOW POWER ELECTRONICS AND DESIGN, 2003. ISLPED ’03. PROCEEDINGS OF THE 2003 INTERNATIONAL SYMPOSIUM ON , 25-27 AUG. 2003, p.116-121
しかしながら、図４４に示した非特許文献１の回路では、素子を縦積みにした場合のサブスレショールドリーク電流は、無視できると仮定している。この仮定は、ＤＩＢＬ(Drain Induced Barrier Lowering)効果および基板効果が大きいことを前提としているため、ＤＩＢＬ効果および基板効果が小さい場合にはリーク電流の検出誤差が大きくなってしまう。また、ゲートリーク電流が十分小さいとして無視しているため、ゲートリーク電流が大きい場合には検出誤差が大きくなってしまう。例えば、図４５に示す特性を持つ素子の場合、ゲート−基板間電流が大きいため、総リーク電流が最小となるバイアスは−１Ｖ付近になる。この素子に対して、図４４の回路を適用した場合、サブスレショールドリーク電流とドレイン−基板間電流の比較から、リーク電流が最小となる基板バイアスを−２Ｖ以下と判断してしまい、基板バイアスが−１Ｖの場合に比べて実際のリーク電流値は数倍も大きくなってしまう。さらに、図４４の従来例では複数のリーク電流成分をそれぞれ異なる素子から検出しているため、素子同士の特性ばらつき、あるいは温度ばらつきによって検出誤差が大きくなってしまう。
また、特許文献１の方法ではあらかじめリーク電流の基板バイアス依存性を計測しておく必要があるため、例えば温度変化などで素子の特性が変化したような場合には、計測をそのたびに行う必要がある。また、仮にリーク電流が最小となる値をチップ内で自動的に計測する場合には、電流値および電圧値を保持する機構が必要となる。
本発明は上記の課題を解決するもので、あらかじめ素子の特性を測定する必要がなく、しかもゲートリーク電流まで含めた素子の総リーク電流がほぼ最小となるように基板バイアスを制御する半導体集積回路装置を提供することを目的とする。
本発明の一つのアスペクトに係る半導体集積回路装置は、リーク検出用のＭＯＳＦＥＴを含み、ＭＯＳＦＥＴのリーク電流の成分を検出して、リーク電流の成分に対応した制御信号を出力するリーク検出回路と、制御信号に応じて半導体基板の基板バイアスを変化させる基板バイアス発生回路と、を備え、基板バイアスが、リーク検出用ＭＯＳＦＥＴのリーク電流に含まれる成分の内、基板電流を含む基板リーク電流成分とサブスレショールド電流を含むサブスレショールドリーク電流成分との比が一定の値になるように制御される。
本発明の他のアスペクトに係る半導体集積回路装置は、半導体基板のリーク電流を検出するリーク検出回路と、基板バイアスを変化させる基板バイアス発生回路と、を備える。リーク検出回路は、基板バイアスが深くなるにつれて増加する基板リーク電流と、基板バイアスが深くなるにつれて減少するサブスレショールドリーク電流とを検出し、基板リーク電流がサブスレショールドリーク電流の所定倍率より小さければ基板バイアスを深くし、大きければ基板バイアスを浅くするように基板バイアス発生回路に制御信号を送る。
本発明によれば、半導体基板内の半導体素子のリーク電流について所定の成分同士を比較することで、リーク電流が最小になるように基板バイアスを制御するので、半導体基板内の素子特性を反映したリーク電流の最小化が可能となる。
本発明による半導体集積回路装置の第一の形態は、半導体基板のリーク電流を検出するリーク検出回路と、基板バイアスを変化させる基板バイアス発生回路を有し、前記リーク検出回路では、基板バイアスが深くなるにつれて増加する基板リーク電流と、基板バイアスが深くなるにつれて減少するサブスレショールドリーク電流とを検出し、前記制御回路は、基板リーク電流の方が小さければ基板バイアスを深くし、基板リーク電流の方が大きければ基板バイアスを浅くするように前記基板バイアス発生回路に制御信号を送ることを特徴とする。このような回路構成にすることにより、あらかじめ基板バイアス依存性を測定しなくてもリーク電流が最小になるように基板バイアスを制御することができる。さらに、温度変化による素子特性の変化にも追従して最適な基板バイアスを決定することができる。
本発明による半導体集積回路装置の第二の形態は、第一の形態の半導体集積回路装置において、前記リーク検出回路がドレイン−基板間電流およびゲート−基板間電流の双方を検出することを特徴とする。このような回路構成にすることにより、ゲート−基板間電流がドレイン−基板間電流やサブスレショールドリーク電流に比べて無視できるほど小さくない場合でも、精度よく基板バイアスを最適な値に制御することができる。
本発明による半導体集積回路装置の第三の形態は、第一の形態の半導体集積回路装置において、複数のリーク検出用素子を有し、それぞれがリーク電流の異なる成分を検出し、それらの検出結果から基板リーク電流とサブスレショールドリーク電流の比較が可能であることを特徴とする。このような回路構成にすることにより、回路構成の自由度が上がるため、ゲート電流などリーク検出精度に影響を与える成分を打ち消しやすくなる。
本発明による半導体集積回路装置の第四の形態は、第三の形態の半導体集積回路装置において、サブスレショールドリーク電流を検出しないリーク検出用素子のソースをドレインと接続する、あるいはソースを他のノードから完全に切断することを特徴とする。このような回路構成にすることにより、サブスレショールドリーク電流を検出しないリーク検出用素子にはサブスレショールドリーク電流がまったく流れないため、精度よく基板バイアスを最適な値に制御することができる。
本発明による半導体集積回路装置の第五の形態は、第一の形態の半導体集積回路装置において、単一のリーク検出用素子から複数の異なるリーク電流成分を検出し、それらの検出結果から基板リーク電流とサブスレショールドリーク電流の比較が可能であることを特徴とする。このような回路構成にすることにより、複数のリーク検出素子を用いた場合には避けられない素子間の特性ばらつきの影響をなくすことができるため、精度よく基板バイアスを最適な値に制御することができる。
本発明による半導体集積回路装置の第六の形態は、第一の形態の半導体集積回路装置において、リーク検出用素子がＮ型ＭＯＳＦＥＴならソースを接地電位に固定し、Ｐ型ＭＯＳＦＥＴならソースを電源電位に固定することを特徴とする。このような回路構成にすることにより、オフ状態の素子のリーク電流を精度よく再現できる。
本発明による半導体集積回路装置の第七の形態は、第一の形態の半導体集積回路装置において、リーク検出用素子がＮ型ＭＯＳＦＥＴならドレインを電源電位に固定し、Ｐ型ＭＯＳＦＥＴならドレインを接地電位に固定することを特徴とする。このような回路構成にすることにより、オフ状態の素子のリーク電流を精度よく再現できる。
本発明による半導体集積回路装置の第八の形態は、第一の形態の半導体集積回路装置において、リーク検出用素子のソース−ドレイン間電圧を電源電圧に固定することを特徴とする。このような回路構成にすることにより、オフ状態の素子のリーク電流を精度よく再現できる。
本発明による半導体集積回路装置の第九の形態は、第一の形態の半導体集積回路装置において、回路内の接続を動的に切り替えることにより、単一の素子から複数の電流成分を検出することを特徴とする。このような回路構成にすることにより、複数のリーク検出素子を用いた場合には避けられない素子間の特性ばらつきをなくすことができるため、精度よく基板バイアスを最適な値に制御することができる。さらに、回路構成の自由度が上がるため、ゲート電流などリーク検出精度に影響を与える成分を打ち消しやすくなる。
本発明による半導体集積回路装置の第十の形態は、第一の形態の半導体集積回路装置において、検出モードと通電モードを有し、回路内の接続を動的に変更して両モードを切り替えることができ、検出モードにおいては前記第一から第九の形態と同様の回路構成となり、通電モードにおいては素子にオン電流を流すことが可能であることを特徴とする。このような回路構成にすることにより、素子の経年劣化を再現することができ、精度よく基板バイアスを最適な値に制御することができる。
本発明による半導体集積回路装置の第十一の形態は、第一の形態の半導体集積回路装置において、複数のリーク検出回路を有することを特徴とする。このような回路構成にすることにより、一部のリーク検出回路が異常な動作を示しても、それらの影響を最小限に抑えることができる。
図１に、本発明による半導体集積回路装置の第１の実施例を示す。半導体集積回路装置１は、リーク検出用ＭＯＳＦＥＴを有するリーク検出回路２と、リーク検出回路２の出力に応じて制御信号を生成する制御回路３と、制御信号に従って半導体回路の基板バイアスを変化させる基板バイアス発生回路４と、被制御回路５から構成される。被制御回路５は、本発明によりリーク電流を低減する対象となる回路であって、例えば論理回路やＳＲＡＭなどの回路から構成される。また、被制御回路５は、リーク検出回路２と同一の半導体基板上の存在し、被制御回路５内のＭＯＳＦＥＴは、リーク検出用ＭＯＳＦＥＴと同じ特性を有する。
まず、全体の動作を説明する。リーク検出回路２は、リーク電流検出用のＰ型ＭＯＳＦＥＴ１０ＡおよびＮ型ＭＯＳＦＥＴ１０Ｂの少なくともどちらか一方を有し、リーク電流を検出した結果を制御回路３へ送る。制御回路３は、リーク検出回路２の出力に応じて生成した制御信号を基板バイアス発生回路４へ送る。基板バイアス発生回路４は、制御回路３から受け取った制御信号に応じて、基板に電荷を注入することにより、あるいは基板から電荷を引き抜くことにより、リーク検出回路２、制御回路３、および被制御回路５の内、少なくともリーク検出回路２と被制御回路５の基板バイアスを変化させる。
次に、リーク検出回路２の動作を説明する。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴである場合について行うが、Ｐ型ＭＯＳＦＥＴである場合についても同様の説明が成り立つ。
図２に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂ、リーク検出用のＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂ、オペアンプ１５、およびインバータ３３から構成される。なお、カレントミラー１１を構成するＭＯＳＦＥＴ１１Ａ、ＭＯＳＦＥＴ１１Ｂは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。
リーク電流を検出するＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂには、被制御回路５に用いられている素子と同じ特性の素子を用い、さらにＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの素子寸法は、同じとする。また、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積を等しくする。
ＭＯＳＦＥＴ１２Ａのゲートとソースは、共通に接地（ＧＮＤ）される。ＭＯＳＦＥＴ１２Ａのドレインは、ＭＯＳＦＥＴ１１Ａのドレイン、ゲート、ＭＯＳＦＥＴ１１Ｂのゲートと共通に接続され、オペアンプ１５の非反転入力端子に接続される。ＭＯＳＦＥＴ１２Ｂのゲートは、接地（ＧＮＤ）される。ＭＯＳＦＥＴ１２Ｂのドレインとソースは、共通に、ＭＯＳＦＥＴ１１Ｂのドレインに接続され、オペアンプ１５の反転入力端子に接続される。ＭＯＳＦＥＴ１１ＡおよびＭＯＳＦＥＴ１１Ｂのソースは、電源（ＶＤＤ）に接続される。オペアンプ１５の出力端子は、インバータ３３の入力端子に接続され、インバータ３３の出力端子が検出回路の出力１６に相当する。
以上のような回路構成において、ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ａのドレイン−基板間電流６２Ａとドレイン−ゲート間電流６１Ａとサブスレショールドリーク電流６０Ａとの和に等しい。一方、ＭＯＳＦＥＴ１１Ｂのドレイン電流は、ＭＯＳＦＥＴ１２Ｂのドレイン−基板間電流６２Ｂとソース−基板間電流６４Ｂとドレイン−ゲート間電流６１Ｂとソース−ゲート間電流６５Ｂとの和に等しい。ただし、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積が等しいので、ドレイン−基板間電流６２Ｂとソース−基板間電流６４Ｂの大きさは等しい。
ここで、ドレイン−ゲート間電流６１Ａ、ドレイン−ゲート間電流６１Ｂおよびソース−ゲート間電流６５Ｂがサブスレショールドリーク電流および基板リーク電流よりも十分に小さく無視できる場合、ドレイン−基板間電流６２Ａよりもサブスレショールドリーク電流６０Ａが大きければ、すなわち基板リーク電流よりもサブスレショールドリーク電流の方が大きければ、ノード１３の電位は、ノード１４の電位より低くなる。このとき、オペアンプ１５の反転入力端子にノード１４の電位を入力し、非反転入力端子にノード１３の電位を入力しているので、検出回路の出力１６は、ハイレベルとなる。
逆に、サブスレショールドリーク電流６０Ａよりもドレイン−基板間電流６２Ａが大きければ、ノード１４の電位よりもノード１３の電位が高くなり、検出回路の出力１６は、ローレベルとなる。
検出回路の出力１６がハイレベルのときには、基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは、基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られる。この場合に、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることにより、リーク電流が最小となるように基板バイアスを制御することができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としている。しかし、例えばサブスレショールドリーク電流が基板リーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合には、ＭＯＳＦＥＴ１２Ｂのゲート幅をＭＯＳＦＥＴ１２Ａのゲート幅の０．５×（１＋ｎ）倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。
また、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂと間に特性のばらつきが存在すると、リーク電流が最小となる基板バイアスに固定されない可能性がある。しかし、図３に示すように、リーク電流が最小となる基板バイアス付近ではリーク電流の基板バイアス依存性が非常に小さいため、基板バイアスが最適点から０．２Ｖ程度ずれたとしても、本発明の効果は十分に得られる。
さらに、本実施例ではＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積を等しくしている。しかし、必ずしもＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積が等しい必要はなく、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積の和がＭＯＳＦＥＴ１２Ａのドレイン面積の２倍になっていればよい。あるいは、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂのドレイン電位が等しいときのドレイン−基板間電流６２Ｂとソース−基板間電流６４Ｂの和がドレイン−基板間電流６２Ａの２倍の大きさになるようになっていればよい。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
さらに、本実施例においては、ＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂの素子寸法を同じとし、さらにＭＯＳＦＥＴ１２Ｂのソースとドレインを接続している。しかし、ＭＯＳＦＥＴ１２Ｂのゲート幅をＭＯＳＦＥＴ１２Ａの２倍とした上で、図４に示すようにＭＯＳＦＥＴ１２Ｂのソースを浮かせても、本発明の効果は十分に得られる。
本発明による半導体集積回路装置の第２の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下の説明ではリーク検出回路２についての説明のみを行う。なお、以下の説明は、すべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図５に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１、１７、リーク検出用のＭＯＳＦＥＴ１２Ａ、１２Ｂ、およびインバータ３３Ａ、３３Ｂから構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。また、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＡとＭＯＳＦＥＴ１７Ｂは、同じ素子寸法のＮ型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ１７ＣとＭＯＳＦＥＴ１７Ｄは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。
リーク電流を検出するＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂには、被制御回路５に用いられている素子と同じ特性の素子を用い、さらにＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの素子寸法は同じにする。また、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積を等しくする。
ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ａのドレイン−基板間電流６２Ａとドレイン−ゲート間電流６１Ａとサブスレショールドリーク電流６０Ａの和に等しい。一方、ＭＯＳＦＥＴ１７Ｄのドレイン電流は、ＭＯＳＦＥＴ１２Ｂのドレイン−基板間電流６２Ｂとソース−基板間電流６４Ｂとドレイン−ゲート間電流６１Ｂとソース−基板間電流６５Ｂの和に等しい。ただし、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積が等しいので、ドレイン−基板間電流６２Ｂとソース−基板間電流６４Ｂの大きさは等しい。さらに、ＭＯＳＦＥＴ１１Ａのドレイン電流は、カレントミラー１１を通してミラーリングされ、ノード１３を流れる電流になる。一方、ＭＯＳＦＥＴ１７Ｄのドレイン電流は、カレントミラー１７を通してミラーリングされ、同じくノード１３を流れる電流になる。
ここで、ゲートリーク電流６１Ａ、ドレイン−ゲート間電流６１Ｂ、ソース−基板間電流６５Ｂがサブスレショールドリーク電流および基板リーク電流よりも十分に小さく無視できる場合、サブスレショールドリーク電流６０Ａよりもドレイン−基板間電流６２Ａの方が大きければ、すなわち基板リーク電流がサブスレショールドリーク電流よりも小さければ、ＭＯＳＦＥＴ１１Ａのドレイン電流よりＭＯＳＦＥＴ１７Ｄのドレイン電流の方が大きくなる。このときノード１３の電位は、ローレベルに近づき、リーク検出回路の出力１６もローレベルになる。逆にドレイン−基板間電流６２Ａよりサブスレショールドリーク電流６０Ａのドレイン電流の方が大きければ、ノード１３の電位はハイレベルに近づき、リーク検出回路の出力１６もハイレベルになる。
検出回路の出力１６がハイレベルのときには、基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは、基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られる。この場合に、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることにより、リーク電流が最小となるように基板バイアスを制御することができる。
また、この回路構成においては、オペアンプを使用しないため、消費電流を大幅に低減することができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としている。しかし、例えばサブスレショールドリーク電流が基板リーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１２Ｂのゲート幅をＭＯＳＦＥＴ１２Ａのゲート幅の０．５×（１＋ｎ）倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。
また、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの特性にばらつきが存在すると、基板バイアスがリーク電流が最小となる点に固定されない可能性がある。しかし、図３に示すように、リーク電流が最小となる基板バイアス付近ではリーク電流の基板バイアス依存性が非常に小さいため、基板バイアスが最適点から０．２Ｖ程度ずれたとしても本発明の効果は十分に得られる。
さらに、本実施例ではＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積を等しくしている。しかし、必ずしもＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積が等しい必要はなく、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積の和がＭＯＳＦＥＴ１２Ａのドレイン面積の２倍になっていればよい。あるいは、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂのドレイン電位が等しいときのドレイン−基板間電流６２Ｂとソース−基板間電流６４Ｂの和がドレイン−基板間電流６２Ａの２倍の大きさになるようになっていればよい。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
また、本実施例においては、はＭＯＳＦＥＴ１２ＡおよびはＭＯＳＦＥＴ１２Ｂの素子寸法を同じとし、さらにはＭＯＳＦＥＴ１２Ｂのソースとドレインを接続しているが、ＭＯＳＦＥＴ１２Ｂのゲート幅をＭＯＳＦＥＴ１２Ａの２倍とした上で、図６に示すようにＭＯＳＦＥＴ１２Ｂのソースを浮かせてもよい。この回路構成においても、本発明の効果は十分に得られる。
また、図５の回路構成におけるＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂをそのまま入れ替え、図７に示す回路構成にしてもよい。その場合、検出回路の出力がローレベルのときには基板バイアスを深くする方向に基板バイアス発生回路が働き、ハイレベルのときは基板バイアス発生回路の動作を止めるようにすれば、本発明の効果が得られる。
また、図６の回路構成におけるＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂをそのまま入れ替え、図８に示す回路構成にしてもよい。その場合、検出回路の出力がローレベルのときには基板バイアスを深くする方向に基板バイアス発生回路が働き、ハイレベルのときは基板バイアス発生回路の動作を止めるようにすれば、本発明の効果が得られる。
本発明による半導体集積回路装置の第３の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図９に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１を構成するＭＯＳＦＥＴ１１Ａ、１１Ｂ、カレントミラー１７を構成するＭＯＳＦＥＴ１７Ａ、１７Ｂ、リーク検出用のＭＯＳＦＥＴ１２Ａ、１２Ｂ、およびインバータ３３から構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは同じ素子寸法のＰ型ＭＯＳＦＥＴである。また、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＡとＭＯＳＦＥＴ１７Ｂは同じ素子寸法のＮ型ＭＯＳＦＥＴである。
リーク電流を検出するＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂには、被制御回路５に用いられている素子と同じ特性の素子を用い、さらにＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの素子寸法は同じにする。
ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ａのドレイン−基板間電流６２Ａとドレイン−ゲート間電流６１Ａの和に等しい。一方、ＭＯＳＦＥＴ１７Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ｂのサブスレショールドリーク電流６０Ｂとドレイン−ゲート間電流６１Ｂの和からゲート−基板間電流６３Ｂを引いたものである。さらに、ＭＯＳＦＥＴ１１Ａのドレイン電流は、カレントミラー１１によってＭＯＳＦＥＴ１１Ｂにミラーリングされ、ＭＯＳＦＥＴ１７Ａのドレイン電流は、カレントミラー１７によってＭＯＳＦＥＴ１７Ｂにミラーリングされる。
ここで、ドレイン−基板間電流６２Ｂとゲート−基板間電流６３Ｂの和がサブスレショールドリーク電流６０Ｂより小さい、すなわち基板リーク電流の方がサブスレショールドリーク電流よりも小さい場合、ＭＯＳＦＥＴ１１Ａのドレイン電流よりもＭＯＳＦＥＴ１７Ａのドレイン電流の方が大きくなる。このとき、ノード１３の電位はローレベルに近づき、検出回路の出力１６はハイレベルになる。逆に、ドレイン−基板間電流６２Ｂとゲート−基板間電流６３Ｂの和がサブスレショールドリーク電流６０Ｂより大きければノード１３の電位はハイレベルに近づき、検出回路の出力１６はローレベルになる。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られ。この場合には、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることにより、リーク電流が最小となるように基板バイアスを制御することができる。
また、この回路構成においては、カレントミラーが一段しかないため、基板バイアスの変化に伴うリーク電流の変化からリーク検出回路の出力が変化するまでの遅延が少なく、電流パスが少ないため消費電流も小さい。さらに、オペアンプを使用しないため、消費電流を大幅に低減することができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としているが、例えばサブスレショールドリーク電流が基板リーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１２Ａのゲート幅をＭＯＳＦＥＴ１２Ｂのゲート幅のｎ倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。
また、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの特性にばらつきが存在すると基板バイアスがリーク電流が最小となる点に固定されない可能性があるが、図３に示すように、リーク電流が最小となる基板バイアス付近ではリーク電流の基板バイアス依存性が非常に小さいため、基板バイアスが最適点から０．２Ｖ程度ずれたとしても本発明の効果は十分に得られる。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
本発明による半導体集積回路装置の第４の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図１０に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１を構成するＭＯＳＦＥＴ１１Ａ、１１Ｂ、オペアンプ１８、１５、インバータ３３、およびリーク検出用のＭＯＳＦＥＴ１２Ａ、１２Ｂから構成される。
オペアンプ１８の反転入力端子には電源電位ＶＤＤが入力され、オペアンプ１８とＭＯＳＦＥＴ１１Ａで構成されるフィードバックループにより、ノード１４の電位は電源電位ＶＤＤに固定される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。さらに、ＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂのソース電位は、電源電位ＶＤＤよりも高い電位ＶＨＩＧＨに固定する。
リーク電流を検出するＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂには、被制御回路５に用いられている素子と同じ特性の素子を用い、さらにＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの素子寸法は同じにする。また、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積を等しくする。
ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ａのドレイン−基板間電流６２Ａとソース−基板間電流６４Ａとドレイン−基板間電流６１Ａとソース−ゲート間電流６５Ａの和に等しい。ただし、ドレイン面積とソース面積が等しいので、ドレイン−基板間電流６２Ａとソース−基板間電流６４Ａの大きさは等しい。一方、ＭＯＳＦＥＴ１１Ｂのドレイン電流は、ＭＯＳＦＥＴ１２Ｂのドレイン−基板間電流６２Ｂとサブスレショールドリーク電流６０Ｂとドレイン−ゲート間電流６１Ｂの和に等しい。
ここで、ゲートリーク電流６１Ａ、ドレイン−ゲート間電流６１Ｂ、ソース−ゲート間電流６５Ａがサブスレショールドリーク電流および基板リーク電流よりも十分に小さく無視できる場合、サブスレショールドリーク電流と基板リーク電流の大小関係でノード１３の電位が変化する。ノード１３が電源電位ＶＤＤに等しいときに、サブスレショールドリーク電流より基板リーク電流が小さければ、すなわちサブスレショールドリーク電流６０Ｂよりもドレイン−基板間電流６２Ｂが小さければ、ノード１３は電源電位ＶＤＤすなわちノード１４の電位よりも低くなり、リーク検出回路の出力１６はハイレベルになる。逆に、基板リーク電流の方が大きければノード１３はノード１４の電位よりも高くなり、リーク検出回路の出力１６はローレベルになる。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られ。この場合には、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることにより、リーク電流が最小となるように基板バイアスを制御することができる。
また、基板バイアスＶＢＰが固定されたとき、本実施例でリーク検出に用いているＭＯＳＦＥＴのソース−ドレイン間電圧は、電源電圧に等しいため、実際の論理回路などを構成しているＭＯＳＦＥＴのオフ状態のリーク特性を非常によく反映することができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としているが、例えばサブスレショールドリーク電流が基板リーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１２Ａのゲート幅をＭＯＳＦＥＴ１２Ｂのゲート幅の０．５×（１＋ｎ）倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。なお、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂのゲート幅は等しいままで、カレントミラーを構成するＭＯＳＦＥＴ１１Ｂのゲート幅をＭＯＳＦＥＴ１１Ａの０．５×（１＋ｎ）倍としても本発明の効果は得られる。
また、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの特性にばらつきが存在すると基板バイアスがリーク電流が最小となる点に固定されない可能性がある。しかし、図３に示すように、リーク電流が最小となる基板バイアス付近ではリーク電流の基板バイアス依存性が非常に小さいため、基板バイアスが最適点から０．２Ｖ程度ずれたとしても本発明の効果は十分に得られる。
また、本実施例ではＭＯＳＦＥＴ１２Ａのドレイン面積とソース面積を等しくしているが、必ずしもＭＯＳＦＥＴ１２Ａのドレイン面積とソース面積が等しい必要はなく、ＭＯＳＦＥＴ１２Ａのドレイン面積とソース面積の和がＭＯＳＦＥＴ１２Ｂのドレイン面積の２倍になっていればよい。あるいは、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂのドレイン電位が等しいときのドレイン−基板間電流６２Ａとソース−基板間電流６４Ａの和がドレイン−基板間電流６２Ｂの２倍の大きさになるようになっていればよい。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
また、図１１に示すようにＭＯＳＦＥＴ１２Ａのソースとドレインを切断してソースを浮かせ、かつカレントミラー１１を構成するＭＯＳＦＥＴ１１Ｂのゲート幅をＭＯＳＦＥＴ１１Ａの２倍にしても、本発明の効果は得られる。
また、インバータ３３の論理しきい値が電源電圧に等しい場合、図１２に示すように電位比較用のオペアンプを省略した回路構成においても本発明の効果は得られる。この場合、オペアンプを使用しないため、動作電流を低減することができる。
本発明による半導体集積回路装置の第５の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図１３に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１を構成するＭＯＳＦＥＴ１１Ａ、１１Ｂ、オペアンプ１８、１５、インバータ３３Ａ、３３Ｂ、およびリーク検出用のＭＯＳＦＥＴ１２Ａ、１２Ｂから構成される。
オペアンプ１８の反転入力端子には電源電位ＶＤＤが入力され、オペアンプ１８とＭＯＳＦＥＴ１１Ａで構成されるフィードバックループにより、ノード１４の電位は電源電位ＶＤＤに固定される。オペアンプ１５の反転入力端子には電源電位ＶＤＤが入力される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。さらに、ＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂのソース電位は、電源電位ＶＤＤよりも高い電位ＶＨＩＧＨに固定する。
リーク電流を検出するＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂには、被制御回路５に用いられている素子と同じ特性の素子を用い、さらにＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの素子寸法は同じにする。また、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積を等しくする。
ＭＯＳＦＥＴ１１Ｂのドレイン電流は、ＭＯＳＦＥＴ１２Ｂのドレイン−基板間電流６２Ｂとソース−基板間電流６４Ｂとドレイン−基板間電流６１Ｂとソース−ゲート間電流６５Ｂの和に等しい。ただし、ドレイン面積とソース面積が等しいので、ドレイン−基板間電流６２Ｂとソース−基板間電流６４Ｂの大きさは等しい。一方、ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ａのドレイン−基板間電流６２Ａとサブスレショールドリーク電流６０Ａとドレイン−ゲート間電流６１Ａの和に等しい。
ここで、ゲートリーク電流６１Ａ、ドレイン−基板間電流６１Ｂ、ソース−ゲート間電流６５Ｂがサブスレショールドリーク電流および基板リーク電流よりも十分に小さく無視できる場合、サブスレショールドリーク電流より基板リーク電流が小さければ、すなわちサブスレショールドリーク電流６０Ａよりもドレイン−基板間電流６２Ａが小さければ、ノード１３は電源電位ＶＤＤすなわちノード１４の電位よりも高くなり、リーク検出回路の出力１６はハイレベルになる。逆に、基板リーク電流の方が大きければノード１３はノード１４の電位よりも低くなり、リーク検出回路の出力１６はローレベルになる。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られる。この場合には、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることにより、リーク電流が最小となるように基板バイアスを制御することができる。
また、本実施例でリーク検出に用いているＭＯＳＦＥＴのソース−ドレイン間電圧は電源電圧に等しいため、実際の論理回路などを構成しているＭＯＳＦＥＴのオフ状態のリーク特性を非常によく反映することができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としている。しかし、例えばサブスレショールドリーク電流が基板リーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１２Ｂのゲート幅をＭＯＳＦＥＴ１２Ａのゲート幅の０．５×（１＋ｎ）倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。なお、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂのゲート幅は等しいままで、カレントミラーを構成するＭＯＳＦＥＴ１１Ａのゲート幅をＭＯＳＦＥＴ１１Ｂの０．５×（１＋ｎ）倍としても本発明の効果は得られる。
また、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの特性にばらつきが存在するとリーク電流が最小となる点に基板バイアスが固定されない可能性があるが、図３に示すように、リーク電流が最小となる基板バイアス付近ではリーク電流の基板バイアス依存性が非常に小さいため、基板バイアスが最適点から０．２Ｖ程度ずれたとしても本発明の効果は十分に得られる。
また、本実施例ではＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積を等しくしているが、必ずしもＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積が等しい必要はなく、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積の和がＭＯＳＦＥＴ１２Ａのドレイン面積の２倍になっていればよい。あるいは、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂのドレイン電位が等しいときのドレイン−基板間電流６２Ｂとソース−基板間電流６４Ｂの和がドレイン−基板間電流６２Ａの２倍の大きさになるようになっていればよい。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
また、図１４に示すようにＭＯＳＦＥＴ１２Ｂのソースとドレインを切断してソースを浮かせ、かつカレントミラー１１を構成するＭＯＳＦＥＴ１１Ａのゲート幅をＭＯＳＦＥＴ１１Ｂの２倍にしても本発明の効果は得られる。
また、インバータ３３Ａの論理しきい値が電源電圧に等しい場合、図１３におけるオペアンプ１５を省略した図１５の回路構成においても本発明の効果は得られる。この場合、オペアンプを使用しないため、動作電流を低減することができる。
本発明による半導体集積回路装置の第６の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図１６に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１、１７、オペアンプ１８Ａ、１８Ｂ、リーク検出用のＭＯＳＦＥＴ１２Ａ、１２Ｂ、およびインバータ３３から構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。また、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＡとＭＯＳＦＥＴ１７Ｂは、同じ素子寸法のＮ型ＭＯＳＦＥＴである。さらに、ＭＯＳＦＥＴ１１Ａ、１１Ｂ、１７Ａ、１７Ｂのソース電位は、いずれも電源電位ＶＤＤよりも高い電位ＶＨＩＧＨに固定する。
オペアンプ１８Ａの反転入力端子には電源電位ＶＤＤが入力され、オペアンプ１８ＡとＭＯＳＦＥＴ１１Ａで構成されるフィードバックループにより、ノード３４Ａの電位は電源電位ＶＤＤに保たれる。また、オペアンプ１８Ｂの反転入力端子には接地電位ＧＮＤが入力され、オペアンプ１８ＢとＭＯＳＦＥＴ１７Ａで構成されるフィードバックループにより、ノード３４Ｂの電位は電源電位ＶＤＤに保たれる。
リーク電流を検出するＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂには、被制御回路５に用いられている素子と同じ特性の素子を用い、さらにＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの素子寸法は同じにする。また、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積を等しくする。
ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ａのドレイン−基板間電流６２Ａとソース−基板間電流６４Ａとドレイン−基板間電流６１Ａとソース−ゲート間電流６５Ａの和に等しい。ただし、ドレイン面積とソース面積が等しいので、ドレイン−基板間電流６２Ａと６４Ａの大きさは等しい。一方、ＭＯＳＦＥＴ１７Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ｂのドレイン−基板間電流６２Ｂとサブスレショールドリーク電流６０Ｂとドレイン−ゲート間電流６１Ｂの和に等しい。さらに、ＭＯＳＦＥＴ１１ＡおよびＭＯＳＦＥＴ１７Ａのドレイン電流はそれぞれカレントミラー１１および１７によってミラーリングされていずれもノード１３を流れる電流になる。
ここで、ゲートリーク電流６１Ａ、６１Ｂ、６５Ａがサブスレショールドリーク電流および基板リーク電流よりも十分に小さく無視できる場合、サブスレショールドリーク電流より基板リーク電流が小さければ、すなわちサブスレショールドリーク電流６０Ｂよりもドレイン−基板間電流６２Ｂが小さければ、ノード１３はローレベルになり、リーク検出回路の出力１６はハイレベルになる。逆に、基板リーク電流の方が大きければノード１３はハイレベルになり、リーク検出回路の出力１６はローレベルになる。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、リーク電流が最小となるように基板バイアスを制御することができる。
また、本実施例でリーク検出に用いているＭＯＳＦＥＴのソース−ドレイン間電圧は電源電圧に等しいため、実際の論理回路などを構成しているＭＯＳＦＥＴのオフ状態のリーク特性を非常によく反映することができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としているが、例えばサブスレショールドリーク電流が基板リーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１２Ａのゲート幅をＭＯＳＦＥＴ１２Ｂのゲート幅の０．５×（１＋ｎ）倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。
また、本実施例ではＭＯＳＦＥＴ１２Ａのドレイン面積とソース面積を等しくしているが、必ずしもＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積が等しい必要はなく、ＭＯＳＦＥＴ１２Ａのドレイン面積とソース面積の和がＭＯＳＦＥＴ１２Ｂのドレイン面積の２倍になっていればよい。あるいは、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂのドレイン電位が等しいときのドレイン−基板間電流６２Ａとソース−基板間電流６４Ａの和がドレイン−基板間電流６２Ｂの２倍の大きさになるようになっていればよい。
また、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの特性にばらつきが存在するとリーク電流が最小となる点に基板バイアスが固定されない可能性があるが、図３に示すように、リーク電流が最小となる基板バイアス付近ではリーク電流の基板バイアス依存性が非常に小さいため、基板バイアスが最適点から０．２Ｖ程度ずれたとしても本発明の効果は十分に得られる。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
また、図１７に示すようにＭＯＳＦＥＴ１２Ａのソースとドレインを切断してソースを浮かせ、かつＭＯＳＦＥＴ１２Ａのゲート幅をＭＯＳＦＥＴ１２Ｂの２倍にしても本発明の効果は得られる。
本発明による半導体集積回路装置の第７の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図１８に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１、１７、オペアンプ１８Ａ、１８Ｂ、リーク検出用のＭＯＳＦＥＴ１２Ａ、１２Ｂ、およびインバータ３３から構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは同じ素子寸法のＰ型ＭＯＳＦＥＴである。また、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＡとＭＯＳＦＥＴ１７Ｂは同じ素子寸法のＮ型ＭＯＳＦＥＴである。さらに、ＭＯＳＦＥＴ１１Ａ、１１Ｂのソース電位は電源電位ＶＤＤよりも高い電位ＶＨＩＧＨに固定する。また、ＭＯＳＦＥＴ１７Ａ、１７Ｂのソース電位は接地電位ＧＮＤよりも低い電位ＶＬＯＷに固定する。
オペアンプ１８Ａの反転入力端子には電源電位ＶＤＤが入力され、オペアンプ１８ＡとＭＯＳＦＥＴ１１Ａで構成されるフィードバックループにより、ノード３４Ａの電位は電源電位ＶＤＤに保たれる。また、オペアンプ１８Ｂの反転入力端子には接地電位ＧＮＤが入力され、オペアンプ１８ＢとＭＯＳＦＥＴ１７Ａで構成されるフィードバックループにより、ノード３４Ｂの電位は接地電位ＧＮＤに保たれる。
リーク電流を検出するＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂには、被制御回路５に用いられている素子と同じ特性の素子を用い、さらにＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの素子寸法は同じにする。
ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ａのドレイン−基板間電流６２Ａとドレイン−ゲート間電流６１Ａの和に等しい。一方、ＭＯＳＦＥＴ１７Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ｂのサブスレショールドリーク電流６０Ｂとドレイン−ゲート間電流６１Ｂの和からゲート−基板間電流６３Ｂを引いたものである。さらに、ＭＯＳＦＥＴ１１ＢにはＭＯＳＦＥＴ１１Ａのドレイン電流がミラーリングされ、ＭＯＳＦＥＴ１７ＢにはＭＯＳＦＥＴ１７Ａのドレイン電流がミラーリングされる。
ここで、サブスレショールドリーク電流６０Ｂよりもドレイン−基板間電流６２Ｂとゲート−基板間電流６３Ｂの和の方が小さい、すなわちサブスレショールドリーク電流よりも基板リーク電流が小さければノード１３の電位はローレベルに近づき、検出回路の出力１６はハイレベルになる。逆に、サブスレショールドリーク電流よりも基板リーク電流が大きければノード１３の電位はハイレベルに近づき、検出回路の出力１６はローレベルになる。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、リーク電流が最小となるように基板バイアスを制御することができる。
また、本実施例でリーク検出に用いているＭＯＳＦＥＴのソース−ドレイン間電圧は電源電圧に等しいため、実際の論理回路などを構成しているＭＯＳＦＥＴのオフ状態のリーク特性を非常によく反映することができる。
さらに、本実施例ではＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂに流れるドレイン−ゲート間電流が等しいため、全リーク電流に占めるドレイン−ゲート間電流の割合が無視できない場合でも、その影響を打ち消し、検出誤差を非常に小さくすることができる。
さらに、本実施例ではゲート−基板間電流まで含めた基板リーク電流とサブスレショールドリーク電流の大小関係によってノード１３の電位がハイレベルからローレベルまで変化することになり、ゲート−基板間電流が無視できないくらい大きい場合にも検出誤差を非常に小さくすることができる。
さらに、この回路構成においては、カレントミラーが一段しかないため、基板バイアスの変化に伴うリーク電流の変化からリーク検出回路の出力が変化するまでの遅延が少なく、電流パスが少ないため消費電流も小さい。さらに、オペアンプを使用しないため、消費電流を大幅に低減することができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としているが、例えばサブスレショールドリーク電流が基板リーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１２Ａのゲート幅をＭＯＳＦＥＴ１２Ｂのゲート幅のｎ倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。ただし、この場合、基板リーク電流に占めるドレイン−ゲート間電流およびゲート−基板間電流の割合が無視できないほど大きい場合にはリーク電流の検出誤差が大きくなってしまう。
また、ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの特性にばらつきが存在すると基板バイアスがリーク電流が最小となる点に固定されない可能性があるが、図３に示すように、リーク電流が最小となる基板バイアス付近ではリーク電流の基板バイアス依存性が非常に小さいため、基板バイアスが最適点から０．２Ｖ程度ずれたとしても本発明の効果は十分に得られる。
また、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さく、その影響は無視できるが、無視できないくらい大きい場合でも、本実施例ではドレイン−基板間電流とソース−基板間電流とゲート基板間電流の和とサブスレショールドリーク電流の比較が可能な回路構成になっているため、リークの検出精度が低くなることはない。
また、本実施例においては、回路の動作状態によってノード１３の電位がＶＬＯＷからＶＨＩＧＨまで変化する。素子の耐圧が問題となる場合には、図１９に示すようにＭＯＳＦＥＴ１１ＢとＭＯＳＦＥＴ１７Ｂの間に任意の個数のＰ型ＭＯＳＦＥＴあるいはＮ型ＭＯＳＦＥＴを直列に挿入することにより、ノード１３の電位変化量を小さくすることができる。この場合でも本発明の効果が損なわれることはない。
また、図２０に示すようにカレントミラー１１、１７をそれぞれ多段構成にし、ＭＯＳＦＥＴ１１ＡおよびＭＯＳＦＥＴ１１Ｂのソース電位はＶＨＩＧＨに固定し、ＭＯＳＦＥＴ１１ＣおよびＭＯＳＦＥＴ１１Ｄのソース電位は電源電位ＶＤＤに固定し、ＭＯＳＦＥＴ１７ＡおよびＭＯＳＦＥＴ１７Ｂのソース電位はＶＬＯＷに固定し、ＭＯＳＦＥＴ１７ＥおよびＭＯＳＦＥＴ１７Ｆのソース電位は接地電位ＧＮＤに固定することにより、ノード１３の電位変化量を電源電圧以下にすることができる。この場合でも本発明の効果が失われることはない。
また、本実施例においては、ＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂの素子寸法を同じとし、さらにＭＯＳＦＥＴ１２Ａのソースを浮かせているが、ＭＯＳＦＥＴ１２Ｂのゲート幅をＭＯＳＦＥＴ１２Ａの２倍とした上で、図２１に示すようにＭＯＳＦＥＴ１２Ａのドレインとソースを接続してもよい。この回路構成においても、本発明の効果は得られる。
本発明による半導体集積回路装置の第８の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図２２に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１、１７、リーク検出用ＭＯＳＦＥＴ１２、およびインバータ３３から構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。また、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＡとＭＯＳＦＥＴ１７Ｂは、ともにＮ型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ１７Ｂのゲート幅は、ＭＯＳＦＥＴ１７Ａの２倍の大きさである。
リーク電流を検出するＭＯＳＦＥＴ１２には、被制御回路５に用いられている素子と同じ特性の素子を用いる。
ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２のサブスレショールドリーク電流６０とドレイン−基板間電流６２とドレイン−ゲート間電流６１の和に等しい。一方、ＭＯＳＦＥＴ１７Ａのドレイン電流は、ＭＯＳＦＥＴ１２のサブスレショールドリーク電流６０とドレイン−ゲート間電流６１の和からゲート−基板間電流６３を引いたものに等しい。さらに、ＭＯＳＦＥＴ１１ＢにはＭＯＳＦＥＴ１１Ａのドレイン電流がミラーリングされ、ＭＯＳＦＥＴ１７ＢにはＭＯＳＦＥＴ１７Ａのドレイン電流の２倍の電流がミラーリングされる。
ここで、ドレイン−ゲート間電流６１およびゲート−基板間電流６３がサブスレショールドリーク電流および基板電流よりも十分に小さく無視できる場合、サブスレショールドリーク電流６０よりもドレイン−基板間電流６２が小さければ、ノード１３の電位はローレベルに近づき、検出回路の出力１６はハイレベルになる。逆に、サブスレショールドリーク電流６０よりもドレイン−基板間電流６２が大きければノード１３の電位はハイレベルに近づき、検出回路の出力１６はローレベルになる。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、リーク電流が最小となるように基板バイアスを制御することができる。
また、この回路構成においては、オペアンプを使用しないため、消費電流を大幅に低減することができる。
さらに、この回路構成においては、サブスレショールドリーク電流と基板リーク電流をともに同一のリーク検出用ＭＯＳＦＥＴから検出しているため、リーク検出用ＭＯＳＦＥＴ同士の特性ばらつきによる検出誤差をなくすことができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としているが、例えば基板リーク電流がサブスレショールドリーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１７Ｂのゲート幅をＭＯＳＦＥＴ１７Ａのゲート幅の（ｎ＋１）倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
本発明による半導体集積回路装置の第９の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図２３に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１と１７、オペアンプ１８、リーク検出用ＭＯＳＦＥＴ１２、およびインバータ３３から構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは同じ素子寸法のＰ型ＭＯＳＦＥＴである。さらにＭＯＳＦＥＴ１１Ａ、１１Ｂのソース電位は電源電位ＶＤＤより高い電位ＶＨＩＧＨに固定されている。また、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＡとＭＯＳＦＥＴ１７ＢはともにＮ型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ１７Ｂのゲート幅はＭＯＳＦＥＴ１７Ａの２倍の大きさである。
オペアンプ１８の反転入力端子には電源電位ＶＤＤが入力され、オペアンプ１８とＭＯＳＦＥＴ１１Ａで構成されるフィードバックループにより、ノード３４の電位は電源電位ＶＤＤに保たれる。
リーク電流を検出するＭＯＳＦＥＴ１２には、被制御回路５に用いられている素子と同じ特性の素子を用いる。
ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２のサブスレショールドリーク電流６０とドレイン−基板間電流６２とドレイン−ゲート間電流６１の和に等しい。一方、ＭＯＳＦＥＴ１７Ａのドレイン電流は、ＭＯＳＦＥＴ１２のサブスレショールドリーク電流６０とドレイン−ゲート間電流６１とゲート−基板間電流６３の和に等しい。さらに、ＭＯＳＦＥＴ１１ＢにはＭＯＳＦＥＴ１１Ａのドレイン電流がミラーリングされ、ＭＯＳＦＥＴ１７ＢにはＭＯＳＦＥＴ１７Ａのドレイン電流の２倍の電流がミラーリングされる。
ここで、ゲートリーク電流６２および６３がサブスレショールドリーク電流および基板電流よりも十分に小さく無視できる場合、サブスレショールドリーク電流６０よりも基板リーク電流６２が小さければ、ノード３４の電位はローレベルに近づき、検出回路の出力１６はハイレベルになる。逆に、サブスレショールドリーク電流６０よりも基板リーク電流６２が大きければノード３４の電位はハイレベルに近づき、検出回路の出力１６はローレベルになる。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、リーク電流が最小となるように基板バイアスを制御することができる。
また、本実施例でリーク検出に用いているＭＯＳＦＥＴ１２のドレイン電位は電源電位ＶＤＤに固定されるため、ＭＯＳＦＥＴ１２のソース−ドレイン間電圧は電源電圧に近く、実際の論理回路などを構成しているＭＯＳＦＥＴのオフ状態のリーク特性をよく反映することができる。
また、この回路構成においては、オペアンプを使用しないため、消費電流を大幅に低減することができる。
さらに、本実施例ではサブスレショールドリーク電流と基板リーク電流をともに同一のリーク検出用ＭＯＳＦＥＴから検出しているため、リーク検出用ＭＯＳＦＥＴ同士の特性ばらつきによる検出誤差をなくすことができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としているが、例えば基板リーク電流がサブスレショールドリーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１７Ｂのゲート幅をＭＯＳＦＥＴ１７Ａのゲート幅の（ｎ＋１）倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
また、本実施例ではカレントミラー１７を構成するＭＯＳＦＥＴ１７Ａ、１７Ｂのソースを接地電位ＧＮＤに固定しているが、接地電位よりも低い電位に固定してもよい。このとき、ＭＯＳＦＥＴ１２のソース−ドレイン間電圧を電源電位に近づけることができ、本発明の効果をさらに高めることができる。
本発明による半導体集積回路装置の第１０の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図２４に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１、１７、オペアンプ１８、リーク検出用ＭＯＳＦＥＴ１２、およびインバータ３３から構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。さらに、ＭＯＳＦＥＴ１１Ａ、１１Ｂのソース電位は、電源電位ＶＤＤに固定されている。また、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＡとＭＯＳＦＥＴ１７Ｂは、ともにＮ型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ１７Ｂのゲート幅はＭＯＳＦＥＴ１７Ａの２倍の大きさである。さらに、ＭＯＳＦＥＴ１７Ａ、１７Ｂのソース電位は、接地電位ＧＮＤより低い電位ＶＬＯＷに固定されている。
オペアンプ１８の反転入力端子には接地電位ＧＮＤが入力され、オペアンプ１８とＭＯＳＦＥＴ１７Ａで構成されるフィードバックループにより、ノード３４の電位は接地電位ＧＮＤに保たれる。
リーク電流を検出するＭＯＳＦＥＴ１２には、被制御回路５に用いられている素子と同じ特性の素子を用いる。
ＭＯＳＦＥＴ１１Ａのドレイン電流はＭＯＳＦＥＴ１２のサブスレショールドリーク電流６０とドレイン−基板間電流６２とドレイン−ゲート間電流６１の和に等しい。一方、ＭＯＳＦＥＴ１７Ａのドレイン電流は、ＭＯＳＦＥＴ１２のサブスレショールドリーク電流６０とドレイン−ゲート間電流６１とゲート−基板間電流６３の和に等しい。さらに、ＭＯＳＦＥＴ１１ＢにはＭＯＳＦＥＴ１１Ａのドレイン電流がミラーリングされ、ＭＯＳＦＥＴ１７ＢにはＭＯＳＦＥＴ１７Ａのドレイン電流の２倍の電流がミラーリングされる。
ここで、ゲートリーク電流６２および６３がサブスレショールドリーク電流および基板電流よりも十分に小さく無視できる場合、サブスレショールドリーク電流６０よりも基板リーク電流６２が小さければ、ノード３４の電位はローレベルに近づき、検出回路の出力１６はハイレベルになる。逆に、サブスレショールドリーク電流６０よりも基板リーク電流６２が大きければノード３４の電位はハイレベルに近づき、検出回路の出力１６はローレベルになる。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、リーク電流が最小となるように基板バイアスを制御することができる。
また、本実施例でリーク検出に用いているＭＯＳＦＥＴ１２のソース電位は接地電位ＧＮＤに固定されるため、ＭＯＳＦＥＴ１２のソース−ドレイン間電圧は電源電圧に近く、実際の論理回路などを構成しているＭＯＳＦＥＴのオフ状態のリーク特性をよく反映することができる。
また、この回路構成においては、オペアンプを使用しないため、消費電流を大幅に低減することができる。
また、本実施例ではサブスレショールドリーク電流と基板リーク電流をともに同一のリーク検出用ＭＯＳＦＥＴから検出しているため、リーク検出用ＭＯＳＦＥＴ同士の特性ばらつきによる検出誤差をなくすことができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としているが、例えば基板リーク電流がサブスレショールドリーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１７Ｂのゲート幅をＭＯＳＦＥＴ１７Ａのゲート幅の（ｎ＋１）倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
本発明による半導体集積回路装置の第１１の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図２５に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１、１７、オペアンプ１８Ａ、１８Ｂ、リーク検出用ＭＯＳＦＥＴ１２、およびインバータ３３から構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。さらに、ＭＯＳＦＥＴ１１Ａ、１１Ｂのソース電位は、電源電位ＶＤＤより高い電位ＶＨＩＧＨに固定されている。また、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＡとＭＯＳＦＥＴ１７Ｂは、ともにＮ型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ１７Ｂのゲート幅はＭＯＳＦＥＴ１７Ａの２倍の大きさである。さらに、ＭＯＳＦＥＴ１７Ａ、１７Ｂのソース電位は、接地電位ＧＮＤより低い電位ＶＬＯＷに固定されている。
オペアンプ１８Ａの反転入力端子には電源電位ＶＤＤが入力され、オペアンプ１８ＡとＭＯＳＦＥＴ１１Ａで構成されるフィードバックループにより、ノード３４Ａの電位は電源電位ＶＤＤに保たれる。オペアンプ１８Ｂの反転入力端子には接地電位ＧＮＤが入力され、オペアンプ１８ＢとＭＯＳＦＥＴ１７Ａで構成されるフィードバックループにより、ノード３４Ｂの電位は接地電位ＧＮＤに保たれる。
リーク電流を検出するＭＯＳＦＥＴ１２には、被制御回路５に用いられている素子と同じ特性の素子を用いる。
ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２のサブスレショールドリーク電流６０とドレイン−基板間電流６２とドレイン−ゲート間電流６１の和に等しい。一方、ＭＯＳＦＥＴ１７Ａのドレイン電流は、ＭＯＳＦＥＴ１２のサブスレショールドリーク電流６０とドレイン−ゲート間電流６１とゲート−基板間電流６３の和に等しい。さらに、ＭＯＳＦＥＴ１１ＢにはＭＯＳＦＥＴ１１Ａのドレイン電流がミラーリングされ、ＭＯＳＦＥＴ１７ＢにはＭＯＳＦＥＴ１７Ａのドレイン電流の２倍の電流がミラーリングされる。
ここで、ゲートリーク電流６２および６３がサブスレショールドリーク電流および基板電流よりも十分に小さく無視できる場合、サブスレショールドリーク電流６０よりも基板リーク電流６２が小さければ、ノード１３の電位はローレベルに近づき、検出回路の出力１６はハイレベルになる。逆に、サブスレショールドリーク電流６０よりも基板リーク電流６２が大きければノード１３の電位はハイレベルに近づき、検出回路の出力１６はローレベルになる。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、リーク電流が最小となるように基板バイアスを制御することができる。
また、本実施例でリーク検出に用いているＭＯＳＦＥＴ１２のドレイン電位は、電源電位ＶＤＤに固定され、ソース電位は接地電位ＧＮＤに固定されるため、ＭＯＳＦＥＴ１２のソース−ドレイン間電圧は電源電圧に等しく、実際の論理回路などを構成しているＭＯＳＦＥＴのオフ状態のリーク特性を非常によく反映することができる。
また、この回路構成においては、オペアンプを使用しないため、消費電流を大幅に低減することができる。
さらに、本実施例ではサブスレショールドリーク電流と基板リーク電流をともに同一のリーク検出用ＭＯＳＦＥＴから検出しているため、リーク検出用ＭＯＳＦＥＴ同士の特性ばらつきによる検出誤差をなくすことができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としているが、例えば基板リーク電流がサブスレショールドリーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１７Ｂのゲート幅をＭＯＳＦＥＴ１７Ａのゲート幅の（ｎ＋１）倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
また、本実施例においては、回路の動作状態によってノード１３の電位がＶＬＯＷからＶＨＩＧＨまで変化する。素子の耐圧が問題となる場合には、図２６に示すようにＭＯＳＦＥＴ１１ＢとＭＯＳＦＥＴ１７Ｂの間に任意の個数のＰ型ＭＯＳＦＥＴあるいはＮ型ＭＯＳＦＥＴを直列に挿入することにより、ノード１３の電位変化量を小さくすることができる。この場合でも本発明の効果が損なわれることはない。
さらに、図２７に示すようにカレントミラー１１およびカレントミラー１７の構成を変更し、ＭＯＳＦＥＴ１１ＡおよびＭＯＳＦＥＴ１１Ｂのソース電位は、ＶＨＩＧＨに固定し、ＭＯＳＦＥＴ１１ＣおよびＭＯＳＦＥＴ１１Ｄのソース電位は、電源電位に固定し、ＭＯＳＦＥＴ１７ＡおよびＭＯＳＦＥＴ１７Ｂのソース電位は、ＶＬＯＷに固定し、ＭＯＳＦＥＴ１７ＥおよびＭＯＳＦＥＴ１７Ｆのソース電位は、接地電位に固定することにより、ノード１３の電位変化量を電源電圧以下にすることができる。この場合でも本発明の効果が失われることはない。
本発明による半導体集積回路装置の第１２の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図２８に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、ゲートバイアス生成部２１、Ｐ型ＭＯＳＦＥＴ２４、オペアンプ１５、キャパシタ３１、リーク検出用ＭＯＳＦＥＴ１２、インバータ３３、Ｐ型ＭＯＳＦＥＴ２０Ａ、Ｎ型ＭＯＳＦＥＴ２０Ｂ、２０Ｃ、および伝送ゲート２０Ｄから構成される。
リーク電流を検出するＭＯＳＦＥＴ１２には、被制御回路５に用いられている素子と同じ特性の素子を用いる。また、ＭＯＳＦＥＴ１２のドレイン面積とソース面積は等しくする。
ゲートバイアス生成部２１は、ノード１３の電位が電源電位よりもＭＯＳＦＥＴ２４のしきい電圧値程度低くなるような電位を生成してＭＯＳＦＥＴ２４のゲートに入力する。
ＭＯＳＦＥＴ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄにはそれぞれ異なるクロック信号２５Ａ、２５Ｂ、２５Ｃ、２５Ｄが入力される。各クロックのタイミングチャートを図２９に示す。
続いて、図２９のタイミングチャートに従って、リーク検出回路の動作について説明する。
まず、クロック信号２５Ａおよび２５Ｂがローレベルになり、ＭＯＳＦＥＴ１２のソースとドレインが接続される。このとき、ＭＯＳＦＥＴ２４のドレイン電流は、ＭＯＳＦＥＴ１２のドレイン−基板間電流６２とソース−基板間電流６４とドレイン−ゲート間電流６１とソース−ゲート間電流６５の和に等しい。ただし、ＭＯＳＦＥＴ１２のドレイン面積とソース面積が等しいので、ドレイン−基板間電流６２とソース−基板間電流６４の大きさは等しい。
続いて、クロック信号２５Ｃがハイレベルになり、ノード１３、２２および２３が等電位になる。
続いて、クロック信号２５Ｃがローレベルになり、ノード２２は他のノードから切断され、電位が保持される。
続いて、クロック信号２５Ａおよび２５Ｂがハイレベルになり、ＭＯＳＦＥＴ１２のソースが接地される。このとき、ＭＯＳＦＥＴ２４のドレイン電流は、ＭＯＳＦＥＴ１２のドレイン−基板間電流６２とドレイン−ゲート間電流６１とサブスレショールドリーク電流６０の和に等しい。
ここで、ソース−ゲート間電流６５がサブスレショールドリーク電流６０および基板リーク電流６２よりも十分に小さく無視できる場合、ＭＯＳＦＥＴ１２のソースが接地されたときのＭＯＳＦＥＴ２４のドレイン電流が、ＭＯＳＦＥＴ１２のソースとドレインが接続されたときのＭＯＳＦＥＴ２４のドレイン電流より大きければ、すなわちサブスレショールドリーク電流６０が基板リーク電流６２より大きければノード１３の電位はノード２２の電位よりも低くなり、ノード２３の電位はローレベルになる。逆に、サブスレショールドリーク電流６０が基板リーク電流６２より小さければノード１３の電位はノード２２の電位よりも高くなり、ノード２３の電位はハイレベルになる。
続いて、クロック信号２５Ｄがハイレベルになり、ノード２３の電位がローレベルならば出力１６をハイレベルに、ノード２３の電位がハイレベルならば出力１６をローレベルに変化させた後、２５Ｄがローレベルに戻る。
ここまでの動作を１周期とし、以降は同じ動作を繰り返す。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、基板バイアスをリーク電流が最小となる値に制御することが可能となる。さらに、この回路構成においては、サブスレショールドリーク電流と基板リーク電流をともに同一のリーク検出用ＭＯＳＦＥＴから検出しているため、リーク検出用ＭＯＳＦＥＴ同士の特性ばらつきによる検出誤差をなくすことができる。
なお、本実施例ではノード２２の電位を保持するためにキャパシタ３１を用いているが、クロック周期が十分短い、あるいは他のノードへのリークが十分に小さいなどの理由により、ノード２２の電位変動が十分に小さい場合にはキャパシタを用いなくてもよい。
また、本実施例では２０ＡにはＰ型ＭＯＳＦＥＴ、２０Ｂ、２０ＣにはＮ型ＭＯＳＦＥＴ、２０Ｄには伝送ゲートを用いているが、本実施例で示したクロック入力に応じて完全にオン、オフすることが可能な素子であれば、例えばＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴ、伝送ゲートなどを代わりに用いてもよい。逆に、本実施例に示したタイミングでスイッチをオンオフすることが可能であれば、素子およびクロック入力を変更してもよい。
本発明による半導体集積回路装置の第１３の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図３０に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１を構成するＭＯＳＦＥＴ１１Ａおよび１１Ｂ、Ｎ型ＭＯＳＦＥＴ２６、キャパシタ３１、Ｐ型ＭＯＳＦＥＴ２０Ａ、Ｎ型ＭＯＳＦＥＴ２０Ｂ、２０Ｃ、伝送ゲート２０Ｄ、インバータ３３Ａと３３Ｂ、およびリーク検出用ＭＯＳＦＥＴ１２から構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは同じ素子寸法のＰ型ＭＯＳＦＥＴである。
リーク電流を検出するＭＯＳＦＥＴ１２には、被制御回路５に用いられている素子と同じ特性の素子を用いる。また、ＭＯＳＦＥＴ１２のドレイン面積とソース面積は等しくする。
ＭＯＳＦＥＴ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄにはそれぞれ異なるクロック信号２５Ａ、２５Ｂ、２５Ｃ、２５Ｄが入力される。各クロックのタイミングチャートを図３１に示す。
続いて、図３１のタイミングチャートに従って、リーク検出回路の動作について説明する。
まず、クロック信号２５Ａおよび２５Ｂがローレベルになり、ＭＯＳＦＥＴ１２のソースとドレインが接続される。このとき、ＭＯＳＦＥＴ１１Ａのドレイン電流はＭＯＳＦＥＴ１２のドレイン−基板間電流６２とソース−基板間電流６４とドレイン−ゲート間電流６１とソース−ゲート間電流６５の和に等しい。ただし、ＭＯＳＦＥＴ１２のドレイン面積とソース面積が等しいのでソース−基板間電流６４とドレイン−基板間電流６２の大きさは等しい。さらに、ＭＯＳＦＥＴ１１Ａのドレイン電流はカレントミラー１１を通してミラーリングされ、ＭＯＳＦＥＴ２６のドレイン電流はＭＯＳＦＥＴ１１Ａのドレイン電流と等しくなる。
続いて、クロック信号２５Ｃがローレベルになり、ＭＯＳＦＥＴ２６のドレインとゲートが切断されることにより、ＭＯＳＦＥＴ２６のゲート電位が保持される。
続いて、クロック信号２５Ａおよび２５Ｂがハイレベルになり、ＭＯＳＦＥＴ１２のソース電位が接地される。このとき、ＭＯＳＦＥＴ１１Ａのドレイン電流はＭＯＳＦＥＴ１２のドレイン−基板間電流６２とドレイン−ゲート間電流６１とサブスレショールドリーク電流６０の和に等しい。また、ＭＯＳＦＥＴ１１Ａのドレイン電流はカレントミラー１１を通してＭＯＳＦＥＴ１１Ｂにミラーリングされる。
ここで、ソース−ゲート間電流６５がサブスレショールドリーク電流６０および基板リーク電流６２よりも十分に小さく無視できる場合、ＭＯＳＦＥＴ１２のソースが接地されたときのＭＯＳＦＥＴ１１Ａのドレイン電流が、ＭＯＳＦＥＴ１２のソースとドレインが接続されたときのＭＯＳＦＥＴ１１Ａのドレイン電流より大きければ、すなわちサブスレショールドリーク電流６０が基板リーク電流６２より大きければ、ノード１４の電位はハイレベルに近くなる。
逆に、サブスレショールドリーク電流６０が基板リーク電流６２より小さければ、ノード１４の電位はローレベルに近くなる。
続いて、クロック信号２５Ｄがハイレベルになり、ノード２３がハイレベルならば出力１６をハイレベルに、ノード２３がローレベルならば出力１６をローレベルに変化させた後、クロック信号２５Ｄがローレベルに戻る。
ここまでの動作を１周期とし、以降は同じ動作を繰り返す。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、基板バイアスをリーク電流が最小となる値に制御することが可能となる。また、この回路構成においては、比較用のリーク電流成分をともに同一のリーク検出用ＭＯＳＦＥＴから検出しているため、リーク検出用ＭＯＳＦＥＴの特性ばらつきによる検出誤差をなくすことができる。
なお、本実施例ではＭＯＳＦＥＴ２６のゲート電位を保持するためにキャパシタ３１を用いているが、クロック周期が十分短い、あるいは他のノードへのリークが十分に小さいなどの理由により、ノード２２の電位変動が十分に小さい場合にはキャパシタを用いなくてもよい。
また、本実施例では２０ＡにはＰ型ＭＯＳＦＥＴ、２０Ｂ、２０ＣにはＮ型ＭＯＳＦＥＴ、２０Ｄには伝送ゲートを用いているが、本実施例で示したクロック入力に応じて完全にオン、オフすることが可能な素子であれば、例えばＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴ、伝送ゲートなどを代わりに用いてもよい。逆に、本実施例に示したタイミングでスイッチをオンオフさせることが可能であれば、素子およびクロック入力を変更してもよい。
本発明による半導体集積回路装置の第１４の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図３２に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、Ｐ型ＭＯＳＦＥＴ２４、オペアンプ１８、１５、キャパシタ３１、３２、インバータ３３、リーク検出用ＭＯＳＦＥＴ１２、Ｐ型ＭＯＳＦＥＴ２０Ａ、Ｎ型ＭＯＳＦＥＴ２０Ｂ、２０Ｃ、２０Ｅ、伝送ゲート２０Ｄから構成される。
リーク電流を検出するＭＯＳＦＥＴ１２には、被制御回路５に用いられている素子と同じ特性の素子を用いる。また、ＭＯＳＦＥＴ１２のドレイン面積とソース面積は等しくする。
ＭＯＳＦＥＴ２４のソース電位は電源電位ＶＤＤよりも高い電位ＶＨＩＧＨに固定する。
オペアンプ１８の反転入力端子には電源電位ＶＤＤが入力される。
ＭＯＳＦＥＴ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅにはそれぞれ異なるクロック信号２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ、２５Ｅが入力される。各クロックのタイミングチャートを図３３に示す。
続いて、図３３のタイミングチャートに従って、リーク検出回路の動作について説明する。
まず、クロック信号２５Ａ、２５Ｂがローレベル、クロック信号２５Ｅがハイレベルになり、ＭＯＳＦＥＴ１２のソースとドレインが接続される。また、オペアンプ１８、ＭＯＳＦＥＴ２０Ｅ、ＭＯＳＦＥＴ２４で構成されるフィードバックループにより、ノード１３は電源電位ＶＤＤに固定される。このとき、ＭＯＳＦＥＴ２４のドレイン電流はＭＯＳＦＥＴ１２のドレイン−基板間電流６２とソース−基板間電流６４とドレイン−ゲート間電流６１とソース−ゲート間電流６５の和に等しい。ただし、ＭＯＳＦＥＴ１２のドレイン面積とソース面積が等しいのでドレイン−基板間電流６２とソース−基板間電流６４の大きさは等しい。
続いて、クロック信号２５Ｃがハイレベルになり、ノード１３、２２および２３が等電位になる。
続いて、クロック信号２５Ｃがローレベルになり、ノード２２は他のノードから切断され、電位が保持される。
続いて、クロック信号２５Ｅがローレベルになり、ＭＯＳＦＥＴ２４のゲートは他のノードから切断され、電位が保持される。
続いて、クロック信号２５Ａおよびクロック信号２５Ｂがハイレベルになり、ＭＯＳＦＥＴ１２のソースが接地される。このとき、ＭＯＳＦＥＴ２４のドレイン電流はＭＯＳＦＥＴ１２のドレイン−基板間電流６２とドレイン−ゲート間電流６１とサブスレショールドリーク電流６０の和に等しい。
ここで、ソース−ゲート間電流６５がサブスレショールドリーク電流６０および基板リーク電流６２よりも十分に小さく無視できる場合、ＭＯＳＦＥＴ１２のソースが接地されたときのＭＯＳＦＥＴ２４のドレイン電流が、ＭＯＳＦＥＴ１２のソースとドレインが接続されたときの２４のドレイン電流より大きければ、すなわちサブスレショールドリーク電流６０が基板リーク電流６２より大きければ、ノード１３の電位はノード２２の電位よりも低くなり、ノード２３の電位はローレベルになる。逆に、サブスレショールドリーク電流６０が基板リーク電流６２より小さければ、ノード１３の電位はノード２２の電位よりも高くなり、ノード２３の電位はハイレベルになる。
続いて、クロック信号２５Ｄがハイレベルになり、ノード２３の電位がローレベルならば出力部３１の出力１６をハイレベルに、ノード２３の電位がハイレベルならば出力１６をローレベルに変化させた後、クロック信号２５Ｄがローレベルに戻る。
ここまでの動作を１周期とし、以降は同じ動作を繰り返す。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、基板バイアスをリーク電流が最小となる値に制御することが可能となる。さらに、この回路構成においては、サブスレショールドリーク電流と基板リーク電流をともに同一のリーク検出用ＭＯＳＦＥＴから検出しているため、リーク検出用ＭＯＳＦＥＴ同士の特性ばらつきによる検出誤差をなくすことができる。
なお、本実施例ではノード２２の電位を保持するためにキャパシタ３１を用いているが、クロック周期が十分短い、あるいは他のノードへのリークが十分に小さいなどの理由により、ノード２２の電位変動が十分に小さい場合にはキャパシタ３１を用いなくてもよい。
また、本実施例ではＭＯＳＦＥＴ２４のゲート電位を保持するためにキャパシタ３２を用いているが、クロック周期が十分短い、あるいは他のノードへのリークが十分に小さいなどの理由により、ノード２４の電位変動が十分に小さい場合にはキャパシタ３２を用いなくてもよい。
また、本実施例でリーク検出に用いているＭＯＳＦＥＴのソース−ドレイン間電圧は電源電圧に等しいため、実際の論理回路などを構成しているＭＯＳＦＥＴのオフ状態のリーク特性を非常によく反映することができる。
なお、ＭＯＳＦＥＴ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅに図３４に示すクロック信号を入力してもよい。この場合、検出回路の出力がローレベルのときには基板バイアスを深くする方向に基板バイアス発生回路が働き、ハイレベルのときは基板バイアス発生回路の動作を止めるようにすれば、本発明の効果が得られる。
また、本実施例では２０ＡにはＰ型ＭＯＳＦＥＴ、２０Ｂ、２０Ｃ、２０ＥにはＮ型ＭＯＳＦＥＴ、２０Ｄには伝送ゲートを用いているが、本実施例で示したクロック入力に応じて完全にオン、オフすることが可能な素子であれば、例えばＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴ、伝送ゲートなどを代わりに用いてもよい。逆に、本実施例に示したタイミングでスイッチをオンオフすることが可能であれば、素子およびクロック入力を変更してもよい。
本発明による半導体集積回路装置の第１５の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明は、すべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図３５に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１を構成するＭＯＳＦＥＴ１１Ａ、１１Ｂ、オペアンプ１８、Ｎ型ＭＯＳＦＥＴ２６、キャパシタ３１、インバータ３３Ａ、３３Ｂ、リーク検出用ＭＯＳＦＥＴ１２、Ｐ型ＭＯＳＦＥＴ２０Ａ、Ｎ型ＭＯＳＦＥＴ２０Ｂ、２０Ｃ、伝送ゲート２０Ｄから構成される。
リーク電流を検出するＭＯＳＦＥＴ１２には、被制御回路５に用いられている素子と同じ特性の素子を用いる。また、ＭＯＳＦＥＴ１２のドレイン面積とソース面積は等しくする。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは同じ素子寸法のＰ型ＭＯＳＦＥＴである。さらに、ＭＯＳＦＥＴ１１ＡおよびＭＯＳＦＥＴ１１Ｂのソース電位は、電源電位よりも高い電位ＶＨＩＧＨに固定する。
オペアンプ１８の反転入力端子には電源電位ＶＤＤが入力され、オペアンプ１８とＭＯＳＦＥＴ１１Ａで構成されるフィードバックループにより、ノード１３の電位は常に電源電位ＶＤＤに固定される。
ＭＯＳＦＥＴ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄにはそれぞれ異なるクロック信号２５Ａ、２５Ｂ、２５Ｃ、２５Ｄが入力される。各クロックのタイミングチャートを図３６に示す。
続いて、図３６のタイミングチャートに従って、リーク検出回路の動作について説明する。
まず、クロック信号２５Ａ、２５Ｂがローレベルになり、ＭＯＳＦＥＴ１２のソースとドレインが接続される。このとき、ＭＯＳＦＥＴ１１Ａのドレイン電流はＭＯＳＦＥＴ１２のドレイン−基板間電流６２とソース−基板間電流６４とドレイン−ゲート間電流６１とソース−ゲート間電流６５の和に等しい。さらに、カレントミラー１１により、ＭＯＳＦＥＴ２６のドレイン電流はＭＯＳＦＥＴ１１Ａのドレイン電流に等しくなる。
続いて、クロック信号２５Ｃがハイレベルになり、ノード２２および２３が等電位になる。
続いて、クロック信号２５Ｃがローレベルになり、ノード２２は他のノードから切断され、電位が保持される。
続いて、クロック信号２５Ａおよび２５Ｂがハイレベルになり、ＭＯＳＦＥＴ１２のソースが接地される。このとき、ＭＯＳＦＥＴ１１Ａのドレイン電流はＭＯＳＦＥＴ１２のドレイン−基板間電流６２とゲートリーク電流とサブスレショールドリーク電流の和に等しい。また、このときＭＯＳＦＥＴ１１ＢにはＭＯＳＦＥＴ１２のドレイン電流に等しい電流が流れる。
ここで、ソース−ゲート間電流６５がサブスレショールドリーク電流６０および基板リーク電流６２よりも十分に小さく無視できる場合、ＭＯＳＦＥＴ１２のソースが接地されたときのドレイン電流が、ソースとドレインが接続されたときのドレイン電流より大きければ、すなわちサブスレショールドリーク電流６０が基板リーク電流６２より大きければ、ノード２３の電位はハイレベルに近くなる。逆に、サブスレショールドリーク電流６０が基板リーク電流６２より小さい場合には、ノード２３の電位はローレベルに近くなる。
続いて、クロック信号２５Ｄがハイレベルになり、ノード２３の電位がローレベルならば出力１６をローレベルに、ノード２３の電位がハイレベルならば出力１６をハイレベルに変化させた後、クロック信号２５Ｄがローレベルに戻る。
ここまでの動作を１周期とし、以降は同じ動作を繰り返す。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、基板バイアスをリーク電流が最小となる値に制御することが可能となる。さらに、この回路構成においては、サブスレショールドリーク電流と基板リーク電流をともに同一のリーク検出用ＭＯＳＦＥＴから検出しているため、リーク検出用ＭＯＳＦＥＴ同士の特性ばらつきによる検出誤差をなくすことができる。
なお、本実施例ではノード２２の電位を保持するためにキャパシタ３１を用いているが、クロック周期が十分短い、あるいは他のノードへのリークが十分に小さいなどの理由により、ノード２２の電位変動が十分に小さい場合にはキャパシタ３１を用いなくてもよい。
また、本実施例でリーク検出に用いているＭＯＳＦＥＴのソース−ドレイン間電圧は電源電圧に等しいため、実際の論理回路などを構成しているＭＯＳＦＥＴのオフ状態のリーク特性を非常によく反映することができる。
また、本実施例では２０ＡにはＰ型ＭＯＳＦＥＴ、２０Ｂ、２０ＣにはＮ型ＭＯＳＦＥＴ、２０Ｄには伝送ゲートを用いているが、本実施例で示したクロック入力に応じて完全にオン、オフすることが可能な素子であれば、例えばＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴ、伝送ゲートなどを代わりに用いてもよい。逆に、本実施例に示したタイミングでスイッチをオンオフすることが可能であれば、素子およびクロック入力を変更してもよい。
本発明による半導体集積回路装置の第１６の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図３７に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１を構成するＭＯＳＦＥＴ１１Ａと１１Ｂ、リーク検出用ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂ、オペアンプ１５、インバータ３３、Ｐ型ＭＯＳＦＥＴ４５Ａと４５Ｂ、およびＭＯＳＦＥＴスイッチ４０Ａ、４１Ａ、４２Ａ、４３Ａ、４４Ａ、４０Ｂ、４１Ｂ、４２Ｂ、４３Ｂ、４４Ｂから構成される。
本実施例におけるリーク検出回路は、検出モードと通電モードの２つの動作状態を有する。
まず、検出モードではＭＯＳＦＥＴスイッチ４０Ａ、４１Ａ、４３Ａ、４０Ｂ、４１Ｂ、４３Ｂがオンになり、ＭＯＳＦＥＴスイッチ４２Ａ、４４Ａ、４２Ｂ、４４Ｂがオフになる。このとき、本実施例におけるリーク検出回路は図４で示した第１の実施例におけるリーク検出回路と等価な回路構成となり、回路の動作も第１の実施例のものに準じる。
次に、通電モードではＭＯＳＦＥＴスイッチ４０Ａ、４１Ａ、４３Ａ、４０Ｂ、４１Ｂ、４３Ｂがオフになり、ＭＯＳＦＥＴスイッチ４２Ａ、４４Ａ、４２Ｂ、４４Ｂがオンになる。このとき、ＭＯＳＦＥＴ１２ＡはＭＯＳＦＥＴ４５Ａと対になり、５０Ａを入力、５１Ａを出力とするインバータの一部として機能する。また、ＭＯＳＦＥＴ１２ＢはＭＯＳＦＥＴ４５Ｂと対になり、５０Ｂを入力、５１Ｂを出力とするインバータの一部として機能する。
以上のように、本実施例の半導体集積回路装置を用いることにより、通電モードにおいてリーク検出用ＭＯＳＦＥＴにオン電流を流すことができるため、素子の劣化による特性の変化を再現することが可能になり、検出モードにおいて基板バイアスを制御するときのリーク電流の検出誤差を小さくすることができる。
なお、リーク検出用ＭＯＳＦＥＴを通電モードにおいてインバータの一部として働かせているが、別の任意の回路の構成素子として働かせてもよい。あるいは、特定の機能を持たせず、単にオン電流を流すだけでもよい。
また、本実施例では回路内の接続を切り替えるためのスイッチとしてＮ型ＭＯＳＦＥＴを用いているが、動作モードに応じて完全にオン、オフすることが可能な素子であれば、例えばＰ型ＭＯＳＦＥＴや伝送ゲートなどを代わりに用いてもよい。
また、検出モードにおける回路構成は、サブスレショールドリーク電流と基板リーク電流を検出し、比較することが可能な回路構成であれば、第１の実施例と同じ回路構成でなくてもよい。
本発明による半導体集積回路装置の第１７の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図３８に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１、１７、オペアンプ１８Ａ、１８Ｂ、リーク検出用ＭＯＳＦＥＴ１２Ａ、１２Ｂ、およびインバータ３３から構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１ＡとＭＯＳＦＥＴ１１Ｂは同じ素子寸法のＰ型ＭＯＳＦＥＴである。さらにＭＯＳＦＥＴ１１Ａ、１１Ｂのソース電位は電源電位ＶＤＤより高い電位ＶＨＩＧＨに固定されている。また、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＡとＭＯＳＦＥＴ１７Ｂは同じ素子寸法のＮ型ＭＯＳＦＥＴである。さらに、ＭＯＳＦＥＴ１７Ａ、１７Ｂのソース電位は接地電位ＧＮＤより低い電位ＶＬＯＷに固定されている。
オペアンプ１８Ａの反転入力端子には電源電位ＶＤＤが入力され、オペアンプ１８ＡとＭＯＳＦＥＴ１１Ａで構成されるフィードバックループにより、ノード３４Ａの電位は電源電位ＶＤＤに保たれる。また、オペアンプ１８Ｂの反転入力端子には接地電位ＧＮＤが入力され、オペアンプ１８ＢとＭＯＳＦＥＴ１７Ａで構成されるフィードバックループにより、ノード３４Ｂの電位は接地電位ＧＮＤに保たれる。
リーク電流を検出するＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂには、被制御回路５に用いられている素子と同じ特性の素子を用い、さらにＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの素子寸法は同じである。
ノード３４Ａを流れる電流はＭＯＳＦＥＴ１２Ａのサブスレショールドリーク電流と基板リーク電流とゲートリーク電流の和に等しい。一方、ノード３４Ｂを流れる電流はＭＯＳＦＥＴ１２Ａのサブスレショールドリーク電流とゲートリーク電流とＭＯＳＦＥＴ１２Ｂのサブスレショールドリーク電流の和に等しい。また、カレントミラー１１を通してＭＯＳＦＥＴ１１Ｂにはノード３４Ａを流れる電流がミラーリングされ、カレントミラー１７を通してＭＯＳＦＥＴ１７Ｂにはノード３４Ｂを流れる電流の２倍の電流がミラーリングされる。
ここで、サブスレショールドリーク電流よりも基板リーク電流が小さければノード１３の電位はローレベルに近づき、検出回路の出力１６はハイレベルになる。逆に、ＭＯＳＦＥＴ１２Ａのサブスレショールドリーク電流よりも基板リーク電流が大きければノード１３の電位はハイレベルに近づき、検出回路の出力１６はローレベルになる。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、リーク電流が最小となるように基板バイアスを制御することができる。
また、本実施例でリーク検出に用いているＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂのドレイン電位は電源電位ＶＤＤに固定され、ソース電位は接地電位ＧＮＤに固定されるため、ＭＯＳＦＥＴ１２のソース−ドレイン間電圧は電源電圧に等しく、実際の論理回路などを構成しているＭＯＳＦＥＴのオフ状態のリーク特性を非常によく反映することができる。
また、この回路構成においては、オペアンプを使用しないため、消費電流を大幅に低減することができる。
さらに、本実施例ではノード３４Ａを流れるＭＯＳＦＥＴ１２Ａのゲートリーク電流は、ドレイン−ゲート間電流からゲート−基板間電流を差し引いた電流なので、最終的にノード１３の電位は、ドレイン−基板間電流とゲート−基板間電流の和と、サブスレショールドリーク電流の大小関係によってハイレベルからローレベルまで変化することになり、ゲート−基板間電流が無視できないくらい大きい場合にも検出誤差を非常に小さくすることができる。
なお、本実施例では、基板リーク電流とサブスレショールドリーク電流が等しくなる基板バイアスにおいてリーク電流が最小になることを前提としているが、例えば基板リーク電流がサブスレショールドリーク電流のｎ倍のときにリーク電流が最小となるような素子特性である場合、ＭＯＳＦＥＴ１７Ｂのゲート幅をＭＯＳＦＥＴ１７Ａのゲート幅の０．５×（１＋ｎ）倍とすることにより、リーク電流が最小になるように基板バイアスを制御することができる。ただし、基板リーク電流に占めるゲート−基板間電流の割合が大きい場合にはリーク電流の検出誤差が生じる。
また、本実施例では基板リーク電流とサブスレショールドリーク電流を比較する際の基板リーク電流にソース−基板間電流を含めていないが、一般にソース−基板間電流はドレイン−基板間電流に比べて十分に小さいため、その影響は無視できる。
また、本実施例においては、回路の動作状態によってノード１３の電位がＶＬＯＷからＶＨＩＧＨまで変化する。素子の耐圧が問題となる場合には、図３９に示すようにＭＯＳＦＥＴ１１ＢとＭＯＳＦＥＴ１７Ｂの間に任意の個数のＰ型ＭＯＳＦＥＴあるいはＮ型ＭＯＳＦＥＴを直列に挿入することにより、ノード１３の電位変化量を小さくすることができる。この場合でも本発明の効果が損なわれることはない。
また、図４０に示すようにカレントミラー１１および１７の構成を変更し、ＭＯＳＦＥＴ１１Ａおよび１１Ｂのソース電位はＶＨＩＧＨに固定し、ＭＯＳＦＥＴ１１Ｃおよび１１Ｄのソース電位は電源電位に固定し、ＭＯＳＦＥＴ１７ＡおよびＭＯＳＦＥＴ１７Ｂのソース電位はＶＬＯＷに固定し、ＭＯＳＦＥＴ１７ＥおよびＭＯＳＦＥＴ１７Ｆのソース電位は接地電位に固定することにより、ノード１３の電位変化量を電源電圧以下にすることができる。この場合でも本発明の効果が失われることはない。
本発明による半導体集積回路装置の第１８の実施例の全体の回路構成は図１に示した第１の実施例のものと同じであり、第１の実施例とはリーク検出回路２の回路構成のみが異なる。したがって、以下ではリーク検出回路２についての説明のみを行う。なお、以下の説明はすべてリーク検出用の素子がＮ型ＭＯＳＦＥＴの場合について行うが、Ｐ型ＭＯＳＦＥＴの場合についても同様の説明が成り立つ。
図４１に、本実施例におけるリーク検出回路の構成を示す。リーク検出回路は、カレントミラー１１を構成するＭＯＳＦＥＴ１１Ａおよび１１Ｂ、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＣおよびＭＯＳＦＥＴ１７Ｄ、Ｎ型ＭＯＳＦＥＴ２６、オペアンプ１８、キャパシタ３１、Ｐ型ＭＯＳＦＥＴ２０Ａ、Ｎ型ＭＯＳＦＥＴ２０Ｂ、２０Ｃ、２０Ｅ、伝送ゲート２０Ｄ、インバータ３３Ａと３３Ｂ、およびリーク検出用ＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂから構成される。
カレントミラー１１を構成するＭＯＳＦＥＴ１１Ａと１１Ｂは同じ素子寸法のＰ型ＭＯＳＦＥＴである。また、カレントミラー１７を構成するＭＯＳＦＥＴ１７ＣとＭＯＳＦＥＴ１７Ｄは同じ素子寸法のＰ型ＭＯＳＦＥＴである。
リーク電流を検出するＭＯＳＦＥＴ１２ＡおよびＭＯＳＦＥＴ１２Ｂには、被制御回路５に用いられている素子と同じ特性の素子を用い、さらにＭＯＳＦＥＴ１２ＡとＭＯＳＦＥＴ１２Ｂの素子寸法は同じにする。
オペアンプ１８の反転入力端子には電源電位ＶＤＤが入力され、オペアンプ１８とＭＯＳＦＥＴ１７Ｃで構成されるフィードバックループにより、ノード１４の電位は接地電位ＧＮＤに保たれる。
ＭＯＳＦＥＴ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅにはそれぞれ異なるクロック信号２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ、２５Ｅが入力される。各クロックのタイミングチャートを図４２に示す。
続いて、図４２のタイミングチャートに従って、リーク検出回路の動作について説明する。
まず、クロック信号２５Ａおよび２５Ｂがローレベルになり、ＭＯＳＦＥＴ１２のソースとドレインが接続される。さらにクロック信号２５Ｅがハイレベルになり、ノード２１と２３が接続される。この状態を基板リーク電流検出フェーズと呼ぶ。このとき、ＭＯＳＦＥＴ１２Ａのドレイン電流はドレイン−基板間電流とドレイン−ゲート間電流の和に等しい。ただし、このときのドレイン−基板間電流はソースが接地されているときの２倍の大きさである。また、ＭＯＳＦＥＴ１２Ｂのドレイン電流はゲート−基板間電流である。さらに、ＭＯＳＦＥＴ１２のドレイン電流はカレントミラー１１を通してＭＯＳＦＥＴ１１Ｂにミラーリングされ、ＭＯＳＦＥＴ１２Ｂのドレイン電流はカレントミラー１７を通してＭＯＳＦＥＴ１７Ｄにミラーリングされる。したがって、ＭＯＳＦＥＴ２６のドレイン電流はＭＯＳＦＥＴ１２Ａのドレイン−基板間電流とドレイン−ゲート間電流およびＭＯＳＦＥＴ１２Ｂのゲート−基板間電流の和になる。
続いて、クロック信号２５Ｃがローレベルになり、ＭＯＳＦＥＴ２６のドレインとゲートが切断されることにより、２６のゲート電位が保持される。
続いて、クロック信号２５Ａおよび２５Ｂがハイレベルになり、ＭＯＳＦＥＴ１２のソース電位が接地される。さらに、クロック信号２５Ｅがローレベルになり、ノード２１と２３が切断される。この状態をサブスレショールドリーク電流検出フェーズと呼ぶ。このとき、ＭＯＳＦＥＴ１２Ａのドレイン電流はドレイン−基板間電流とドレイン−ゲート間電流とサブスレショールドリーク電流の和に等しい。この電流はカレントミラー１１を通して１１Ｂにミラーリングされる。したがって、ＭＯＳＦＥＴ２６のドレイン電流はＭＯＳＦＥＴ１２Ａのドレイン−基板間電流とドレイン−ゲート間電流とサブスレショールドリーク電流の和になる。
ここで、基板リーク電流検出フェーズにおけるＭＯＳＦＥＴ２６のドレイン電流よりもサブスレショールドリーク電流検出フェーズにおけるＭＯＳＦＥＴ２６のドレイン電流の方が大きい、すなわちサブスレショールドリーク電流が基板リーク電流より大きい場合には、ノード１４のハイレベルに近くなる。なお、基板リーク電流はドレイン−基板間電流とゲート−基板間電流の和に等しい。逆に、基板リーク電流検出フェーズにおけるＭＯＳＦＥＴ２６のドレイン電流よりもサブスレショールドリーク電流検出フェーズにおけるＭＯＳＦＥＴ２６のドレイン電流の方が小さい、すなわちサブスレショールドリーク電流が基板リーク電流より小さい場合には、ノード１４の電位はローレベルに近くなる。
続いて、クロック信号２５Ｄがハイレベルになり、ノード１４がハイレベルならば出力１６をハイレベルに、ノード１４がローレベルならば出力１６をローレベルに変化させた後、２５Ｄがローレベルに戻る。
ここまでの動作を１周期とし、以降は同じ動作を繰り返す。
検出回路の出力１６がハイレベルのときには基板バイアスＶＢＰを深くする方向に基板バイアス発生回路４が働き、ローレベルのときは基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路４が働くように基板バイアス発生回路４に制御信号が送られると、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。
以上のように、本実施例の半導体集積回路装置を用いることで、基板バイアスをリーク電流が最小となる値に制御することが可能となる。
また、本実施例ではゲート−基板間電流を含めた基板リーク電流とサブスレショールドリーク電流を比較しているため、ゲート−基板間電流が無視できないくらい大きい場合にも検出誤差を非常に小さくすることができる。
なお、本実施例ではＭＯＳＦＥＴ２６のゲート電位を保持するためにキャパシタ３１を用いているが、クロック周期が十分短い、あるいは他のノードへのリークが十分に小さいなどの理由により、ノード２２の電位変動が十分に小さい場合にはキャパシタ３１を用いなくてもよい。
また、本実施例では２０ＡにはＰ型ＭＯＳＦＥＴ、２０Ｂ、２０Ｃ、２０ＥにはＮ型ＭＯＳＦＥＴ、２０Ｄには伝送ゲートを用いているが、本実施例で示したクロック入力に応じて完全にオン、オフすることが可能な素子であれば、例えばＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴ、伝送ゲートなどを代わりに用いてもよい。逆に、本実施例に示したタイミングでスイッチをオンオフさせることが可能であれば、素子およびクロック入力を変更してもよい。
本発明による半導体集積回路装置の第１９の実施例の全体の回路構成を図４３に示す。半導体集積回路装置１ａは、リーク検出用のＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの内、少なくともどちらか一方を有するｎ個(ｎ≧２)のリーク検出回路２と、各リーク検出回路２の出力に応じて制御信号を生成する制御回路３ａと、制御信号に従って半導体回路の基板バイアスを変化させる基板バイアス発生回路４とから構成される。また、被制御回路５は本発明の効果によりリーク電流を低減する対象である。
本実施例における制御回路全体の動作は第１の実施例と同様であり、リーク検出回路と制御回路の構成のみが第１の実施例と異なっている。それぞれ個別のリーク検出回路は、前記第１の実施例から第１９の実施例で示したリーク検出回路のいずれかと同じ回路構成である。制御回路３ａは、それらｎ個のリーク検出回路の出力に応じて制御信号を生成する。例えば、ｎ個のリーク検出回路３の内、過半数の検出回路の出力がハイレベルであれば基板バイアスを深くし、過半数の検出回路の出力がローレベルであれば基板バイアスを保持するように基板バイアス発生回路に制御信号を送る。
本実施例の半導体集積回路装置を用いることにより、複数のリーク検出回路の内、一部のリーク検出回路の動作に異常が生じても、基板バイアスの制御への影響を非常に小さく抑えることができる。
本発明の第１の実施例における、半導体集積回路装置の全体構成を示すブロック図である。 本発明の第１の実施例における、リーク検出回路を示す回路図である。 オフ状態にあるＮ型ＭＯＳＦＥＴにおける、リーク電流の基板バイアス依存性を示すグラフである。 本発明の第１の実施例における、リーク検出回路を示す回路図である。 本発明の第２の実施例における、リーク検出回路を示す回路図である。 本発明の第２の実施例における、リーク検出回路を示す回路図である。 本発明の第２の実施例における、リーク検出回路を示す回路図である。 本発明の第２の実施例における、リーク検出回路を示す回路図である。 本発明の第３の実施例における、リーク検出回路を示す回路図である。 本発明の第４の実施例における、リーク検出回路を示す回路図である。 本発明の第４の実施例における、リーク検出回路を示す回路図である。 本発明の第４の実施例における、リーク検出回路を示す回路図である。 本発明の第５の実施例における、リーク検出回路を示す回路図である。 本発明の第５の実施例における、リーク検出回路を示す回路図である。 本発明の第５の実施例における、リーク検出回路を示す回路図である。 本発明の第６の実施例における、リーク検出回路を示す回路図である。 本発明の第６の実施例における、リーク検出回路を示す回路図である。 本発明の第７の実施例における、リーク検出回路を示す回路図である。 本発明の第７の実施例における、リーク検出回路を示す回路図である。 本発明の第７の実施例における、リーク検出回路を示す回路図である。 本発明の第７の実施例における、リーク検出回路を示す回路図である。 本発明の第８の実施例における、リーク検出回路を示す回路図である。 本発明の第９の実施例における、リーク検出回路を示す回路図である。 本発明の第１０の実施例における、リーク検出回路を示す回路図である。 本発明の第１１の実施例における、リーク検出回路を示す回路図である。 本発明の第１１の実施例における、リーク検出回路を示す回路図である。 本発明の第１１の実施例における、リーク検出回路を示す回路図である。 本発明の第１２の実施例における、リーク検出回路を示す回路図である。 本発明の第１２の実施例における、制御クロックのタイミングを示す図である。 本発明の第１３の実施例における、リーク検出回路を示す回路図である。 本発明の第１３の実施例における、制御クロックのタイミングを示す図である。 本発明の第１４の実施例における、リーク検出回路を示す回路図である。 本発明の第１４の実施例における、制御クロックのタイミングを示す図である。 本発明の第１４の実施例における、制御クロックのタイミングを示す図である。 本発明の第１５の実施例における、リーク検出回路を示す回路図である。 本発明の第１５の実施例における、制御クロックのタイミングを示す図である。 本発明の第１６の実施例における、制御クロックのタイミングを示す図である。 本発明の第１７の実施例における、リーク検出回路を示す回路図である。 本発明の第１７の実施例における、リーク検出回路を示す回路図である。 本発明の第１７の実施例における、リーク検出回路を示す回路図である。 本発明の第１８の実施例における、リーク検出回路を示す回路図である。 本発明の第１８の実施例における、制御クロックのタイミングを示す図である。 本発明の第１９の実施例における、半導体集積回路装置の全体構成を示すブロック図である。 従来例のリーク検出回路構成を示す回路図である。 Ｎ型ＭＯＳＦＥＴの各リーク電流成分の基板バイアス依存性を示す図である。
符号の説明
１、１ａ 基板制御回路
２ リーク検出回路
３、３ａ 制御回路
４ 基板バイアス発生回路
５ 被制御回路
１１、１７ カレントミラー
１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ カレントミラーを構成するＰ型ＭＯＳＦＥＴ
１７Ｃ、１７Ｄ カレントミラーを構成するＰ型ＭＯＳＦＥＴ
１７Ａ、１７Ｂ、１７Ｅ、１７Ｆ カレントミラーを構成するＮ型ＭＯＳＦＥＴ
１２、１２Ａ、１２Ｂ リーク検出用Ｎ型ＭＯＳＦＥＴ
１３、１４、２１、３４、３４Ａ、３４Ｂ、５０Ａ、５０Ｂ、５１Ａ、５１Ｂ ノード
１５、１８ オペアンプ
１６ リーク検出回路の出力
２４ Ｐ型ＭＯＳＦＥＴ
２６ Ｎ型ＭＯＳＦＥＴ
３１、３２ キャパシタ
３３、３３Ａ、３３Ｂ インバータ
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ ＭＯＳＦＥＴスイッチ
２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ、２５Ｅ クロック信号
４０Ａ、４１Ａ、４２Ａ、４３Ａ、４４Ａ ＭＯＳＦＥＴスイッチ
４０Ｂ、４１Ｂ、４２Ｂ、４３Ｂ、４４Ｂ ＭＯＳＦＥＴスイッチ
４５Ａ、４５Ｂ Ｐ型ＭＯＳＦＥＴ
６０、６０Ａ、６０Ｂ サブスレショールドリーク電流
６１、６１Ａ、６１Ｂ ドレイン−ゲート間電流
６２、６２Ａ、６２Ｂ ドレイン−基板間電流
６３、６３Ａ、６３Ｂ ゲート−基板間電流
６４、６４Ａ、６４Ｂ ソース−基板間電流
６５、６５Ａ、６５Ｂ ソース−ゲート間電流

Claims (27)

  1. リーク検出用のＭＯＳＦＥＴを含み、前記ＭＯＳＦＥＴのリーク電流の成分を検出して、前記リーク電流の成分に対応した制御信号を出力するリーク検出回路と、
    前記制御信号に応じて半導体基板の基板バイアスを変化させる基板バイアス発生回路と、
    を備え、
    前記基板バイアスが、前記リーク検出用ＭＯＳＦＥＴのリーク電流に含まれる成分の内、基板電流を含む基板リーク電流成分とサブスレショールド電流を含むサブスレショールドリーク電流成分との比が一定の値になるように制御されることを特徴とする半導体集積回路装置。
  2. 前記半導体基板上には、前記リーク検出回路と、前記リーク検出用のＭＯＳＦＥＴと同じ特性を持つＭＯＳＦＥＴを含む被制御回路と、を備えることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記リーク電流ができるだけ小さくなるように前記基板バイアスを制御することを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
  4. 前記基板バイアスが、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）効果が顕著に現れない範囲で可能な限り深い値に制御されることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
  5. 前記基板リーク電流成分は、前記リーク検出用ＭＯＳＦＥＴのゲート電位がサブスレショールド領域の任意のゲート電圧値であるときの、ドレイン−基板間電流、ドレイン−基板間電流とゲート−基板間電流の和、あるいはドレイン−基板間電流とソース−基板間電流とゲート−基板間電流との和、のいずれかであることを特徴とする請求項１に記載の半導体集積回路装置。
  6. 前記サブスレショールドリーク電流成分は、前記リーク検出用ＭＯＳＦＥＴのゲート電位がサブスレショールド領域の任意のゲート電圧値であるときの、ソース−ドレイン間電流であることを特徴とする請求項１に記載の半導体集積回路装置。
  7. 前記リーク検出回路が複数の前記リーク検出用ＭＯＳＦＥＴを有し、それぞれが異なるリーク電流成分を検出することを特徴とする請求項１から請求項６のいずれか一に記載の半導体集積回路装置。
  8. 同一の前記リーク検出用ＭＯＳＦＥＴから複数の異なるリーク電流成分を検出することを特徴とする請求項１から請求項６のいずれか一に記載の半導体集積回路装置。
  9. 前記リーク検出回路は、前記リーク検出回路内の接続を動的に変更して複数の検出モードを切り替えるように構成され、それぞれの検出モードにおいて異なるリーク電流成分を検出することを特徴とする請求項１から請求項８のいずれか一に記載の半導体集積回路装置。
  10. 前記リーク検出用ＭＯＳＦＥＴの内、少なくとも一つはＮ型ＭＯＳＦＥＴであり、前記リーク検出用Ｎ型ＭＯＳＦＥＴの内、少なくとも一つのソースが接地電位に固定されることを特徴とする請求項１から請求項９のいずれか一に記載の半導体集積回路装置。
  11. 前記リーク検出用ＭＯＳＦＥＴの内、少なくとも一つはＰ型ＭＯＳＦＥＴであり、前記リーク検出用Ｐ型ＭＯＳＦＥＴの内、少なくとも一つのソースが電源電位に固定されることを特徴とする請求項１から請求項９のいずれか一に記載の半導体集積回路装置。
  12. 前記リーク検出用ＭＯＳＦＥＴの内、少なくとも一つはＮ型ＭＯＳＦＥＴであり、前記リーク検出用Ｎ型ＭＯＳＦＥＴの内、少なくとも一つのドレインが電源電位に固定されることを特徴とする請求項１から請求項１１のいずれか一に記載の半導体集積回路装置。
  13. 前記リーク検出用ＭＯＳＦＥＴの内、少なくとも一つはＰ型ＭＯＳＦＥＴであり、さらにそれら前記リーク検出用Ｐ型ＭＯＳＦＥＴの内、少なくとも一つのドレインが接地電位に固定されることを特徴とする請求項１から請求項１１のいずれか一に記載の半導体集積回路装置。
  14. 前記リーク検出用ＭＯＳＦＥＴの内、少なくとも一つのソース−ドレイン間電圧が電源電圧に等しいことを特徴とする請求項１から請求項１３のいずれか一に記載の半導体集積回路装置。
  15. 前記リーク検出回路が、回路を構成する素子の接続を切り替えるための複数のスイッチを有し、前記基板バイアス発生回路が基板バイアスを制御しているときには前記リーク検出用ＭＯＳＦＥＴを前記リーク検出回路の一部として機能するように接続され、前記基板バイアス発生回路が基板バイアスを制御していないときには前記リーク検出用ＭＯＳＦＥＴにオン電流を流すように接続されることを特徴とする請求項１から請求項１４のいずれか一に記載の半導体集積回路装置。
  16. 複数の前記リーク検出回路を有し、複数のリーク電流の検出結果に基づいて前記半導体基板のバイアスを変化させることを特徴とする請求項１から請求項１５のいずれか一に記載の半導体集積回路装置。
  17. 半導体基板のリーク電流を検出するリーク検出回路と、
    基板バイアスを変化させる基板バイアス発生回路と、
    を備え、
    前記リーク検出回路は、前記基板バイアスが深くなるにつれて増加する基板リーク電流と、前記基板バイアスが深くなるにつれて減少するサブスレショールドリーク電流とを検出し、前記基板リーク電流が前記サブスレショールドリーク電流の所定倍率より小さければ前記基板バイアスを深くし、大きければ前記基板バイアスを浅くするように前記基板バイアス発生回路に制御信号を送ることを特徴とする半導体集積回路装置。
  18. 請求項１７記載の半導体集積回路装置において、前記リーク検出回路がドレイン−基板間電流およびゲート−基板間電流の双方を検出することを特徴とする半導体集積回路装置。
  19. 請求項１７記載の半導体集積回路装置において、前記リーク検出回路は、複数のリーク検出用素子を有し、それぞれのリーク検出用素子がリーク電流の異なる成分を検出し、検出結果から前記基板リーク電流と前記サブスレショールドリーク電流との比較を行うことを特徴とする半導体集積回路装置。
  20. 請求項１９記載の半導体集積回路装置において、前記サブスレショールドリーク電流を検出しないリーク検出用素子のソースをドレインと接続する、あるいは前記リーク検出用素子のソースを他のノードから開放することを特徴とする半導体集積回路装置。
  21. 請求項１７記載の半導体集積回路装置において、前記リーク検出回路は、一つのリーク検出用素子を含み、前記リーク検出用素子から複数の異なるリーク電流成分を検出し、検出結果から基板リーク電流とサブスレショールドリーク電流との比較を行うことを特徴とする半導体集積回路装置。
  22. 請求項１７記載の半導体集積回路装置において、前記リーク検出回路は、リーク検出用素子を含み、前記リーク検出用素子がＮ型ＭＯＳＦＥＴである場合には前記Ｎ型ＭＯＳＦＥＴのソースを接地電位に固定し、Ｐ型ＭＯＳＦＥＴである場合には前記Ｐ型ＭＯＳＦＥＴのソースを電源電位に固定することを特徴とする半導体集積回路装置。
  23. 請求項１７記載の半導体集積回路装置において、前記リーク検出回路は、リーク検出用素子を含み、前記リーク検出用素子がＮ型ＭＯＳＦＥＴである場合には前記Ｎ型ＭＯＳＦＥＴのドレインを電源電位に固定し、Ｐ型ＭＯＳＦＥＴである場合には前記Ｐ型ＭＯＳＦＥＴのドレインを接地電位に固定することを特徴とする半導体集積回路装置。
  24. 請求項１７記載の半導体集積回路装置において、前記リーク検出回路は、リーク検出用素子を含み、前記リーク検出用素子のソース−ドレイン間電圧を電源電圧に固定することを特徴とする半導体集積回路装置。
  25. 請求項１７記載の半導体集積回路装置において、前記リーク検出回路は、リーク検出用素子を含み、回路内の接続を動的に切り替えることにより、前記リーク検出用素子から複数の電流成分を検出することを特徴とする半導体集積回路装置。
  26. 前記リーク検出回路は、検出モードと通電モードを有し、回路内の接続を動的に変更して両モードを切り替え、前記検出モードにおいては請求項１７から請求項２５のいずれか一に記載の半導体集積回路装置と同様の機能を有する構成となり、前記通電モードにおいては前記リーク検出用素子にオン電流を流すような構成となることを特徴とする半導体集積回路装置。
  27. 請求項１７から請求項２６のいずれか一に記載の半導体集積回路装置において、前記リーク検出回路を複数個備え、過半数の前記リーク検出回路の出力結果を基に前記基板バイアスを変化させることを特徴とする半導体集積回路装置。
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