JP3633061B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、トランジスタ回路が動作を行うべき状態（アクティブ状態）、および動作を行う必要のない状態（スタンバイ状態）に切り替えられる半導体集積回路装置に関し、スタンバイ状態時にはトランジスタ回路と電源電圧との間に発生するリーク電流を低減し、アクティブ状態時にはトランジスタ回路を高速に動作させる半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置の高集積化と高性能化とが進展し、その応用分野が広範囲に展開するようになった。特に半導体集積回路装置が携帯情報端末器（例えば、携帯電話、電子手帳、小型パーソナルコンピュータを融合したもの）においては、その内蔵する電池寿命の劣化を防ぐため、また高性能な情報処理装置
（例えばスーパーコンピュータ等）においては、その電源装置および冷却装置の小型化のために回路の消費電力を如何に低減するか、それと同時に回路を如何に高速動作させるかが重要な技術的課題となってきた。
【０００３】
例えば図１９は、「電子技術、１９９４年９月号」第３０頁図１に掲載された半導体集積回路装置（ＭＴ―ＣＭＯＳ回路）で、携帯端末器等で用いられる回路である。図において、ＶＤＤは電源電圧、ＧＮＤはグランド電圧（０Ｖ）、Ｑ１、Ｑ２はそれぞれｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）、ＶＤＤＶはｐＭＯＳトランジスタＱ１を介してＶＤＤが印加された仮想電源線、ＧＮＤＶはｎＭＯＳトランジスタＱ２を介してＧＮＤが印加された仮想グランド線である。破線で囲まれた箇所はＣＭＯＳトランジスタ回路で構成された論理回路部で、ＶＤＤＶ、ＧＮＤＶの電圧を電源電圧として動作する。ＳＬ、／ＳＬはそれぞれｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のゲート電極に入力され、互いに相補的にハイレベル、またはローレベルとなるディジタル信号であり、ハイレベル時にはＶＤＤを、ローレベル時にはＧＮＤをそれぞれ示す。
【０００４】
ＳＬがハイレベル、／ＳＬがローレベルのとき、ＭＯＳトランジスタＱ１、Ｑ２はともにオフ状態であり、論理回路部にはＶＤＤおよびＧＮＤが供給されず、論理回路部は動作しない。これにより論理回路部が論理動作を行う必要のない状態となる（これをスタンバイ状態と呼ぶ）。逆にＳＬがローレベル、／ＳＬがハイレベルのとき、ＭＯＳトランジスタＱ１、Ｑ２はともにオン状態であり、論理回路部にはＶＤＤおよびＧＮＤが供給され、論理回路部が論理動作する状態となる（これをアクティブ状態と呼ぶ）。
【０００５】
この半導体集積回路装置において、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のしきい値電圧はそれぞれ−０．５〜−０．７Ｖ、０．５〜０．７Ｖと設定され、論理回路部を構成するｐＭＯＳトランジスタ、ｎＭＯＳトランジスタのしきい値電圧はそれぞれ−０．２〜−０．３Ｖ、０．２〜０．３Ｖと設定されている。論理回路部におけるＭＯＳトランジスタのしきい値電圧は十分小さく設定されているので、論理回路部はアクティブ状態には１Ｖ程度の低い電源電圧で動作可能となる。またｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のしきい値電圧は論理回路部におけるＭＯＳトランジスタのしきい値電圧より高く設定されているので、スタンバイ状態におけるリーク電流が大幅に低減される。ＭＯＳトランジスタは非導通状態でもサブスレッショルド電流（リーク電流）が生じ、典型的なＭＯＳトランジスタにおいてしきい値電圧を０．１Ｖ高くすると、そのリーク電流の値は一桁以上減少する。
【０００６】
図２０は、上記のＣＭＯＳトランジスタ回路を実現するための半導体チップ構造を示す構造断面図である。図において１はシリコン基板、２、３はそれぞれシリコン基板１主面上に形成されたｐ型半導体ウェル層（以下、ｐウェル）およびｎ型半導体ウェル層（以下、ｎウェル）、４ａ〜４ｄはｐウェル２に形成されたｎ型半導体層、５ａ〜５ｄはｎウェル３に形成されたｐ型半導体層、６ａ〜６ｃは絶縁酸化膜（図示せず）を介してｐウェル２上に形成されたｎＭＯＳトランジスタのゲート電極、７ａ〜７ｃは絶縁酸化膜（図示せず）を介してｎウェル３上に形成されたｐチャネルＭＯＳトランジスタのゲート電極、８はｐウェル２とｎウェル３とを分離する分離絶縁膜、９は他の部分より不純物濃度が高いｐウェル２の領域、１０は他の部分より不純物濃度が高いｎウェル３の領域である。
【０００７】
ｎ型半導体層４ｂ、４ｃとゲート電極６ｂとによりｎＭＯＳトランジスタＴ１、ｎ型半導体層４ｃ、４ｄとゲート電極６ｃとによりｎＭＯＳトランジスタＴ２、ｐ型半導体層５ｂ、５ｃとゲート電極７ｂとによりｐＭＯＳトランジスタＴ３、およびｐ型半導体層５ｃ、５ｄとゲート電極７ｃとによりｐＭＯＳトランジスタＴ４がそれぞれ構成される。これらのＭＯＳトランジスタＴ１〜Ｔ４は論理回路部を構成する。一方、ｐ型半導体層５ａ、５ｂとゲート電極７ａとによりｐＭＯＳトランジスタＱ１が、ｎ型半導体層４ａ、４ｂとゲート電極６ａとによりｎＭＯＳトランジスタＱ２がそれぞれ構成され、ゲート電極６ａ、７ａには信号／ＳＬ、ＳＬがそれぞれ入力される。ｎウェル領域１０およびｐウェル領域９が形成されたのはＭＯＳトランジスタＱ１、Ｑ２のしきい値電圧（絶対値）がＭＯＳトランジスタＴ１〜Ｔ４より大きくするためである。
【０００８】
ｐウェル２において、ｎ型半導体層４ａ〜４ｄはそれぞれ同一の不純物ドーピング工程で同時に形成され、その後ｎ型半導体層４ａ、４ｂの間のｐウェル領域９のみにアルミニウム、ボロン等によるイオン注入を行う。またｎウェル３においても、ｐ型半導体層５ａ〜５ｄはそれぞれ同一の不純物ドーピング工程で同時に形成され、その後ｎ型半導体層５ａ、５ｂの間のｎウェル領域１０のみにリン等によるイオン注入を行う。
【０００９】
【発明が解決しようとする課題】
上記構成の半導体集積回路装置において、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のしきい値電圧（絶対値）は、スタンバイ時におけるリーク電流がその許容範囲を越えないように設定される。しかしながら不純物ドーピング等により所定のしきい値電圧どおりにＭＯＳトランジスタを製造することは困難であり、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２には想定された以上のリーク電流が生じてしまうことがある。したがって回路の低消費電力を妨げるばかりでなく、このような回路は不良として作製し直さなければならないという問題点が生じていた。
【００１０】
また、高しきい値電圧と低しきい値電圧とを有するＭＯＳトランジスタを同一半導体基板に構成するには、ＭＯＳトランジスタをそれぞれ作り分ける必要があるので、複雑な製造工程を新たに付加しなければならない。例えば図２０の場合は、ＭＯＳトランジスタＱ１、Ｑ２のチャネル層に不純物をドープさせる工程を要し、さらにそのドープさせる工程用のマスクが新たに必要となる。よって回路の生産性が著しく低下するという問題点が生じていた。
【００１１】
さらに、図１９における高しきい値電圧のｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２の導通抵抗が無視できず、この論理動作するトランジスタ回路の高速動作の妨げとなってしまうという問題点が生じていた。例えば、ｐＭＯＳトランジスタのしきい値電圧を小さくする程、またはｎＭＯＳトランジスタのしきい値電圧を大きくする程、非導通時のリーク電流が低減されるが、逆に論理回路を駆動する能力を妨げるものとなる。
【００１２】
この発明は上記に問題点を解決するためになされたもので、スタンバイ状態においてはトランジスタ回路と電源電圧との間に生じるリーク電流を低減することにより低消費電力化を図り、アクティブ状態においてはトランジスタ回路が高速に動作する半導体集積回路装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】
この発明の請求項１に係る半導体集積回路装置は、第１の電源電圧が印加される第１の電位接点と、この第１の電源電圧より小さい第２の電源電圧が印加される第２の電位接点との間に接続され、第１および第２の電源電圧により駆動されて動作するトランジスタ回路、このトランジスタ回路がアクティブ状態またはスタンバイ状態となることを示す制御信号が生成される状態制御回路、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続されたｎチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第２の電源電圧より小さい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従い、ｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、この非導通させる電圧として電圧発生回路より出力される電圧をゲート電極に入力させる選択回路を備えたものである。
【００１４】
この発明の請求項２に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続されたｎチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第１の電源電圧より大きい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従い、ｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、この導通させる電圧として電圧発生回路より出力される電圧をゲート電極に入力させるを備えたものである。
【００１５】
この発明の請求項３に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは記第２の電位接点とトランジスタ回路との間に接続されたｎチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第１の電源電圧より大きい電圧を発生し出力する第１の電圧発生回路、第２の電源電圧より小さい電圧を発生し出力する第２の電圧発生回路、および状態制御回路より出力される制御信号に従い、ｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、この導通させる電圧として第１の電圧発生回路とり出力される電圧を、この非導通させる電圧として第２の電圧発生回路より出力される電圧をそれぞれゲート電極に入力させる選択回路を備えたものである。
【００１６】
この発明の請求項４に係る半導体集積回路装置は、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、それぞれのソース・ドレイン領域となるｎ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｐ型半導体ウェル層に形成され、そのチャネル領域となるｐ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成されたものである。
【００１７】
この発明の請求項５に係る半導体集積回路装置は、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｎ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｐ型半導体ウェル層に形成され、そのチャネル領域となるｐ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成され、さらにそのゲート電極はそれぞれ同一材料で同一膜厚となり、そのゲート電極とチャネル領域との間に存在する絶縁膜はそれぞれ同一材料で同一膜厚となるように形成されたものである。
【００１８】
この発明の請求項６に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続され、状態制御回路より出力される制御信号により導通または非導通されるｎチャネル型ＭＯＳトランジスタで構成されたスイッチ回路、および状態制御回路より出力される制御信号に従い、ｎチャネル型ＭＯＳトランジスタの導通時には第１のバックゲート電圧を、非導通時にはこの第１のバックゲート電圧より小さい第２のバックゲート電圧をそれぞれ出力し、ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されたｐ型半導体ウェル層に供給する電圧供給回路を備えたものである。
【００１９】
この発明の請求項７に係る半導体集積回路装置は、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、ソース・ドレイン領域の形成されたｐ型半導体ウェル層は、それぞれ同一半導体基板上で互いに電気的に絶縁されるように形成されたものである。
【００２０】
この発明の請求項８に係る半導体集積回路装置では、電圧供給回路は奇数個直列に接続されその最終段のインバータ回路の出力が初段のインバータ回路の入力に帰還された複数のインバータ回路によるリング発振回路、一端子とゲート電極とが互いに接続され、他端子が第１および第２のバックゲート電圧の出力端子につながった第１のＭＯＳトランジスタ、一端子とゲート電極とが第１のＭＯＳトランジスタの他端子に接続され、他端子には第２の電源電圧が印加された第２のＭＯＳトランジスタ、第１のＭＯＳトランジスタの他端子と第２のＭＯＳトランジスタの一端子との接続点、およびリング発振回路の出力の間に接続されたキャパシタ、およびリング発振回路における最終段インバータ回路の出力と初段インバータ回路の入力との間に接続され、状態制御回路より出力される制御信号に応じて導通または非導通する第３のＭＯＳトランジスタを有し、第１のバックゲート電圧として第２の電源電圧を出力するように構成されたものである。
【００２１】
この発明の請求項９に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続されたｐチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第１の電源電圧より大きい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従い、ｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をｐチャネル型ＭＯＳトランジスタのゲート電極に選択的に入力させ、この非導通させる電圧として電圧発生回路より出力される電圧をゲート電極に入力させる選択回路を備えたものである。
【００２２】
この発明の請求項１０に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続されたｐチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第２の電源電圧より小さい電圧を発生し出力する電圧発生回路、および、状態制御回路より出力される制御信号に従い、ｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をｐチャネル型ＭＯＳトランジスタのゲート電極に選択的に入力させ、この導通させる電圧として電圧発生回路より出力される電圧をゲート電極に入力させる選択回路を備えたものである。
【００２３】
この発明の請求項１１に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続されたｐチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第１の電源電圧より大きい電圧を発生し出力する第１の電圧発生回路、第２の電源電圧より小さい電圧を発生し出力する第２の電圧発生回路、および、状態制御回路より出力される制御信号に従い、ｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、その導通させる電圧として第２の電圧発生回路とり出力される電圧を、その非導通させる電圧として第１の電圧発生回路より出力される電圧をそれぞれゲート電極に入力させる選択回路を備えたものである。
【００２４】
この発明の請求項１２に係る半導体集積回路装置は、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｐ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｎ型半導体ウェル層に形成され、そのチャネル領域となるｎ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成されたものである。
【００２５】
この発明の請求項１３に係る半導体集積回路装置は、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｐ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｎ型半導体ウェル層に形成され、そのチャネル領域となるｎ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成され、さらにそのゲート電極はそれぞれ同一材料で同一膜厚となり、そのゲート電極とチャネル領域との間に存在する絶縁膜はそれぞれ同一材料で同一膜厚となるように形成されたものである。
【００２６】
この発明の請求項１４に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続され、状態制御回路より出力される制御信号により導通または非導通されるｐチャネル型ＭＯＳトランジスタで構成されたスイッチ回路、および状態制御回路より出力される制御信号に従い、ｐチャネル型ＭＯＳトランジスタが導通時には第１のバックゲート電圧、非導通時にはこの第１のバックゲート電圧より大きい第２のバックゲート電圧をそれぞれ出力し、ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されたｎ型半導体ウェル層に供給する電圧供給回路を備えたものである。
【００２７】
この発明の請求項１５に係る半導体集積回路装置は、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域の形成されたｎ型半導体ウェル層は、それぞれ同一半導体基板上で互いに電気的に絶縁されるように形成されたものである。
【００２８】
この発明の請求項１６に係る半導体集積回路装置では、電圧供給回路は奇数個直列に接続されその最終段のインバータ回路の出力が初段のインバータ回路の入力に帰還された複数のインバータ回路によるリング発振回路、一端子とゲート電極とに第１の電源電圧が印加された第１のＭＯＳトランジスタ、一端子とゲート電極とが第１のＭＯＳトランジスタの他端子に接続され、他端子が第１および第２のバックゲート電圧の出力端子につながった第２のＭＯＳトランジスタ、第１のＭＯＳトランジスタの他端子と第２のＭＯＳトランジスタの一端子との接続点、および上記リング発振回路の出力の間に接続されたキャパシタ、および、リング発振回路における最終段インバータ回路の出力と初段インバータ回路の入力との間に接続され、状態制御回路より出力される制御信号に応じて導通または非導通する第３のＭＯＳトランジスタを有し、第１のバックゲート電圧として第１の電源電圧を出力するように構成されたものである。
【００２９】
【発明の実施の形態】
実施の形態１．
以下、この発明の一実施の形態を詳細に説明する。図１は本実施の形態における半導体集積回路装置の一例を示す回路構成図である。図において、ＶＤＤは電源電圧、ＧＮＤはＶＤＤより小さい電源電圧であるグランド電圧（０Ｖ）、Ｑ１、Ｑ２はそれぞれｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）、ＶＤＤＶはｐＭＯＳトランジスタＱ１を介してＶＤＤが印加された仮想電源線、ＧＮＤＶはｎＭＯＳトランジスタＱ２を介してＧＮＤが印加された仮想グランド線をそれぞれ示す。ＳＬおよび／ＳＬはそれぞれｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のゲート電極に入力された信号を示す。
【００３０】
１１はＶＤＤＶ、ＧＮＤＶの電圧を電源電圧としてトランジスタ回路で、例えば図のようにＮＡＮＤ回路１１ａが含んだ論理回路部である。１２は論理回路部１１がアクティブ状態またはスタンバイ状態となることを示す制御信号Ｓ１、Ｓ２を生成する状態制御回路、１３はＶＤＤより高い電圧（以下、ＶＰＰ）を発生する高電圧発生回路、１４はＧＮＤより低い電圧（以下、ＶＢＢ）を発生する低電圧発生回路、１５は入力されるＶＰＰとＧＮＤとを制御信号Ｓ１に応じて選択的に出力する選択回路、１６は入力されるＶＤＤとＶＢＢとを制御信号Ｓ２に応じて選択的に出力する選択回路である。このｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２はそれぞれＶＤＤ、ＧＮＤの電源電圧を論理回路部に対して供給または遮断するスイッチ回路を構成する。
【００３１】
図２は、図１の半導体集積回路装置が形成されるＣＭＯＳトランジスタ構造の半導体チップ上の構造断面図で、ＮＡＮＤ回路１１ａおよびｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２が形成された断面部分を示す。図において、２１ａ〜２１ｄはｐウェル２に形成されたｎ型半導体層、２２ａ〜２２ｄはｎウェル３に形成されたｐ型半導体層、２３はその境界を挟んで不純物濃度の高くなるｐウェル２の領域、２４はその境界を挟んで不純物濃度の高くなるｎウェル３の領域、２５ａ〜２５ｃは絶縁酸化膜（図示せず）を介してｐウェル２上に形成されたｎＭＯＳトランジスタのゲート電極、２６ａ〜２６ｃは絶縁酸化膜（図示せず）を介してｎウェル３上に形成されたｐＭＯＳトランジスタのゲート電極、２７はｐウェル２とｎウェル３とを分離する分離絶縁膜、２８はｎ型半導体層２１ｄとｐ型半導体層２２ｃとを接続する配線である。２９ａはＧＮＤをｎ型半導体層２１ａ、ｐウェル領域２３に印加させる配線、２９ｂはＶＤＤをｐ型半導体層２２ａ、ｎウェル領域２４に印加させる配線である。３０はｎ型半導体層２１ａ、２１ｂ間で、その境界を挟んで不純物濃度の高くなるｐウェル２の領域、３１はｐ型半導体層２２ａ、２２ｂ間で、その境界を挟んで不純物濃度の高くなるｎウェル３の領域である。
【００３２】
ｎ型半導体層２１ｂ、２１ｃをソース・ドレイン領域とし、ゲート電極２５ｂによりｎＭＯＳトランジスタＴＮ１が構成され、ｎ型半導体層２１ｃ、２１ｄをソース・ドレイン領域とし、ゲート電極２５ｃによりｎＭＯＳトランジスタＴＮ２が構成され、ｐ型半導体層２２ｂ、２２ｃをソース・ドレイン領域とし、ゲート電極２６ｂによりｐＭＯＳトランジスタＴＰ１が構成され、さらにｐ型半導体層２２ｃ、２２ｄをソース・ドレイン領域とし、ゲート電極２６ｃによりｐＭＯＳトランジスタＴＰ２が構成される。ｎＭＯＳトランジスタＴＮ１、ＴＮ２は、ＮＡＮＤ回路１１ａの直列に接続されたｎＭＯＳトランジスタを示し、ｐＭＯＳトランジスタＴＰ１、ＴＰ２は論理回路部１の並列に接続されたｐＭＯＳトランジスタを示す。配線２８はＭＯＳトランジスタＴＮ２とＭＯＳトランジスタＰＮ１およびＰＮ２との接続に、ｎ型半導体層２１ｂへの接続配線はＧＮＤＶに、ｐ型半導体層２２ｂ、２２ｄへの接続配線はＶＤＤＶにそれぞれ相当する。
【００３３】
また図１に示すｎＭＯＳトランジスタＱ２は、ｎ型半導体層２１ａ、２１ｂをソース・ドレイン領域とし、ゲート電極２５ａにより構成され、ｐＭＯＳトランジスタＱ１はｐ型半導体層２２ａ、２２ｂをソース・ドレイン領域とし、ゲート電極２６ａにより構成される。配線２９ａはｎ型半導体層２１ａ（Ｑ２のソース領域）にＧＮＤを印加させ、配線２９ｂはｐ型半導体層２２ａ（Ｑ１のソース領域）にＶＤＤを印加させる。同時に配線２９ａはｐウェル２上に形成されたＭＯＳトランジスタのバックゲート電位としてｐウェル領域２３にＧＮＤを印加し、配線２９ｂはｎウェル３上に形成されたＭＯＳトランジスタのバックゲート電位としてｎウェル領域２４にＶＤＤを印加する。
【００３４】
また論理回路部１１を構成するｎＭＯトランジスタはしきい値電圧が０．２〜０．３Ｖとなるように形成される。一方ｎＭＯＳトランジスタＱ２はそのチャネル領域となるｐウェル領域３０の存在によりこの０．２〜０．３Ｖより高いしきい値電圧（例えば０．６Ｖ）となるように構成される。また論理回路部１１を形成するｐＭＯトランジスタはしきい値電圧が−０．２〜−０．３Ｖとなるように構成される。一方ｐＭＯＳトランジスタＱ１はそのチャネル領域となるｎウェル領域３１の存在によりこの−０．２〜−０．３Ｖより低いしきい値電圧（例えば−０．６Ｖ）に構成される。
【００３５】
なお、ＮＡＮＤ回路１１ａ以外の論理回路部の部分を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタは、それぞれｐウェル２、ｎウェル３の図示しない断面部分に形成され、また図示しないが図１における状態制御回路１２、高電圧発生回路１３、低電圧発生回路１４および選択回路１５、１６もまた図２に示す論理回路部１１およびｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２と同一半導体チップ上に形成されるものである。
【００３６】
次に、図１の半導体集積回路装置の動作を図３に示す動作波形図を参照しながら説明する。図３は制御信号Ｓ１、Ｓ２、信号ＳＬ、／ＳＬのそれぞれ信号レベルの波形図である。
【００３７】
状態制御回路１２は図１に示さない他の回路からの信号により論理回路部１１がアクティブ状態であるかスタンバイ状態であるかを検知する。例えばパーソナルコンピュータにおいては一定期間キーボード、マウス等の入力装置からの入力がないとき、または論理回路部１１が処理すべき仕事が存在しないことを検出したときは論理回路部１１がスタンバイ状態であることを検知する。そして図３に示すように論理回路部１１がアクティブ状態のときはＶＤＤを出力し、スタンバイ状態のときはＧＮＤを出力する制御信号Ｓ１を生成する。同じくアクティブ状態のときはＧＮＤを出力し、スタンバイ状態のときはＶＤＤを出力する制御信号Ｓ２を生成する。
【００３８】
選択回路１５は制御信号Ｓ１がハイレベル（すなわちＶＤＤ）のときにＧＮＤを選択し、ローレベル（すなわちＧＮＤ）のときにＶＤＤより高い電圧であるＶＰＰを選択して信号ＳＬとして出力するように構成されている。また選択回路１６は制御信号Ｓ２がハイレベル（すなわちＶＤＤ）のときにＧＮＤより低い電圧であるＶＢＢを選択し、ローレベル（すなわちＧＮＤ）のときにＶＤＤを選択して信号／ＳＬとして出力するように構成されている。したがって図３に示すように、信号ＳＬは論理回路部１１がアクティブ状態のときはＧＮＤ、スタンバイ状態のときはＶＰＰを示し、信号／ＳＬは論理回路部１１がアクティブ状態のときはＶＤＤ、スタンバイ状態のときはＶＢＢを示す。
【００３９】
論理回路部１１がアクティブ状態であるとき、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のゲート電極にはそれぞれＧＮＤ、ＶＤＤが印加されともに導通状態となる。したがってＶＤＤＶにはＶＤＤの電源電圧が供給され、ＧＮＤＶにはＧＮＤの電源電圧が供給されるので、論理回路部１１はＶＤＤＶ、ＧＮＤＶを電源電圧として論理動作を行う。論理回路部１１を構成するＭＯＳトランジスタは絶対値で０．２〜０．３Ｖ程度の小さいしきい値電圧で構成されたので、電源電圧（ＶＤＤ）を低減させても動作可能となる。一方論理回路部１１がスタンバイ状態であるとき、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のゲート電極にはそれぞれＶＰＰ、ＶＢＢが印加されともに非導通状態となる。
【００４０】
ここで非導通時のＭＯＳトランジスタのリーク電流はｎＭＯＳトランジスタを例にとると、ｅｘｐ｛（ＶＧＳ−Ｖｔｈ）／ｓ｝に比例することが知られている。ここでＶＧＳはゲート電位とソース電位との差、ＶｔｈはｎＭＯＳトランジスタのしきい値電圧、ｓはサブスレッショルド・リーク電流が一桁変化するのに必要な電圧（一定値）である。この式によるとｎＭＯＳトランジスタＱ２は、ゲート電極に印加される電圧が低い程サブスレッショルド・リーク電流が少なくなる。同様にｐＭＯＳトランジスタＱ１は、そのゲート電極に印加される電圧が高い程サブスレッショルド・リーク電流が少なくなる。
【００４１】
一般にＭＯＳトランジスタを製造する場合、その製造環境に応じて所定のしきい値電圧どおり製造されるとは限らない。図２においてはｐウェル領域３０はイオン注入により不純物ドーピングされたもので、本来０．６Ｖのしきい値電圧を有するように設計されたｎＭＯＳトランジスタＱ２が、そのイオン注入の工程で環境が変化することにより０．５５Ｖのしきい値に結果的に製造されたものとする。同じくｎウェル領域３１はイオン注入により不純物ドーピングされたもので、本来−０．６Ｖのしきい値電圧を有するように設計されたｐＭＯＳトランジスタＱ１が、そのイオン注入の工程で環境が変化することにより−０．５５Ｖのしきい値に結果的に製造されたものとする。
【００４２】
上式のとおりリーク電流は指数関数的に増大するするため、例えばｎＭＯＳトランジスタＱ２においては、しきい値電圧が０．０５Ｖ小さくなることでリーク電流は著しく増大し、ｎＭＯＳトランジスタＱ２のゲート電極にＧＮＤを印加したとき許容以上のリーク電流が生じてしまうことがある。このような回路は試験により不良として破棄される。本実施の形態のようにＧＮＤの代わりにＧＮＤより小さい電圧であるＶＢＢをそのゲート電極に印加してその増大するリーク電流を低減することができる。同様にｐＭＯＳトランジスタＱ１も、非導通時にＶＤＤより大きい電圧であるＶＰＰをゲート電極に印加してリーク電流を低減することができる。これにより低消費電力化を図ることができるとともに半導体集積回路装置を作り直す必要がなくこともなく歩留まりが向上する。
【００４３】
図４は、ＶＢＢを発生させる低電圧発生回路１４の詳細な回路構成図である。３５はインバータ回路が奇数個接続され、最終段の出力を初段の入力に帰還させたリング発振回路、３６ａ、３６ｂはそれぞれの一端子がノードＮ１で接続されたｎＭＯＳトランジスタであり、それぞれのしきい値電圧をＶＤＤよ十分小さい同一のＶｔｈｎに構成されたものである。ノードＮ１には、キャパシタＣ１を介してリング発振回路３５の出力、およびｎＭＯＳトランジスタ３６ｂのゲート電極が接続される。ｎＭＯＳトランジスタ３６ｂの他端子はＧＮＤに接続され、ｎＭＯＳトランジスタ３６ａの他端子とゲート電極とが接続され、ＶＢＢの出力端子３７となる。
【００４４】
ここで、リング発振回路３５の出力電圧の振れ幅をＶＤＤとする。リング発振回路３５の出力が正に振れたときにはｎＭＯＳトランジスタ３６ａは非導通状態であり、キャパシタＣ１の容量結合によりｎＭＯＳトランジスタ３６ｂを介してＧＮＤに放電され、ノードＮ１の電位はＶｔｈｎとなる。キャパシタＣ１はリング発振回路３５の直流成分を除去するためのものである。次いでリング発振回路３５の出力が正から負に振れたとき、寄生容量を無視するとノードＮ１の電位はキャパシタＣ１の容量結合により（Ｖｔｈｎ―ＶＤＤ）に変化する。そのとき、出力端子３７の電位が（Ｖｔｈｎ―ＶＤＤ）＋Ｖｔｈｎ＝２Ｖｔｈｎ―ＶＤＤとなる程度にｎＭＯＳトランジスタ３６ａは導通し、一方ｎＭＯＳトランジスタ３６ｂは非導通となる。次いでリング発振回路３５の出力が負から正に振れたときノードＮ１の電位はＶｔｈｎとなるまで放電され。正から負に振れたとき上記と同様にノードＮ１の電位は（Ｖｔｈｎ―ＶＤＤ）となることにより出力端子３７は（２Ｖｔｈｎ―ＶＤＤ）となる。このサイクルを繰り返すことにより出力端子３７の電位は（２Ｖｔｈｎ―ＶＤＤ）に安定し、この電位がＧＮＤより小さいＶＢＢとして出力端子３７より出力される。
【００４５】
図５はＶＰＰを発生させる高電圧発生回路１３の詳細な回路構成図である。リング発振回路３５は図４と同一のもの、３８ａ、３８ｂはそれぞれの一端子がノードＮ２で接続されたｎＭＯＳトランジスタであり、それぞれのしきい値電圧を同一のＶｔｈｎとする。ノードＮ２には、キャパシタＣ２を介してリング発振回路３５の出力、およびｎＭＯＳトランジスタ３８ｂのゲート電極が接続される。キャパシタＣ２は上記と同様にリング発振回路３５の直流成分を除去する。ｎＭＯＳトランジスタ３８ａの他端子とゲート電極はＶＤＤに接続され、ｎＭＯＳトランジスタ３８ｂの他端子はＶＰＰの出力端子３９となる。
【００４６】
この高電圧発生回路１３の基本的な動作は、図４の回路と同一である。すなわちリング発振回路３５が負に振れたとき、ｎＭＯＳトランジスタ３８ｂは非導通状態であり、ノードＮ２の電位は（ＶＤＤ−Ｖｔｈｎ）になる。リング発振回路３５が負から正に振れたときノードＮ２の電位は（ＶＤＤ―Ｖｔｈｎ）＋ＶＤＤ＝２ＶＤＤ―Ｖｔｈｎに変化するとともに、ｎＭＯＳトランジスタ３８ｂが導通し、ｎＭＯＳトランジスタ３８ａが非導通する。従って出力端子３９の電位は、（２ＶＤＤ―Ｖｔｈｎ）―Ｖｔｈｎ＝２（ＶＤＤ―Ｖｔｈｎ）となる。このサイクルを繰り返すことにより出力端子３９の電位は２（ＶＤＤ―Ｖｔｈｎ）に安定し、この電位がＶＤＤより大きいＶＰＰとして出力端子３９より出力される。
【００４７】
この図４、図５の電圧発生回路においてはＶＢＢ＝２Ｖｔｈｎ―ＶＤＤ、ＶＰＰ＝２（ＶＤＤ―Ｖｔｈｎ）の電圧が生成されたが、図４においては端子３７に対してさらにダイオード接続されたｎＭＯＳトランジスタを複数個直列に接続することにより、その最終段のｎＭＯＳトランジスタよりＧＮＤより小さく（２Ｖｔｈｎ−ＶＤＤ）より大きいＶＢＢを得ることができ、図５においては端子３９に対してさらにダイオード接続されたｎＭＯＳトランジスタを複数個直列に接続することにより、その最終段のｎＭＯＳトランジスタよりＶＤＤより大きく、２（ＶＤＤ−Ｖｔｈｎ）より小さいＶＰＰを得ることができる。
【００４８】
図６は、選択回路１５の詳細な回路構成図である。４０は両端子がそれぞれノードＮ３、Ｎ４に接続され、ゲート電極にＶＤＤが印加されたｎＭＯＳトランジスタ、４１は両端子がそれぞれノードＮ３、Ｎ５で接続され、ゲート電極にＧＮＤが印加されたｐＭＯＳトランジスタ、４２はソース端子が端子ａ１に接続され、ドレイン端子がノードＮ４に接続され、ゲート電極がノードＮ６に接続されたｐＭＯＳトランジスタ、４３はソース端子が端子ａ１に接続され、ドレイン端子がノードＮ６に接続され、ゲート電極がノードＮ４に接続されたｐＭＯＳトランジスタ、４４はソース端子が端子ａ２に接続され、ドレイン端子がノードＮ５に接続され、ゲート電極がノードＮ６に接続されたｎＭＯＳトランジスタ、４５はソース端子が端子ａ２に接続され、ドレイン端子がノードＮ６に接続され、ゲート電極がノードＮ５に接続されたｎＭＯＳトランジスタである。状態制御回路１２より出力された制御信号Ｓ１はノードＮ３に入力され、高電圧発生回路１３で生成されたＶＰＰは端子ａ１に印加され、さらにＧＮＤが端子ａ２に印加される。なお、ｎＭＯＳトランジスタ４０、４４、４５のしきい値電圧を上記のＶｔｈｎとし、ｐＭＯＳトランジスタ４１、４２、４３のしきい値電圧をＶｔｈｐ（＝―Ｖｔｈｎ）とする。
【００４９】
次いで動作について説明する。制御信号Ｓ１がＶＤＤの電位を示したとき（アクティブ状態時）、ノードＮ４はその電位が（ＶＤＤ―Ｖｔｈｎ）に充電され、ノードＮ５はその電位がＶＤＤに充電される。これによりｐＭＯＳトランジスタ４３のゲート・ソース間電圧は―（ＶＰＰ―（ＶＤＤ―Ｖｔｈｎ））＝Ｖｔｈｎ―ＶＤＤであり、ｎＭＯＳトランジスタ４５のゲート・ソース間電圧はＶＤＤである。ｐＭＯＳトランジスタ４３はｎＭＯＳトランジスタ４５に比べてその導通状態が弱いので、ｐＭＯＳトランジスタ４３と交差結合するｐＭＯＳトランジスタ４２、およびｎＭＯＳトランジスタ４５と交差結合するｎＭＯＳトランジスタ４４により、ｐＭＯＳトランジスタ４３の導通状態がより弱くなり、ｎＭＯＳトランジスタ４５の導通状態がより強くなるように増幅され、最終的にノードＮ６の電位はＧＮＤに達する。
【００５０】
制御信号Ｓ１がＧＮＤの電位を示したとき（スタンバイ状態時）、ノードＮ４はその電位がＧＮＤになり、ノードＮ５はその電位が―Ｖｔｈｐとなる。これによりｐＭＯＳトランジスタ４３のゲート・ソース間電圧は―（ＶＰＰ―ＧＮＤ）＝―ＶＰＰ＝２Ｖｔｈｎ―２ＶＤＤであり、ｎＭＯＳトランジスタ４５のゲート・ソース間電圧は―Ｖｔｈｐ＝Ｖｔｈｎである。ｐＭＯＳトランジスタ４３はｎＭＯＳトランジスタ４５に比べてその導通状態が強いので、ｐＭＯＳトランジスタ４３と交差結合するｐＭＯＳトランジスタ４２、およびｎＭＯＳトランジスタ４５と交差結合するｎＭＯＳトランジスタ４４により、ｐＭＯＳトランジスタ４３の導通状態がより強くなり、ｎＭＯＳトランジスタ４５の導通状態がより弱くなるように増幅される。よって最終的にノードＮ６の電位はＶＰＰを示す。ノードＮ６から出力される信号はこの選択回路１５の出力する信号ＳＬとなる。
【００５１】
また、図７は選択回路１６の詳細な回路構成図である。この選択回路１６は図６と同一の回路構成を有する。異なる点は端子ａ１にＶＤＤが印加され、端子ａ２にＶＢＢが印加され、さらにノードＮ３に状態制御回路１２より出力される制御信号Ｓ２が入力されることである。
【００５２】
この選択回路１６の動作についても、図６のものと基本的には同一である。制御信号Ｓ２がＧＮＤの電位を示したとき（アクティブ状態時）、上記の動作に従って端子ａ１に印加されたＶＤＤがノードＮ６から最終的に出力され、Ｓ２がＶＤＤの電位を示したとき、（スタンバイ状態時）、端子ａ２に印加されたＶＢＢがノードＮ６から最終的に出力される。ノードＮ６から出力される信号はこの選択回路１６の出力する信号／ＳＬとなる。
【００５３】
なおｎＭＯＳトランジスタ４０、ｐＭＯＳトランジスタ４１の役割りは交差結合回路（ｐＭＯＳトランジスタ４２、４３の交差結合とｎＭＯＳトランジスタ４４、４５の交差結合）の状態が確定するまでの間、ノードＮ４、Ｎ５の電位をノードＮ３と絶縁させるためのものである。
【００５４】
ＶＰＰ、ＶＢＢの値はそれぞれ２ＶＤＤ―２Ｖｔｈｎ、２Ｖｔｈｎ―ＶＤＤとしたが、ＭＯＳトランジスタＱ１、Ｑ２のサブスレッショルド・リーク電流の許容量を越えない程度に設定することが適切である。実際この許容量は作製されたＭＯＳトランジスタＱ１、Ｑ２のしきい値電圧の他、使用される電源電圧（ＶＤＤ）、ＭＯＳトランジスタの信頼性、論理回路部１１を含めた回路全体の規模および特性等により決定される。このときは高電圧発生回路１３、低電圧発生回路１４の構成を変更することによりＶＰＰ、ＶＢＢの値を設定し直す。
【００５５】
また、論理回路部１１はＣＭＯＳトランジスタで構成されたものに限らない。ｐＭＯＳトランジスタを含まない論理回路部、ｎＭＯＳトランジスタを含まない論理回路部、あるいはバイポーラトランジスタを含んだ論理回路でもよい。さらにはアクティブ状態またはスタンバイ状態をなすトランジスタ回路であれば論路回路にも限ることなくアナログ回路等でもよい。
【００５６】
実施の形態２．
図８は図１に示した半導体集積回路装置において、図２とは異なる半導体チップ構造を示した構造断面図である。図２のものと異なる点は図１に示す不純物濃度が高いｐウェル領域３０、およびｎウェル領域３１が存在しないことのみで、その他は同一である。
【００５７】
図８に示した断面構造において、ｎ型半導体層２１ａ〜２１ｄはｐウェル２上面からのイオン注入により同時に形成され、ｐ型半導体層２２ａ〜２２ｄはｎウェル３上面からのイオン注入により同時に形成されたものである。さらにゲート電極２５ａ〜２５ｃ、２６ａ〜２６ｃはすべて同一プロセスにより同時に形成されたものである。さらに図示しないそれぞれのゲート電極下の絶縁酸化膜もまた同一プロセスにより同時に形成されたものである。すなわち、図１に示すｎＭＯＳトランジスタＱ２と論理回路部１１を構成するすべてのｎＭＯＳトランジスタとは全く同一の製造プロセスで同時に形成されたものであり、それらの断面構造は同一のものとなる。同様にｐＭＯＳトランジスタＱ１と論理回路部１１を構成するすべてのｐＭＯＳトランジスタとは全く同一の製造プロセスで同時に形成されたものであり、それらの断面構造は同一のものとなる。
【００５８】
よってｐウェル２上に形成されたｎＭＯＳトランジスタにおいてソース・ドレイン領域となるｎ型半導体層の物質、不純物濃度プロファイルは同一になり、ｎウェル３上に形成されたｐＭＯＳトランジスタにおいてソース・ドレイン領域となるｐ型半導体層の物質、不純物濃度プロファイルも同一になる。また、ｐウェル２における各ｎＭＯＳトランジスタのチャネル領域部分もまた同一のｐ型半導体物質で同一の不純物濃度プロファイルになり、ｎウェル３における各ｐＭＯＳトランジスタのチャネル領域部分もまた同一のｎ型半導体物質で同一の不純物濃度プロファイルになる。さらにゲート電極、およびそのゲート電極下に形成された絶縁酸化膜はそれぞれ同一の材料で、ほぼ同一の膜厚を有するものとなる。
【００５９】
ここで、ｎＭＯＳトランジスタＱ２および論理回路部１１を構成するｎＭＯＳトランジスタは理想的にはそれぞれ同一のしきい値電圧となるが、実際にはその製造プロセスで生じる断面構成のばらつき等により、作製後は０．２〜０．３Ｖ程度のしきい値電圧となるように構成されたものとする。同様にｐＭＯＳトランジスタＱ１および論理回路部１１を構成するｐＭＯＳトランジスタも作製後は―０．２〜―０．３Ｖ程度のしきい値電圧となるように構成されたものとする。
【００６０】
図８の半導体チップ構造において、ゲート電極２５ａ、２６ａにはそれぞれ信号ＳＬ、／ＳＬが接続される。図３に示すように論理回路部１１がアクティブ状態のときＳＬはＧＮＤ、／ＳＬはＶＤＤを示し、ＭＯＳトランジスタＱ１、Ｑ２はともに導通となる。一方スタンバイ状態のときＳＬはＶＰＰ、／ＳＬはＶＢＢを示し、ＭＯＳトランジスタＱ１、Ｑ２はともに非導通となる。
【００６１】
本実施の形態に示す半導体集積回路装置において、従来技術と同様に論理回路部１１をしきい値電圧（絶対値）の小さいＭＯＳトランジスタで構成することで低消費電力で動作させることができる。またｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２は、図２に示すｐウェル領域３０、ｎウェル領域３１を形成するイオン注入の不純物ドーピング工程を要することもなく、さらには論理回路部１１と同一半導体チップ上に全く同一製造プロセスにより同時に形成されるので、互いに作り分けることなく単純な製造工程により回路を作製できる。ここでｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２が非導通状態のときに、そのしきい値電圧（絶対値）が小さくなることによるリーク電流増大が懸念されるが、ｐＭＯＳトランジスタＱ１のゲート電極にＶＤＤより大きい電圧のＶＰＰ、ｎＭＯＳトランジスタＱ２のゲート電極にＧＮＤより小さい電圧のＶＢＢがそれぞれ印加されることによりリーク電流の増大を防ぐことができる。したがって生産性、製造歩留りの向上が図れる。
【００６２】
さらに、図１９の従来技術に比べｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２はそのしきい値電圧（絶対値）が小さく構成されているので、アクティブ時における論理回路部１１への電流供給能力が増大し、論理回路部１１を高速に動作させることができる。
【００６３】
実施の形態３．
図９は本実施の形態に示す半導体集積回路装置の回路構成図である。図１において選択回路１５に入力されたＧＮＤの代わりに低電圧発生回路１４より生成されたＶＢＢを入力し、選択回路１６に入力されたＶＤＤに代わりに高電圧発生回路１３より生成されたＶＰＰを入力するものである。すなわち図６に示す選択回路１５において、端子ａ２にＧＮＤの代わりにＶＢＢを印加し、図７に示す選択回路１６において端子ａ１にＶＤＤの代わりにＶＰＰを印加するものである。その他の回路構成については図１と全く同一である。
【００６４】
この回路において選択回路１５、１６から出力される信号ＳＬ、／ＳＬの信号レベルは、図１０に示す波形図のように決定される。すなわち、論理回路部１１がアクティブ状態のときＳＬはＶＢＢを、／ＳＬはＶＰＰをそれぞれ出力し、一方スタンバイ状態のときＳＬはＶＰＰ、／ＳＬはＶＢＢをそれぞれ出力する。
【００６５】
この半導体集積回路装置が図１と異なる点は、論理回路部１１がアクティブ状態のときに、ｐＭＯＳトランジスタＱ１のゲート電極にＧＮＤより小さい電圧のＶＢＢが印加され、ｎＭＯＳトランジスタＱ２のゲート電極にＶＤＤより大きい電圧のＶＰＰが印加されることである。ｎＭＯＳトランジスタを例にとると、ゲート電極に印加する電圧を上昇させると、そのｎＭＯＳトランジスタは線形領域で動作するようになり、そのチャネルコンダクタンス（電気抵抗の逆数）は（ＶＧＳ−Ｖｔｈｎ）に比例することが知られている。従ってＶＰＰがゲート電極として与えたれたｎＭＯＳトランジスタＱ２のアクティブ時におけるコンダクタンスは、例えばＶｔｈｎ＝０．４Ｖ、ＶＧＳ＝ＶＰＰ＝２．５Ｖの場合はＶｔｈｎ＝０．４Ｖ、ＶＧＳ＝ＶＤＤ＝１．５Ｖの場合に比べ約２倍である。ｐＭＯＳトランジスタＱ１においても同様で、そのゲート電極に与えられる電圧をＧＮＤより小さくするほどコンダクタンスは大きくなる。よって仮想電源線ＶＤＤＶおよびＧＮＤＶのインピーダンスが小さくなり、論理回路部１１内の各接続ノードに対する充放電に要する時間が短縮され、論理回路部の回路動作が高速になる。
【００６６】
なお、この半導体集積回路装置は論理回路部１１、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２を構成する半導体装置が図２に示された構造、および図８に示された構造のいずれの場合にも適用されるものである。従って回路を構成するＭＯＳトランジスタがどのような製造工程で製造されても、ＭＯＳトランジスタ固有のしきい値電圧による制御だけでなく、そのゲート電極に印加される信号電圧により、リーク電流の低減かつ回路動作の高速化を制御できる。
【００６７】
またこの実施の形態において、論理回路部１１がアクティブ状態時にＳＬがＶＢＢ、／ＳＬがＶＰＰとなり、スタンバイ状態時にＳＬがＶＤＤ、／ＳＬがＧＮＤとなるように構成してもよい。すなわち図６に示す選択回路１５において端子ａ１にＧＮＤを印加し、端子ａ２にＶＢＢを印加する。一方選択回路１６において端子ａ１にＶＰＰを印加し、端子ａ２にＧＮＤを印加する。この回路構成はアクティブ状態時における論理回路部１１の動作の高速化のみをねらったものであり、アプリケーションからの要求、論理回路構成の特殊性からスタンバイ状態時におけるｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のリーク電流の低減を特に必要としない場合に用いられる。
【００６８】
実施の形態４．
本実施の形態では、実施の形態１〜３に示す半導体集積回路装置において論理回路部およびこの論理回路部のアクティブ・スタンバイ状態の切り替え回路の変形例を示す。図１１はその一例を示す半導体集積回路装置の回路構成図である。５１、５２はＣＭＯＳトランジスタからなる論理回路部である。論理回路部５１はＶＤＤＶとＧＮＤとの間に接続され、このＶＤＤＶおよびＧＮＤの電圧を電源電圧として動作する。一方論理回路部５２はＶＤＤとＧＮＤＶとの間に接続され、このＶＤＤおよびＧＮＤＶの電圧を電源電圧として動作する。その他の符号および記号は図１と同一のものを示す。
【００６９】
この半導体集積回路装置は、実施形態１〜３において図１に示したｐＭＯＳトランジスタＱ１を介さずＶＤＤと論理回路部とを直接に接続したもの、あるいはｎＭＯＳトランジスタＱ２を介さずＧＮＤと論理回路部とを直接に接続したものに相当する。すなわち論理回路部５１のアクティブ・スタンバイ状態の切り替えはｐＭＯＳトランジスタＱ１のみの導通・非導通で実行される。一方論理回路部５２のアクティブ・スタンバイ状態の切り替えはｎＭＯＳトランジスタＱ２のみの導通・非導通で実行される。このような回路構成を採用するか否かは、回路の製造プロセスからの要求、論理回路部の回路特性、回路のアプリケーションからの要求等により決定される。
【００７０】
また別の変形例として図１２（Ａ）は、ｎＭＯＳトランジスタで構成された論理回路部５３において、ＶＤＤと論理回路部５３との間に接続されたｎＭＯＳトランジスタＱ３、ＧＮＤと論理回路部５３との間に接続されたｎＭＯＳトランジスタＱ４を備え、ｎＭＯＳトランジスタＱ３、Ｑ４のゲート電極には図１に示す選択回路１６より出力される信号線／ＳＬが接続された半導体集積回路装置である。一方、図１２（Ｂ）は、ｐＭＯＳトランジスタで構成された論理回路部５４において、ＶＤＤと論理回路部５４との間に接続されたｐＭＯＳトランジスタＱ５、ＧＮＤと論理回路部５４との間に接続されたｐＭＯＳトランジスタＱ６を備え、ｐＭＯＳトランジスタＱ５、Ｑ６のゲート電極には図１に示す選択回路１５より出力される信号線ＳＬが接続された半導体集積回路装置である。
【００７１】
これらの半導体集積回路装置は、実施の形態１〜３において図１に示したｐＭＯＳトランジスタＱ１の代わりにｎＭＯＳトランジスタを採用したもの、あるいはｎＭＯＳトランジスタＱ２の代わりにｐＭＯＳトランジスタを採用したものである。上記と同様に、回路の製造プロセスからの要求、論理回路部の回路特性、回路のアプリケーションからの要求があればこのような回路構成も可能である。さらに図１２（Ａ）においてｎＭＯＳトランジスタＱ４を取り除きＧＮＤと論理回路部５３とを直接に接続した構成、あるいは（Ｂ）においてｐＭＯＳトランジスタＱ５を取り除きＶＤＤと論理回路部５４とを直接に接続した構成でもよい。
【００７２】
このように、図１１または図１２（Ａ）（Ｂ）でも実施形態１〜３と同様に、その製造工程にかかわらずリーク電流の低減化または論理回路部の高速化を図ることができる。
【００７３】
実施の形態５．
図１３は本実施の形態を示す半導体集積回路装置の回路構成図である。図において６１はＧＮＤを降圧した降圧電圧ＶＢＢを発生させるとともに、制御信号Ｓ１のレベル変化に応じてＧＮＤおよびＶＢＢを選択して出力する低電圧発生回路で、その出力された電圧はｐＭＯＳトランジスタＱ１のバックゲートに入力される。６２はＶＤＤを昇圧した昇圧電圧ＶＰＰを発生させるとともに、制御信号Ｓ２のレベル変化に応じてＶＤＤおよびＶＰＰを選択して出力する高電圧発生回路で、その出力された電圧はｎＭＯＳトランジスタＱ２のバックゲートに入力される。Ｓ３、Ｓ４はそれぞれ低電圧発生回路６１、高電圧発生回路６２より出力される信号を示す。さらに状態制御回路１２の制御信号Ｓ１はｎＭＯＳトランジスタＱ２のゲート電極に、制御信号Ｓ２はｐＭＯＳトランジスタＱ１のゲート電極にそれぞれ印加される。その他の符号は図１と同一のものを示す。
【００７４】
また図１４は図１３の半導体集積回路装置が形成されたＣＭＯＳトランジスタ構造の半導体チップの構造断面図である。制御信号Ｓ１の出力される配線６２ａはゲート電極２５ａに接続され、制御信号Ｓ２の出力される配線６２ｂはゲート電極２６ａに接続される。さらに低電圧発生回路６１からＶＢＢの出力する配線６３ａはｐウェル領域２３に接続され、高電圧発生回路６２からＶＰＰの出力する配線６３ｂはｎウェル領域２４に接続される。その他の符号は図８と同一のものを示す。なお図示しないが、状態制御回路１２および低電圧発生回路６１、高電圧発生回路６２もまた同一の半導体基板上に構成されたものとする。
【００７５】
さらに図８に示した半導体チップ構造と同様に、図１４においてｐウェル２上に形成されたｎＭＯＳトランジスタは全く同一の工程により同時に形成されたものであり、ｎウェル３上に形成されたｐＭＯＳトランジスタもまた全く同一の工程により同時に形成されたものである。ここでｐウェル２上に形成されたｎＭＯＳトランジスタはそのしきい値電圧が０．２〜０．３Ｖとなるように構成され、ｎウェル３上に形成されたｐＭＯＳトランジスタはそのしきい値電圧が−０．２〜−０．３Ｖとなるように構成されたものとする。
【００７６】
次に、図１３の半導体集積回路装置の動作を図１５に示す動作波形図を参照しながら説明する。図１５はそれぞれ制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４の信号レベルの波形図である。
【００７７】
図３と同様に状態制御回路１２より出力される制御信号Ｓ１は、論理回路部１１がアクティブ状態のときはＶＤＤを示し、スタンバイ状態のときはＧＮＤを示す。また制御信号Ｓ２は論理回路部１１がアクティブ状態のときはＧＮＤを示し、スタンバイ状態のときはＶＤＤを示す。低電圧発生回路６１は制御信号Ｓ１を入力し、制御信号Ｓ１がハイレベル（ＶＤＤ）のときにＧＮＤを、ローレベル（ＧＮＤ）のときに降圧電圧ＶＢＢを出力信号Ｓ３として出力するように構成されている。したがって図１４のように、出力信号Ｓ３の電圧はｐウェル領域２３を介してｐウェル２全体に印加され、各ｎＭＯＳトランジスタのバックゲート電圧となる。一方、高電圧発生回路６２は制御信号Ｓ２を入力し、制御信号Ｓ２がハイレベル（ＶＤＤ）のときに降圧電圧ＶＰＰを、ローレベル（ＧＮＤ）のときにＶＤＤを出力信号Ｓ４として出力するように構成されている。したがって図１４のように、出力信号Ｓ４の電圧はｎウェル領域２４を介してｎウェル３全体に印加され、各ｐＭＯＳトランジスタのバックゲート電圧となる。
【００７８】
ｐＭＯＳトランジスタＱ１において、制御信号Ｓ２と出力信号Ｓ４により、論理回路部１１がアクティブ状態のときゲート電圧はＧＮＤ、バックゲート電圧はＶＤＤとなり、一方スタンバイ状態のときゲート電圧はＶＤＤ、バックゲート電圧はＶＰＰとなる。ｎＭＯＳトランジスタＱ２において、制御信号Ｓ１と出力信号Ｓ３により、論理回路部１１がアクティブ状態のときゲート電圧はＶＤＤ、バックゲート電圧はＧＮＤとなり、一方スタンバイ状態のときゲート電圧はＧＮＤとなり、バックゲート電圧はＶＢＢとなる。
【００７９】
上述したｐＭＯＳトランジスタＱ１のしきい値電圧（−０．２〜−０．３Ｖ）はバックゲート電圧としてＶＤＤが印加されたときのしきい値電圧を、ｎＭＯＳトランジスタＱ２のしきい値電圧（０．２〜０．３Ｖ）はバックゲート電圧としてＧＮＤが印加されたときのしきい値電圧をそれぞれ示す。ｐＭＯＳトランジスタＱ１のバックゲート電圧がＶＤＤより大きいＶＰＰとなることによりそのしきい値電圧が上記の値より実質的に小さくなる。同様にｎＭＯＳトランジスタＱ２のバックゲート電圧がＧＮＤより小さいＶＢＢとなることによりそのしきい値電圧が上記の値より実質的に大きくなる。したがって論理回路部１１がスタンバイ状態のときにｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のリーク電流がともに小さくなり、半導体集積回路装置の低消費電力化が達成される。
【００８０】
図１６はＶＢＢを発生させる低電圧発生回路６１を示す詳細な回路構成図である。図において７１はインバータ回路が奇数個直列に接続されたインバータ回路群で、最終段の出力が初段の入力に帰還させたものである。７２はインバータ回路群７１の最終段の出力と初段の入力との間に接続されたｎＭＯＳトランジスタ、７３はインバータ回路群７１とｎＭＯＳトランジスタ７２とで構成され、インバータ回路群７１の最終段から発振信号を出力するリング発振回路、７４、７５はそれぞれの一端子がノードＮ１０で接続されたｎＭＯＳトランジスタで、それぞれのしきい値電圧をＶＤＤより小さい同一のＶｔｈｎとする。ｎＭＯＳトランジスタ７５の他端子はＧＮＤに接続され、ゲート電極はノードＮ１０に接続される。またｎＭＯＳトランジスタ７４の他端子とゲート電極とがノードＮ１１で接続される。７６はノードＮ１１とＧＮＤとの間に接続されたｎＭＯＳトランジスタ、７７はその出力がｎＭＯＳトランジスタ７７のゲート電極に接続されたインバータ回路である。リング発振回路７３の出力はキャパシタＣ１０を介してノードＮ１０に接続されている。また状態制御回路１２より出力される制御信号Ｓ１はインバータ回路７７に入力されるとともに、ｎＭＯＳトランジスタ７６のゲート電極に入力される。ノードＮ１１はこの低電圧発生回路６１がＶＢＢを出力する出力端子７８となる。
【００８１】
次にこの電圧発生回路の動作について説明する。制御信号Ｓ１がローレベル（ＧＮＤ）のとき、ｎＭＯＳトランジスタ７６のゲート電極にはローレベルが入力され、一方インバータ回路７７を介してｎＭＯＳトランジスタ７２のゲート電極にはハイレベルが入力される。ｎＭＯＳトランジスタ７６は非導通となり、ｎＭＯＳトランジスタ７２は導通となるので、リング発振回路７３、キャパシタＣ１０およびｎＭＯＳトランジスタ７４、７５により（２Ｖｔｈｎ−ＶＤＤ）の降圧電圧ＶＢＢが出力端子７８より出力される。このＶＢＢの発生動作は図４の回路と全く同一であるのでその説明を省略する。
【００８２】
一方制御信号Ｓ２がハイレベル（ＶＤＤ）のとき、インバータ回路７７を介してｎＭＯＳトランジスタ７２のゲート電極にローレベルが入力され、ｎＭＯＳトランジスタ７２は非導通となりリング発振回路７３の発振動作は停止する。さらにｎＭＯＳトランジスタ７６のゲート電極にハイレベルが入力されるので、ｎＭＯＳトランジスタ７６は導通となり出力端子７８からＧＮＤが出力される。
したがって図１５に示したとおり、低電圧発生回路６１は出力信号Ｓ３として論理回路部１１がアクティブ状態のときにＧＮＤを出力し、スタンバイ状態のときにＶＢＢを出力する。
【００８３】
図１７はＶＰＰを発生させる高電圧発生回路６２を示す詳細な回路構成図である。図において８０、８１はそれぞれの一端子がノードＮ１２で接続されたｎＭＯＳトランジスタで、それぞれのしきい値電圧をＶＤＤより小さい同一のＶｔｈｎとする。ｎＭＯＳトランジスタ８０の他端子およびゲート電極はＶＤＤに接続される。またｎＭＯＳトランジスタ８１の他端子はノードＮ１３で接続され、ゲート電極はノードＮ１２に接続される。８２はノードＮ１３とＶＤＤとの間に接続されたｎＭＯＳトランジスタ、８３は出力がｎＭＯＳトランジスタ８２のゲート電極に接続されたインバータ回路である。リング発振回路７３の出力はキャパシタＣ１１を介してノードＮ１２に接続されている。また状態制御回路１２より出力される制御信号Ｓ２はインバータ回路８３に入力されるとともに、ｎＭＯＳトランジスタ７２のゲート電極に入力される。ノードＮ１１はこの高電圧発生回路６２がＶＰＰを出力する出力端子８４となる。その他の符号は図１６と同一のものを示す。
【００８４】
次にこの高電圧発生回路の動作について説明する。制御信号Ｓ２がハイレベル（ＶＤＤ）のとき、ｎＭＯＳトランジスタ７２のゲート電極にはハイレベルが入力され、インバータ回路８３を介してｎＭＯＳトランジスタ８２のゲート電極にはローレベルが入力される。したがってｎＭＯＳトランジスタ８２は非導通となり、ｎＭＯＳトランジスタ７２は導通となるので、リング発振回路７３、キャパシタＣ１１およびｎＭＯＳトランジスタ８０、８１により２（ＶＤＤ―Ｖｔｈｎ）の昇圧電圧ＶＰＰが出力端子８４より出力される。このＶＰＰの発生動作は図５に示した回路と全く同一であるのでその説明を省略する。
【００８５】
一方制御信号Ｓ２がローレベル（ＧＮＤ）のとき、ｎＭＯＳトランジスタ７２のゲート電極にローレベルが入力されるので、ｎＭＯＳトランジスタ７２は非導通しリング発振器７３の発振動作は停止する。一方インバータ回路８３を介してｎＭＯＳトランジスタ８２のゲート電極にハイレベルが入力されるので、ｎＭＯＳトランジスタ８２は導通し出力端子８４からＶＤＤが出力される。
したがって図１５に示したとおり、高電圧発生回路６２は出力信号Ｓ４として論理回路部１１がアクティブ状態のときにＶＤＤを出力し、スタンバイ状態のときにＶＰＰを出力する。
【００８６】
この図１６、図１７に示す低電圧発生回路、高電圧発生回路において、ｎＭＯＳトランジスタ７２により発振動作が不要なアクティブ状態の間はリング発振回路７３の動作を停止させるので、そのリング発振回路の消費電圧を低減することができる。またスタンバイ状態からアクティブ状態へのモード切り替えとともに素早くＶＢＢからＧＮＤへ、およびＶＰＰからＶＤＤへ変化させるため、図１６に示すｎＭＯＳトランジスタ７６によりアクティブ状態で出力端子７８を素早くＧＮＤに短絡する。また図１７に示すｎＭＯＳトランジスタ８２も同様の機能を有する。
【００８７】
また図１３において、論理回路部１１のアクティブ状態にさらに高速に動作させたい場合、アクティブ状態においてｎＭＯＳトランジスタＱ２のバックゲート電圧をＧＮＤより高い電圧にしてｎＭＯＳトランジスタＱ２の実質のしきい値電圧を低くすれなよい。同じくアクティブ状態においてｐＭＯＳトランジスタＱ１のバックゲート電圧をＶＤＤより低い電圧にしてｐＭＯＳトランジスタＱ１の実質のしきい値電圧を高くすればよい。この場合図１５に示した低電圧発生回路６１は論理回路部１１のアクティブ状態時にはＧＮＤより高い電圧を発生させるように構成し、高電圧発生回路６２は論理回路部１１のアクティブ状態時にはＶＤＤより低い電圧を発生させるように構成すればよい。すなわち高電圧発生回路６２、低電圧発生回路６１は、論理回路部１１のそれぞれアクティブ状態とスタンバイ状態とで２種類のバックゲート電圧を出力し、それぞれｐウェル２、ｎウェル３に供給することにより、アクティブ状態の高速動作、スタンバイ時のリーク電流低減をそれぞれ独立に調整することができる。
【００８８】
実施の形態６．
図１８は本実施の形態に示す半導体チップの構造断面図である。図において、９０はｎＭＯＳトランジスタＱ２が形成されるｐウェルで、ｎ型半導体層２１ａ、２１ｅがｎＭＯＳトランジスタＱ２のソース・ドレイン領域となる。９１は論理回路部１１におけるｎＭＯＳトランジスタ（図ではＴＮ１、ＴＮ２）が形成されるｐウェル、９２はｐＭＯＳトランジスタＱ１が形成されるｎウェルで、ｐ型半導体層２２ａ、２２ｅがｐＭＯＳトランジスタＱ１のソース・ドレイン領域となる。９３は論理回路部１１におけるｐＭＯＳトランジスタ（図ではＴＰ１、ＴＰ２）が構成されるｐウェルである。９４はｐウェル９０、９１を互いに電気的に絶縁する分離絶縁膜、９５はｎウェル９２、９３を互い電気的に絶縁する分離絶縁膜である。９６はその境界を挟んで不純物濃度の高くなるｐウェル９１の領域、９７はその境界を挟んで不純物濃度の高くなるｎウェル９３の領域である。ｎ型半導体層２１ｅ、２１ｂがＧＮＤＶとなる配線で接続され、ｐ型半導体層２２ｅ、２２ｂ、２２ｄがＶＤＤＶとなる配線で接続される。その他の符号は図１４と同一のものを示す。
【００８９】
ここでｐウェル９０、９１に形成されたｎＭＯＳトランジスタは全く同一の工程により同時に形成されたものであり、そのしきい値電圧が０．２〜０．３Ｖとする。またｎウェル９２、９３上に形成されたｐＭＯＳトランジスタは全く同一の工程により同時に形成されたものであり、そのしきい値電圧が−０．２〜−０．３Ｖとする。
【００９０】
上記の半導体チップの構造によると、ｐウェル９０にはその不純物濃度の高い領域２３を介して低電圧発生回路６１より出力される電圧が与えられ、ｎウェル９２にはその不純物濃度の高い領域２４を介して高電圧発生回路６２より出力される電圧が与えられる。一方ｐウェル９１にはｐウェル領域９６を介して常時ＧＮＤが与えられ、ｎウェル９３にはｎウェル領域９７を介して常時ＶＤＤが与えられる。したがって実施の形態５と同様にスタンバイ状態時のリーク電流の低減を図ることができる。
【００９１】
さらに図１４に示す半導体集積回路装置においては低電圧発生回路６１、高電圧発生回路６２は、それぞれｐウェル２、ｎウェル３上に形成されたすべてのＭＯＳトランジスタのバックゲートに電圧を与えたので、ｐウェル２あるいはｎウェル３に対する電圧供給の負担が大きくなり、これを補うために低電圧発生回路６１、高電圧発生回路６２の回路規模を大きくし、このため消費電力を増大させることが考えられる。しかし図１８に示す半導体集積回路装置では、低電圧発生回路６１はｎＭＯＳトランジスタＱ２が形成されるｐウェル９０のみにＧＮＤまたはＶＢＢの電圧を与え、高電圧発生回路６２はｐＭＯＳトランジスタＱ１が形成されるｎウェル３のみにＶＤＤまたはＶＰＰの電圧を与えるので、それぞれの電圧供給負担が軽くなる。したがって小規模な回路設計、消費電力の低減、さらにｐウェル２、ｎウェル３へ高速に電荷が充放電するのでスタンバイ状態とアクティブ状態との移行に要する時間の短縮等の利点が得られる。
【００９２】
実施の形態７．
なお、図１３の半導体集積回路装置においてｐＭＯＳトランジスタＱ１を削除し論理回路部１１とＶＤＤを直接に接続し、ｎＭＯＳトランジスタＱ２のみでアクティブ・スタンバイの切り替えを行ってもよい。逆にｎＭＯＳトランジスタＱ２を削除し論理回路部１１とＧＮＤを直接に接続し、ｐＭＯＳトランジスタＱ１のみでアクティブ・スタンバイの切り替えを行ってもよい。これらは図１１の回路構成に相当するものである。
【００９３】
さらには、図１２（Ａ）のように論理回路部１１とＶＤＤとの間にｎＭＯＳトランジスタを接続する構成でもよい。この場合状態制御回路１２より出力される制御信号Ｓ１をその論理回路部１１とＶＤＤとの間に接続されたｎＭＯＳトランジスタのゲート電極に入力し、低電圧発生回路６１の出力信号Ｓ３をそのバックゲート電圧とする。また必要に応じて図１２（Ａ）のｎＭＯＳトランジスタＱ２を削除して論理回路部１１とＧＮＤとを直接に接続する構成でもよい。逆に図１２（Ｂ）のように論理回路部１１とＧＮＤとの間にｐＭＯＳトランジスタを接続する構成でもよい。この場合状態制御回路１２より出力される制御信号Ｓ２をその論理回路部１１とＧＮＤとの間に接続されたｐＭＯＳトランジスタのゲート電極に入力し、高電圧発生回路６２の出力信号Ｓ２をそのバックゲート電圧とする。また必要に応じて図１２（Ａ）のｐＭＯＳトランジスタＱ１を削除して論理回路部１１とＶＤＤとを直接に接続した構成でもよい。上記のいずれかの回路構成を採用するかは、回路の製造プロセスからの要求、論理回路部の回路特性、回路のアプリケーションからの要求等により決定される。
【００９４】
【発明の効果】
以上説明したとおりこの発明に係る半導体集積回路装置は、第２の電源電圧より小さい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従いスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、その非導通電圧として電圧発生回路より出力される電圧を入力させる選択回路を備えたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、電圧発生回路より出力される第２の電源電圧より小さい電圧がそのゲート電極に入力されることによりトランジスタ回路がスタンバイ状態のときｎチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減でき、もって低消費電力化を図ることができるという効果を奏する。
【００９５】
またこの発明に係る半導体集積回路装置は、第１の電源電圧より大きい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従いスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、その導通電圧として電圧発生回路より出力される電圧を入力させるする選択回路を備えたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、電圧発生回路より出力される第１の電源電圧より大きい電圧がそのゲート電極に入力されることによりトランジスタ回路がアクティブ状態のとき、トランジスタ回路に第１の電源電圧または第２の電源電圧を供給するｎチャネル型ＭＯＳトランジスタにおける電流供給能力が向上し、もってトランジスタ回路を高速動作させることができるという効果を奏する。
【００９６】
また、この発明に係る半導体集積回路装置は、第１の電源電圧より大きい電圧を発生し出力する第１の電圧発生回路、第２の電源電圧より小さい電圧を発生し出力する第２の電圧発生回路、および状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、その導通電圧として第１の電圧発生回路より出力された電圧を、その非導通電圧として第２の電圧発生回路より出力される電圧をそれぞれ入力させる選択回路を備えたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、トランジスタ回路がアクティブ状態のときトランジスタ回路の高速動作を可能とし、かつトランジスタ回路がスタンバイ状態のとき、このｎチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減でき、低消費電力化を図ることができるという効果を奏する。
【００９７】
また、この発明に係る半導体集積回路装置は、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｎ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｐ型半導体ウェル層に形成され、そのチャネル領域となるｐ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成されたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタの不純物領域は新たな不純物ドーピングを行うことなく、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタの不純物領域と全く同一の製造工程で同時に形成することができる。したがってトランジスタ回路がスタンバイ状態のとき、ｎチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減できること、あるいはアクティブ状態のときトランジスタ回路の高速動作が得られるという上記効果を奏するとともに、生産性や製造の歩留まりの向上を図ることができるという新たな効果を奏する。
【００９８】
また、この発明に係る半導体集積回路装置は、さらにそのゲート電極はそれぞれ同一材料で同一膜厚となり、そのゲート電極とチャネル領域との間に存在する絶縁膜はそれぞれ同一材料で同一膜厚となるように形成されたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタはトランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタと全く同一製造工程により同時に形成することができ、回路全体が単純な製造工程にて作製される。したがってトランジスタ回路がスタンバイ状態のとき、ｎチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減できること、あるいはアクティブ状態のときトランジスタ回路の高速動作が得られるという上記効果を奏するとともに、生産性や製造の歩留まりの向上を図ことができるという新たな効果を奏する。
【００９９】
また、この発明に係る半導体集積回路装置は、状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタが導通時には第１のバックゲート電圧、非導通時にはこの第１のバックゲート電圧より小さい第２のバックゲート電圧をそれぞれ出力し、ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されたｐ型半導体ウェル層に供給する電圧供給回路を備えたので、トランジスタ回路のアクティブ状態・スタンバイ状態でそれぞれｎチャネルＭＯＳトランジスタのしきい値電圧が調整され、スタンバイ状態時のリーク電流の低減、もしくはアクティブ状態時のトランジスタの高速化を促進させることができるという効果を奏する。
【０１００】
また、この発明に係る半導体集積回路装置は、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域の形成されたｐ型半導体ウェル層は、それぞれ同一半導体基板上で互いに電気的に絶縁されるように形成されたので、トランジスタ回路側のｎチャネル型ＭＯＳトランジスタのチャネル領域となるｐ型半導体ウェル層に第１および第２のバックゲート電圧の切り替えが及ばず、バックゲート電圧の供給負担が軽減することができるという効果を奏する。
【０１０１】
また、この発明に係る半導体集積回路装置は、電圧発生回路においては、状態制御回路より出力される制御信号に応じて導通または非導通させる第３のＭＯＳトランジスタを備えたので、トランジスタ回路がアクティブ状態の間はリング発振回路を停止させることができ、リング発振回路による消費電力を節約することができるという効果を奏する。
【０１０２】
また、この発明に係る半導体集積回路装置は、第１の電源電圧より大きい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、この非導通させる電圧として電圧発生回路より出力される電圧を入力させる選択回路を備えたので、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、電圧発生回路より出力される第１の電源電圧より大きい電圧がそのゲート電極に入力されることによりトランジスタ回路がスタンバイ状態のときｎチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減でき、もって低消費電力化を図ることができるという効果を奏する。
【０１０３】
また、この発明に係る半導体集積回路装置は、第２の電源電圧より小さい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、この導通させる電圧として電圧発生回路より出力される電圧を入力させる選択回路を備えたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、電圧発生回路より出力される第２の電源電圧より小さい電圧がそのゲート電極に入力されることによりトランジスタ回路がアクティブ状態のとき、トランジスタ回路に第１の電源電圧または第２の電源電圧を供給するｎチャネル型ＭＯＳトランジスタにおける電流供給能力が向上し、もってトランジスタ回路を高速動作させることができるという効果を奏する。
【０１０４】
また、この発明に係る半導体集積回路装置は、第１の電源電圧より大きい電圧を発生し出力する第１の電圧発生回路、第２の電源電圧より小さい電圧を発生し出力する第２の電圧発生回路、および状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、その導通電圧として第２の電圧発生回路より出力された電圧を、その非導通電圧として第１の電圧発生回路より出力される電圧をそれぞれ入力させる選択回路を備えたので、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、トランジスタ回路がアクティブ状態のときトランジスタ回路の高速動作を可能とし、かつトランジスタ回路がスタンバイ状態のとき、このｐチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減でき、低消費電力化を図ることができるという効果を奏する。
【０１０５】
また、この発明に係る半導体集積回路装置は、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｐ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｎ型半導体ウェル層に形成され、そのチャネル領域となるｎ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成されたので、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタの不純物領域は新たな不純物ドーピングを行うことなく、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタの不純物領域と全く同一の製造工程で同時に形成することができる。したがってトランジスタ回路がスタンバイ状態のとき、ｐチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減できること、あるいはアクティブ状態のときトランジスタ回路の高速動作が得られるという上記効果を奏するとともに、生産性や製造の歩留まりの向上を図ることができるという新たな効果を奏する。
【０１０６】
また、この発明に係る半導体集積回路装置は、さらにそのゲート電極はそれぞれ同一材料で同一膜厚となり、そのゲート電極とチャネル領域との間に存在する絶縁膜はそれぞれ同一材料で同一膜厚となるように形成されたので、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタはトランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタと全く同一製造工程により同時に形成することができ、回路全体が単純な製造工程にて作製される。したがってトランジスタ回路がスタンバイ状態のとき、ｐチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減できること、あるいはアクティブ状態のときトランジスタ回路の高速動作が得られるという上記効果を奏するとともに、生産性や製造の歩留まりの向上を図ことができるという新たな効果を奏する。
【０１０７】
また、この発明に係る半導体集積回路装置は、状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタが導通時には第１のバックゲート電圧、非導通時にはこの第１のバックゲート電圧より大きい第２のバックゲート電圧をそれぞれ出力し、ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されたｎ型半導体ウェル層に供給する電圧供給回路を備えたので、トランジスタ回路のアクティブ状態・スタンバイ状態でそれぞれｎチャネルＭＯＳトランジスタのしきい値電圧が調整され、スタンバイ状態時のリーク電流の低減、もしくはアクティブ状態時のトランジスタの高速化を促進させることができるという効果を奏する。
【０１０８】
また、この発明に係る半導体集積回路装置は、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域の形成されたｎ型半導体ウェル層は、それぞれ同一半導体基板上で互いに電気的に絶縁されるように形成されたので、トランジスタ回路側のｐチャネル型ＭＯＳトランジスタのチャネル領域となるｎ型半導体ウェル層に第１および第２のバックゲート電圧の切り替えが及ばず、バックゲート電圧の供給負担が軽減することができるという効果を奏する。
【０１０９】
また、この発明に係る半導体集積回路装置は、電圧発生回路においては、状態制御回路より出力される制御信号に応じて導通または非導通させる第３のＭＯＳトランジスタを備えたので、トランジスタ回路がアクティブ状態の間はリング発振回路を停止させることができ、リング発振回路による消費電力を節約することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１に示した半導体集積回路装置の回路構成図である。
【図２】図１の半導体集積回路装置を実現する半導体チップを示す構造断面図である。
【図３】図１の半導体集積回路装置における状態制御回路１２より出力される制御信号Ｓ１、Ｓ２および選択回路１５、１６より出力される信号ＳＬ、／ＳＬの信号レベル波形図である。
【図４】図１の半導体集積回路装置における低電圧発生回路１６を示した回路構成図である。
【図５】図１の半導体集積回路装置における高電圧発生回路１５を示した回路構成図である。
【図６】図１の半導体集積回路装置における選択回路１５を示した回路構成図である。
【図７】図１の半導体集積回路装置における選択回路１６を示した回路構成図である。
【図８】この発明の実施の形態２に示した、図１の半導体集積回路装置を実現する半導体チップを示す構造断面図である。
【図９】この発明の実施の形態３に示した半導体集積回路装置の回路構成図である。
【図１０】図９の半導体集積回路装置における状態制御回路１２より出力される制御信号Ｓ１、Ｓ２および選択回路１５、１６より出力される信号ＳＬ、／ＳＬの信号レベル波形図である。
【図１１】この発明の実施の形態４に示した半導体集積回路装置の回路構成図である。
【図１２】この発明の実施の形態４に示した別の半導体集積回路装置の回路構成図である。
【図１３】この発明の実施の形態５に示した半導体集積回路装置の回路構成図である。
【図１４】図１３の半導体集積回路装置を実現する半導体チップを示す構造断面図である。
【図１５】図１３の半導体集積回路装置における状態制御回路１２より出力される制御信号Ｓ１、Ｓ２、低電圧発生回路１５および高電圧発生回路１６より出力される信号Ｓ３、Ｓ４の信号レベル波形図である。
【図１６】図１３の半導体集積回路装置における低電圧発生回路６１を示した回路構成図である。
【図１７】図１３の半導体集積回路装置における高電圧発生回路６２を示した回路構成図である。
【図１８】この発明の実施の形態６に示した、図１３の半導体集積回路装置を実現する別の半導体チップを示す構造断面図である。
【図１９】従来技術による半導体集積回路装置の回路構成図である。
【図２０】図１９の半導体集積回路装置を実現するための半導体チップを示す構造断面図である。
【符号の説明】
Ｑ１…ｐチャネルＭＯＳトランジスタ（スイッチ回路）、Ｑ２…ｎチャネルＭＯＳトランジスタ（スイッチ回路）、１１…論理回路部、１２…状態制御回路、１３…高電圧発生回路、１４…低電圧発生回路、１５、１６…選択回路、２１ａ〜２１ｄ…ｎ型半導体層、２２ａ〜２２ｄ…ｐ型半導体層、２３…ｐウェル領域、２４…ｎウェル領域、２５ａ〜２５ｃ、２６ａ〜２６ｃ…ゲート電極、２７…分離絶縁膜、６１…低電圧発生回路、６２…高電圧発生回路、７１…インバータ回路群、７２…ｎチャネルＭＯＳトランジスタ、７３…リング発振回路、９０、９１…ｐウェル、９２、９３…ｎウェル、９４、９５…分離絶縁膜、ＶＤＤ…電源電圧、ＧＮＤ…グランド電圧、ＶＰＰ…昇圧電圧、ＶＢＢ…降圧電圧、
【発明の属する技術分野】
この発明は、トランジスタ回路が動作を行うべき状態（アクティブ状態）、および動作を行う必要のない状態（スタンバイ状態）に切り替えられる半導体集積回路装置に関し、スタンバイ状態時にはトランジスタ回路と電源電圧との間に発生するリーク電流を低減し、アクティブ状態時にはトランジスタ回路を高速に動作させる半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置の高集積化と高性能化とが進展し、その応用分野が広範囲に展開するようになった。特に半導体集積回路装置が携帯情報端末器（例えば、携帯電話、電子手帳、小型パーソナルコンピュータを融合したもの）においては、その内蔵する電池寿命の劣化を防ぐため、また高性能な情報処理装置
（例えばスーパーコンピュータ等）においては、その電源装置および冷却装置の小型化のために回路の消費電力を如何に低減するか、それと同時に回路を如何に高速動作させるかが重要な技術的課題となってきた。
【０００３】
例えば図１９は、「電子技術、１９９４年９月号」第３０頁図１に掲載された半導体集積回路装置（ＭＴ―ＣＭＯＳ回路）で、携帯端末器等で用いられる回路である。図において、ＶＤＤは電源電圧、ＧＮＤはグランド電圧（０Ｖ）、Ｑ１、Ｑ２はそれぞれｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）、ＶＤＤＶはｐＭＯＳトランジスタＱ１を介してＶＤＤが印加された仮想電源線、ＧＮＤＶはｎＭＯＳトランジスタＱ２を介してＧＮＤが印加された仮想グランド線である。破線で囲まれた箇所はＣＭＯＳトランジスタ回路で構成された論理回路部で、ＶＤＤＶ、ＧＮＤＶの電圧を電源電圧として動作する。ＳＬ、／ＳＬはそれぞれｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のゲート電極に入力され、互いに相補的にハイレベル、またはローレベルとなるディジタル信号であり、ハイレベル時にはＶＤＤを、ローレベル時にはＧＮＤをそれぞれ示す。
【０００４】
ＳＬがハイレベル、／ＳＬがローレベルのとき、ＭＯＳトランジスタＱ１、Ｑ２はともにオフ状態であり、論理回路部にはＶＤＤおよびＧＮＤが供給されず、論理回路部は動作しない。これにより論理回路部が論理動作を行う必要のない状態となる（これをスタンバイ状態と呼ぶ）。逆にＳＬがローレベル、／ＳＬがハイレベルのとき、ＭＯＳトランジスタＱ１、Ｑ２はともにオン状態であり、論理回路部にはＶＤＤおよびＧＮＤが供給され、論理回路部が論理動作する状態となる（これをアクティブ状態と呼ぶ）。
【０００５】
この半導体集積回路装置において、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のしきい値電圧はそれぞれ−０．５〜−０．７Ｖ、０．５〜０．７Ｖと設定され、論理回路部を構成するｐＭＯＳトランジスタ、ｎＭＯＳトランジスタのしきい値電圧はそれぞれ−０．２〜−０．３Ｖ、０．２〜０．３Ｖと設定されている。論理回路部におけるＭＯＳトランジスタのしきい値電圧は十分小さく設定されているので、論理回路部はアクティブ状態には１Ｖ程度の低い電源電圧で動作可能となる。またｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のしきい値電圧は論理回路部におけるＭＯＳトランジスタのしきい値電圧より高く設定されているので、スタンバイ状態におけるリーク電流が大幅に低減される。ＭＯＳトランジスタは非導通状態でもサブスレッショルド電流（リーク電流）が生じ、典型的なＭＯＳトランジスタにおいてしきい値電圧を０．１Ｖ高くすると、そのリーク電流の値は一桁以上減少する。
【０００６】
図２０は、上記のＣＭＯＳトランジスタ回路を実現するための半導体チップ構造を示す構造断面図である。図において１はシリコン基板、２、３はそれぞれシリコン基板１主面上に形成されたｐ型半導体ウェル層（以下、ｐウェル）およびｎ型半導体ウェル層（以下、ｎウェル）、４ａ〜４ｄはｐウェル２に形成されたｎ型半導体層、５ａ〜５ｄはｎウェル３に形成されたｐ型半導体層、６ａ〜６ｃは絶縁酸化膜（図示せず）を介してｐウェル２上に形成されたｎＭＯＳトランジスタのゲート電極、７ａ〜７ｃは絶縁酸化膜（図示せず）を介してｎウェル３上に形成されたｐチャネルＭＯＳトランジスタのゲート電極、８はｐウェル２とｎウェル３とを分離する分離絶縁膜、９は他の部分より不純物濃度が高いｐウェル２の領域、１０は他の部分より不純物濃度が高いｎウェル３の領域である。
【０００７】
ｎ型半導体層４ｂ、４ｃとゲート電極６ｂとによりｎＭＯＳトランジスタＴ１、ｎ型半導体層４ｃ、４ｄとゲート電極６ｃとによりｎＭＯＳトランジスタＴ２、ｐ型半導体層５ｂ、５ｃとゲート電極７ｂとによりｐＭＯＳトランジスタＴ３、およびｐ型半導体層５ｃ、５ｄとゲート電極７ｃとによりｐＭＯＳトランジスタＴ４がそれぞれ構成される。これらのＭＯＳトランジスタＴ１〜Ｔ４は論理回路部を構成する。一方、ｐ型半導体層５ａ、５ｂとゲート電極７ａとによりｐＭＯＳトランジスタＱ１が、ｎ型半導体層４ａ、４ｂとゲート電極６ａとによりｎＭＯＳトランジスタＱ２がそれぞれ構成され、ゲート電極６ａ、７ａには信号／ＳＬ、ＳＬがそれぞれ入力される。ｎウェル領域１０およびｐウェル領域９が形成されたのはＭＯＳトランジスタＱ１、Ｑ２のしきい値電圧（絶対値）がＭＯＳトランジスタＴ１〜Ｔ４より大きくするためである。
【０００８】
ｐウェル２において、ｎ型半導体層４ａ〜４ｄはそれぞれ同一の不純物ドーピング工程で同時に形成され、その後ｎ型半導体層４ａ、４ｂの間のｐウェル領域９のみにアルミニウム、ボロン等によるイオン注入を行う。またｎウェル３においても、ｐ型半導体層５ａ〜５ｄはそれぞれ同一の不純物ドーピング工程で同時に形成され、その後ｎ型半導体層５ａ、５ｂの間のｎウェル領域１０のみにリン等によるイオン注入を行う。
【０００９】
【発明が解決しようとする課題】
上記構成の半導体集積回路装置において、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のしきい値電圧（絶対値）は、スタンバイ時におけるリーク電流がその許容範囲を越えないように設定される。しかしながら不純物ドーピング等により所定のしきい値電圧どおりにＭＯＳトランジスタを製造することは困難であり、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２には想定された以上のリーク電流が生じてしまうことがある。したがって回路の低消費電力を妨げるばかりでなく、このような回路は不良として作製し直さなければならないという問題点が生じていた。
【００１０】
また、高しきい値電圧と低しきい値電圧とを有するＭＯＳトランジスタを同一半導体基板に構成するには、ＭＯＳトランジスタをそれぞれ作り分ける必要があるので、複雑な製造工程を新たに付加しなければならない。例えば図２０の場合は、ＭＯＳトランジスタＱ１、Ｑ２のチャネル層に不純物をドープさせる工程を要し、さらにそのドープさせる工程用のマスクが新たに必要となる。よって回路の生産性が著しく低下するという問題点が生じていた。
【００１１】
さらに、図１９における高しきい値電圧のｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２の導通抵抗が無視できず、この論理動作するトランジスタ回路の高速動作の妨げとなってしまうという問題点が生じていた。例えば、ｐＭＯＳトランジスタのしきい値電圧を小さくする程、またはｎＭＯＳトランジスタのしきい値電圧を大きくする程、非導通時のリーク電流が低減されるが、逆に論理回路を駆動する能力を妨げるものとなる。
【００１２】
この発明は上記に問題点を解決するためになされたもので、スタンバイ状態においてはトランジスタ回路と電源電圧との間に生じるリーク電流を低減することにより低消費電力化を図り、アクティブ状態においてはトランジスタ回路が高速に動作する半導体集積回路装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】
この発明の請求項１に係る半導体集積回路装置は、第１の電源電圧が印加される第１の電位接点と、この第１の電源電圧より小さい第２の電源電圧が印加される第２の電位接点との間に接続され、第１および第２の電源電圧により駆動されて動作するトランジスタ回路、このトランジスタ回路がアクティブ状態またはスタンバイ状態となることを示す制御信号が生成される状態制御回路、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続されたｎチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第２の電源電圧より小さい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従い、ｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、この非導通させる電圧として電圧発生回路より出力される電圧をゲート電極に入力させる選択回路を備えたものである。
【００１４】
この発明の請求項２に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続されたｎチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第１の電源電圧より大きい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従い、ｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、この導通させる電圧として電圧発生回路より出力される電圧をゲート電極に入力させるを備えたものである。
【００１５】
この発明の請求項３に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは記第２の電位接点とトランジスタ回路との間に接続されたｎチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第１の電源電圧より大きい電圧を発生し出力する第１の電圧発生回路、第２の電源電圧より小さい電圧を発生し出力する第２の電圧発生回路、および状態制御回路より出力される制御信号に従い、ｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、この導通させる電圧として第１の電圧発生回路とり出力される電圧を、この非導通させる電圧として第２の電圧発生回路より出力される電圧をそれぞれゲート電極に入力させる選択回路を備えたものである。
【００１６】
この発明の請求項４に係る半導体集積回路装置は、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、それぞれのソース・ドレイン領域となるｎ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｐ型半導体ウェル層に形成され、そのチャネル領域となるｐ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成されたものである。
【００１７】
この発明の請求項５に係る半導体集積回路装置は、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｎ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｐ型半導体ウェル層に形成され、そのチャネル領域となるｐ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成され、さらにそのゲート電極はそれぞれ同一材料で同一膜厚となり、そのゲート電極とチャネル領域との間に存在する絶縁膜はそれぞれ同一材料で同一膜厚となるように形成されたものである。
【００１８】
この発明の請求項６に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続され、状態制御回路より出力される制御信号により導通または非導通されるｎチャネル型ＭＯＳトランジスタで構成されたスイッチ回路、および状態制御回路より出力される制御信号に従い、ｎチャネル型ＭＯＳトランジスタの導通時には第１のバックゲート電圧を、非導通時にはこの第１のバックゲート電圧より小さい第２のバックゲート電圧をそれぞれ出力し、ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されたｐ型半導体ウェル層に供給する電圧供給回路を備えたものである。
【００１９】
この発明の請求項７に係る半導体集積回路装置は、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、ソース・ドレイン領域の形成されたｐ型半導体ウェル層は、それぞれ同一半導体基板上で互いに電気的に絶縁されるように形成されたものである。
【００２０】
この発明の請求項８に係る半導体集積回路装置では、電圧供給回路は奇数個直列に接続されその最終段のインバータ回路の出力が初段のインバータ回路の入力に帰還された複数のインバータ回路によるリング発振回路、一端子とゲート電極とが互いに接続され、他端子が第１および第２のバックゲート電圧の出力端子につながった第１のＭＯＳトランジスタ、一端子とゲート電極とが第１のＭＯＳトランジスタの他端子に接続され、他端子には第２の電源電圧が印加された第２のＭＯＳトランジスタ、第１のＭＯＳトランジスタの他端子と第２のＭＯＳトランジスタの一端子との接続点、およびリング発振回路の出力の間に接続されたキャパシタ、およびリング発振回路における最終段インバータ回路の出力と初段インバータ回路の入力との間に接続され、状態制御回路より出力される制御信号に応じて導通または非導通する第３のＭＯＳトランジスタを有し、第１のバックゲート電圧として第２の電源電圧を出力するように構成されたものである。
【００２１】
この発明の請求項９に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続されたｐチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第１の電源電圧より大きい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従い、ｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をｐチャネル型ＭＯＳトランジスタのゲート電極に選択的に入力させ、この非導通させる電圧として電圧発生回路より出力される電圧をゲート電極に入力させる選択回路を備えたものである。
【００２２】
この発明の請求項１０に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続されたｐチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第２の電源電圧より小さい電圧を発生し出力する電圧発生回路、および、状態制御回路より出力される制御信号に従い、ｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をｐチャネル型ＭＯＳトランジスタのゲート電極に選択的に入力させ、この導通させる電圧として電圧発生回路より出力される電圧をゲート電極に入力させる選択回路を備えたものである。
【００２３】
この発明の請求項１１に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続されたｐチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、第１の電源電圧より大きい電圧を発生し出力する第１の電圧発生回路、第２の電源電圧より小さい電圧を発生し出力する第２の電圧発生回路、および、状態制御回路より出力される制御信号に従い、ｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、その導通させる電圧として第２の電圧発生回路とり出力される電圧を、その非導通させる電圧として第１の電圧発生回路より出力される電圧をそれぞれゲート電極に入力させる選択回路を備えたものである。
【００２４】
この発明の請求項１２に係る半導体集積回路装置は、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｐ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｎ型半導体ウェル層に形成され、そのチャネル領域となるｎ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成されたものである。
【００２５】
この発明の請求項１３に係る半導体集積回路装置は、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｐ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｎ型半導体ウェル層に形成され、そのチャネル領域となるｎ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成され、さらにそのゲート電極はそれぞれ同一材料で同一膜厚となり、そのゲート電極とチャネル領域との間に存在する絶縁膜はそれぞれ同一材料で同一膜厚となるように形成されたものである。
【００２６】
この発明の請求項１４に係る半導体集積回路装置は、第１の電位接点とトランジスタ回路との間、もしくは第２の電位接点とトランジスタ回路との間に接続され、状態制御回路より出力される制御信号により導通または非導通されるｐチャネル型ＭＯＳトランジスタで構成されたスイッチ回路、および状態制御回路より出力される制御信号に従い、ｐチャネル型ＭＯＳトランジスタが導通時には第１のバックゲート電圧、非導通時にはこの第１のバックゲート電圧より大きい第２のバックゲート電圧をそれぞれ出力し、ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されたｎ型半導体ウェル層に供給する電圧供給回路を備えたものである。
【００２７】
この発明の請求項１５に係る半導体集積回路装置は、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域の形成されたｎ型半導体ウェル層は、それぞれ同一半導体基板上で互いに電気的に絶縁されるように形成されたものである。
【００２８】
この発明の請求項１６に係る半導体集積回路装置では、電圧供給回路は奇数個直列に接続されその最終段のインバータ回路の出力が初段のインバータ回路の入力に帰還された複数のインバータ回路によるリング発振回路、一端子とゲート電極とに第１の電源電圧が印加された第１のＭＯＳトランジスタ、一端子とゲート電極とが第１のＭＯＳトランジスタの他端子に接続され、他端子が第１および第２のバックゲート電圧の出力端子につながった第２のＭＯＳトランジスタ、第１のＭＯＳトランジスタの他端子と第２のＭＯＳトランジスタの一端子との接続点、および上記リング発振回路の出力の間に接続されたキャパシタ、および、リング発振回路における最終段インバータ回路の出力と初段インバータ回路の入力との間に接続され、状態制御回路より出力される制御信号に応じて導通または非導通する第３のＭＯＳトランジスタを有し、第１のバックゲート電圧として第１の電源電圧を出力するように構成されたものである。
【００２９】
【発明の実施の形態】
実施の形態１．
以下、この発明の一実施の形態を詳細に説明する。図１は本実施の形態における半導体集積回路装置の一例を示す回路構成図である。図において、ＶＤＤは電源電圧、ＧＮＤはＶＤＤより小さい電源電圧であるグランド電圧（０Ｖ）、Ｑ１、Ｑ２はそれぞれｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）、ＶＤＤＶはｐＭＯＳトランジスタＱ１を介してＶＤＤが印加された仮想電源線、ＧＮＤＶはｎＭＯＳトランジスタＱ２を介してＧＮＤが印加された仮想グランド線をそれぞれ示す。ＳＬおよび／ＳＬはそれぞれｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のゲート電極に入力された信号を示す。
【００３０】
１１はＶＤＤＶ、ＧＮＤＶの電圧を電源電圧としてトランジスタ回路で、例えば図のようにＮＡＮＤ回路１１ａが含んだ論理回路部である。１２は論理回路部１１がアクティブ状態またはスタンバイ状態となることを示す制御信号Ｓ１、Ｓ２を生成する状態制御回路、１３はＶＤＤより高い電圧（以下、ＶＰＰ）を発生する高電圧発生回路、１４はＧＮＤより低い電圧（以下、ＶＢＢ）を発生する低電圧発生回路、１５は入力されるＶＰＰとＧＮＤとを制御信号Ｓ１に応じて選択的に出力する選択回路、１６は入力されるＶＤＤとＶＢＢとを制御信号Ｓ２に応じて選択的に出力する選択回路である。このｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２はそれぞれＶＤＤ、ＧＮＤの電源電圧を論理回路部に対して供給または遮断するスイッチ回路を構成する。
【００３１】
図２は、図１の半導体集積回路装置が形成されるＣＭＯＳトランジスタ構造の半導体チップ上の構造断面図で、ＮＡＮＤ回路１１ａおよびｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２が形成された断面部分を示す。図において、２１ａ〜２１ｄはｐウェル２に形成されたｎ型半導体層、２２ａ〜２２ｄはｎウェル３に形成されたｐ型半導体層、２３はその境界を挟んで不純物濃度の高くなるｐウェル２の領域、２４はその境界を挟んで不純物濃度の高くなるｎウェル３の領域、２５ａ〜２５ｃは絶縁酸化膜（図示せず）を介してｐウェル２上に形成されたｎＭＯＳトランジスタのゲート電極、２６ａ〜２６ｃは絶縁酸化膜（図示せず）を介してｎウェル３上に形成されたｐＭＯＳトランジスタのゲート電極、２７はｐウェル２とｎウェル３とを分離する分離絶縁膜、２８はｎ型半導体層２１ｄとｐ型半導体層２２ｃとを接続する配線である。２９ａはＧＮＤをｎ型半導体層２１ａ、ｐウェル領域２３に印加させる配線、２９ｂはＶＤＤをｐ型半導体層２２ａ、ｎウェル領域２４に印加させる配線である。３０はｎ型半導体層２１ａ、２１ｂ間で、その境界を挟んで不純物濃度の高くなるｐウェル２の領域、３１はｐ型半導体層２２ａ、２２ｂ間で、その境界を挟んで不純物濃度の高くなるｎウェル３の領域である。
【００３２】
ｎ型半導体層２１ｂ、２１ｃをソース・ドレイン領域とし、ゲート電極２５ｂによりｎＭＯＳトランジスタＴＮ１が構成され、ｎ型半導体層２１ｃ、２１ｄをソース・ドレイン領域とし、ゲート電極２５ｃによりｎＭＯＳトランジスタＴＮ２が構成され、ｐ型半導体層２２ｂ、２２ｃをソース・ドレイン領域とし、ゲート電極２６ｂによりｐＭＯＳトランジスタＴＰ１が構成され、さらにｐ型半導体層２２ｃ、２２ｄをソース・ドレイン領域とし、ゲート電極２６ｃによりｐＭＯＳトランジスタＴＰ２が構成される。ｎＭＯＳトランジスタＴＮ１、ＴＮ２は、ＮＡＮＤ回路１１ａの直列に接続されたｎＭＯＳトランジスタを示し、ｐＭＯＳトランジスタＴＰ１、ＴＰ２は論理回路部１の並列に接続されたｐＭＯＳトランジスタを示す。配線２８はＭＯＳトランジスタＴＮ２とＭＯＳトランジスタＰＮ１およびＰＮ２との接続に、ｎ型半導体層２１ｂへの接続配線はＧＮＤＶに、ｐ型半導体層２２ｂ、２２ｄへの接続配線はＶＤＤＶにそれぞれ相当する。
【００３３】
また図１に示すｎＭＯＳトランジスタＱ２は、ｎ型半導体層２１ａ、２１ｂをソース・ドレイン領域とし、ゲート電極２５ａにより構成され、ｐＭＯＳトランジスタＱ１はｐ型半導体層２２ａ、２２ｂをソース・ドレイン領域とし、ゲート電極２６ａにより構成される。配線２９ａはｎ型半導体層２１ａ（Ｑ２のソース領域）にＧＮＤを印加させ、配線２９ｂはｐ型半導体層２２ａ（Ｑ１のソース領域）にＶＤＤを印加させる。同時に配線２９ａはｐウェル２上に形成されたＭＯＳトランジスタのバックゲート電位としてｐウェル領域２３にＧＮＤを印加し、配線２９ｂはｎウェル３上に形成されたＭＯＳトランジスタのバックゲート電位としてｎウェル領域２４にＶＤＤを印加する。
【００３４】
また論理回路部１１を構成するｎＭＯトランジスタはしきい値電圧が０．２〜０．３Ｖとなるように形成される。一方ｎＭＯＳトランジスタＱ２はそのチャネル領域となるｐウェル領域３０の存在によりこの０．２〜０．３Ｖより高いしきい値電圧（例えば０．６Ｖ）となるように構成される。また論理回路部１１を形成するｐＭＯトランジスタはしきい値電圧が−０．２〜−０．３Ｖとなるように構成される。一方ｐＭＯＳトランジスタＱ１はそのチャネル領域となるｎウェル領域３１の存在によりこの−０．２〜−０．３Ｖより低いしきい値電圧（例えば−０．６Ｖ）に構成される。
【００３５】
なお、ＮＡＮＤ回路１１ａ以外の論理回路部の部分を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタは、それぞれｐウェル２、ｎウェル３の図示しない断面部分に形成され、また図示しないが図１における状態制御回路１２、高電圧発生回路１３、低電圧発生回路１４および選択回路１５、１６もまた図２に示す論理回路部１１およびｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２と同一半導体チップ上に形成されるものである。
【００３６】
次に、図１の半導体集積回路装置の動作を図３に示す動作波形図を参照しながら説明する。図３は制御信号Ｓ１、Ｓ２、信号ＳＬ、／ＳＬのそれぞれ信号レベルの波形図である。
【００３７】
状態制御回路１２は図１に示さない他の回路からの信号により論理回路部１１がアクティブ状態であるかスタンバイ状態であるかを検知する。例えばパーソナルコンピュータにおいては一定期間キーボード、マウス等の入力装置からの入力がないとき、または論理回路部１１が処理すべき仕事が存在しないことを検出したときは論理回路部１１がスタンバイ状態であることを検知する。そして図３に示すように論理回路部１１がアクティブ状態のときはＶＤＤを出力し、スタンバイ状態のときはＧＮＤを出力する制御信号Ｓ１を生成する。同じくアクティブ状態のときはＧＮＤを出力し、スタンバイ状態のときはＶＤＤを出力する制御信号Ｓ２を生成する。
【００３８】
選択回路１５は制御信号Ｓ１がハイレベル（すなわちＶＤＤ）のときにＧＮＤを選択し、ローレベル（すなわちＧＮＤ）のときにＶＤＤより高い電圧であるＶＰＰを選択して信号ＳＬとして出力するように構成されている。また選択回路１６は制御信号Ｓ２がハイレベル（すなわちＶＤＤ）のときにＧＮＤより低い電圧であるＶＢＢを選択し、ローレベル（すなわちＧＮＤ）のときにＶＤＤを選択して信号／ＳＬとして出力するように構成されている。したがって図３に示すように、信号ＳＬは論理回路部１１がアクティブ状態のときはＧＮＤ、スタンバイ状態のときはＶＰＰを示し、信号／ＳＬは論理回路部１１がアクティブ状態のときはＶＤＤ、スタンバイ状態のときはＶＢＢを示す。
【００３９】
論理回路部１１がアクティブ状態であるとき、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のゲート電極にはそれぞれＧＮＤ、ＶＤＤが印加されともに導通状態となる。したがってＶＤＤＶにはＶＤＤの電源電圧が供給され、ＧＮＤＶにはＧＮＤの電源電圧が供給されるので、論理回路部１１はＶＤＤＶ、ＧＮＤＶを電源電圧として論理動作を行う。論理回路部１１を構成するＭＯＳトランジスタは絶対値で０．２〜０．３Ｖ程度の小さいしきい値電圧で構成されたので、電源電圧（ＶＤＤ）を低減させても動作可能となる。一方論理回路部１１がスタンバイ状態であるとき、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のゲート電極にはそれぞれＶＰＰ、ＶＢＢが印加されともに非導通状態となる。
【００４０】
ここで非導通時のＭＯＳトランジスタのリーク電流はｎＭＯＳトランジスタを例にとると、ｅｘｐ｛（ＶＧＳ−Ｖｔｈ）／ｓ｝に比例することが知られている。ここでＶＧＳはゲート電位とソース電位との差、ＶｔｈはｎＭＯＳトランジスタのしきい値電圧、ｓはサブスレッショルド・リーク電流が一桁変化するのに必要な電圧（一定値）である。この式によるとｎＭＯＳトランジスタＱ２は、ゲート電極に印加される電圧が低い程サブスレッショルド・リーク電流が少なくなる。同様にｐＭＯＳトランジスタＱ１は、そのゲート電極に印加される電圧が高い程サブスレッショルド・リーク電流が少なくなる。
【００４１】
一般にＭＯＳトランジスタを製造する場合、その製造環境に応じて所定のしきい値電圧どおり製造されるとは限らない。図２においてはｐウェル領域３０はイオン注入により不純物ドーピングされたもので、本来０．６Ｖのしきい値電圧を有するように設計されたｎＭＯＳトランジスタＱ２が、そのイオン注入の工程で環境が変化することにより０．５５Ｖのしきい値に結果的に製造されたものとする。同じくｎウェル領域３１はイオン注入により不純物ドーピングされたもので、本来−０．６Ｖのしきい値電圧を有するように設計されたｐＭＯＳトランジスタＱ１が、そのイオン注入の工程で環境が変化することにより−０．５５Ｖのしきい値に結果的に製造されたものとする。
【００４２】
上式のとおりリーク電流は指数関数的に増大するするため、例えばｎＭＯＳトランジスタＱ２においては、しきい値電圧が０．０５Ｖ小さくなることでリーク電流は著しく増大し、ｎＭＯＳトランジスタＱ２のゲート電極にＧＮＤを印加したとき許容以上のリーク電流が生じてしまうことがある。このような回路は試験により不良として破棄される。本実施の形態のようにＧＮＤの代わりにＧＮＤより小さい電圧であるＶＢＢをそのゲート電極に印加してその増大するリーク電流を低減することができる。同様にｐＭＯＳトランジスタＱ１も、非導通時にＶＤＤより大きい電圧であるＶＰＰをゲート電極に印加してリーク電流を低減することができる。これにより低消費電力化を図ることができるとともに半導体集積回路装置を作り直す必要がなくこともなく歩留まりが向上する。
【００４３】
図４は、ＶＢＢを発生させる低電圧発生回路１４の詳細な回路構成図である。３５はインバータ回路が奇数個接続され、最終段の出力を初段の入力に帰還させたリング発振回路、３６ａ、３６ｂはそれぞれの一端子がノードＮ１で接続されたｎＭＯＳトランジスタであり、それぞれのしきい値電圧をＶＤＤよ十分小さい同一のＶｔｈｎに構成されたものである。ノードＮ１には、キャパシタＣ１を介してリング発振回路３５の出力、およびｎＭＯＳトランジスタ３６ｂのゲート電極が接続される。ｎＭＯＳトランジスタ３６ｂの他端子はＧＮＤに接続され、ｎＭＯＳトランジスタ３６ａの他端子とゲート電極とが接続され、ＶＢＢの出力端子３７となる。
【００４４】
ここで、リング発振回路３５の出力電圧の振れ幅をＶＤＤとする。リング発振回路３５の出力が正に振れたときにはｎＭＯＳトランジスタ３６ａは非導通状態であり、キャパシタＣ１の容量結合によりｎＭＯＳトランジスタ３６ｂを介してＧＮＤに放電され、ノードＮ１の電位はＶｔｈｎとなる。キャパシタＣ１はリング発振回路３５の直流成分を除去するためのものである。次いでリング発振回路３５の出力が正から負に振れたとき、寄生容量を無視するとノードＮ１の電位はキャパシタＣ１の容量結合により（Ｖｔｈｎ―ＶＤＤ）に変化する。そのとき、出力端子３７の電位が（Ｖｔｈｎ―ＶＤＤ）＋Ｖｔｈｎ＝２Ｖｔｈｎ―ＶＤＤとなる程度にｎＭＯＳトランジスタ３６ａは導通し、一方ｎＭＯＳトランジスタ３６ｂは非導通となる。次いでリング発振回路３５の出力が負から正に振れたときノードＮ１の電位はＶｔｈｎとなるまで放電され。正から負に振れたとき上記と同様にノードＮ１の電位は（Ｖｔｈｎ―ＶＤＤ）となることにより出力端子３７は（２Ｖｔｈｎ―ＶＤＤ）となる。このサイクルを繰り返すことにより出力端子３７の電位は（２Ｖｔｈｎ―ＶＤＤ）に安定し、この電位がＧＮＤより小さいＶＢＢとして出力端子３７より出力される。
【００４５】
図５はＶＰＰを発生させる高電圧発生回路１３の詳細な回路構成図である。リング発振回路３５は図４と同一のもの、３８ａ、３８ｂはそれぞれの一端子がノードＮ２で接続されたｎＭＯＳトランジスタであり、それぞれのしきい値電圧を同一のＶｔｈｎとする。ノードＮ２には、キャパシタＣ２を介してリング発振回路３５の出力、およびｎＭＯＳトランジスタ３８ｂのゲート電極が接続される。キャパシタＣ２は上記と同様にリング発振回路３５の直流成分を除去する。ｎＭＯＳトランジスタ３８ａの他端子とゲート電極はＶＤＤに接続され、ｎＭＯＳトランジスタ３８ｂの他端子はＶＰＰの出力端子３９となる。
【００４６】
この高電圧発生回路１３の基本的な動作は、図４の回路と同一である。すなわちリング発振回路３５が負に振れたとき、ｎＭＯＳトランジスタ３８ｂは非導通状態であり、ノードＮ２の電位は（ＶＤＤ−Ｖｔｈｎ）になる。リング発振回路３５が負から正に振れたときノードＮ２の電位は（ＶＤＤ―Ｖｔｈｎ）＋ＶＤＤ＝２ＶＤＤ―Ｖｔｈｎに変化するとともに、ｎＭＯＳトランジスタ３８ｂが導通し、ｎＭＯＳトランジスタ３８ａが非導通する。従って出力端子３９の電位は、（２ＶＤＤ―Ｖｔｈｎ）―Ｖｔｈｎ＝２（ＶＤＤ―Ｖｔｈｎ）となる。このサイクルを繰り返すことにより出力端子３９の電位は２（ＶＤＤ―Ｖｔｈｎ）に安定し、この電位がＶＤＤより大きいＶＰＰとして出力端子３９より出力される。
【００４７】
この図４、図５の電圧発生回路においてはＶＢＢ＝２Ｖｔｈｎ―ＶＤＤ、ＶＰＰ＝２（ＶＤＤ―Ｖｔｈｎ）の電圧が生成されたが、図４においては端子３７に対してさらにダイオード接続されたｎＭＯＳトランジスタを複数個直列に接続することにより、その最終段のｎＭＯＳトランジスタよりＧＮＤより小さく（２Ｖｔｈｎ−ＶＤＤ）より大きいＶＢＢを得ることができ、図５においては端子３９に対してさらにダイオード接続されたｎＭＯＳトランジスタを複数個直列に接続することにより、その最終段のｎＭＯＳトランジスタよりＶＤＤより大きく、２（ＶＤＤ−Ｖｔｈｎ）より小さいＶＰＰを得ることができる。
【００４８】
図６は、選択回路１５の詳細な回路構成図である。４０は両端子がそれぞれノードＮ３、Ｎ４に接続され、ゲート電極にＶＤＤが印加されたｎＭＯＳトランジスタ、４１は両端子がそれぞれノードＮ３、Ｎ５で接続され、ゲート電極にＧＮＤが印加されたｐＭＯＳトランジスタ、４２はソース端子が端子ａ１に接続され、ドレイン端子がノードＮ４に接続され、ゲート電極がノードＮ６に接続されたｐＭＯＳトランジスタ、４３はソース端子が端子ａ１に接続され、ドレイン端子がノードＮ６に接続され、ゲート電極がノードＮ４に接続されたｐＭＯＳトランジスタ、４４はソース端子が端子ａ２に接続され、ドレイン端子がノードＮ５に接続され、ゲート電極がノードＮ６に接続されたｎＭＯＳトランジスタ、４５はソース端子が端子ａ２に接続され、ドレイン端子がノードＮ６に接続され、ゲート電極がノードＮ５に接続されたｎＭＯＳトランジスタである。状態制御回路１２より出力された制御信号Ｓ１はノードＮ３に入力され、高電圧発生回路１３で生成されたＶＰＰは端子ａ１に印加され、さらにＧＮＤが端子ａ２に印加される。なお、ｎＭＯＳトランジスタ４０、４４、４５のしきい値電圧を上記のＶｔｈｎとし、ｐＭＯＳトランジスタ４１、４２、４３のしきい値電圧をＶｔｈｐ（＝―Ｖｔｈｎ）とする。
【００４９】
次いで動作について説明する。制御信号Ｓ１がＶＤＤの電位を示したとき（アクティブ状態時）、ノードＮ４はその電位が（ＶＤＤ―Ｖｔｈｎ）に充電され、ノードＮ５はその電位がＶＤＤに充電される。これによりｐＭＯＳトランジスタ４３のゲート・ソース間電圧は―（ＶＰＰ―（ＶＤＤ―Ｖｔｈｎ））＝Ｖｔｈｎ―ＶＤＤであり、ｎＭＯＳトランジスタ４５のゲート・ソース間電圧はＶＤＤである。ｐＭＯＳトランジスタ４３はｎＭＯＳトランジスタ４５に比べてその導通状態が弱いので、ｐＭＯＳトランジスタ４３と交差結合するｐＭＯＳトランジスタ４２、およびｎＭＯＳトランジスタ４５と交差結合するｎＭＯＳトランジスタ４４により、ｐＭＯＳトランジスタ４３の導通状態がより弱くなり、ｎＭＯＳトランジスタ４５の導通状態がより強くなるように増幅され、最終的にノードＮ６の電位はＧＮＤに達する。
【００５０】
制御信号Ｓ１がＧＮＤの電位を示したとき（スタンバイ状態時）、ノードＮ４はその電位がＧＮＤになり、ノードＮ５はその電位が―Ｖｔｈｐとなる。これによりｐＭＯＳトランジスタ４３のゲート・ソース間電圧は―（ＶＰＰ―ＧＮＤ）＝―ＶＰＰ＝２Ｖｔｈｎ―２ＶＤＤであり、ｎＭＯＳトランジスタ４５のゲート・ソース間電圧は―Ｖｔｈｐ＝Ｖｔｈｎである。ｐＭＯＳトランジスタ４３はｎＭＯＳトランジスタ４５に比べてその導通状態が強いので、ｐＭＯＳトランジスタ４３と交差結合するｐＭＯＳトランジスタ４２、およびｎＭＯＳトランジスタ４５と交差結合するｎＭＯＳトランジスタ４４により、ｐＭＯＳトランジスタ４３の導通状態がより強くなり、ｎＭＯＳトランジスタ４５の導通状態がより弱くなるように増幅される。よって最終的にノードＮ６の電位はＶＰＰを示す。ノードＮ６から出力される信号はこの選択回路１５の出力する信号ＳＬとなる。
【００５１】
また、図７は選択回路１６の詳細な回路構成図である。この選択回路１６は図６と同一の回路構成を有する。異なる点は端子ａ１にＶＤＤが印加され、端子ａ２にＶＢＢが印加され、さらにノードＮ３に状態制御回路１２より出力される制御信号Ｓ２が入力されることである。
【００５２】
この選択回路１６の動作についても、図６のものと基本的には同一である。制御信号Ｓ２がＧＮＤの電位を示したとき（アクティブ状態時）、上記の動作に従って端子ａ１に印加されたＶＤＤがノードＮ６から最終的に出力され、Ｓ２がＶＤＤの電位を示したとき、（スタンバイ状態時）、端子ａ２に印加されたＶＢＢがノードＮ６から最終的に出力される。ノードＮ６から出力される信号はこの選択回路１６の出力する信号／ＳＬとなる。
【００５３】
なおｎＭＯＳトランジスタ４０、ｐＭＯＳトランジスタ４１の役割りは交差結合回路（ｐＭＯＳトランジスタ４２、４３の交差結合とｎＭＯＳトランジスタ４４、４５の交差結合）の状態が確定するまでの間、ノードＮ４、Ｎ５の電位をノードＮ３と絶縁させるためのものである。
【００５４】
ＶＰＰ、ＶＢＢの値はそれぞれ２ＶＤＤ―２Ｖｔｈｎ、２Ｖｔｈｎ―ＶＤＤとしたが、ＭＯＳトランジスタＱ１、Ｑ２のサブスレッショルド・リーク電流の許容量を越えない程度に設定することが適切である。実際この許容量は作製されたＭＯＳトランジスタＱ１、Ｑ２のしきい値電圧の他、使用される電源電圧（ＶＤＤ）、ＭＯＳトランジスタの信頼性、論理回路部１１を含めた回路全体の規模および特性等により決定される。このときは高電圧発生回路１３、低電圧発生回路１４の構成を変更することによりＶＰＰ、ＶＢＢの値を設定し直す。
【００５５】
また、論理回路部１１はＣＭＯＳトランジスタで構成されたものに限らない。ｐＭＯＳトランジスタを含まない論理回路部、ｎＭＯＳトランジスタを含まない論理回路部、あるいはバイポーラトランジスタを含んだ論理回路でもよい。さらにはアクティブ状態またはスタンバイ状態をなすトランジスタ回路であれば論路回路にも限ることなくアナログ回路等でもよい。
【００５６】
実施の形態２．
図８は図１に示した半導体集積回路装置において、図２とは異なる半導体チップ構造を示した構造断面図である。図２のものと異なる点は図１に示す不純物濃度が高いｐウェル領域３０、およびｎウェル領域３１が存在しないことのみで、その他は同一である。
【００５７】
図８に示した断面構造において、ｎ型半導体層２１ａ〜２１ｄはｐウェル２上面からのイオン注入により同時に形成され、ｐ型半導体層２２ａ〜２２ｄはｎウェル３上面からのイオン注入により同時に形成されたものである。さらにゲート電極２５ａ〜２５ｃ、２６ａ〜２６ｃはすべて同一プロセスにより同時に形成されたものである。さらに図示しないそれぞれのゲート電極下の絶縁酸化膜もまた同一プロセスにより同時に形成されたものである。すなわち、図１に示すｎＭＯＳトランジスタＱ２と論理回路部１１を構成するすべてのｎＭＯＳトランジスタとは全く同一の製造プロセスで同時に形成されたものであり、それらの断面構造は同一のものとなる。同様にｐＭＯＳトランジスタＱ１と論理回路部１１を構成するすべてのｐＭＯＳトランジスタとは全く同一の製造プロセスで同時に形成されたものであり、それらの断面構造は同一のものとなる。
【００５８】
よってｐウェル２上に形成されたｎＭＯＳトランジスタにおいてソース・ドレイン領域となるｎ型半導体層の物質、不純物濃度プロファイルは同一になり、ｎウェル３上に形成されたｐＭＯＳトランジスタにおいてソース・ドレイン領域となるｐ型半導体層の物質、不純物濃度プロファイルも同一になる。また、ｐウェル２における各ｎＭＯＳトランジスタのチャネル領域部分もまた同一のｐ型半導体物質で同一の不純物濃度プロファイルになり、ｎウェル３における各ｐＭＯＳトランジスタのチャネル領域部分もまた同一のｎ型半導体物質で同一の不純物濃度プロファイルになる。さらにゲート電極、およびそのゲート電極下に形成された絶縁酸化膜はそれぞれ同一の材料で、ほぼ同一の膜厚を有するものとなる。
【００５９】
ここで、ｎＭＯＳトランジスタＱ２および論理回路部１１を構成するｎＭＯＳトランジスタは理想的にはそれぞれ同一のしきい値電圧となるが、実際にはその製造プロセスで生じる断面構成のばらつき等により、作製後は０．２〜０．３Ｖ程度のしきい値電圧となるように構成されたものとする。同様にｐＭＯＳトランジスタＱ１および論理回路部１１を構成するｐＭＯＳトランジスタも作製後は―０．２〜―０．３Ｖ程度のしきい値電圧となるように構成されたものとする。
【００６０】
図８の半導体チップ構造において、ゲート電極２５ａ、２６ａにはそれぞれ信号ＳＬ、／ＳＬが接続される。図３に示すように論理回路部１１がアクティブ状態のときＳＬはＧＮＤ、／ＳＬはＶＤＤを示し、ＭＯＳトランジスタＱ１、Ｑ２はともに導通となる。一方スタンバイ状態のときＳＬはＶＰＰ、／ＳＬはＶＢＢを示し、ＭＯＳトランジスタＱ１、Ｑ２はともに非導通となる。
【００６１】
本実施の形態に示す半導体集積回路装置において、従来技術と同様に論理回路部１１をしきい値電圧（絶対値）の小さいＭＯＳトランジスタで構成することで低消費電力で動作させることができる。またｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２は、図２に示すｐウェル領域３０、ｎウェル領域３１を形成するイオン注入の不純物ドーピング工程を要することもなく、さらには論理回路部１１と同一半導体チップ上に全く同一製造プロセスにより同時に形成されるので、互いに作り分けることなく単純な製造工程により回路を作製できる。ここでｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２が非導通状態のときに、そのしきい値電圧（絶対値）が小さくなることによるリーク電流増大が懸念されるが、ｐＭＯＳトランジスタＱ１のゲート電極にＶＤＤより大きい電圧のＶＰＰ、ｎＭＯＳトランジスタＱ２のゲート電極にＧＮＤより小さい電圧のＶＢＢがそれぞれ印加されることによりリーク電流の増大を防ぐことができる。したがって生産性、製造歩留りの向上が図れる。
【００６２】
さらに、図１９の従来技術に比べｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２はそのしきい値電圧（絶対値）が小さく構成されているので、アクティブ時における論理回路部１１への電流供給能力が増大し、論理回路部１１を高速に動作させることができる。
【００６３】
実施の形態３．
図９は本実施の形態に示す半導体集積回路装置の回路構成図である。図１において選択回路１５に入力されたＧＮＤの代わりに低電圧発生回路１４より生成されたＶＢＢを入力し、選択回路１６に入力されたＶＤＤに代わりに高電圧発生回路１３より生成されたＶＰＰを入力するものである。すなわち図６に示す選択回路１５において、端子ａ２にＧＮＤの代わりにＶＢＢを印加し、図７に示す選択回路１６において端子ａ１にＶＤＤの代わりにＶＰＰを印加するものである。その他の回路構成については図１と全く同一である。
【００６４】
この回路において選択回路１５、１６から出力される信号ＳＬ、／ＳＬの信号レベルは、図１０に示す波形図のように決定される。すなわち、論理回路部１１がアクティブ状態のときＳＬはＶＢＢを、／ＳＬはＶＰＰをそれぞれ出力し、一方スタンバイ状態のときＳＬはＶＰＰ、／ＳＬはＶＢＢをそれぞれ出力する。
【００６５】
この半導体集積回路装置が図１と異なる点は、論理回路部１１がアクティブ状態のときに、ｐＭＯＳトランジスタＱ１のゲート電極にＧＮＤより小さい電圧のＶＢＢが印加され、ｎＭＯＳトランジスタＱ２のゲート電極にＶＤＤより大きい電圧のＶＰＰが印加されることである。ｎＭＯＳトランジスタを例にとると、ゲート電極に印加する電圧を上昇させると、そのｎＭＯＳトランジスタは線形領域で動作するようになり、そのチャネルコンダクタンス（電気抵抗の逆数）は（ＶＧＳ−Ｖｔｈｎ）に比例することが知られている。従ってＶＰＰがゲート電極として与えたれたｎＭＯＳトランジスタＱ２のアクティブ時におけるコンダクタンスは、例えばＶｔｈｎ＝０．４Ｖ、ＶＧＳ＝ＶＰＰ＝２．５Ｖの場合はＶｔｈｎ＝０．４Ｖ、ＶＧＳ＝ＶＤＤ＝１．５Ｖの場合に比べ約２倍である。ｐＭＯＳトランジスタＱ１においても同様で、そのゲート電極に与えられる電圧をＧＮＤより小さくするほどコンダクタンスは大きくなる。よって仮想電源線ＶＤＤＶおよびＧＮＤＶのインピーダンスが小さくなり、論理回路部１１内の各接続ノードに対する充放電に要する時間が短縮され、論理回路部の回路動作が高速になる。
【００６６】
なお、この半導体集積回路装置は論理回路部１１、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２を構成する半導体装置が図２に示された構造、および図８に示された構造のいずれの場合にも適用されるものである。従って回路を構成するＭＯＳトランジスタがどのような製造工程で製造されても、ＭＯＳトランジスタ固有のしきい値電圧による制御だけでなく、そのゲート電極に印加される信号電圧により、リーク電流の低減かつ回路動作の高速化を制御できる。
【００６７】
またこの実施の形態において、論理回路部１１がアクティブ状態時にＳＬがＶＢＢ、／ＳＬがＶＰＰとなり、スタンバイ状態時にＳＬがＶＤＤ、／ＳＬがＧＮＤとなるように構成してもよい。すなわち図６に示す選択回路１５において端子ａ１にＧＮＤを印加し、端子ａ２にＶＢＢを印加する。一方選択回路１６において端子ａ１にＶＰＰを印加し、端子ａ２にＧＮＤを印加する。この回路構成はアクティブ状態時における論理回路部１１の動作の高速化のみをねらったものであり、アプリケーションからの要求、論理回路構成の特殊性からスタンバイ状態時におけるｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のリーク電流の低減を特に必要としない場合に用いられる。
【００６８】
実施の形態４．
本実施の形態では、実施の形態１〜３に示す半導体集積回路装置において論理回路部およびこの論理回路部のアクティブ・スタンバイ状態の切り替え回路の変形例を示す。図１１はその一例を示す半導体集積回路装置の回路構成図である。５１、５２はＣＭＯＳトランジスタからなる論理回路部である。論理回路部５１はＶＤＤＶとＧＮＤとの間に接続され、このＶＤＤＶおよびＧＮＤの電圧を電源電圧として動作する。一方論理回路部５２はＶＤＤとＧＮＤＶとの間に接続され、このＶＤＤおよびＧＮＤＶの電圧を電源電圧として動作する。その他の符号および記号は図１と同一のものを示す。
【００６９】
この半導体集積回路装置は、実施形態１〜３において図１に示したｐＭＯＳトランジスタＱ１を介さずＶＤＤと論理回路部とを直接に接続したもの、あるいはｎＭＯＳトランジスタＱ２を介さずＧＮＤと論理回路部とを直接に接続したものに相当する。すなわち論理回路部５１のアクティブ・スタンバイ状態の切り替えはｐＭＯＳトランジスタＱ１のみの導通・非導通で実行される。一方論理回路部５２のアクティブ・スタンバイ状態の切り替えはｎＭＯＳトランジスタＱ２のみの導通・非導通で実行される。このような回路構成を採用するか否かは、回路の製造プロセスからの要求、論理回路部の回路特性、回路のアプリケーションからの要求等により決定される。
【００７０】
また別の変形例として図１２（Ａ）は、ｎＭＯＳトランジスタで構成された論理回路部５３において、ＶＤＤと論理回路部５３との間に接続されたｎＭＯＳトランジスタＱ３、ＧＮＤと論理回路部５３との間に接続されたｎＭＯＳトランジスタＱ４を備え、ｎＭＯＳトランジスタＱ３、Ｑ４のゲート電極には図１に示す選択回路１６より出力される信号線／ＳＬが接続された半導体集積回路装置である。一方、図１２（Ｂ）は、ｐＭＯＳトランジスタで構成された論理回路部５４において、ＶＤＤと論理回路部５４との間に接続されたｐＭＯＳトランジスタＱ５、ＧＮＤと論理回路部５４との間に接続されたｐＭＯＳトランジスタＱ６を備え、ｐＭＯＳトランジスタＱ５、Ｑ６のゲート電極には図１に示す選択回路１５より出力される信号線ＳＬが接続された半導体集積回路装置である。
【００７１】
これらの半導体集積回路装置は、実施の形態１〜３において図１に示したｐＭＯＳトランジスタＱ１の代わりにｎＭＯＳトランジスタを採用したもの、あるいはｎＭＯＳトランジスタＱ２の代わりにｐＭＯＳトランジスタを採用したものである。上記と同様に、回路の製造プロセスからの要求、論理回路部の回路特性、回路のアプリケーションからの要求があればこのような回路構成も可能である。さらに図１２（Ａ）においてｎＭＯＳトランジスタＱ４を取り除きＧＮＤと論理回路部５３とを直接に接続した構成、あるいは（Ｂ）においてｐＭＯＳトランジスタＱ５を取り除きＶＤＤと論理回路部５４とを直接に接続した構成でもよい。
【００７２】
このように、図１１または図１２（Ａ）（Ｂ）でも実施形態１〜３と同様に、その製造工程にかかわらずリーク電流の低減化または論理回路部の高速化を図ることができる。
【００７３】
実施の形態５．
図１３は本実施の形態を示す半導体集積回路装置の回路構成図である。図において６１はＧＮＤを降圧した降圧電圧ＶＢＢを発生させるとともに、制御信号Ｓ１のレベル変化に応じてＧＮＤおよびＶＢＢを選択して出力する低電圧発生回路で、その出力された電圧はｐＭＯＳトランジスタＱ１のバックゲートに入力される。６２はＶＤＤを昇圧した昇圧電圧ＶＰＰを発生させるとともに、制御信号Ｓ２のレベル変化に応じてＶＤＤおよびＶＰＰを選択して出力する高電圧発生回路で、その出力された電圧はｎＭＯＳトランジスタＱ２のバックゲートに入力される。Ｓ３、Ｓ４はそれぞれ低電圧発生回路６１、高電圧発生回路６２より出力される信号を示す。さらに状態制御回路１２の制御信号Ｓ１はｎＭＯＳトランジスタＱ２のゲート電極に、制御信号Ｓ２はｐＭＯＳトランジスタＱ１のゲート電極にそれぞれ印加される。その他の符号は図１と同一のものを示す。
【００７４】
また図１４は図１３の半導体集積回路装置が形成されたＣＭＯＳトランジスタ構造の半導体チップの構造断面図である。制御信号Ｓ１の出力される配線６２ａはゲート電極２５ａに接続され、制御信号Ｓ２の出力される配線６２ｂはゲート電極２６ａに接続される。さらに低電圧発生回路６１からＶＢＢの出力する配線６３ａはｐウェル領域２３に接続され、高電圧発生回路６２からＶＰＰの出力する配線６３ｂはｎウェル領域２４に接続される。その他の符号は図８と同一のものを示す。なお図示しないが、状態制御回路１２および低電圧発生回路６１、高電圧発生回路６２もまた同一の半導体基板上に構成されたものとする。
【００７５】
さらに図８に示した半導体チップ構造と同様に、図１４においてｐウェル２上に形成されたｎＭＯＳトランジスタは全く同一の工程により同時に形成されたものであり、ｎウェル３上に形成されたｐＭＯＳトランジスタもまた全く同一の工程により同時に形成されたものである。ここでｐウェル２上に形成されたｎＭＯＳトランジスタはそのしきい値電圧が０．２〜０．３Ｖとなるように構成され、ｎウェル３上に形成されたｐＭＯＳトランジスタはそのしきい値電圧が−０．２〜−０．３Ｖとなるように構成されたものとする。
【００７６】
次に、図１３の半導体集積回路装置の動作を図１５に示す動作波形図を参照しながら説明する。図１５はそれぞれ制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４の信号レベルの波形図である。
【００７７】
図３と同様に状態制御回路１２より出力される制御信号Ｓ１は、論理回路部１１がアクティブ状態のときはＶＤＤを示し、スタンバイ状態のときはＧＮＤを示す。また制御信号Ｓ２は論理回路部１１がアクティブ状態のときはＧＮＤを示し、スタンバイ状態のときはＶＤＤを示す。低電圧発生回路６１は制御信号Ｓ１を入力し、制御信号Ｓ１がハイレベル（ＶＤＤ）のときにＧＮＤを、ローレベル（ＧＮＤ）のときに降圧電圧ＶＢＢを出力信号Ｓ３として出力するように構成されている。したがって図１４のように、出力信号Ｓ３の電圧はｐウェル領域２３を介してｐウェル２全体に印加され、各ｎＭＯＳトランジスタのバックゲート電圧となる。一方、高電圧発生回路６２は制御信号Ｓ２を入力し、制御信号Ｓ２がハイレベル（ＶＤＤ）のときに降圧電圧ＶＰＰを、ローレベル（ＧＮＤ）のときにＶＤＤを出力信号Ｓ４として出力するように構成されている。したがって図１４のように、出力信号Ｓ４の電圧はｎウェル領域２４を介してｎウェル３全体に印加され、各ｐＭＯＳトランジスタのバックゲート電圧となる。
【００７８】
ｐＭＯＳトランジスタＱ１において、制御信号Ｓ２と出力信号Ｓ４により、論理回路部１１がアクティブ状態のときゲート電圧はＧＮＤ、バックゲート電圧はＶＤＤとなり、一方スタンバイ状態のときゲート電圧はＶＤＤ、バックゲート電圧はＶＰＰとなる。ｎＭＯＳトランジスタＱ２において、制御信号Ｓ１と出力信号Ｓ３により、論理回路部１１がアクティブ状態のときゲート電圧はＶＤＤ、バックゲート電圧はＧＮＤとなり、一方スタンバイ状態のときゲート電圧はＧＮＤとなり、バックゲート電圧はＶＢＢとなる。
【００７９】
上述したｐＭＯＳトランジスタＱ１のしきい値電圧（−０．２〜−０．３Ｖ）はバックゲート電圧としてＶＤＤが印加されたときのしきい値電圧を、ｎＭＯＳトランジスタＱ２のしきい値電圧（０．２〜０．３Ｖ）はバックゲート電圧としてＧＮＤが印加されたときのしきい値電圧をそれぞれ示す。ｐＭＯＳトランジスタＱ１のバックゲート電圧がＶＤＤより大きいＶＰＰとなることによりそのしきい値電圧が上記の値より実質的に小さくなる。同様にｎＭＯＳトランジスタＱ２のバックゲート電圧がＧＮＤより小さいＶＢＢとなることによりそのしきい値電圧が上記の値より実質的に大きくなる。したがって論理回路部１１がスタンバイ状態のときにｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２のリーク電流がともに小さくなり、半導体集積回路装置の低消費電力化が達成される。
【００８０】
図１６はＶＢＢを発生させる低電圧発生回路６１を示す詳細な回路構成図である。図において７１はインバータ回路が奇数個直列に接続されたインバータ回路群で、最終段の出力が初段の入力に帰還させたものである。７２はインバータ回路群７１の最終段の出力と初段の入力との間に接続されたｎＭＯＳトランジスタ、７３はインバータ回路群７１とｎＭＯＳトランジスタ７２とで構成され、インバータ回路群７１の最終段から発振信号を出力するリング発振回路、７４、７５はそれぞれの一端子がノードＮ１０で接続されたｎＭＯＳトランジスタで、それぞれのしきい値電圧をＶＤＤより小さい同一のＶｔｈｎとする。ｎＭＯＳトランジスタ７５の他端子はＧＮＤに接続され、ゲート電極はノードＮ１０に接続される。またｎＭＯＳトランジスタ７４の他端子とゲート電極とがノードＮ１１で接続される。７６はノードＮ１１とＧＮＤとの間に接続されたｎＭＯＳトランジスタ、７７はその出力がｎＭＯＳトランジスタ７７のゲート電極に接続されたインバータ回路である。リング発振回路７３の出力はキャパシタＣ１０を介してノードＮ１０に接続されている。また状態制御回路１２より出力される制御信号Ｓ１はインバータ回路７７に入力されるとともに、ｎＭＯＳトランジスタ７６のゲート電極に入力される。ノードＮ１１はこの低電圧発生回路６１がＶＢＢを出力する出力端子７８となる。
【００８１】
次にこの電圧発生回路の動作について説明する。制御信号Ｓ１がローレベル（ＧＮＤ）のとき、ｎＭＯＳトランジスタ７６のゲート電極にはローレベルが入力され、一方インバータ回路７７を介してｎＭＯＳトランジスタ７２のゲート電極にはハイレベルが入力される。ｎＭＯＳトランジスタ７６は非導通となり、ｎＭＯＳトランジスタ７２は導通となるので、リング発振回路７３、キャパシタＣ１０およびｎＭＯＳトランジスタ７４、７５により（２Ｖｔｈｎ−ＶＤＤ）の降圧電圧ＶＢＢが出力端子７８より出力される。このＶＢＢの発生動作は図４の回路と全く同一であるのでその説明を省略する。
【００８２】
一方制御信号Ｓ２がハイレベル（ＶＤＤ）のとき、インバータ回路７７を介してｎＭＯＳトランジスタ７２のゲート電極にローレベルが入力され、ｎＭＯＳトランジスタ７２は非導通となりリング発振回路７３の発振動作は停止する。さらにｎＭＯＳトランジスタ７６のゲート電極にハイレベルが入力されるので、ｎＭＯＳトランジスタ７６は導通となり出力端子７８からＧＮＤが出力される。
したがって図１５に示したとおり、低電圧発生回路６１は出力信号Ｓ３として論理回路部１１がアクティブ状態のときにＧＮＤを出力し、スタンバイ状態のときにＶＢＢを出力する。
【００８３】
図１７はＶＰＰを発生させる高電圧発生回路６２を示す詳細な回路構成図である。図において８０、８１はそれぞれの一端子がノードＮ１２で接続されたｎＭＯＳトランジスタで、それぞれのしきい値電圧をＶＤＤより小さい同一のＶｔｈｎとする。ｎＭＯＳトランジスタ８０の他端子およびゲート電極はＶＤＤに接続される。またｎＭＯＳトランジスタ８１の他端子はノードＮ１３で接続され、ゲート電極はノードＮ１２に接続される。８２はノードＮ１３とＶＤＤとの間に接続されたｎＭＯＳトランジスタ、８３は出力がｎＭＯＳトランジスタ８２のゲート電極に接続されたインバータ回路である。リング発振回路７３の出力はキャパシタＣ１１を介してノードＮ１２に接続されている。また状態制御回路１２より出力される制御信号Ｓ２はインバータ回路８３に入力されるとともに、ｎＭＯＳトランジスタ７２のゲート電極に入力される。ノードＮ１１はこの高電圧発生回路６２がＶＰＰを出力する出力端子８４となる。その他の符号は図１６と同一のものを示す。
【００８４】
次にこの高電圧発生回路の動作について説明する。制御信号Ｓ２がハイレベル（ＶＤＤ）のとき、ｎＭＯＳトランジスタ７２のゲート電極にはハイレベルが入力され、インバータ回路８３を介してｎＭＯＳトランジスタ８２のゲート電極にはローレベルが入力される。したがってｎＭＯＳトランジスタ８２は非導通となり、ｎＭＯＳトランジスタ７２は導通となるので、リング発振回路７３、キャパシタＣ１１およびｎＭＯＳトランジスタ８０、８１により２（ＶＤＤ―Ｖｔｈｎ）の昇圧電圧ＶＰＰが出力端子８４より出力される。このＶＰＰの発生動作は図５に示した回路と全く同一であるのでその説明を省略する。
【００８５】
一方制御信号Ｓ２がローレベル（ＧＮＤ）のとき、ｎＭＯＳトランジスタ７２のゲート電極にローレベルが入力されるので、ｎＭＯＳトランジスタ７２は非導通しリング発振器７３の発振動作は停止する。一方インバータ回路８３を介してｎＭＯＳトランジスタ８２のゲート電極にハイレベルが入力されるので、ｎＭＯＳトランジスタ８２は導通し出力端子８４からＶＤＤが出力される。
したがって図１５に示したとおり、高電圧発生回路６２は出力信号Ｓ４として論理回路部１１がアクティブ状態のときにＶＤＤを出力し、スタンバイ状態のときにＶＰＰを出力する。
【００８６】
この図１６、図１７に示す低電圧発生回路、高電圧発生回路において、ｎＭＯＳトランジスタ７２により発振動作が不要なアクティブ状態の間はリング発振回路７３の動作を停止させるので、そのリング発振回路の消費電圧を低減することができる。またスタンバイ状態からアクティブ状態へのモード切り替えとともに素早くＶＢＢからＧＮＤへ、およびＶＰＰからＶＤＤへ変化させるため、図１６に示すｎＭＯＳトランジスタ７６によりアクティブ状態で出力端子７８を素早くＧＮＤに短絡する。また図１７に示すｎＭＯＳトランジスタ８２も同様の機能を有する。
【００８７】
また図１３において、論理回路部１１のアクティブ状態にさらに高速に動作させたい場合、アクティブ状態においてｎＭＯＳトランジスタＱ２のバックゲート電圧をＧＮＤより高い電圧にしてｎＭＯＳトランジスタＱ２の実質のしきい値電圧を低くすれなよい。同じくアクティブ状態においてｐＭＯＳトランジスタＱ１のバックゲート電圧をＶＤＤより低い電圧にしてｐＭＯＳトランジスタＱ１の実質のしきい値電圧を高くすればよい。この場合図１５に示した低電圧発生回路６１は論理回路部１１のアクティブ状態時にはＧＮＤより高い電圧を発生させるように構成し、高電圧発生回路６２は論理回路部１１のアクティブ状態時にはＶＤＤより低い電圧を発生させるように構成すればよい。すなわち高電圧発生回路６２、低電圧発生回路６１は、論理回路部１１のそれぞれアクティブ状態とスタンバイ状態とで２種類のバックゲート電圧を出力し、それぞれｐウェル２、ｎウェル３に供給することにより、アクティブ状態の高速動作、スタンバイ時のリーク電流低減をそれぞれ独立に調整することができる。
【００８８】
実施の形態６．
図１８は本実施の形態に示す半導体チップの構造断面図である。図において、９０はｎＭＯＳトランジスタＱ２が形成されるｐウェルで、ｎ型半導体層２１ａ、２１ｅがｎＭＯＳトランジスタＱ２のソース・ドレイン領域となる。９１は論理回路部１１におけるｎＭＯＳトランジスタ（図ではＴＮ１、ＴＮ２）が形成されるｐウェル、９２はｐＭＯＳトランジスタＱ１が形成されるｎウェルで、ｐ型半導体層２２ａ、２２ｅがｐＭＯＳトランジスタＱ１のソース・ドレイン領域となる。９３は論理回路部１１におけるｐＭＯＳトランジスタ（図ではＴＰ１、ＴＰ２）が構成されるｐウェルである。９４はｐウェル９０、９１を互いに電気的に絶縁する分離絶縁膜、９５はｎウェル９２、９３を互い電気的に絶縁する分離絶縁膜である。９６はその境界を挟んで不純物濃度の高くなるｐウェル９１の領域、９７はその境界を挟んで不純物濃度の高くなるｎウェル９３の領域である。ｎ型半導体層２１ｅ、２１ｂがＧＮＤＶとなる配線で接続され、ｐ型半導体層２２ｅ、２２ｂ、２２ｄがＶＤＤＶとなる配線で接続される。その他の符号は図１４と同一のものを示す。
【００８９】
ここでｐウェル９０、９１に形成されたｎＭＯＳトランジスタは全く同一の工程により同時に形成されたものであり、そのしきい値電圧が０．２〜０．３Ｖとする。またｎウェル９２、９３上に形成されたｐＭＯＳトランジスタは全く同一の工程により同時に形成されたものであり、そのしきい値電圧が−０．２〜−０．３Ｖとする。
【００９０】
上記の半導体チップの構造によると、ｐウェル９０にはその不純物濃度の高い領域２３を介して低電圧発生回路６１より出力される電圧が与えられ、ｎウェル９２にはその不純物濃度の高い領域２４を介して高電圧発生回路６２より出力される電圧が与えられる。一方ｐウェル９１にはｐウェル領域９６を介して常時ＧＮＤが与えられ、ｎウェル９３にはｎウェル領域９７を介して常時ＶＤＤが与えられる。したがって実施の形態５と同様にスタンバイ状態時のリーク電流の低減を図ることができる。
【００９１】
さらに図１４に示す半導体集積回路装置においては低電圧発生回路６１、高電圧発生回路６２は、それぞれｐウェル２、ｎウェル３上に形成されたすべてのＭＯＳトランジスタのバックゲートに電圧を与えたので、ｐウェル２あるいはｎウェル３に対する電圧供給の負担が大きくなり、これを補うために低電圧発生回路６１、高電圧発生回路６２の回路規模を大きくし、このため消費電力を増大させることが考えられる。しかし図１８に示す半導体集積回路装置では、低電圧発生回路６１はｎＭＯＳトランジスタＱ２が形成されるｐウェル９０のみにＧＮＤまたはＶＢＢの電圧を与え、高電圧発生回路６２はｐＭＯＳトランジスタＱ１が形成されるｎウェル３のみにＶＤＤまたはＶＰＰの電圧を与えるので、それぞれの電圧供給負担が軽くなる。したがって小規模な回路設計、消費電力の低減、さらにｐウェル２、ｎウェル３へ高速に電荷が充放電するのでスタンバイ状態とアクティブ状態との移行に要する時間の短縮等の利点が得られる。
【００９２】
実施の形態７．
なお、図１３の半導体集積回路装置においてｐＭＯＳトランジスタＱ１を削除し論理回路部１１とＶＤＤを直接に接続し、ｎＭＯＳトランジスタＱ２のみでアクティブ・スタンバイの切り替えを行ってもよい。逆にｎＭＯＳトランジスタＱ２を削除し論理回路部１１とＧＮＤを直接に接続し、ｐＭＯＳトランジスタＱ１のみでアクティブ・スタンバイの切り替えを行ってもよい。これらは図１１の回路構成に相当するものである。
【００９３】
さらには、図１２（Ａ）のように論理回路部１１とＶＤＤとの間にｎＭＯＳトランジスタを接続する構成でもよい。この場合状態制御回路１２より出力される制御信号Ｓ１をその論理回路部１１とＶＤＤとの間に接続されたｎＭＯＳトランジスタのゲート電極に入力し、低電圧発生回路６１の出力信号Ｓ３をそのバックゲート電圧とする。また必要に応じて図１２（Ａ）のｎＭＯＳトランジスタＱ２を削除して論理回路部１１とＧＮＤとを直接に接続する構成でもよい。逆に図１２（Ｂ）のように論理回路部１１とＧＮＤとの間にｐＭＯＳトランジスタを接続する構成でもよい。この場合状態制御回路１２より出力される制御信号Ｓ２をその論理回路部１１とＧＮＤとの間に接続されたｐＭＯＳトランジスタのゲート電極に入力し、高電圧発生回路６２の出力信号Ｓ２をそのバックゲート電圧とする。また必要に応じて図１２（Ａ）のｐＭＯＳトランジスタＱ１を削除して論理回路部１１とＶＤＤとを直接に接続した構成でもよい。上記のいずれかの回路構成を採用するかは、回路の製造プロセスからの要求、論理回路部の回路特性、回路のアプリケーションからの要求等により決定される。
【００９４】
【発明の効果】
以上説明したとおりこの発明に係る半導体集積回路装置は、第２の電源電圧より小さい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従いスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、その非導通電圧として電圧発生回路より出力される電圧を入力させる選択回路を備えたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、電圧発生回路より出力される第２の電源電圧より小さい電圧がそのゲート電極に入力されることによりトランジスタ回路がスタンバイ状態のときｎチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減でき、もって低消費電力化を図ることができるという効果を奏する。
【００９５】
またこの発明に係る半導体集積回路装置は、第１の電源電圧より大きい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従いスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、その導通電圧として電圧発生回路より出力される電圧を入力させるする選択回路を備えたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、電圧発生回路より出力される第１の電源電圧より大きい電圧がそのゲート電極に入力されることによりトランジスタ回路がアクティブ状態のとき、トランジスタ回路に第１の電源電圧または第２の電源電圧を供給するｎチャネル型ＭＯＳトランジスタにおける電流供給能力が向上し、もってトランジスタ回路を高速動作させることができるという効果を奏する。
【００９６】
また、この発明に係る半導体集積回路装置は、第１の電源電圧より大きい電圧を発生し出力する第１の電圧発生回路、第２の電源電圧より小さい電圧を発生し出力する第２の電圧発生回路、および状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、その導通電圧として第１の電圧発生回路より出力された電圧を、その非導通電圧として第２の電圧発生回路より出力される電圧をそれぞれ入力させる選択回路を備えたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、トランジスタ回路がアクティブ状態のときトランジスタ回路の高速動作を可能とし、かつトランジスタ回路がスタンバイ状態のとき、このｎチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減でき、低消費電力化を図ることができるという効果を奏する。
【００９７】
また、この発明に係る半導体集積回路装置は、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｎ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｐ型半導体ウェル層に形成され、そのチャネル領域となるｐ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成されたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタの不純物領域は新たな不純物ドーピングを行うことなく、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタの不純物領域と全く同一の製造工程で同時に形成することができる。したがってトランジスタ回路がスタンバイ状態のとき、ｎチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減できること、あるいはアクティブ状態のときトランジスタ回路の高速動作が得られるという上記効果を奏するとともに、生産性や製造の歩留まりの向上を図ることができるという新たな効果を奏する。
【００９８】
また、この発明に係る半導体集積回路装置は、さらにそのゲート電極はそれぞれ同一材料で同一膜厚となり、そのゲート電極とチャネル領域との間に存在する絶縁膜はそれぞれ同一材料で同一膜厚となるように形成されたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタはトランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタと全く同一製造工程により同時に形成することができ、回路全体が単純な製造工程にて作製される。したがってトランジスタ回路がスタンバイ状態のとき、ｎチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減できること、あるいはアクティブ状態のときトランジスタ回路の高速動作が得られるという上記効果を奏するとともに、生産性や製造の歩留まりの向上を図ことができるという新たな効果を奏する。
【００９９】
また、この発明に係る半導体集積回路装置は、状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタが導通時には第１のバックゲート電圧、非導通時にはこの第１のバックゲート電圧より小さい第２のバックゲート電圧をそれぞれ出力し、ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されたｐ型半導体ウェル層に供給する電圧供給回路を備えたので、トランジスタ回路のアクティブ状態・スタンバイ状態でそれぞれｎチャネルＭＯＳトランジスタのしきい値電圧が調整され、スタンバイ状態時のリーク電流の低減、もしくはアクティブ状態時のトランジスタの高速化を促進させることができるという効果を奏する。
【０１００】
また、この発明に係る半導体集積回路装置は、トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域の形成されたｐ型半導体ウェル層は、それぞれ同一半導体基板上で互いに電気的に絶縁されるように形成されたので、トランジスタ回路側のｎチャネル型ＭＯＳトランジスタのチャネル領域となるｐ型半導体ウェル層に第１および第２のバックゲート電圧の切り替えが及ばず、バックゲート電圧の供給負担が軽減することができるという効果を奏する。
【０１０１】
また、この発明に係る半導体集積回路装置は、電圧発生回路においては、状態制御回路より出力される制御信号に応じて導通または非導通させる第３のＭＯＳトランジスタを備えたので、トランジスタ回路がアクティブ状態の間はリング発振回路を停止させることができ、リング発振回路による消費電力を節約することができるという効果を奏する。
【０１０２】
また、この発明に係る半導体集積回路装置は、第１の電源電圧より大きい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、この非導通させる電圧として電圧発生回路より出力される電圧を入力させる選択回路を備えたので、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、電圧発生回路より出力される第１の電源電圧より大きい電圧がそのゲート電極に入力されることによりトランジスタ回路がスタンバイ状態のときｎチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減でき、もって低消費電力化を図ることができるという効果を奏する。
【０１０３】
また、この発明に係る半導体集積回路装置は、第２の電源電圧より小さい電圧を発生し出力する電圧発生回路、および状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、この導通させる電圧として電圧発生回路より出力される電圧を入力させる選択回路を備えたので、スイッチ回路を構成するｎチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、電圧発生回路より出力される第２の電源電圧より小さい電圧がそのゲート電極に入力されることによりトランジスタ回路がアクティブ状態のとき、トランジスタ回路に第１の電源電圧または第２の電源電圧を供給するｎチャネル型ＭＯＳトランジスタにおける電流供給能力が向上し、もってトランジスタ回路を高速動作させることができるという効果を奏する。
【０１０４】
また、この発明に係る半導体集積回路装置は、第１の電源電圧より大きい電圧を発生し出力する第１の電圧発生回路、第２の電源電圧より小さい電圧を発生し出力する第２の電圧発生回路、および状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、その導通電圧として第２の電圧発生回路より出力された電圧を、その非導通電圧として第１の電圧発生回路より出力される電圧をそれぞれ入力させる選択回路を備えたので、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタのしきい値電圧がどのように設定されても、トランジスタ回路がアクティブ状態のときトランジスタ回路の高速動作を可能とし、かつトランジスタ回路がスタンバイ状態のとき、このｐチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減でき、低消費電力化を図ることができるという効果を奏する。
【０１０５】
また、この発明に係る半導体集積回路装置は、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｐ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｎ型半導体ウェル層に形成され、そのチャネル領域となるｎ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成されたので、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタの不純物領域は新たな不純物ドーピングを行うことなく、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタの不純物領域と全く同一の製造工程で同時に形成することができる。したがってトランジスタ回路がスタンバイ状態のとき、ｐチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減できること、あるいはアクティブ状態のときトランジスタ回路の高速動作が得られるという上記効果を奏するとともに、生産性や製造の歩留まりの向上を図ることができるという新たな効果を奏する。
【０１０６】
また、この発明に係る半導体集積回路装置は、さらにそのゲート電極はそれぞれ同一材料で同一膜厚となり、そのゲート電極とチャネル領域との間に存在する絶縁膜はそれぞれ同一材料で同一膜厚となるように形成されたので、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタはトランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタと全く同一製造工程により同時に形成することができ、回路全体が単純な製造工程にて作製される。したがってトランジスタ回路がスタンバイ状態のとき、ｐチャネル型ＭＯＳトランジスタに生じるリーク電流を著しく低減できること、あるいはアクティブ状態のときトランジスタ回路の高速動作が得られるという上記効果を奏するとともに、生産性や製造の歩留まりの向上を図ことができるという新たな効果を奏する。
【０１０７】
また、この発明に係る半導体集積回路装置は、状態制御回路より出力される制御信号に従い、スイッチ回路を構成するｐチャネル型ＭＯＳトランジスタが導通時には第１のバックゲート電圧、非導通時にはこの第１のバックゲート電圧より大きい第２のバックゲート電圧をそれぞれ出力し、ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されたｎ型半導体ウェル層に供給する電圧供給回路を備えたので、トランジスタ回路のアクティブ状態・スタンバイ状態でそれぞれｎチャネルＭＯＳトランジスタのしきい値電圧が調整され、スタンバイ状態時のリーク電流の低減、もしくはアクティブ状態時のトランジスタの高速化を促進させることができるという効果を奏する。
【０１０８】
また、この発明に係る半導体集積回路装置は、トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域の形成されたｎ型半導体ウェル層は、それぞれ同一半導体基板上で互いに電気的に絶縁されるように形成されたので、トランジスタ回路側のｐチャネル型ＭＯＳトランジスタのチャネル領域となるｎ型半導体ウェル層に第１および第２のバックゲート電圧の切り替えが及ばず、バックゲート電圧の供給負担が軽減することができるという効果を奏する。
【０１０９】
また、この発明に係る半導体集積回路装置は、電圧発生回路においては、状態制御回路より出力される制御信号に応じて導通または非導通させる第３のＭＯＳトランジスタを備えたので、トランジスタ回路がアクティブ状態の間はリング発振回路を停止させることができ、リング発振回路による消費電力を節約することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１に示した半導体集積回路装置の回路構成図である。
【図２】図１の半導体集積回路装置を実現する半導体チップを示す構造断面図である。
【図３】図１の半導体集積回路装置における状態制御回路１２より出力される制御信号Ｓ１、Ｓ２および選択回路１５、１６より出力される信号ＳＬ、／ＳＬの信号レベル波形図である。
【図４】図１の半導体集積回路装置における低電圧発生回路１６を示した回路構成図である。
【図５】図１の半導体集積回路装置における高電圧発生回路１５を示した回路構成図である。
【図６】図１の半導体集積回路装置における選択回路１５を示した回路構成図である。
【図７】図１の半導体集積回路装置における選択回路１６を示した回路構成図である。
【図８】この発明の実施の形態２に示した、図１の半導体集積回路装置を実現する半導体チップを示す構造断面図である。
【図９】この発明の実施の形態３に示した半導体集積回路装置の回路構成図である。
【図１０】図９の半導体集積回路装置における状態制御回路１２より出力される制御信号Ｓ１、Ｓ２および選択回路１５、１６より出力される信号ＳＬ、／ＳＬの信号レベル波形図である。
【図１１】この発明の実施の形態４に示した半導体集積回路装置の回路構成図である。
【図１２】この発明の実施の形態４に示した別の半導体集積回路装置の回路構成図である。
【図１３】この発明の実施の形態５に示した半導体集積回路装置の回路構成図である。
【図１４】図１３の半導体集積回路装置を実現する半導体チップを示す構造断面図である。
【図１５】図１３の半導体集積回路装置における状態制御回路１２より出力される制御信号Ｓ１、Ｓ２、低電圧発生回路１５および高電圧発生回路１６より出力される信号Ｓ３、Ｓ４の信号レベル波形図である。
【図１６】図１３の半導体集積回路装置における低電圧発生回路６１を示した回路構成図である。
【図１７】図１３の半導体集積回路装置における高電圧発生回路６２を示した回路構成図である。
【図１８】この発明の実施の形態６に示した、図１３の半導体集積回路装置を実現する別の半導体チップを示す構造断面図である。
【図１９】従来技術による半導体集積回路装置の回路構成図である。
【図２０】図１９の半導体集積回路装置を実現するための半導体チップを示す構造断面図である。
【符号の説明】
Ｑ１…ｐチャネルＭＯＳトランジスタ（スイッチ回路）、Ｑ２…ｎチャネルＭＯＳトランジスタ（スイッチ回路）、１１…論理回路部、１２…状態制御回路、１３…高電圧発生回路、１４…低電圧発生回路、１５、１６…選択回路、２１ａ〜２１ｄ…ｎ型半導体層、２２ａ〜２２ｄ…ｐ型半導体層、２３…ｐウェル領域、２４…ｎウェル領域、２５ａ〜２５ｃ、２６ａ〜２６ｃ…ゲート電極、２７…分離絶縁膜、６１…低電圧発生回路、６２…高電圧発生回路、７１…インバータ回路群、７２…ｎチャネルＭＯＳトランジスタ、７３…リング発振回路、９０、９１…ｐウェル、９２、９３…ｎウェル、９４、９５…分離絶縁膜、ＶＤＤ…電源電圧、ＧＮＤ…グランド電圧、ＶＰＰ…昇圧電圧、ＶＢＢ…降圧電圧、
Claims (16)
- 第１の電源電圧が印加される第１の電位接点と、当該第１の電源電圧より小さい第２の電源電圧が印加される第２の電位接点との間に接続され、上記第１および第２の電源電圧により駆動されて動作するトランジスタ回路、
このトランジスタ回路がアクティブ状態またはスタンバイ状態となることを示す制御信号が生成される状態制御回路、
上記第１の電位接点とトランジスタ回路との間、もしくは上記第２の電位接点とトランジスタ回路との間に接続されたｎチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、
上記第２の電源電圧より小さい電圧を発生し出力する電圧発生回路、
および、上記状態制御回路より出力される制御信号に従い、上記ｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、当該非導通させる電圧として上記電圧発生回路より出力される電圧を当該ゲート電極に入力させる選択回路を備えたことを特徴とする半導体集積回路装置。 - 第１の電源電圧が印加される第１の電位接点と、当該第１の電源電圧より小さい第２の電源電圧が印加される第２の電位接点との間に接続され、上記第１および第２の電源電圧により駆動されて動作するトランジスタ回路、
このトランジスタ回路がアクティブ状態またはスタンバイ状態となることを示す制御信号が生成される状態制御回路、
上記第１の電位接点とトランジスタ回路との間、もしくは上記第２の電位接点とトランジスタ回路との間に接続されたｎチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、
上記第１の電源電圧より大きい電圧を発生し出力する電圧発生回路、
および、上記状態制御回路より出力される制御信号に従い、上記ｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、当該導通させる電圧として上記電圧発生回路より出力される電圧を当該ゲート電極に入力させる選択回路をを備えたことを特徴とする半導体集積回路装置。 - 第１の電源電圧が印加される第１の電位接点と、当該第１の電源電圧より小さい第２の電源電圧が印加される第２の電位接点との間に接続され、上記第１および第２の電源電圧により駆動されて動作するトランジスタ回路、
このトランジスタ回路がアクティブ状態またはスタンバイ状態となることを示す制御信号が生成される状態制御回路、
上記第１の電位接点とトランジスタ回路との間、もしくは上記第２の電位接点とトランジスタ回路との間に接続されたｎチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、
上記第１の電源電圧より大きい電圧を発生し出力する第１の電圧発生回路、
上記第２の電源電圧より小さい電圧を発生し出力する第２の電圧発生回路、
および、上記状態制御回路より出力される制御信号に従い、上記ｎチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、当該導通させる電圧として上記第１の電圧発生回路とり出力される電圧を、当該非導通させる電圧として上記第２の電圧発生回路より出力される電圧をそれぞれ当該ゲート電極に入力させる選択回路を備えたことを特徴とする半導体集積回路装置。 - トランジスタ回路はｎチャネル型ＭＯＳトランジスタを含んだＭＯＳトランジスタで構成され、
上記トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｎ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｐ型半導体ウェル層に形成され、そのチャネル領域となる上記ｐ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成されたことを特徴とする請求項１ないし請求項３のいずれか一項に記載の半導体集積回路装置。 - トランジスタ回路はｎチャネル型ＭＯＳトランジスタを含んだＭＯＳトランジスタで構成され、
上記トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｎ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｐ型半導体ウェル層に形成され、そのチャネル領域となる上記ｐ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成され、さらにそのゲート電極はそれぞれ同一材料で同一膜厚となり、そのゲート電極とチャネル領域との間に存在する絶縁膜はそれぞれ同一材料で同一膜厚となるように形成されたことを特徴とする請求項１ないし請求項３のいずれか一項に記載の半導体集積回路装置。 - 第１の電源電圧が印加される第１の電位接点と、当該第１の電源電圧より小さい第２の電源電圧が印加される第２の電位接点との間に接続され、上記第１および第２の電源電圧により駆動されて動作するトランジスタ回路、
このトランジスタ回路がアクティブ状態またはスタンバイ状態となることを示す制御信号が生成される状態制御回路、
上記第１の電位接点とトランジスタ回路との間、もしくは上記第２の電位接点とトランジスタ回路との間に接続され、上記状態制御回路より出力される制御信号により導通または非導通されるｎチャネル型ＭＯＳトランジスタで構成されたスイッチ回路、
および、上記状態制御回路より出力される制御信号に従い、上記ｎチャネル型ＭＯＳトランジスタの導通時には第１のバックゲート電圧、非導通時にはこの第１のバックゲート電圧より小さい第２のバックゲート電圧をそれぞれ出力し、上記ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されたｐ型半導体ウェル層に供給する電圧供給回路を備えたことを特徴とする半導体集積回路装置。 - トランジスタ回路はｎチャネル型ＭＯＳトランジスタを含んだＭＯＳトランジスタで構成され、
上記トランジスタ回路を構成するｎチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｎチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域の形成されたｐ型半導体ウェル層は、それぞれ同一半導体基板上で互いに電気的に絶縁されるように形成されたことを特徴とする請求項６に記載の半導体集積回路装置。 - 電圧供給回路は、
奇数個直列に接続されその最終段のインバータ回路の出力が初段のインバータ回路の入力に帰還された複数のインバータ回路により構成されたリング発振回路、
一端子とゲート電極とが互いに接続され、他端子が第１および第２のバックゲート電圧の出力端子につながった第１のＭＯＳトランジスタ、
一端子とゲート電極とが上記第１のＭＯＳトランジスタの他端子に接続され、他端子には第２の電源電圧が印加された第２のＭＯＳトランジスタ、
上記第１のＭＯＳトランジスタの他端子と第２のＭＯＳトランジスタの一端子との接続点、および上記リング発振回路の出力の間に接続されたキャパシタ、
および、上記リング発振回路における最終段インバータ回路の出力と初段インバータ回路の入力との間に接続され、上記状態制御回路より出力される制御信号に応じて導通または非導通する第３のＭＯＳトランジスタを有し、
上記第１のバックゲート電圧として上記第２の電源電圧を出力するように構成されたことを特徴とする請求項６もしくは請求項７に記載の半導体集積回路装置。 - 第１の電源電圧が印加される第１の電位接点と、当該第１の電源電圧より小さい第２の電源電圧が印加される第２の電位接点との間に接続され、上記第１および第２の電源電圧により駆動されて動作するトランジスタ回路、
このトランジスタ回路がアクティブ状態またはスタンバイ状態となることを示す制御信号が生成される状態制御回路、
上記第１の電位接点とトランジスタ回路との間、もしくは上記第２の電位接点とトランジスタ回路との間に接続されたｐチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、
上記第１の電源電圧より大きい電圧を発生し出力する電圧発生回路、
および、上記状態制御回路より出力される制御信号に従い、上記ｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、当該非導通させる電圧として電圧発生回路より出力される電圧を当該ゲート電極に入力させる選択回路を備えたことを特徴とする半導体集積回路装置。 - 第１の電源電圧が印加される第１の電位接点と、該第１の電源電圧より小さい第２の電源電圧が印加される第２の電位接点との間に接続され、上記第１および第２の電源電圧により駆動されて動作するトランジスタ回路、
このトランジスタ回路がアクティブ状態またはスタンバイ状態となることを示す制御信号が生成される状態制御回路、
上記第１の電位接点とトランジスタ回路との間、もしくは上記第２の電位接点とトランジスタ回路との間に接続されたｐチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、
上記第２の電源電圧より小さい電圧を発生し出力する電圧発生回路、
および、上記状態制御回路より出力される制御信号に従い、上記ｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、当該導通させる電圧として電圧発生回路より出力される電圧を当該ゲート電極に入力させる選択回路を備えたことを特徴とする半導体集積回路装置。 - 第１の電源電圧が印加される第１の電位接点と、該第１の電源電圧より小さい第２の電源電圧が印加される第２の電位接点との間に接続され、上記第１および第２の電源電圧により駆動されて動作するトランジスタ回路、
このトランジスタ回路がアクティブ状態またはスタンバイ状態となることを示す制御信号が生成される状態制御回路、
上記第１の電位接点とトランジスタ回路との間、もしくは上記第２の電位接点とトランジスタ回路との間に接続されたｐチャネル型ＭＯＳトランジスタにより構成されたスイッチ回路、
上記第１の電源電圧より大きい電圧を発生し出力する第１の電圧発生回路、
上記第２の電源電圧より小さい電圧を発生し出力する第２の電圧発生回路、
および、上記状態制御回路より出力される制御信号に従い、上記ｐチャネル型ＭＯＳトランジスタを導通させる電圧および非導通させる電圧をそのゲート電極に選択的に入力させ、当該導通させる電圧として上記第２の電圧発生回路とり出力される電圧を、当該非導通させる電圧として上記第１の電圧発生回路より出力される電圧をそれぞれ当該ゲート電極に入力させる選択回路を備えたことを特徴とする半導体集積回路装置。 - トランジスタ回路はｐチャネル型ＭＯＳトランジスタを含んだＭＯＳトランジスタで構成され、
上記トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｐ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｎ型半導体ウェル層に形成され、そのチャネル領域となる上記ｎ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成されたことを特徴とする請求項９ないし請求項１１のいずれか一項に記載の半導体集積回路装置。 - トランジスタ回路はｐチャネル型ＭＯＳトランジスタを含んだＭＯＳトランジスタで構成され、
上記トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域となるｐ型半導体層はそれぞれ同一物質で同一不純物濃度プロファイルとなるようにｎ型半導体ウェル層に形成され、そのチャネル領域となる上記ｎ型半導体ウェル層の部分は、それぞれ同一不純物濃度プロファイルとなるように形成され、さらにそのゲート電極はそれぞれ同一材料で同一膜厚となり、そのゲート電極とチャネル領域との間に存在する絶縁膜はそれぞれ同一材料で同一膜厚となるように形成されたことを特徴とする請求項９ないし請求項１１のいずれか一項に記載の半導体集積回路装置。 - 第１の電源電圧が印加される第１の電位接点と、当該第１の電源電圧より小さい第２の電源電圧が印加される第２の電位接点との間に接続され、上記第１および第２の電源電圧により駆動されて動作するトランジスタ回路、
このトランジスタ回路がアクティブ状態またはスタンバイ状態となることを示す制御信号が生成される状態制御回路、
上記第１の電位接点とトランジスタ回路との間、もしくは上記第２の電位接点とトランジスタ回路との間に接続され、上記状態制御回路より出力される制御信号により導通または非導通されるｐチャネル型ＭＯＳトランジスタで構成されたスイッチ回路、
および、上記状態制御回路より出力される制御信号に従い、上記ｐチャネル型ＭＯＳトランジスタが導通時には第１のバックゲート電圧、非導通時にはこの第１のバックゲート電圧より大きい第２のバックゲート電圧をそれぞれ出力し、上記ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域が形成されたｎ型半導体ウェル層に供給する電圧供給回路を備えたことを特徴とする半導体集積回路装置。 - トランジスタ回路はｐチャネル型ＭＯＳトランジスタを含んだＭＯＳトランジスタで構成され、
上記トランジスタ回路を構成するｐチャネル型ＭＯＳトランジスタ、およびスイッチ回路を構成するｐチャネル型ＭＯＳトランジスタにおいて、そのソース・ドレイン領域の形成されたｎ型半導体ウェル層は、それぞれ同一半導体基板上で互いに電気的に絶縁されるように形成されたことを特徴とする請求項１４に記載の半導体集積回路装置。 - 電圧供給回路は、
奇数個直列に接続されその最終段のインバータ回路の出力が初段のインバータ回路の入力に帰還された複数のインバータ回路により構成されたリング発振回路、
一端子とゲート電極とに第１の電源電圧が印加された第１のＭＯＳトランジスタ、
一端子とゲート電極とが上記第１のＭＯＳトランジスタの他端子に接続され、他端子が第１および第２のバックゲート電圧の出力端子につながった第２のＭＯＳトランジスタ、
上記第１のＭＯＳトランジスタの他端子と第２のＭＯＳトランジスタの一端子との接続点、および上記リング発振回路の出力の間に接続されたキャパシタ、
および、上記リング発振回路における最終段インバータ回路の出力と初段インバータ回路の入力との間に接続され、上記状態制御回路より出力される制御信号に応じて導通または非導通する第３のＭＯＳトランジスタを有し、
上記第１のバックゲート電圧として上記第１の電源電圧を出力するように構成されたことを特徴とする請求項１４もしくは請求項１５に記載の半導体集積回路装置。
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