JP5727121B2 - 内部電圧生成回路及びこれを備える半導体装置 - Google Patents

内部電圧生成回路及びこれを備える半導体装置 Download PDF

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Description

本発明は内部電圧生成回路及びこれを備える半導体装置に関し、さらに詳細には、外部から供給される電源電圧とは異なる内部電圧をチップの内部で生成する内部電圧生成回路及びこれを備える半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に用いられる電源電圧は年々低下しており、これにより消費電力の低減が実現されている。過去における電源電圧は一般に５Ｖであったが、その後３．３Ｖに低下し、現在では１．２Ｖ程度の電圧が用いられることがある。
しかしながら、半導体装置の種類によっては、電源電圧よりも高い電圧が必要な内部回路が存在する。例えば、ＤＲＡＭにおいては、選択されたワード線が電源電圧よりも高い電圧に設定されることがあり、この場合、ワード線駆動回路には昇圧された内部電圧が必要となる。このような内部電圧は、半導体装置内に設けられた内部電圧生成回路によって生成される。
図１６は、内部電圧生成回路を備える従来の半導体装置の一例を示すブロック図である。
図１６に示す半導体装置１０は、電源電圧ＶＤＤを昇圧して内部電圧ＶＰＰを生成する内部電圧生成回路１１と、内部電圧ＶＰＰによって動作する内部回路１２とを備えている。これにより、電源電圧ＶＤＤが低く設定されている場合であっても、より高い内部電圧ＶＰＰを内部回路１２に供給することが可能となる。
しかしながら、図１６に示した半導体装置１０においては、内部回路１２がアクティブ状態であるか否かにかかわらず、内部電圧生成回路１１による内部電圧ＶＰＰの生成が続けられる。つまり、内部回路１２がスタンバイ状態であっても内部電圧生成回路１１による電力消費が生じる。このため、半導体装置１０の消費電力が大きいという問題がある。
図１７は、内部電圧生成回路を備える従来の半導体装置の他の例を示すブロック図である。
図１７に示す半導体装置２０は、電源電圧ＶＤＤが供給される電源配線と内部電圧生成回路２１との間に接続された、Ｐチャンネル型のＭＯＳトランジスタ２３を有している。トランジスタ２３のゲートには、制御信号２３ａが供給される。制御信号２３ａは、内部回路２２がアクティブ状態である場合にローレベルとなり、内部回路２２がスタンバイ状態である場合にハイレベルとなる信号である。かかる構成により、内部回路２２がスタンバイ状態である期間において、内部電圧生成回路２１への電力供給が停止されることから、図１６に示した半導体装置１０に比べて消費電力を低減することが可能となる。
しかしながら、トランジスタ２３をオフさせたとしても、所定のオフ電流ＩＯＦＦが流れる。オフ電流ＩＯＦＦはトランジスタ２３のしきい値電圧に大きく依存し、しきい値電圧が高くなるほどオフ電流ＩＯＦＦは少なくなり、しきい値電圧が低くなるほどオフ電流ＩＯＦＦは多くなる。したがって、電源電圧ＶＤＤがある程度高い場合には、これに応じてトランジスタ２３のしきい値電圧を高く設定することができるため、オフ電流ＩＯＦＦによる電力消費はそれほど問題とならない。
しかしながら、上述の通り、近年においては電源電圧ＶＤＤがますます低電圧化しているため、必然的にしきい値電圧の低いトランジスタ２３を用いる必要がある。このため、電源電圧ＶＤＤが低くなればなるほどオフ電流ＩＯＦＦによる電力消費が増大し、トランジスタ２３を用いたことによる消費電力の低減効果が薄れてしまう。特に、モバイル向け製品のように、低消費電力化が重要な分野においては、オフ電流ＩＯＦＦによる電力消費は無視できないレベルとなる。
その他、スタンバイ時における消費電力を低減する技術としては、特許文献１〜３に記載された技術が知られている。
特開２００５−３８５０２号公報 特開２００５−７１５５６号公報 特開２００６−１８０２５５号公報
したがって、本発明の目的は、スタンバイ時における消費電力がより低減された内部電圧生成回路及びこれを備える半導体装置を提供することである。
本発明による内部電圧生成回路は、従属接続された複数の電圧生成部を備え、複数の電圧生成部のうち、相対的に下位の電圧生成部は相対的に上位の電圧生成部の出力によって活性化されることを特徴とする。
本発明によれば、複数の電圧生成部が従属接続されていることから、上位の電圧生成部が活性化しなければ下位の電圧生成部が活性化しない。このため、少なくとも２番目以降の電圧生成部についてはスタンバイ時における消費電力が非常に少なくなることから、内部電圧生成回路全体としての消費電力を低減させることが可能となる。
本発明において、複数の電圧生成部は、第１の内部電圧を生成する第１の電圧生成部と、第１の内部電圧によって活性化され、第２の内部電圧を生成する第２の電圧生成部とを含み、記第２の電圧生成部は、電源電圧の一方の電位が供給される電源配線と第２の電圧生成部との間に設けられた第１のトランジスタが導通することによって活性化され、第１のトランジスタのしきい値は、電源電圧超であることが好ましい。これによれば、第１のトランジスタのオフ電流ＩＯＦＦが従来に比べて大幅に少なくなることから、スタンバイ時における第２の電源回路部の消費電力を大幅に低減することが可能となる。
ここで、第１のトランジスタが電源電圧の高位側電位に接続されている場合には、第１のトランジスタとしてＮチャンネル型ＭＯＳトランジスタを用いれば良い。逆に、第１のトランジスタが電源電圧の低位側電位に接続されている場合には、第１のトランジスタとしてＰチャンネル型ＭＯＳトランジスタを用いれば良い。これにより、第１のトランジスタのしきい値を電源電圧超に設定することが可能となる。
本発明において、第１の電圧生成部は、電源配線と第１の電圧生成部との間に設けられた第２のトランジスタが導通することによって活性化され、第２のトランジスタのしきい値は、電源電圧以下であることが好ましい。これによれば、第２のトランジスタのオフ電流ＩＯＦＦについても低減されることから、内部電圧生成回路全体の消費電力をより低減させることが可能となる。
ここで、第２のトランジスタが電源電圧の高位側電位に接続されている場合には、第２のトランジスタとしてＰチャンネル型ＭＯＳトランジスタを用いれば良い。逆に、第２のトランジスタが電源電圧の低位側電位に接続されている場合には、第２のトランジスタとしてＮチャンネル型ＭＯＳトランジスタを用いれば良い。これにより、第２のトランジスタのしきい値を電源電圧以下に設定することが可能となることから、内部電圧を用いることなく制御可能となる。
また、本発明による半導体装置は、上記の内部電圧生成回路と、電源電圧によって動作する第１の内部回路と、第１の内部電圧によって動作する第２の内部回路とを備えることを特徴とする。本発明によれば、少なくとも第２の内部回路がスタンバイ状態である場合の消費電力を低減することが可能となる。
このように、本発明によれば、スタンバイ時における内部電圧生成回路の消費電力を低減することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による半導体装置１００を示すブロック図である。
図１に示す半導体装置１００は、外部から供給される電源電圧ＶＤＤによって動作する半導体装置であり、内部電圧ＶＰＰ１，ＶＰＰ２を生成する内部電圧生成回路１１０と、電源電圧ＶＤＤによって動作する内部回路１９１と、内部電圧ＶＰＰ２によって動作する内部回路１９２とを備えている。図示しないが、内部電圧ＶＰＰ１によって動作する他の内部回路を含んでいても構わない。半導体装置１００の種類については特に限定されず、ＤＲＡＭやフラッシュメモリー等のメモリー系半導体装置であっても構わないし、ＣＰＵやＤＳＰ等のプロセッサ系半導体装置であっても構わない。
内部電圧生成回路１１０によって生成される内部電圧ＶＰＰ１，ＶＰＰ２は、電源電圧ＶＤＤよりも高い電圧である。電源電圧や内部電圧は、いずれも高位側電位と低位側電位との電位差によって定義され、低位側電位はいずれもグランド電位である。したがって、本実施形態では、内部電圧ＶＰＰ１，ＶＰＰ２の高位側電位は、いずれも電源電圧ＶＤＤの高位側電位よりも高い。
電源電圧ＶＤＤによって動作する内部回路１９１は、相対的に低電圧で動作可能な回路ブロックである。一方、内部電圧ＶＰＰ２によって動作する内部回路１９２は、相対的に高電圧で動作させる必要のある回路ブロックである。一例として、本実施形態による半導体装置１００がＤＲＡＭである場合、アドレスカウンタやコマンドデコーダなどの各種コントロール回路が内部回路１９１に相当し、ワード線を活性化させるワード線駆動回路などが内部回路１９２に相当する。
内部回路１９１はスタンバイ信号１９１ａを生成する。スタンバイ信号１９１ａは、少なくとも内部回路１９２がスタンバイ状態になるとスタンバイレベルとなり、少なくとも内部回路１９２がアクティブ状態になるとアクティブレベルとなる信号である。スタンバイ信号１９１ａは、内部電圧生成回路１１０に供給される。
図１に示すように、内部電圧生成回路１１０は、従属接続された２つの電圧生成部１１１，１１２を有している。電圧生成部１１１，１１２は、いずれも電源電圧ＶＤＤによって動作する回路ブロックであり、相対的に上位に位置する電圧生成部１１１は内部電圧ＶＰＰ１を生成し、相対的に下位に位置する電圧生成部１１２は内部電圧ＶＰＰ２を生成する。
図２（ａ）は電圧生成部１１１の具体的な回路構成の一例を示す図であり、図２（ｂ）はその動作波形図である。
図２（ａ）に示す例による電圧生成部１１１は、電源電圧ＶＤＤの２倍の内部電圧ＶＰＰ１を生成するための回路であり、ＮチャンネルＭＯＳトランジスタｔ１〜ｔ３と、これらトランジスタの動作を制御する制御回路ｓ１によって構成されている。
トランジスタｔ１は、電源電圧ＶＤＤが供給される電源配線と接点Ｃとの間に接続されており、そのゲートには制御回路ｓ１より制御電圧Ｎ１が供給される。トランジスタｔ２はソースとドレインが短絡されており、キャパシタとして機能する。トランジスタｔ２のゲートは接点Ｃに接続され、ソース／ドレインには制御回路ｓ１より制御電圧Ｂが供給される。トランジスタｔ３は、接点Ｃと出力端との間に接続されており、そのゲートには制御回路ｓ１より制御電圧Ｎ２が供給される。トランジスタｔ１のスレッショルド電圧は２ＶＤＤとＶＤＤの中間電圧に設定され、トランジスタｔ３のスレッショルド電圧はＶＤＤ＋ＶＰＰ１とＶＤＤの中間電圧に設定されている。
このような構成を有する電圧生成部１１１は、図２（ｂ）に示すように、チャージ動作とポンピング動作を交互に繰り返すことによって、出力である内部電圧ＶＰＰ１を生成する。
チャージ動作は、制御電圧Ｎ１，Ｂ，Ｎ２をそれぞれ２ＶＤＤ，ＶＳＳ，ＶＤＤとすることにより行う。その結果、トランジスタｔ１はオン、トランジスタｔ３はオフとなることから、トランジスタｔ２の充電が開始され、接点Ｃの電圧は、図２（ｂ）に示すようにＶＤＤにチャージされる。
ポンピング動作は、制御電圧Ｎ１，Ｂ，Ｎ２を、それぞれＶＤＤ，ＶＤＤ，ＶＤＤ＋ＶＰＰ１とすることにより行う。その結果、トランジスタｔ１はオフ、トランジスタｔ３はオンとなることから、電圧生成部１１１の出力端には、トランジスタｔ２の充電電圧と電圧Ｂの合計電圧２ＶＤＤが出力される。
このような動作を交互に繰り返すことにより、電圧生成部１１１の出力である内部電圧ＶＰＰ１は、電源電圧ＶＤＤの２倍に昇圧される。
図３（ａ）は電圧生成部１１１の具体的な回路構成の他の例を示す図であり、図３（ｂ）はその動作波形図である。
図３（ａ）に示す例による電圧生成部１１１は、電源電圧ＶＤＤの３倍の内部電圧ＶＰＰ１を生成するための回路であり、ＮチャンネルＭＯＳトランジスタｔ４〜ｔ１０と、これらトランジスタの動作を制御する制御回路ｓ２によって構成されている。
トランジスタｔ４，ｔ６，ｔ７は、ＶＤＤとＶＳＳ間に直列接続されており、そのゲートには制御回路ｓ２よりそれぞれ制御電圧Ｎ１，Ｐ１，Ｎ２が供給される。トランジスタｔ５はソースとドレインが短絡されており、キャパシタとして機能する。トランジスタｔ５のゲートは接点Ｄに接続され、ソース／ドレインには制御回路ｓ２より制御電圧Ａが供給される。トランジスタｔ８〜ｔ１０は、図２（ａ）に示したトランジスタｔ１〜ｔ３に対応している。
制御回路ｓ２は、図２により説明した制御回路ｓ１と同様にして各電圧Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｐ１，Ａ，Ｂ，Ｃを制御し、電圧生成部１１１の出力端にＶＰＰ１＝３ＶＤＤを出力させる。
図２及び図３に示した回路はあくまで電圧生成部１１１の一例であり、これらと異なる回路構成であっても構わない。また、内部電圧ＶＰＰ２を生成する電圧生成部１１２についても、図２及び図３に示した回路と同様の回路構成とすればよい。
図１に戻って、上位に位置する電圧生成部１１１に対しては、電源電圧ＶＤＤが直接供給される一方、下位に位置する電圧生成部１１２に対しては、電源電圧ＶＤＤが直接供給されるのではなく、Ｎチャンネル型ＭＯＳトランジスタ１２１を介して電源電圧ＶＤＤが供給される。つまり、トランジスタ１２１は、電源電圧ＶＤＤの高位側電位が供給される電源配線と電圧生成部１１２との間に接続されており、これがオンすると電圧生成部１１２に電源電圧ＶＤＤが供給されて活性化し、電圧生成部１１２は内部電圧ＶＰＰ２の生成を行う。逆に、トランジスタ１２１がオフすると、電圧生成部１１２には電源電圧ＶＤＤが供給されなくなるため、電圧生成部１１２は非活性状態となり、内部電圧ＶＰＰ２の生成は停止される。
トランジスタ１２１のゲートには、スイッチ１３１の出力である制御信号１３１ａが供給される。スイッチ１３１は、電圧生成部１１１によって生成される内部電圧ＶＰＰ１によって動作する回路であり、スタンバイ信号１９１ａがアクティブレベルであれば制御信号１３１ａをＶＰＰ１レベルとし、スタンバイ信号１９１ａがスタンバイレベルであれば制御信号１３１ａをグランドレベルとする。これにより、トランジスタ１２１のゲート電圧は、グランドレベルからＶＰＰ１レベルの間で変動することになる。
このように、電圧生成部１１２は、内部電圧ＶＰＰ１により動作するスイッチ１３１によって制御される。したがって、下位に位置する電圧生成部１１２は、上位に位置する電圧生成部１１１が内部電圧ＶＰＰ１を生成しない限り活性化せず、これにより電圧生成部１１２は電圧生成部１１１の出力によって活性化されることになる。
上述の通り、内部電圧ＶＰＰ１は電源電圧ＶＤＤよりも高い電圧である。したがって、Ｎチャンネル型であるトランジスタ１２１のしきい値電圧としては、電源電圧ＶＤＤ超に設定することができる。このことは、トランジスタ１２１がオフしている場合、オフ電流ＩＯＦＦが非常に少なくなることを意味する。つまり、内部回路１９２がスタンバイ状態となり、内部電圧ＶＰＰ２の供給が不要となった場合、電圧生成部１１２の消費電力はほぼゼロとなる。これにより、無駄な消費電力を低減することが可能となる。
一方、電圧生成部１１１については、スタンバイ信号１９１ａとは関係なく常時動作している。しかしながら、電圧生成部１１１の駆動能力は、少なくともスイッチ１３１を動作可能な能力で足りる。つまり、電圧生成部１１１の駆動能力は、電圧生成部１１２の駆動能力よりも十分に小さく設定することが可能であり、電圧生成部１１１にて生じる消費電力はそもそも少ない。
このように、本実施形態によれば、スタンバイ時における電圧生成部１１２の消費電力がほぼゼロとなることから、内部電圧生成回路１１０にて生じる無駄な消費電力を低減することが可能となる。
次に、本発明の好ましい第２の実施形態について説明する。
図４は、本発明の好ましい第２の実施形態による半導体装置２００を示すブロック図である。
図４に示すように、半導体装置２００では、電圧生成部１１１と電圧生成部１１２がいずれも内部電圧ＶＰＰ１を生成する。電圧生成部１１１の出力と電圧生成部１１２の出力は短絡されており、内部回路１９２は内部電圧ＶＰＰ１によって動作する。その他の構成は半導体装置１００と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態によっても、スタンバイ時における電圧生成部１１２の消費電力がほぼゼロとなることから、内部電圧生成回路１１０にて生じる無駄な消費電力を低減することが可能となる。しかも、本実施形態では、電圧生成部１１２の動作が停止しても、内部回路１９２には電圧生成部１１１から内部電圧ＶＰＰ１が供給される。このため、スタンバイ状態にある内部回路１９２の論理を正しく固定することが可能となる。
次に、本発明の好ましい第３の実施形態について説明する。
図５は、本発明の好ましい第３の実施形態による半導体装置３００を示すブロック図である。
図５に示すように、半導体装置３００は、電源電圧ＶＤＤの高位側電位が供給される電源配線と電圧生成部１１１との間にＰチャンネル型ＭＯＳトランジスタ１４０が設けられている。その他の構成については、図４に示した半導体装置２００と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態では、内部回路１９１はスタンバイ信号１９１ａに加えてパワーダウン信号１９１ｂも生成する。パワーダウン信号１９１ｂは、内部回路１９２がアクティブ状態又は一時的なスタンバイ状態になるとグランドレベルとなり、内部回路１９２がパワーダウンモードなどの低消費電力モードにエントリするとＶＤＤレベルとなる信号である。パワーダウン信号１９１ｂは、内部電圧生成回路１１０に供給される。
電圧生成部１１１に対する電源電圧ＶＤＤの供給は、トランジスタ１４０を介してなされる。つまり、トランジスタ１４０がオンすると電圧生成部１１１に電源電圧ＶＤＤが供給されて活性化し、電圧生成部１１１は内部電圧ＶＰＰ１の生成を行う。逆に、トランジスタ１４０がオフすると、電圧生成部１１１には電源電圧ＶＤＤが供給されなくなるため、電圧生成部１１１は非活性状態となり、内部電圧ＶＰＰ１の生成は停止される。
トランジスタ１４０のゲートには、内部回路１９１からパワーダウン信号１９１ｂが供給される。これにより、トランジスタ１４０のゲート電圧は、グランドレベルからＶＤＤレベルの間で変動することになる。
このような構成により、内部回路１９２がアクティブ状態であれば電圧生成部１１１，１１２の両方が活性状態となり、内部回路１９２がスタンバイ状態であれば電圧生成部１１１だけが活性状態となり、内部回路１９２がパワーダウン状態であれば電圧生成部１１１，１１２の両方が非活性状態となる。これにより、本実施形態によれば、図４に示した半導体装置２００による効果に加え、パワーダウンモード時における消費電力を低減することが可能となる。
次に、本発明の好ましい第４の実施形態について説明する。
図６は、本発明の好ましい第４の実施形態による半導体装置４００を示すブロック図である。
図６に示すように、半導体装置４００は、電圧生成部１１１が内部電圧ＶＰＰを生成し、電圧生成部１１２が内部電圧ＶＰＭを生成する。これらの内部電圧ＶＰＰ，ＶＰＭは、いずれも内部回路４９０に供給される。内部電圧ＶＰＭは、電源電圧ＶＤＤよりも高いが、内部電圧ＶＰＰよりも低い電圧値を有している。その他の構成については、図１に示した半導体装置１００と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図７は、内部回路４９０の主要部の構成を示す回路図である。
図７に示すように、内部回路４９０は、メインワード線駆動回路４９１とサブワード線駆動回路４９２とを備えている。メインワード線駆動回路４９１は、プリデコードされたロウアドレスの一部Ａｉに基づいてメインワード線ＭＷＬを活性化させる回路である。サブワード線駆動回路４９２は、メインワード線ＭＷＬの出力及びプリデコードされたロウアドレスの他の部分Ａｊに基づいてサブワード線ＳＷＬを活性化させる回路である。このように、内部回路４９０においては、ワード線がメインワード線ＭＷＬとサブワード線ＳＷＬに階層化されている。サブワード線ＳＷＬとビット線ＢＬとの交点にはメモリセルＭＣが配置されており、サブワード線ＳＷＬが活性化すると、対応するメモリセルＭＣとビット線ＢＬとが接続される。
メインワード線駆動回路４９１には、動作電圧として内部電圧ＶＰＰ，ＶＰＭ，ＶＫＫが供給される。内部電圧ＶＫＫとは、ＶＳＳよりも低いマイナス電圧である。一方、サブワード線駆動回路４９２には、動作電圧として内部電圧ＶＰＰ，ＶＫＫが供給される。
メインワード線駆動回路４９１は、選択したメインワード線ＭＷＬに内部電圧ＶＫＫを与え、非選択のメインワード線ＭＷＬに内部電圧ＶＰＰを与える。逆に、サブワード線駆動回路４９２は、選択したサブワード線ＳＷＬに内部電圧ＶＰＰを与え、非選択のサブワード線ＳＷＬに内部電圧ＶＫＫを与える。
また、内部回路４９０がスタンバイ状態となると、メインワード線駆動回路４９１は、全てのメインワード線ＭＷＬに内部電圧ＶＰＭを与えることにより、内部回路４９０の消費電力を低減させる。上述の通り、内部電圧ＶＰＭは内部電圧ＶＰＰよりも低い電圧であり、電源投入時など電圧が安定していない期間においてもこの関係（ＶＰＭ＜ＶＰＰ）が確保されていることが好ましい。これは、電源投入時などにおいて一時的にＶＰＭ＞ＶＰＰに逆転すると、貫通電流が流れることがあるからである。ここで、この問題について、より詳細に説明する。
図１８は、本発明の背景技術にかかる半導体装置３０を示すブロック図である。半導体装置３０は、内部電圧生成回路３１，３２、内部回路３３を含んで構成される。内部電圧生成回路３１は内部電圧ＶＰＰを生成し、内部電圧生成回路３３は内部電圧ＶＰＭを生成する。
図１９は、内部回路３３に含まれる一部の回路を示す図である。同図に示すように、内部回路３３は、電源ＶＰＭ，ＶＳＳ間にＰチャンネル型ＭＯＳトランジスタ３４とＮチャンネルＭＯＳトランジスタ３５が直列接続された回路を含んで構成される。トランジスタ３４のゲートには、ＶＳＳからＶＰＰまで変動する制御信号Ｓ１が供給される。また、トランジスタ３５のゲートには、所定の電圧範囲で変動する制御信号Ｓ２が供給される。トランジスタ３４，３５の接続点Ｐは例えばメインワード線ＭＷＬに接続され、スタンバイ時においては、各制御信号の電圧を制御してトランジスタ３４をオン、トランジスタ３５をオフとすることによって、メインワード線ＭＷＬの電圧をＶＰＭに固定する役割を果たす。
ＶＰＰとＶＰＭは、理想的には、電源投入時及び定常状態時のいずれにおいてもＶＰＰ＞ＶＰＭの関係を満たすように生成される。図２０（ａ）は電源投入時におけるＶＤＤ、ＶＰＰ、及びＶＰＭの時間と電圧値の理想的な関係を示した図である。同図に示すように、理想的にはＶＰＭは常にＶＰＰを下回る。しかしながら、半導体装置３０においては、内部電圧生成回路３１，３２がそれぞれ独立して内部電圧を生成しており、電源投入時において一時的にＶＰＰ＜ＶＰＭとなってしまうことがある。図２０（ｂ）はこの状態を示す図である。図２０（ｂ）に示すように、一時的にＶＰＭがＶＰＰよりも高くなると、この期間においてトランジスタ３４をオフさせることができず、トランジスタ３４はオンしたままの状態に固定されてしまう。したがって、電源投入時においてトランジスタ３５がオンする論理構成である場合、ＶＰＭからＶＳＳへ貫通電流が流れてしまう。このように、ＶＰＰとＶＰＭが逆転すると貫通電流が発生することがあった。
さて、図６に戻り、半導体装置４００の説明を続ける。半導体装置１００と同様、トランジスタ１２１のしきい値電圧は電源電圧ＶＤＤよりも高い電圧に設定されており、スイッチ１３１を介してゲートに供給される電圧生成部１１１の出力がこのしきい値電圧以上に上がらないとオンにならない。したがって、電圧生成部１１２が内部電圧ＶＰＭの生成を開始するタイミングは、電圧生成部１１１が内部電圧ＶＰＰの生成を開始するタイミングよりも遅れることになる。
図８は、この遅延の様子を示す図である。図８（ａ）はＶＤＤの電源投入時における、時間と電圧値の関係の測定結果を示した図である。また、図８（ｂ）は、背景技術にかかる半導体装置３０について、ＶＰＰ及びＶＰＭの電源投入時における、時間と電圧値の関係の測定結果を示した図である。一方、図８（ｃ）は、本実施形態による半導体装置４００について、ＶＰＰ及びＶＰＭの電源投入時における、時間と電圧値の関係の測定結果を示した図である。
図８（ａ）及び図８（ｂ）に示すように、半導体装置３０では、電源電圧ＶＤＤが上昇を開始し、ある程度の値になると、内部電圧生成回路３１，３２が同時に内部電圧の生成を開始する。その結果、内部電圧ＶＰＭが内部電圧ＶＰＰに先駆けて立ち上がり、ＶＰＭ＞ＶＰＰとなる期間が生じてしまっている。内部電圧ＶＰＭの立ち上がりが早いのは、内部電圧ＶＰＰよりも低電圧であることから、昇圧動作を高速に行うことができる点、並びに、内部電圧ＶＰＰよりも内部電圧ＶＰＭの方が一般に負荷容量が小さいからである。
一方、図８（ａ）及び図８（ｃ）に示すように、半導体装置４００では、電源電圧ＶＤＤが上昇を開始し、ある程度の値になると、まず電圧生成部１１１が内部電圧の生成を開始する。このとき、電圧生成部１１２の出力も緩やかに上昇するが、これは上述したオフ電流によるものである。電圧生成部１１１の出力がトランジスタ１２１のしきい値電圧を超えると、トランジスタ１２１がオンとなって電圧生成部１１２に電源電圧ＶＤＤが供給されるようになり、電圧生成部１１２による内部電圧の生成が開始される。このように電圧生成部１１２による内部電圧の生成開始が遅れる結果、半導体装置４００では、図８（ｃ）からも明らかなように、ＶＰＭ＞ＶＰＰとなる期間は生じていない。
このように、本実施形態によれば、スタンバイ時における電圧生成部１１２の消費電力がほぼゼロとなることから、内部電圧生成回路１１０にて生じる無駄な消費電力を低減することが可能となることに加え、電源投入時にＶＰＭ＞ＶＰＰとなることを防止することが可能となっている。
次に、本発明の好ましい第５の実施形態について説明する。
図９は、本発明の好ましい第５の実施形態による半導体装置５００を示すブロック図である。
図９に示すように、半導体装置５００では、電圧生成部１１１が内部電圧ＶＰＰを生成し、電圧生成部１１２が内部電圧ＶＰＭを生成する。半導体装置５００はさらに、内部電圧ＶＰＬを生成する電圧生成部１１３、Ｎチャンネル型ＭＯＳトランジスタ１２２、スイッチ１３２を有している。内部回路１９２は内部電圧ＶＰＬによって動作する。図示しないが、内部電圧ＶＰＰや内部電圧ＶＰＭによって動作する他の内部回路を含んでいても構わないし、内部回路１９２に内部電圧ＶＰＰや内部電圧ＶＰＭが供給されても構わない。電源電圧ＶＤＤと内部電圧ＶＰＰ，ＶＰＭ，ＶＰＬとは、原則としてＶＰＰ＞ＶＰＭ＞ＶＰＬ＞ＶＤＤの関係を満たす。その他の構成については、図１に示した半導体装置１００と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態では、内部回路１９１はスタンバイ信号１９１ａ−１及びスタンバイ信号１９１ａ−２を生成する。スタンバイ信号１９１ａ−１は、少なくとも内部電圧ＶＰＭによって動作する内部回路（不図示）がスタンバイ状態になるとスタンバイレベルとなり、同内部回路がアクティブ状態になるとアクティブレベルとなる信号である。一方、スタンバイ信号１９１ａ−２は、少なくとも内部回路１９２がスタンバイ状態になるとスタンバイレベルとなり、少なくとも内部回路１９２がアクティブ状態になるとアクティブレベルとなる信号である。スタンバイ信号１９１ａ−１及びスタンバイ信号１９１ａ−２は、いずれも内部電圧生成回路１１０に供給される。
図９に示すように、３つの電圧生成部１１１，１１２，１１３は、この順で従属接続されている。電圧生成部１１１，１１２，１１３は、いずれも電源電圧ＶＤＤによって動作する回路ブロックである。
最上位に位置する電圧生成部１１１に対しては、電源電圧ＶＤＤが直接供給される一方、２番目に位置する電圧生成部１１２に対しては、電源電圧ＶＤＤが直接供給されるのではなく、トランジスタ１２１を介して電源電圧ＶＤＤが供給される。この詳細は、半導体装置１００で説明した通りである。
一方、最下位に位置する電圧生成部１１３に対しても、電源電圧ＶＤＤは直接供給されず、トランジスタ１２２を介して電源電圧ＶＤＤが供給される。つまり、トランジスタ１２２は、電源電圧ＶＤＤの高位側電位が供給される電源配線と電圧生成部１１３との間に接続されており、これがオンすると電圧生成部１１３に電源電圧ＶＤＤが供給されて活性化し、電圧生成部１１３は内部電圧ＶＰＬの生成を行う。逆に、トランジスタ１２２がオフすると、電圧生成部１１３には電源電圧ＶＤＤが供給されなくなるため、電圧生成部１１３は非活性状態となり、内部電圧ＶＰＬの生成は停止される。
トランジスタ１２２のゲートには、スイッチ１３２の出力である制御信号１３２ａが供給される。スイッチ１３２は、電圧生成部１１２によって生成される内部電圧ＶＰＭによって動作する回路であり、スタンバイ信号１９１ａ−２がアクティブレベルであれば制御信号１３２ａをＶＰＭレベルとし、スタンバイ信号１９１ａ−２がスタンバイレベルであれば制御信号１３２ａをグランドレベルとする。これにより、トランジスタ１２２のゲート電圧は、グランドレベルからＶＰＭレベルの間で変動することになる。
このように、電圧生成部１１３は、内部電圧ＶＰＭにより動作するスイッチ１３２によって制御される。したがって、最下位に位置する電圧生成部１１３は、より上位に位置する電圧生成部１１２が内部電圧ＶＰＭを生成しない限り活性化せず、これにより電圧生成部１１３は電圧生成部１１２の出力によって活性化されることになる。
上述の通り、内部電圧ＶＰＭは電源電圧ＶＤＤよりも高い電圧である。したがって、Ｎチャンネル型であるトランジスタ１２２のしきい値電圧としては、トランジスタ１２１同様、電源電圧ＶＤＤ超に設定することができる。このことは、トランジスタ１２２がオフしている場合、オフ電流ＩＯＦＦが非常に少なくなることを意味する。つまり、内部回路１９２がスタンバイ状態となり、内部電圧ＶＰＬの供給が不要となった場合、電圧生成部１１３の消費電力はほぼゼロとなる。これにより、無駄な消費電力を低減することが可能となる。
また、半導体装置５００では、電源電圧ＶＤＤが上昇を開始し、ある程度の値になると、まず電圧生成部１１１が内部電圧の生成を開始する。電圧生成部１１１の出力がトランジスタ１２１のしきい値電圧を超えると、トランジスタ１２１がオンとなって電圧生成部１１２に電源電圧ＶＤＤが供給されるようになり、電圧生成部１１２による内部電圧の生成が開始される。
さらに、電圧生成部１１２の出力がトランジスタ１２２のしきい値電圧を超えると、トランジスタ１２２がオンとなって電圧生成部１１３に電源電圧ＶＤＤが供給されるようになり、電圧生成部１１３による内部電圧の生成が開始される。
このように電圧生成部１１１，１１２，１１３による内部電圧の生成開始タイミングは、この順で順次到来することになり、その結果、半導体装置５００では、ＶＰＭ＞ＶＰＰとなる期間だけでなく、ＶＰＬ＞ＶＰＭとなる期間も生じない。
このように、本実施形態によれば、スタンバイ時における電圧生成部１１２，１１３の消費電力がほぼゼロとなることから、内部電圧生成回路１１０にて生じる無駄な消費電力を低減することが可能となることに加え、電源投入時にＶＰＭ＞ＶＰＰとなること及びＶＰＬ＞ＶＰＭとなることを防止することが可能となる。
なお、本実施形態において、電圧生成部１１２又は電圧生成部１１３のいずれかが内部電圧ＶＰＭ又は内部電圧ＶＰＬでなく内部電圧ＶＰＰを生成する回路であっても構わない。この場合、内部電圧ＶＰＰを生成する複数の電圧生成部の出力は短絡することができる。
図１０は、この変形例による半導体装置５５０を示すブロック図である。
図１０に示すように、半導体装置５５０では、電圧生成部１１１及び電圧生成部１１２が内部電圧ＶＰＰを生成し、電圧生成部１１３が内部電圧ＶＰＭを生成する。電圧生成部１１１の出力と電圧生成部１１２の出力は短絡されており、内部回路１９２は内部電圧ＶＰＭによって動作する。図示しないが、内部電圧ＶＰＰによって動作する他の内部回路を含んでいても構わないし、内部回路１９２に内部電圧ＶＰＰが供給されても構わない。その他の構成については、図９に示した半導体装置５００と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図１０に示すように、本変形例では、電圧生成部１１１の下位に、電圧生成部１１２と電圧生成部１１３とが並列に従属接続されている。
内部回路１９１はスタンバイ信号１９１ａ−１及びスタンバイ信号１９１ａ−２を生成する。スタンバイ信号１９１ａ−１は、少なくとも内部電圧ＶＰＰによって動作する内部回路（不図示）がスタンバイ状態になるとスタンバイレベルとなり、同内部回路がアクティブ状態になるとアクティブレベルとなる信号である。一方、スタンバイ信号１９１ａ−２は、少なくとも内部回路１９２がスタンバイ状態になるとスタンバイレベルとなり、少なくとも内部回路１９２がアクティブ状態になるとアクティブレベルとなる信号である。スタンバイ信号１９１ａ−１及びスタンバイ信号１９１ａ−２は、いずれも内部電圧生成回路１１０に供給される。
スイッチ１３１及びスイッチ１３２は、いずれも電圧生成部１１１によって生成される内部電圧ＶＰＰによって動作する回路である。スイッチ１３１は、スタンバイ信号１９１ａ−１がアクティブレベルであれば制御信号１３１ａをＶＰＰレベルとし、スタンバイ信号１９１ａ−１がスタンバイレベルであれば制御信号１３１ａをグランドレベルとする。同様に、スイッチ１３２は、スタンバイ信号１９１ａ−２がアクティブレベルであれば制御信号１３２ａをＶＰＰレベルとし、スタンバイ信号１９１ａ−２がスタンバイレベルであれば制御信号１３２ａをグランドレベルとする。これにより、トランジスタ１２１及びトランジスタ１２２のゲート電圧は、それぞれグランドレベルからＶＰＰレベルの間で変動することになる。
このように、電圧生成部１１２及び電圧生成部１１３は、ともに内部電圧ＶＰＰにより動作するスイッチによって制御される。したがって、電圧生成部１１２及び電圧生成部１１３はいずれも、上位に位置する電圧生成部１１１が内部電圧ＶＰＰを生成すると活性化することになる。
したがって、本変形例によれば、スタンバイ時における電圧生成部１１２，１１３の消費電力がほぼゼロとなることから、内部電圧生成回路１１０にて生じる無駄な消費電力を低減することが可能となることに加え、電圧生成部１１２と電圧生成部１１３が内部電圧の生成を同時に開始することも可能になるので、３つの電圧生成部を直列に配置する構成に比べ、電源投入時における内部電源立ち上がりまでのタイムラグを減少させることができる。
次に、本発明の好ましい第６の実施形態について説明する。
図１１は、本発明の好ましい第６の実施形態による半導体装置６００を示すブロック図である。
図１１に示すように、半導体装置６００では、電圧生成部１１２が内部電圧ＶＢＢを生成する。また、内部回路１９２は電源電圧ＶＤＤ、内部電圧ＶＰＰ、及び内部電圧ＶＢＢによって動作する。内部電圧ＶＢＢは、電圧ＶＳＳよりも低い電圧値（負の電圧値）を有している。その他の構成については、図６に示した半導体装置４００と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図１２は、内部回路１９２に含まれる一部の回路を示す図である。同図に示すように、内部回路１９２は、電源ＶＤＤ，ＶＳＳ間にＰチャンネル型ＭＯＳトランジスタ１９２０とＮチャンネル型ＭＯＳトランジスタ１９２１が直列接続された回路を含んで構成される。トランジスタ１９２０のゲートには、ＶＳＳからＶＰＰまで変動する制御信号Ｓ１が供給される。また、トランジスタ１９２１のゲートには、所定の電圧範囲で変動する制御信号Ｓ２が供給される。
ＶＤＤとＶＰＰは、定常状態ではＶＰＰ＞ＶＤＤとなるが、図８に示したように、電源投入時にはＶＤＤ＞ＶＰＰとなる期間が生ずる。この期間においてはトランジスタ１９２０をオフさせることができず、トランジスタ１９２０はオンしたままの状態に固定されてしまう。したがって、電源投入時においてトランジスタ１９２１がオンする論理構成である場合、先に内部電圧ＶＢＢが生成されると、ＶＤＤからＶＢＢへ貫通電流が流れてしまう。このように、ＶＤＤとＶＰＰが逆転すると貫通電流が発生する。
ここで、半導体装置６００では、半導体装置４００と同様な仕組みにより、電圧生成部１１１による内部電圧の生成開始に比べ、電圧生成部１１２による内部電圧の生成開始が遅れ、電源投入時のＶＤＤ＞ＶＰＰとなっている期間においては、まだ電圧生成部１１２による内部電圧ＶＢＢの生成が開始されない。このため、電源投入時にトランジスタ１９２０，１９２１の両方が一時的にオンしても、発生する貫通電流は非常に少なくなる。
このように、本実施形態によれば、スタンバイ時における電圧生成部１１２の消費電力がほぼゼロとなることから、内部電圧生成回路１１０にて生じる無駄な消費電力を低減することが可能となることに加え、電源投入時に内部回路１９２内を流れる電流の電流値を抑えることが可能となる。
次に、本発明の好ましい第７の実施形態について説明する。
図１３は、本発明の好ましい第７の実施形態による半導体装置７００を示すブロック図である。
図１３に示すように、半導体装置７００では、電圧生成部１１１が内部電圧ＶＢＢを生成し、電圧生成部１１２が内部電圧ＶＫＫを生成する。また、半導体装置７００は、電源電圧ＶＤＤの低位側電位が供給される電源配線と電圧生成部１１２との間に接続されたＰチャンネル型ＭＯＳトランジスタ１２３を有しており、スイッチ１３１の出力である制御信号１３１ａは、このトランジスタ１２３のゲートに供給される。電圧生成部１１２により生成される内部電圧ＶＫＫは、内部回路１９２に供給される。電圧生成部１１１により生成される内部電圧ＶＢＢは、図示しない内部回路に供給される。内部回路１９１，１９２に内部電圧ＶＢＢを供給しても構わない。
内部電圧ＶＢＢと内部電圧ＶＫＫはいずれも負電圧であり、内部電圧ＶＢＢは、内部電圧ＶＫＫよりも低い電圧値を有している。その他の構成については、図６に示した半導体装置４００と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図１４（ａ）は、内部電圧ＶＢＢを生成する電圧生成部１１１の具体的な回路構成の例を示す図であり、図１４（ｂ）はその動作波形図である。
図１４（ａ）に示す例による電圧生成部１１１は、マイナスの内部電圧ＶＢＢを生成するための回路であり、ＰチャンネルＭＯＳトランジスタｔ１１〜ｔ１８と、ＮチャンネルＭＯＳトランジスタｔ１９，ｔ２０と、これらトランジスタの動作を制御する制御回路ｓ３によって構成されている。
トランジスタｔ１１，ｔ１２，ｔ１３，ｔ１４はいずれもソースとドレインが短絡されており、キャパシタとして機能する。これらのトランジスタの各ソース（ドレイン）は制御回路ｓ３と接続されており、それぞれ制御回路ｓ３から制御電圧Ａ，Ｂ，Ｃ，Ｄが供給される。
トランジスタｔ１１，ｔ１２，ｔ１３，ｔ１４の各ゲートと電源電圧の低位側電位ＶＳＳとの間には、それぞれトランジスタｔ１５，ｔ１６，ｔ１７，ｔ１８が接続されている。そして、トランジスタｔ１５，ｔ１６のゲートはトランジスタｔ１３のゲートに接続され、トランジスタｔ１７，ｔ１８のゲートはトランジスタｔ１２のゲートに接続されている。さらに、トランジスタｔ１１のゲートはトランジスタｔ１９を介して電圧生成部１１１の出力端と接続されており、このトランジスタｔ１９のゲートはトランジスタｔ１３のゲートと接続されている。同様に、トランジスタｔ１４のゲートはトランジスタｔ２０を介して電圧生成部１１１の出力端と接続されており、このトランジスタｔ２０のゲートはトランジスタｔ１２のゲートと接続されている。
このような構成を有する電圧生成部１１１は、図１４（ｂ）に示すように、トランジスタｔ１１とトランジスタｔ１４に対して、交互にチャージ動作とポンピング動作を施すことによって、出力である内部電圧ＶＢＢを生成する。
トランジスタｔ１１のチャージ動作及びトランジスタｔ１４のポンピング動作は、制御電圧Ａ，Ｂ，Ｃ，ＤをそれぞれＶＤＤ，ＶＤＤ，ＶＳＳ，ＶＳＳとすることにより行う。その結果、トランジスタｔ１５，ｔ１６，ｔ２０はオン、トランジスタｔ１７，ｔ１８，ｔ１９はオフとなることから、トランジスタｔ１１の充電が開始され、ａ点の電圧は、図１４（ｂ）に示すようにＶＳＳにチャージされる。一方、トランジスタｔ１８の放電が開始され、ｄ点の電圧は、図１４（ｂ）に示すように内部電圧ＶＢＢ＝２ＶＳＳ−ＶＤＤとなる。電圧生成部１１１の出力端には、この内部電圧ＶＢＢが現れる。
トランジスタｔ１１のポンピング動作及びトランジスタｔ１４のチャージ動作は、制御電圧Ａ，Ｂ，Ｃ，ＤをそれぞれＶＳＳ，ＶＳＳ，ＶＤＤ，ＶＤＤとすることにより行う。その結果、トランジスタｔ１５，ｔ１６，ｔ２０はオフ、トランジスタｔ１７，ｔ１８，ｔ１９はオンとなることから、トランジスタｔ１１の放電が開始され、ａ点の電圧は、図１４（ｂ）に示すように内部電圧ＶＢＢ＝２ＶＳＳ−ＶＤＤとなる。電圧生成部１１１の出力端には、この内部電圧ＶＢＢが現れる。一方、トランジスタｔ１４の充電が開始され、ｄ点の電圧は、図１４（ｂ）に示すようにＶＳＳにチャージされる。
図１４に示した回路はあくまで電圧生成部１１１の一例であり、これと異なる回路構成であっても構わない。また、内部電圧ＶＫＫを生成する電圧生成部１１２についても、図１４に示した回路と同様の回路構成とすればよい。
さて、ＶＢＢとＶＫＫは、理想的には、電源投入時及び定常状態時のいずれにおいてもＶＫＫ＞ＶＢＢの関係を満たすように生成される。図１５（ａ）はＶＫＫ及びＶＢＢの投入時における、時間と電圧値の理想的な関係を示した図である。同図に示すように、理想的にはＶＢＢは常にＶＫＫを下回る。一方、背景技術では、図１８及び図２０で説明したＶＰＰとＶＰＭの関係と同様に、電源の投入時において一時的にＶＫＫ＜ＶＢＢとなってしまうことがある。図１５（ｂ）はこの状態を示す図である。半導体装置７００は、電源の投入時にも図１５（ａ）の状態、すなわちＶＫＫ＞ＶＢＢを保てるようにしたものである。
半導体装置７００（図１３）では、電源電圧ＶＤＤが上昇を開始し、ある程度の値になると、まず電圧生成部１１１が内部電圧の生成を開始する。電源電圧ＶＤＤと電圧生成部１１１の出力電圧の差がトランジスタ１２３のしきい値電圧を超えると、トランジスタ１２３がオンとなって電圧生成部１１２に電源電圧ＶＤＤが供給されるようになり、電圧生成部１１２による内部電圧の生成が開始される。このように電圧生成部１１２による内部電圧の生成開始が遅れる結果、半導体装置７００では、ＶＫＫ＞ＶＢＢとなる期間は生じない。
このように、本実施形態によれば、スタンバイ時における電圧生成部１１２の消費電力がほぼゼロとなることから、内部電圧生成回路１１０にて生じる無駄な消費電力を低減することが可能となることに加え、電源投入時にＶＫＫ＞ＶＢＢとなることを防止することが可能となっている。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、半導体装置１００，２００，３００，４００，５００，６００のトランジスタ１２１又は１２２をＰチャンネル型ＭＯＳトランジスタに置き換え、半導体装置７００に示したトランジスタ１２３のように、電源電圧ＶＤＤの低位側電位が供給される電源配線と電圧生成部との間に接続しても構わない。また、逆に半導体装置７００のトランジスタ１２３をＮチャンネル型ＭＯＳトランジスタに置き換え、電源電圧ＶＤＤの高位側電位が供給される電源配線と電圧生成部との間に接続しても構わない。このようにしても、内部電圧生成回路１１０にて生じる無駄な消費電力を低減することが可能となる。
本発明の好ましい第１の実施形態による半導体装置を示すブロック図である。 （ａ）は本発明の好ましい第１の実施形態による電圧生成部の具体的な回路構成の一例を示す図であり、（ｂ）はその動作波形図である。 （ａ）は本発明の好ましい第１の実施形態による電圧生成部の具体的な回路構成の他の例を示す図であり、（ｂ）はその動作波形図である。 本発明の好ましい第２の実施形態による半導体装置を示すブロック図である。 本発明の好ましい第３の実施形態による半導体装置を示すブロック図である。 本発明の好ましい第４の実施形態による半導体装置を示すブロック図である。 本発明の好ましい第４の実施形態による内部回路の主要部の構成を示す回路図である。 本発明の好ましい第４の実施形態による電源電圧及び内部電圧について、時間と電圧値の関係の測定結果を示す図である。 本発明の好ましい第５の実施形態による半導体装置を示すブロック図である。 本発明の好ましい第５の実施形態の変形例による半導体装置を示すブロック図である。 本発明の好ましい第６の実施形態による半導体装置を示すブロック図である。 本発明の好ましい第６の実施形態による内部回路に含まれる一部の回路を示す図である。 本発明の好ましい第７の実施形態による半導体装置を示すブロック図である。 （ａ）は本発明の好ましい第７の実施形態による電圧生成部の具体的な回路構成の他の例を示す図であり、（ｂ）はその動作波形図である。 （ａ）は時間と電圧値の理想的な関係を示す図であり、（ｂ）は本発明の背景技術にかかる同関係を示す図である。 本発明の背景技術にかかる半導体装置を示すブロック図である。 本発明の背景技術にかかる半導体装置を示すブロック図である。 本発明の背景技術にかかる半導体装置を示すブロック図である。 本発明の背景技術にかかる内部回路に含まれる一部の回路を示す図である。 （ａ）は時間と電圧値の理想的な関係を示す図であり、（ｂ）は本発明の背景技術にかかる同関係を示す図である。
符号の説明
１００，２００，３００，４００，５００，６００，７００ 半導体装置
１１０，１１１，１１２，１１３ 内部電圧生成回路
１２１，１２２ Ｎチャンネル型ＭＯＳトランジスタ
１２３，１４０ Ｐチャンネル型ＭＯＳトランジスタ
１３１，１３２ スイッチ
１９１，１９２，４９０ 内部回路
４９１ メインワード線駆動回路
４９２ サブワード線駆動回路

Claims (19)

  1. 従属接続された複数の電圧生成部を備え、
    前記複数の電圧生成部のうち、相対的に下位の電圧生成部は相対的に上位の電圧生成部の出力によって活性化され、
    前記複数の電圧生成部は、第１の内部電圧を生成する第１の電圧生成部と、前記第１の内部電圧によって活性化され、第２の内部電圧を生成する第２の電圧生成部とを含み、
    前記第２の電圧生成部は、電源電圧の一方の電位が供給される電源配線と前記第２の電圧生成部との間に設けられた第１のトランジスタが導通することによって活性化され、
    前記第１のトランジスタのしきい値は、前記電源電圧超であることを特徴とする内部電圧生成回路。
  2. 前記電源配線は高位側の電源電位が供給される配線であり、前記第１のトランジスタがＮチャンネル型ＭＯＳトランジスタであることを特徴とする請求項１に記載の内部電圧生成回路。
  3. 前記第１の電圧生成部は、前記電源配線と前記第１の電圧生成部との間に設けられた第２のトランジスタが導通することによって活性化され、
    前記第２のトランジスタのしきい値は、前記電源電圧以下であることを特徴とする請求項１又は２に記載の内部電圧生成回路。
  4. 前記電源配線は高位側の電源電位が供給される配線であり、前記第２のトランジスタがＰチャンネル型ＭＯＳトランジスタであることを特徴とする請求項３に記載の内部電圧生成回路。
  5. 少なくとも前記第２の内部電圧は、高位側電位が前記電源電圧の高位側の電位よりも高く、又は、低位側電位が前記電源電圧の低位側の電位よりも低いことを特徴とする請求項１乃至４のいずれか一項に記載の内部電圧生成回路。
  6. 前記第１の内部電圧と前記第２の内部電圧は同じ電圧値を有しており、前記第１の電圧生成部の出力と前記第２の電圧生成部の出力が短絡されていることを特徴とする請求項１乃至５のいずれか一項に記載の内部電圧生成回路。
  7. 前記第１の電圧生成部は、前記第２の電圧生成部よりも駆動能力が小さいことを特徴とする請求項６に記載の内部電圧生成回路。
  8. 前記第２の内部電圧は前記第１の内部電圧よりも低い電圧値を有していることを特徴とする請求項１乃至５のいずれか一項に記載の内部電圧生成回路。
  9. 前記複数の電圧生成部は、前記第１の内部電圧によって活性化され前記第１の内部電圧を生成する第３の電圧生成部をさらに含んでおり、
    前記第１の電圧生成部の出力と前記第３の電圧生成部の出力が短絡されており、
    前記第１の電圧生成部は、前記第３の電圧生成部よりも駆動能力が小さいことを特徴とする請求項８に記載の内部電圧生成回路。
  10. 請求項１乃至９のいずれか一項に記載の内部電圧生成回路と、前記電源電圧によって動作する第１の内部回路と、前記第１の内部電圧によって動作する第２の内部回路とを備えることを特徴とする半導体装置。
  11. 複数のワード線と、前記ワード線と交差する複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルとをさらに備え、
    前記第２の内部回路は、前記ワード線を活性化させるワード線駆動回路の一部であることを特徴とする請求項１０に記載の半導体装置。
  12. 請求項８又は９に記載の内部電圧生成回路と、複数のワード線と、前記ワード線と交差する複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、前記ワード線を活性化させるワード線駆動回路とを備え、
    前記ワード線は、メインワード線とサブワード線に階層化されており、
    前記ワード線駆動回路は、前記メインワード線を活性化させるメインワード線駆動回路と、前記サブワード線を活性化させるサブワード線駆動回路とを含んでおり、
    前記サブワード線駆動回路には少なくとも前記第１の内部電圧が供給され、前記メインワード線駆動回路には少なくとも前記第２の内部電圧が供給されることを特徴とする半導体装置。
  13. スタンバイ時において、前記メインワード線駆動回路が前記サブワード線駆動回路に供給する出力信号のレベルは、前記第２の内部電圧に固定されることを特徴とする請求項１２に記載の半導体装置。
  14. 第１の電源電圧が供給される第１の電源配線と、
    前記第１の電源配線に接続され、活性化されると前記第１の電源電圧に応答して第１の内部電圧を生成する第１の電圧生成部と、
    前記第１の電源配線と前記第１の電圧生成部との間に挿入され、しきい値が前記第１の電源電圧超であるトランジスタと、
    前記トランジスタの制御電極に制御電圧を供給するよう接続された制御部と、を備え、
    前記制御電圧は、活性電圧及び非活性電圧のいずれか一方をとり、
    前記活性電圧は、前記第１の電圧生成部を活性化させ、
    前記非活性電圧は、前記第１の電圧生成部を非活性化させ、
    前記活性電圧は、前記第１の電源電圧の絶対値よりも大きい、半導体装置。

  15. 前記制御部は、第２の電圧生成部及び出力部を含み、
    前記第２の電圧生成部は、前記第１の電源電圧よりも絶対値の大きい第２の内部電圧を生成し、
    前記出力部は、前記第２の内部電圧を受け、前記第２の内部電圧を前記制御電圧の前記活性電圧として前記トランジスタの制御電極に供給する、請求項１４の半導体装置。
  16. 第２の電源電圧が供給される第２の電源配線をさらに備え、
    前記第１の電圧生成部は、前記第２の電源配線にさらに接続され、前記第１及び第２の電源電圧によって動作し、
    前記制御電圧の前記非活性電圧は、前記第２の内部電圧と実質的に等しい、請求項１５の半導体装置。
  17. 活性状態及び非活性状態のいずれか一方となる内部回路をさらに備え、
    前記制御部は、前記内部回路が前記活性状態である場合には、前記トランジスタの前記制御電極に前記活性電圧をとる前記制御電圧を供給し、
    前記制御部は、前記内部回路が前記非活性状態である場合には、前記トランジスタの前記制御電極に前記非活性電圧をとる前記制御電圧を供給する、請求項１６の半導体装置。
  18. 前記第１の内部電圧は、前記第２の内部電圧と実質的に等しい、請求項１５の半導体装置。
  19. 前記第１の内部電圧は、前記第２の内部電圧よりも低く、前記第１の電源電圧よりも高い、請求項１５の半導体装置。
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