JP2010097344A - 半導体装置 - Google Patents

Abstract

【課題】切換判定回路を付加することなく負荷の状態に応じて出力能力が対応できる内部電圧発生回路を備えた半導体装置を提供する。
【解決手段】内部電圧発生回路１００は、電圧発生回路１１０と電圧発生回路１２０からなる。その電圧発生回路１２０は、電圧発生回路１１０よりも電流供給能力が大きいものである。また、電圧発生回路１２０は、電圧発生回路１１０の内部信号を用いてその活性化状態が制御される。
【選択図】図１

Description

本発明は半導体装置に関し、特に、メモリ回路のような内部回路に対して動作電圧を発生して供給する（すなわち、内部回路を負荷回路として駆動電圧を供給する）内部電圧発生回路を備えた半導体装置に関する。

内部電圧発生回路では、必要とされる負荷変動に対応するためには、最大負荷電流に対応できる出力回路を備えることが必要になる。最大負荷電流に対応できる内部電圧発生回路では、内部電圧発生回路が消費する消費電力が増大する。そのため、負荷電流の少ない場合や、内部電圧発生回路を活性化させたスタンバイ状態の場合においても、内部電圧発生回路が活性化している限り、負荷電流の多い内部電圧発生回路に必要とされる消費電力が消費される。このような内部電圧発生回路の出力が必要とされるか否かを検出し、必要とされない場合において内部電圧発生回路を不活性にして消費電力を低減する技術がある（例えば、特許文献１参照）。
特開２００１−１１７６５０号公報

しかしながら、上述した特許文献１では、負荷回路の電流供給の状態に応じて能力が異なる電圧発生回路を制御することは記載されているが、その手法は、負荷の状態を切換判定回路によって検出するものであり、切換判定回路の付加が必要となる。その切換判定回路の付加によって、回路が複雑化して回路面積が増大し、消費電力が増加するなどの問題がある。

本発明は、第１の電圧発生回路と、該第１の電圧発生回路よりも電流供給能力が大きい第２の電圧発生回路とを有し、該第１の電圧発生回路の内部信号を用いて該第２の電圧発生回路の活性化と非活性化の切り換えを制御することを特徴とする内部電圧発生回路、を備えたことを特徴とする半導体装置である。

この本発明によれば、半導体装置における内部電圧発生回路において、第２の電圧発生回路は、第１の電圧発生回路よりも電流供給能力が大きいものである。その第２の電圧発生回路は、第１の電圧発生回路の内部信号を用いてその活性化と非活性化状態の切り換えを制御されることとした。
これにより、第１の電圧発生回路は、第１の電圧発生回路から出力される電流が所定の電流の値より多くなると、出力される信号の電圧が低下する。第１の電圧発生回路は、所定の電流の値を超える状態となることを検出し、その内部信号を変化させる。そして、その内部信号の状態に応じて、第２の電圧発生回路を活性化させ、第２の電圧発生回路からも電流を出力させる。第１の電圧発生回路及び第２の電圧発生回路に接続されている負荷回路に供給する電流は、第１の電圧発生回路から出力される電流に、第２の電圧発生回路から出力される電流が加算された大きな出力電流とすることができる。
これにより、負荷の変動に合わせて出力する電流の値を変更することができる。すなわち、出力される電流が少ない場合には、消費電力の少ない第１の電圧発生回路のみを活性化させ、出力される電流が多い場合には、消費電力が多いが電流供給能力の大きい第２の電圧発生回路も活性化させ、それぞれの電圧発生回路の電流供給出力を切り換えることができる。このように、切換判定回路を個別に設けることなく電流供給能力に応じて、電圧発生回路における消費電力の発生を切り換えることができ、回路を簡素化することができる。

（第１実施形態）
以下、本発明の一実施形態について図面を参照して説明する。
図１は、本実施形態による内部電圧発生回路を示すブロック図である。
図に示される内部電圧発生回路１００は、電圧発生回路１１０及びこの発生回路よりも少なくとも電流駆動能力が高い電圧発生回路１２０を備えている。
電圧発生回路１１０は、差動増幅回路１１１、出力回路１１２、分圧回路１１３及び活性化制御回路１１４を備える。
電圧発生回路１１０における差動増幅回路１１１は、ｎチャネル型電界効果トランジスタ（以下、ｎＭＯＳＦＥＴという。）１１、ｎＭＯＳＦＥＴ１２、ｎＭＯＳＦＥＴ１３、ｐチャネル型電界効果トランジスタ（以下、ｐＭＯＳＦＥＴという。）１４及びｐＭＯＳＦＥＴ１５を備える。
差動増幅回路１１１においてｎＭＯＳＦＥＴ１１は、ゲートが分圧回路１１３の出力端に接続されている。ｎＭＯＳＦＥＴ１２は、ゲートに基準電圧ＶＷＬＲが入力され、ソースがｎＭＯＳＦＥＴ１１のソースに接続されている。ｎＭＯＳＦＥＴ１３は、ソースが接地電位に接続され、ドレインがｎＭＯＳＦＥＴ１１のソースに接続され、ゲートが活性化信号（ＡＣＴ）が入力される入力端子に接続されている。ｐＭＯＳＦＥＴ１４は、ソースが電源ＶＰＳに、ドレインがｎＭＯＳＦＥＴ１１のドレインに、ゲートが自身のドレインに接続されている。ｐＭＯＳＦＥＴ１５は、ソースが電源ＶＰＳに、ドレインがｎＭＯＳＦＥＴ１２のドレインに、ゲートがｐＭＯＳＦＥＴ１４のゲートに接続されている。この差動増幅回路１１１の出力端は、ｎＭＯＳＦＥＴ１２のドレインになる。すなわち、差動増幅回路１１１は、ｎＭＯＳＦＥＴ１１及びｎＭＯＳＦＥＴ１２からなる差動入力部と、入力される活性化信号（ＡＣＴ）によって制御され、その差動入力部の動作電流を定める定電流回路（ｎＭＯＳＦＥＴ１３）と、その差動入力部の負荷となるｐＭＯＳＦＥＴ１４及びｐＭＯＳＦＥＴ１５とからなるカレントミラー部からなる。

出力回路１１２は、ｐＭＯＳＦＥＴ１６を備える。ｐＭＯＳＦＥＴ１６は、ゲートがｎＭＯＳＦＥＴ１２のドレインに接続され、ソースが電源ＶＰＳに接続され、ドレインが分圧回路の抵抗１と、電源出力端子ＴＶＷＬとに接続されている。
分圧回路１１３は、抵抗１、抵抗２を備える。
分圧回路１１３は、出力回路１１２の出力に接続され、直列に接続された抵抗１及び抵抗２の両端に印加された出力回路１１２の出力電圧が分圧され、抵抗１及び抵抗２の接続点から出力される。なお、コンデンサ３及びコンデンサ４は、浮遊容量などによる寄生容量成分を示す。分圧回路１１３は、直列に接続された抵抗１及び抵抗２には、それぞれコンデンサ３とコンデンサ４とが並列に接続されている。すなわち、出力電圧（負荷供給電圧）に応じた帰還電圧を抵抗分圧回路により得ている。他の構成としても構わない。
活性化制御回路１１４は、ｎＭＯＳＦＥＴ１７を備える。ｎＭＯＳＦＥＴ１７は、ソースが基準電位に接続され、ドレインが分圧回路１１３の抵抗２に出力され、ゲートは、活性化信号（ＡＣＴ）が入力される入力端子に接続されているとともに、活性化信号（ＡＣＴ）を分岐して差動増幅回路１１１に入力する。

電圧発生回路１２０は、差動増幅回路１２１、出力回路１２２及び活性化制御回路１２４を備える。
電圧発生回路１２０における差動増幅回路１２１は、ｎＭＯＳＦＥＴ２１、ｎＭＯＳＦＥＴ２２、ｎＭＯＳＦＥＴ２３、ｐＭＯＳＦＥＴ２４及びｐＭＯＳＦＥＴ２５を備える。
差動増幅回路１２１においてｎＭＯＳＦＥＴ２１は、ゲートが分圧回路１１３の出力端に接続されている。ｎＭＯＳＦＥＴ２２は、ゲートに基準電圧ＶＷＬＲが入力され、ソースがｎＭＯＳＦＥＴ２１のソースに接続されている。ｎＭＯＳＦＥＴ２３は、ソースが接地電位に接続され、ドレインがｎＭＯＳＦＥＴ２１のソースに接続され、ゲートが活性化制御部１２４の出力端に接続され、活性化信号（ＲＡＣＴ）が入力される。ｐＭＯＳＦＥＴ２４は、ソースが電源ＶＰＳに、ドレインがｎＭＯＳＦＥＴ２１のドレインに、ゲートが自身のドレインに接続されている。ｐＭＯＳＦＥＴ２５は、ソースが電源ＶＰＳに、ドレインがｎＭＯＳＦＥＴ２２のドレインに、ゲートがｐＭＯＳＦＥＴ２４のゲートに接続されている。この差動増幅回路１２１の出力端は、ｎＭＯＳＦＥＴ２２のドレインになる。すなわち、差動増幅回路１２１は、ｎＭＯＳＦＥＴ２１及びｎＭＯＳＦＥＴ２２からなる差動入力部と、入力される制御信号によって制御され、その差動入力部の動作電流を定める定電流回路（ｎＭＯＳＦＥＴ２３）と、その差動入力部が負荷とするｐＭＯＳＦＥＴ２４及びｐＭＯＳＦＥＴ２５からなるカレントミラー部からなる。

出力回路１２２は、ｐＭＯＳＦＥＴ２６を備える。ｐＭＯＳＦＥＴ２６は、ゲートがｎＭＯＳＦＥＴ２２のドレインに接続され、ソースが電源ＶＰＳに接続され、ドレインが分圧回路の抵抗１と、電源出力端子ＴＶＷＬとに接続されている。
活性化制御回路１２４は、バッファ２７を備える。バッファ２７における入力端が電圧発生回路１１０における差動増幅回路１１１の出力端、すなわちｎＭＯＳＦＥＴ１２のドレインに接続され、バッファ２７における出力端が差動増幅回路１２１の活性化制御入力端、すなわちｎＭＯＳＦＥＴ２３のゲートに接続されている。活性化制御回路１２４は、差動増幅回路１１１が出力する信号に応じて、差動増幅回路１２１に活性化信号（ＲＡＣＴ）を入力する。バッファ２７は、所定のバイアス電圧によってバイアスされた差動増幅回路１１１の活性化状態を指示する信号を出力する出力回路を備え、入力される信号の電圧が閾値電位より高い場合には、「Ｌ（ロー）」レベルを出力し、入力される信号の電圧が閾値電位より高い場合には、バイアス電圧を出力する。バイアス電圧が出力された場合に、差動増幅回路１１１が活性化する。かくして、電圧発生回路１１０のおける差動増幅回路１１１から出力回路１１２への駆動信号が、電圧発生回路１１０の内部信号ＣＴとして、電圧発生回路１２０に供給され、同回路１２０はこの内部信号ＣＴによりその活性化、非活性化が制御されることになる。

次に、内部電源回路１００から出力される電圧ＶＷＬについて示す。その電圧ＶＷＬは、次の条件によって定められる。
電圧発生回路１１０において、出力される電圧ＶＷＬに応じて変化する帰還信号ＨＶＷＬと基準電圧ＶＷＬＲとを差動増幅回路１１１によって比較し、その差を誤差信号として検出する。この誤差信号に応じて変化し、電源回路１１０から出力される電圧ＶＷＬの制御に用いられる信号は、電源回路１１０の内部信号ＣＴとして機能する。
電圧発生回路１１０は、検出された誤差信号に応じて出力される電圧ＶＷＬを制御する帰還増幅回路を用いた定電圧回路である。
電圧発生回路１１０における分圧回路１１３が、出力回路１１２から出力される電圧ＶＷＬを分圧した電圧を帰還信号ＨＶＷＬとして出力する。差動増幅回路１１１は、その帰還信号ＨＶＷＬの電圧と基準電圧ＶＷＬＲ（制御目標電圧）の電位差が示す誤差信号に基づいた信号の電力増幅を行って出力する。出力回路１１２がこの誤差信号に基づいて電力増幅して出力する電圧が、電圧ＶＷＬとなる。このように、出力信号の電圧ＶＷＬは、フィードバック制御回路によって定電圧を出力するように制御される。
このときの出力される信号の電圧ＶＷＬは、式（１）によって示すことができる。

ＶＷＬ＝ＶＷＬＲ×（Ｒ１＋Ｒ２）／Ｒ２ ・・・（１）

式（１）において、Ｒ１、Ｒ２が抵抗１と抵抗２の値を示し、ＶＷＬＲは、基準電圧ＶＷＬＲの電圧値を示す。また、説明を簡略化するため、コンデンサ１とコンデンサ２で示される寄生容量の影響はないものとする。
電圧供給回路１２０においても、同回路１２０における差動増幅回路１２１が帰還電圧と基準電圧ＶＷＬＲとを比較しているので、上記の式（１）が成立する。
かかる構成において、各電圧発生回路１１０、１２０は、その活性化状態においては、帰還電圧（分圧回路１１３の抵抗１，２の接続点電圧）が基準電圧ＶＷＬＲと等しくなるように帰還動作が働き、出力端子ＴＶＷＬの出力電圧ＶＷＬが安定化され、出力電圧ＶＷＬは式（１）の値をとる。より詳細には、出力端子ＴＶＷＬにつながる負荷回路における電流消費等が大きくなって出力電圧ＶＷＬが低下すると、出力回路１１２（１２２）への差動増幅回路１１１（１２１）への駆動信号、即ち、ｐＭＯＳＦＥＴ１６（２６）のゲート電圧が低下し、その導通コンダクタンスが増加し（導通抵抗が小さくなり）、その結果、出力電圧ＶＷＬは上昇する方向に制御される。一方、出力端子ＴＶＷＬにつながる負荷が軽くなる等により出力電圧ＶＷＬが上昇すると、出力回路１１２（１２２）への差動増幅回路１１１（１２１）への駆動信号、即ち、ｐＭＯＳＦＥＴ１６（２６）のゲート電圧が上昇し、その導通コンダクタンスが今度は低下し（導通抵抗が高くなり）、その結果、出力電圧ＶＷＬは低下する方向に制御される。かくして、出力電圧ＶＷＬは負荷変動に対して安定化されることになる。

そして、本実施形態においては、電圧発生回路１１０の電流供給能力は比較的小さく（例えば、負荷回路の最大消費電流より小さな値により）設定され、一方、電圧発生回路１２０のそれは比較的大きく（例えば、負荷回路の最大消費電流より大きな値により）設定されている。電流能力の設定は、ｐＭＯＳＦＥＴ１６、２６のサイズ等に基づく駆動能力によって設定できる。しかも、電圧発生回路１２０は、電流駆動能力が小さい電圧発生回路１１０からの内部信号ＣＴにより、その活性化、非活性化が制御されている。かくして、負荷電流の大幅な増大（例えば、アイドル電流から電圧発生回路１１０の電流供給能力を超える電流への変化）に基づく出力電圧ＶＷＬの低下時に電流駆動能力の大きな電圧発生回路１２０が活性化され、その結果として、消費電力を低減させながら負荷供給電圧の安定化が実現される。
すなわち、電圧発生回路１１０は活性化信号ＡＣＴのアクティブハイレベルにて活性化され動作するが、定常状態においては、出力端子ＴＶＷＬの出力電圧ＶＷＬが前述の（１）式によって示される電圧となるように安定化させる。負荷電流は負荷回路の動作状態に応じて変動するが、その負荷電流の変動範囲が電圧発生回路１１０の駆動能力範囲内であれば、同回路１１０自身により出力電圧ＶＷＬは安定化され続ける。このような状態においては、電圧発生回路１２０のバッファ２７の閾値が電圧発生回路１１０の内部信号ＣＴのレベルよりも低く設定されているので、バッファ２７の出力はインアクティブレベルとしての「Ｌ（ロー）」レベルとなるので、ｎＭＯＳＦＥＴ２３は遮断状態であり、電圧発生回路１２０は動作しない。なお、バッファ２７の閾値は、目的とする回路動作や消費電力の観点から、適宜設定できる。

負荷電流が電圧発生回路１１０の駆動能力を超えて増大すると、同回路１１０による安定化制御はその増大にもはや追従することができなくなり、出力電圧ＶＷＬの低下は激しく安定化できなくなる。それに伴い、電圧発生回路１１０の差動増幅回路１１１の出力、即ち、内部信号ＣＴのレベルは低下し、ついには、バッファ２７の閾値レベルよりも小さくなる。
この結果、電圧発生回路１２０が活性化され、その出力回路１２２が動作状態となる。電圧発生回路１２０の電流駆動能力は負荷電流に比べ高く設定されているため、出力電圧ＶＷＬの安定化が急速に実行されることが理解されるであろう。
かくして、本内部電圧発生回路１００は、消費電力を低減させながら負荷供給電圧の安定化が実現することになる。

このように、本実施形態による内部電圧発生回路（内部電圧発生回路１００）は、第１の電圧発生回路（電圧発生回路１１０）と、第１の電圧発生回路（電圧発生回路１１０）よりも電流供給能力が大きい第２の電圧発生回路（電圧発生回路１２０）を有し、第１の電圧発生回路（電圧発生回路１１０）の内部信号を用いて第２の電圧発生回路（電圧発生回路１２０）の活性化と非活性化の切り換えを制御する機能を有している。
これにより、第１の電圧発生回路は、第１の電圧発生回路から出力される電流が、所定の電流の値（定格出力電流値）より多くなると出力される信号の電圧が低下する。第１の電圧発生回路は、所定の電流の値を超える状態となることを検出し、その内部信号を変化させる。そして、その内部信号の状態に応じて、第２の電圧発生回路を活性化させ、第２の電圧発生回路からも電流を出力させる。第１の電圧発生回路及び第２の電圧発生回路に接続されている負荷回路に供給する電流は、第１の電圧発生回路から出力される電流に、第２の電圧発生回路から出力される電流が加算された大きな出力電流とすることができる。
また、これにより、負荷の変動に合わせて出力する電流の値を変更することができる。すなわち、出力される電流が少ない場合には、消費電力の少ない第１の電圧発生回路のみを活性化させ、出力される電流が多い場合には、消費電力が多いが電流供給能力の大きい第２の電圧発生回路も活性化させ、それぞれの電圧発生回路の電流供給出力を切り換えることができる。このように、切換判定回路を個別に設けることなく電流供給能力に応じて、電圧発生回路における消費電力の発生を切り換えることができ、回路を簡素化することができる。

また、本実施形態による半導体装置における内部電圧発生回路（内部電圧発生回路１００）において、第１の電圧発生回路（電圧発生回路１１０）は、その出力電圧を制御する出力回路（出力回路１１２）を有し、この出力回路（出力回路１１２）への駆動信号が内部信号として第２の電圧発生回路（電圧発生回路１２０）に供給されている。
これにより、内部電圧発生回路（内部電圧発生回路１００）は、第１の電圧発生回路（電圧発生回路１１０）が出力する内部信号を用いて第２の電圧発生回路（電圧発生回路１２０）の活性化制御を行って、第２の電圧発生回路（電圧発生回路１２０）の電流出力を切り換える。この切り換えは、第２の電圧発生回路（電圧発生回路１２０）を制御して、出力される電流を加算して合成することができる。
これにより、それぞれの電圧発生回路出力の切り換えにおいて、追加の切換判定回路を設けて回路を煩雑にすることなく内部電圧発生回路（内部電圧発生回路１００）を構成することができ、回路並びに消費電力を少なくした内部電圧発生回路（内部電圧発生回路１００）を備えた半導体装置を提供することができる。

また、本実施形態による半導体装置における内部電圧発生回路（内部電圧発生回路１００）では、第１の電圧発生回路（電圧発生回路１１０）は、出力電圧に基づき生成される帰還電圧と基準電圧とを比較して駆動信号を発生する差動増幅回路（差動増幅回路１１１）を更に備え、第２の電圧発生回路（電圧発生回路１２０）は、帰還電圧と基準電圧とを比較する差動増幅回路（差動増幅回路１２１）と、この差動増幅回路（差動増幅回路１２１）により駆動されると共に出力が第１の電圧発生回路（電圧発生回路１１０）の出力に共通接続された出力回路（出力回路１２２）とを備え、内部信号は第２の電圧発生回路（電圧発生回路１２０）の差動増幅回路（差動増幅回路１２１）に供給されて第２の電圧発生回路（電圧発生回路１２０）の活性化と非活性化の切り換えが行われる。
これにより、出力電圧の変化に応じて、第１の差動増幅回路（差動増幅回路１１１）において検出される誤差電圧の変化に基づいた内部信号が出力される。この内部信号を用いて、第１の出力回路（出力回路１１２）の出力電流を制御するとともに、第２の出力回路（出力回路１１２）の出力電流を制御する。第２の出力回路（出力回路１１２）から出力される出力電流は、第１の電圧発生回路（電圧発生回路１１０）が出力した内部信号に応じて、第２の差動増幅回路（差動増幅回路１２１）の活性化を制御する。活性化された第２の差動増幅回路（差動増幅回路１２１）は、第２の出力回路（出力回路１１２）から必要な電流を出力し、出力電圧を安定化させることができる。
また、これにより、負荷回路の負荷の変動に影響されることなく、安定した信号を出力することが、この内部電圧発生回路（内部電圧発生回路１００）を用いることにより実現することができる。この内部電圧発生回路（内部電圧発生回路１００）では、第１の電圧発生回路（電圧発生回路１１０）の内部信号を検出できる第２の電圧発生回路（電圧発生回路１２０）と組み合わせて構成されている。そして、切換判定回路を個別に設けることなく内部電圧発生回路（内部電圧発生回路１００）に接続される負荷回路による負荷変動に対応する電流供給能力の切り替えを行うことができる。このように構成することから、内部電圧発生回路（内部電圧発生回路１００）における消費電力の発生を切り換えることができ、回路を簡素化した内部電圧発生回路を提供することが可能になる。

（第２実施形態）
次に、本発明の第２実施形態につき説明するが、本実施形態は、電圧発生回路の内部信号を用いて合わせて設けられる電圧発生回路の活性化と非活性化の切り換えを制御する内部電圧発生回路を用いて、複数の記憶素子からなる記憶領域の中から特定の記憶素子を選択する制御信号を出力することによって消費電流が変動する出力回路の電源を供給する半導体装置を示す。

図２は、本実施形態による半導体装置の一部を示すブロック図である。
図に示されるメモリ回路（半導体装置）１０００は、相変化メモリ素子を記憶素子（メモリセル）として用いたものであり、内部電圧発生回路１００、ワードドライバ２００、カラムスイッチ３００、データリード／ライト回路４００、メモリセル領域５００、ワード線ＷＬ０、ＷＬ１、・・・、ＷＬｎ（以下、ワード線ＷＬ０、ＷＬ１、・・・、ＷＬｎをまとめて表すときはワード線ＷＬと記載する）、ビット線ＢＬ０、ＢＬ１、・・・、ＢＬｍ（以下、ビット線ＢＬ０、ＢＬ１、・・・、ＢＬｍをまとめて表すときはビット線ＢＬと記載する）を備える。この他にも、コマンド処理系、アドレス処理系、データ入出力系等の各種構成が存在するが、図面の簡単化のために省略していることは容易に理解できるであろう。また、本メモリ回路１０００は、半導体メモリ装置とする単位で構成されていても、所謂システムＬＳＩとしてロジック回路との混載におけるメモリ回路として構成されていても良い。
メモリ回路１０００における内部電圧発生回路１００は、図１に示した構成と同じである。

メモリ回路１０００におけるメモリセル領域５００は、複数のメモリセルＭ５００−００・・・、Ｍ５００−ｎｍからなるメモリセルアレイを形成する。メモリセルＭ５００−００〜Ｍ５００−ｎｍをまとめて表すときはＭ５００と記載する。メモリセルＭ５００−ｋｌは、ワード線ＷＬｋと、ビット線ＢＬｌとからなるマトリクスの交点に配置され、接続されているワード線ＷＬｋとビット線ＢＬｌによって選択される。それぞれのメモリセルＭ５００は、メモリセルＭ５００−００に示されるように、電界効果トランジスタ（以下、ＦＥＴという。）５０２−００と相変化膜を用いた相変化素子５０１−００とからなる相変化技術を応用した記憶素子である。ＦＥＴ５０２−００は、ゲートがワード線ＷＬ０に接続され、ドレインが相変化素子５０２−００を介してビット線ＢＬ０に接続され、ソースが基準電位（接地）に接続されている。以下、各メモリセルＭ５００が備える電界トランジスタをまとめて示すときには、ＦＥＴ５０２という。なお、各メモリセルＭ５００ではビットラインＢＬと基準電位（接地）との間に直列接続する相変化メモリ素子５０１とＦＥＴ５０２の順番を、図面で示す順番とは逆にしてもよい。

ワードドライバ２００に接続されているワード線ＷＬに接続されているメモリセルが選択され、また、選択されたメモリセルＭ５００はビット線ＢＬに接続されている。
ワード線ＷＬ０に、メモリセルＭ５００−００、Ｍ５００−０１、・・・、Ｍ５００−０ｎが備えるＦＥＴ５０２のゲートが接続されている。ワード線ＷＬ１に、メモリセルＭ５００−１０、Ｍ５００−１１、・・・、Ｍ５００−１ｎが備えるＦＥＴ５０２のゲートが接続されている。同様にワード線ＷＬに、メモリセルＭ５００−ｍ０、Ｍ５００−ｍ１、・・・、Ｍ５００−ｎｍが備えるＦＥＴ５０２のゲートが接続されている。ビット線ＢＬ０に、メモリセルＭ５００−００、Ｍ５００−１０、・・・、Ｍ５００−ｍ０が備えるＦＥＴ５０２のドレインが相変化素子を介して接続されている。ビット線ＢＬ１に、メモリセルＭ５００−０１、Ｍ５００−１１、・・・、Ｍ５００−ｍ１が備えるＦＥＴ５０２のドレインが相変化素子を介して接続されている。同様に、ビット線ＢＬｍに、メモリセルＭ５００−０ｎ、Ｍ５００−１ｎ、・・・、Ｍ５００−ｎｍが備えるＦＥＴ５０２のドレインが相変化素子を介して接続されている。各メモリセルＭ５００が備えるＦＥＴ５０２のソースは基準電位に接続されている。

ワードドライバ２００は、図示されないワードデコーダから入力されたメモリセル領域５００の行を選択する信号ＷＤ０、ＷＤ１、・・・、ＷＤｎに応じて、対応するワード線ＷＬにそれぞれ出力する。ワードドライバ２００は、ワードドライバ２００−０、２００−１、・・・、２００−ｎ（まとめて表すときはワードドライバ２００という。）を備える。各ワードドライバ２００は対応して設けられるワード線ＷＬに接続され、選択されたワード線ＷＬに選択信号を出力する。

カラムスイッチ３００は、ビット線ＢＬとデータリード／ライト回路４００との間に配置され、図示されないカラム選択信号に基づき選択される１つのビット線ＢＬをデー路４００に接続する。

データリード／ライト回路４００は、データの書き込み時には、入力されたデータをカラムスイッチ３００を介してビット線ＢＬに入力し、データの読み出し時には、選択されたビット線ＢＬからの信号がカラムスイッチ３００を介して入力され、そのデータを外部に出力する信号とする。
なお、内部電圧発生回路１００に入力される活性化信号（ＡＣＴ）は、メモリ回路１０００の外部から入力されるコマンド信号を検出する図示されないコマンドデコード回路から出力される信号である。

また、内部電圧発生回路１００の出力端は、各ワードドライバ２００を負荷回路としてそれらの電源入力端子にそれぞれ接続され、動作電圧を供給する。
各ワード線ＷＬは、対応して設けられるワードドライバ２００によって駆動される。ワード線ＷＬを駆動するワード線ドライブ信号ＷＤが活性化されると、対応するワード線ＷＬは、メモリセルＭ５００を選択する選択信号の電圧まで、ワードドライバ２００により充電される。その選択信号の電圧が、内部電圧発生回路１００が出力する電圧になる。
すなわち、第１の電圧発生回路（電圧発生回路１１０）と、該第１の電圧発生回路（電圧発生回路１１０）よりも電流供給能力が大きい第２の電圧発生回路（電圧発生回路１２０）を有し、該第１の電圧発生回路（電圧発生回路１１０）の内部信号ＣＴを用いて該第２の電圧発生回路（電圧発生回路１２０）の活性化と非活性化の切り換えを制御する内部電圧発生回路（内部電圧発生回路１００）を有し、該内部電圧発生回路（内部電圧発生回路１００）が、複数の記憶素子（すなわち、メモリセルＭ５００）からなる記憶領域（すなわち、メモリセル領域５００）の中から特定の記憶素子（メモリセルＭ５００）を選択する制御信号を出力することによって消費電流が変動する出力回路（すなわち、ワードドライバ２００）の電源電圧（動作電圧）を供給する。

図３を参照して本メモリ回路（半導体装置）１０００動作について説明する。
本メモリ回路１０００に対してデータをリードまたはライトするためのアクセス（アクティブ）コマンド（図示せず）が入力されると、図示しないコマンドデコード回路がそのコマンドをデコードし、内部電圧発生回路１００への活性化信号（ＡＣＴ）を時刻ｔ１でアクティブレベルとしての「Ｈ（ハイ）」レベルにする。これにより、内部電圧発生回路１００は、活性化され、各ワードドライバ２００に所望の動作電圧を供給する。
時刻ｔ２において、図示されないワードデコーダ（ロウデコーダ）はワード線ドライブ信号ＷＤ０〜ＷＤｎ中の一つの信号ＷＤｋをアクティブレベルにする。アクティブレベルにされるワード線ドライブ信号ＷＤｋは、ロウアドレスに指定されたワード線ＷＬｋに出力される。通常、ロウアドレスはアクセスコマンドと共に供給されるが、そのデコード処理等が必要となるので、内部電圧発生回路１００への活性化信号ＡＣＴよりも遅れてワード線ドライブ信号ＷＤｋはアクティブレベルとなる。

アクティブレベルとなったワード線ドライブ信号ＷＤｋを受けるワードドライバ２００は、内部電圧発生回路１００からの電圧を動作電圧として対応するワード線ＷＬをそのレベルまで駆動する。このとき、ワード線ＷＬには多数のメモリセルＭ５００が接続されているのでその負荷容量は、各メモリセルＭ５００のそれぞれのＦＥＴ５０２が有するゲート容量の総和となり、非常に大きなものとなる。従って、ドライバ２００はワード線ＷＬの駆動のためにかなりの電流（すなわち、各メモリセルＭ５００が有するゲート容量を充電する電流）を必要とする。このため、内部電圧発生回路１００の電圧発生回路１１０だけでは、その出力電圧安定化の動作に追いつけず、出力電圧（すなわち、ワード線駆動電圧）が低下し始める。
その結果、図１に関連して説明したように、駆動能力が高い電圧発生回路１２０が活性化され、駆動電圧の低下を抑制することになる。かくして、選択されたワード線ＷＬｋは、所望の選択電圧（すなわち、各メモリセルＭ５００が選択されたと判定する閾値電圧を超える電圧）に急速に駆動される。選択されたワード線ＷＬｋの駆動がほぼ終了すると、電圧発生回路１２０は非活性化状態となる。
アクセスコマンドに続いてリードまたはライトコマンドが、カラムアドレスと共に、供給され、その結果、カラムスイッチ３００は、図示しないカラムデコーダからの選択信号に基づき、選択されたビット線ＢＬｌをデータリード/ライト回路に電気的に接続する。かくして、選択されたワード線ＷＬｋおよびビット線ＢＬｌの交点に配置されたメモリセルＭ５００−ｍｌに対してデータリードまたはライトが実行される。

選択されたメモリセルＭ５００−ｍｌへの実質的なデータリードまたはライト動作が終了する時刻ｔ３において、選択されたワード線ドライブ信号ＷＤｋはインアクティブレベルとして「Ｌ（ロー）」レベルに変化する。この後、別のワードドライブ信号がアクティブレベルに変化し場合は、上述の動作が実行されることになる。
メモリ回路１０００へのアクセスが完了すると、時刻ｔ４において、コマンドデコーダは活性化信号（ＡＣＴ）をインアクティブレベルである「Ｌ（ロー）」レベルに戻される。この結果、内部電圧発生回路１００も、非活性化状態に遷移して電圧の出力を停止する。

このように、本メモリ回路１０００では、無駄な消費電力を伴うことなく、負荷容量が大きなワードドライバ２００および選択されたワード線ＷＬｋに対して所望の電圧供給および安定化を高速に実行できる。
また、相変化素子５０１を備えた本メモリ回路１０００は、それぞれのメモリセルＭ５００において相変化素子５０１の状態変化に必要とされる電流容量をスイッチングするＦＥＴ５０２を備えている。このＦＥＴ５０２が複数接続されたワード線ＷＬを駆動するワードドライバ２００の駆動電圧を内部電圧発生回路１００は安定させて供給することができる。

なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明の内部電圧発生回路並びに電圧発生回路における、構成要素には、類似の機能を有する素子を適用することができ、構成数や接続形態についても特に限定されるものではない。
また、本実施形態で示した回路構成について、電源の極性と回路素子の極性をそれぞれそろえて代えることにより、極性の異なる導電型の回路素子を適用することができる。
さらにまた、駆動能力の低い電圧発生回路から取り出て駆動能力が高い電圧発生回路の活性化・非活性化に使用する内部信号は、駆動能力の低い電圧発生回路の構成に依存して適宜取り出す位置を設定できる。たとえは、ゲインを高めるために、差動増幅回路として多段の増幅回路を付加する場合があり、その場合は、図１で示した内部信号ＣＴと違って、出力電圧ＶＷＬの低下に伴いレベルが増大する信号を駆動能力の大きい電圧発生回路のための活性化・非活性化制御に使用してよい。勿論その場合は、バッファ２７の閾値は、当該信号の定常動作時のレベルよりも高く設定される。

本発明の第１実施形態における内部電圧発生回路を示すブロック図である。 第２実施形態における半導体装置を示すブロック図である。 第２実施形態における半導体装置の動作を示すタイムチャートである。

符号の説明

１００ 内部電圧発生回路
１１０、１２０ 電圧発生回路
１１１、１２１ 差動増幅回路
１１２、１２２ 出力回路
１１３ 分圧回路
１１４、１２４ 活性化制御回路
１、２ 抵抗
３、４ コンデンサ
１１、１２、１３、２１、２２、２３ ｎＭＯＳＦＥＴ
１４、１５、１６、２４、２５、２６ ｐＭＯＳＦＥＴ
２７ バッファ
ＴＶＷＬ 電圧出力端子

Claims (8)

1. 第１の電圧発生回路と、該第１の電圧発生回路よりも電流供給能力が大きい第２の電圧発生回路とを有し、該第１の電圧発生回路の内部信号を用いて該第２の電圧発生回路の活性化と非活性化の切り換えを制御する内部電圧発生回路、を備えたことを特徴とする半導体装置。
2. 前記第１の電圧発生回路は、その出力電圧を制御する出力回路を有し、この出力回路への駆動信号が前記内部信号として前記第２の電圧発生回路に供給されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の電圧発生回路は、前記出力電圧に基づき生成される帰還電圧と基準電圧とを比較して前記駆動信号を発生する差動増幅回路を更に備え、
   前記第２の電圧発生回路は、前記帰還電圧と基準電圧とを比較する差動増幅回路と、この差動増幅回路により駆動されると共に出力が前記第１の電圧発生回路の出力に共通接続された出力回路とを備え、
   前記内部信号は前記第２の電圧発生回路の差動増幅回路に供給されて前記第２の電圧発生回路の活性化と非活性化の切り換えが行われる
   ことを特徴とする請求項２に記載の半導体装置。
4. 第１の電圧発生回路と、該第１の電圧発生回路よりも電流供給能力が大きい第２の電圧発生回路とを有し、該第１の電圧発生回路の内部信号を用いて該第２の電圧発生回路の活性化と非活性化の切り換えを制御する内部電圧発生回路を有し、該内部電圧発生回路が、複数の記憶素子からなる記憶領域の中から特定の記憶素子を選択する制御信号を出力することによって消費電流が変動する出力回路の電源を供給する
   ことを特徴とする半導体装置。
5. 複数のワード線、複数のビット線、これらワード線およびビット線の交点に配置された複数のメモリセル、前記複数のワード線をそれぞれ駆動するワードドライバ、ならびに前記ワードドライバの各々を負荷回路としてこれらに動作電圧を供給する内部電圧発生回路を有するメモリ回路を備えた半導体装置であって、前記内部電圧発生回路は、第１の電圧発生回路と、この第１の電圧発生回路よりも電流供給能力が大きい第２の電圧発生回路とを含み、前記第１の電圧発生回路の内部信号を用いて前記第２の電圧発生回路の活性化と非活性化の切り換えを制御することを特徴とする半導体装置。
6. 前記第１の電圧発生回路は前記メモリ回路に対するアクセスコマンドの発行に応答して活性化され、その後、前記複数のワードドライバの一つは対応するワード線を前記動作電圧をもって駆動することを特徴とする請求項５に記載の半導体装置。
7. 前記対応するワード線の駆動に基づく前記動作電圧の変動に伴う前記内部信号の変化に応答して前記第２の電圧発生回路が活性化されることを特徴とする請求項６に記載の半導体装置。
8. 前記複数のメモリセルの各々は、相変化メモリ素子を含むことを特徴とする請求項５乃至７のいずれかに記載の半導体装置。

Images