KR100560946B1 - 내부 전원 공급 회로 - Google Patents

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Abstract

반도체 메모리 소자를 동작시키기 위한 액티브 신호에 의해 워드라인이 인에이블된 상태에서 센싱 동작을 위해 일정시간 동작하여 코어 전압을 생성하는 액티브 드라이버; 상기 워드라인이 프리차지되어 상기 액티브 드라이버가 디스에이블되었을 때 상기 코어 전압을 생성하기 위해 동작하는 스탠바이 드라이버; 및 상기 액티브 드라이버 동작시 상기 코어 전압과 기준 전압을 비교하여 얻어진 신호에 따라 상기 코어 전압을 일정 레벨로 유지시키기 위한 제어부를 포함하는 내부 전원 공급 회로가 개시된다.
코어 전압, 클램프

Description

내부 전원 공급 회로{Internal power supply circuit}
도 1 은 종래 기술에 따른 내부 전원 공급 회로를 설명하기 위한 블록도이다.
도 2 는 도 1의 동작을 설명하기 위한 파형도이다.
도 3 은 본 발명에 따른 내부 전원 공급 회로의 블록도이다.
도 4 는 도 3의 클램프부의 상세 회로도이다.
도 5 는 도 4의 동작 설명을 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명
10: 스탠바이 드라이버 20: 액티브 드라이버
30: 클램프부
본 발명은 반도체 메모리 소자의 내부 전원 공급 회로에 관한 것으로, 특히 DRAM의 코어 전압(Vcore)을 안정적으로 생성하기 위한 내부 전압 공급 회로에 관한 것이다.
DRAM의 동작에 사용되는 코어 전압(Vcore) 드라이버는 액티브 드라이버 및 스탠바이 드라이버로 구분되고, 이들은 액티브 동작 및 스탠바이 동작에서 각각 구동된다. 이러한 액티브 동작 및 스탠바이 동작은 액티브 신호와 프리차지 신호에 의해 실행된다.
액티브 신호에 의해 워드라인이 인에이블된 상태에서 센싱 동작을 실시할 때 센스 앰프에서 전류를 많이 소모하게 되어 코어 전압의 레벨이 저하되므로 용량이 큰 액티브 드라이버를 동작시키게 된다. 반면에, 워드라인이 프리차지되었을 때 용량이 큰 액티브 드라이버가 디스에이블되고 용량이 작은 스탠바이 드라이버가 동작하게 된다.
이러한 종래 기술을 도 1 및 도 2를 참조하여 설명하기로 한다.
액티브 신호(act)에 따라 DRAM이 액티브 동작에 진입하게 된다. 액티브 인에이블 신호(Acten)는 워드라인이 인에이블되었을 경우 하이 레벨로 되고, 워드라인이 프리차지 되었을 경우 로우 레벨로 되는 신호이다. 액티브 드라이버(20)는 액티브 인에이블 신호(Acten)에 따라 인에이블 된다. 액티브 드라이버(20)는 기준 전압 제어 신호(vrefc)에 따라 생성된 기준 전압과 코어 전압(vcore)을 비교하여 코어 전압(vcore)을 기준 전압에 맞추게 된다. 액티브 신호(act)가 인에이블 되고 워드라인이 선택되어 센싱 동작이 이루어지는데 이때 셀에 데이터를 리스토어하기 위해 센스 증폭기에서 많은 전류를 소모하게 된다. 그러므로 코어 전압(vcore)의 레벨이 기준 전압보다 떨어지게 되어 액티브 드라이버(20)가 동작된다. 이와 더불어 액티브 드라이버(20)는 센싱 스타트 신호를 받아 만들어진 드라이브 제어 신호(Ov_drv)에 의해 무조건 일정시간 로우 상태의 드라이브 신호(vdrv1)를 발생 시킨다. 드라이브 신호(vdrv1)에 의해 PMOS 트랜지스터(Q2)가 턴온되어 코어 전압(vcore)이 생성된다. 액티브 드라이버(20)는 프리차지 동작에 따라 프리차지 신호가 인가되더라도 일정 시간 동안 프라차지 인에이블신호를 하이 상태로 인가하여 액티브 동작에서 레벨 다운된 코어 전압을 보상한다. 프리차지 신호(pcg)가 인에이블되면 일정 시간 후 액티브 드라이버(20)가 디스에이블되고 스탠바이 드라이버(10)가 동작된다. 스탠바이 드라이버(10)는 기준 전압을 발생시키는 신호(vrefc)에 따라 생성된 기준 전압과 코어 전압(Vcore)을 비교하여 PMOS 트랜지스터(Q1)를 턴온 또는 턴오프시키기 위한 스탠바이 드라이브 신호(vdrv)를 생성한다. 드라이브 신호(vdrv)에 따라 코어 전압(vcore)이 생성된다.
이러한 드라이버들은 낮은 전압(low vcc)에서는 드라이브 능력이 감소하므로, 코어 전압의 레벨이 떨어지는 현상이 발생되고, 높은 전압(high vcc)에서는 드라이브 능력이 과도하게 증가하여 코어 전압의 레벨이 과도하게 증가함에 따른, 오버 슈트(over shoot) 현상이 발생하거나 레벨 업 되는 문제점이 있다.
따라서 본 발명은 높은 전압에서 코어 전압의 레벨이 오버 슈트하거나 드라이브 능력이 과도해져 레벨 업 되었을 때를 검출하여 전류를 싱크(sink)시켜 줌으로써 코어 전압을 일정하게 유지시킬 수 있는 내부 전원 공급 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 내부 전원 공급 회로는 반도체 메모리 소자를 동작시키기 위한 액티브 신호에 의해 워드라인이 인에이블된 상태에서 센싱 동작을 위해 일정시간 동작하여 코어 전압을 생성하는 액티브 드라이버;
상기 워드라인이 프리차지되어 상기 액티브 드라이버가 디스에이블되었을 때 상기 코어 전압을 생성하기 위해 동작하는 스탠바이 드라이버;및
상기 액티브 드라이버 동작시 상기 코어 전압과 기준 전압을 비교하여 얻어진 신호에 따라 상기 코어 전압을 일정 레벨로 유지시키기 위한 제어부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3 은 본 발명에 따른 내부 전원 공급 회로도이다.
액티브 신호(act)에 따라 DRAM이 액티브 동작에 진입하게 된다. 액티브 인에이블 신호(Acten)는 워드라인이 인에이블되었을 경우 하이 레벨로 되고, 워드라인이 프리차지 되었을 경우 로우 레벨로 되는 신호이다. 액티브 드라이버(20)는 액티브 인에이블 신호(Acten)에 따라 인에이블 된다. 액티브 드라이버(20)는 기준 전압 제어 신호(vrefc)에 따라 생성된 기준 전압과 코어 전압(vcore)을 비교하여 코어 전압(vcore)을 기준 전압에 맞추게 된다. 액티브 신호(act)가 인에이블 되고 워드라인이 선택되어 센싱 동작이 이루어지는데 이때 셀에 데이터를 리스토어하기 위해 센스 증폭기에서 많은 전류를 소모하게 된다. 그러므로 코어 전압(vcore)의 레벨이 기준 전압보다 떨어지게 되어 액티브 드라이버(20)가 동작된다. 이와 더불어 액티브 드라이버(20)는 센싱 스타트 신호를 받아 만들어진 드라이브 제어 신호(Ov_drv)에 의해 무조건 일정시간 로우 상태의 드라이브 신호(vdrv1)를 발생시킨다. 드라이브 신호(vdrv1)에 의해 PMOS 트랜지스터(Q2)가 턴온되어 코어 전압(vcore)이 생성된다. 액티브 드라이버(20)는 프리차지 동작에 따라 프리차지 신호가 인가되더라도 일정 시간 동안 프라차지 인에이블신호를 하이 상태로 인가하여 액티브 동작에서 레벨 다운된 코어 전압을 보상한다. 프리차지 신호(pcg)가 인에이블되면 일정 시간 후 액티브 드라이버(20)가 디스에이블되고 스탠바이 드라이버(10)가 동작된다. 스탠바이 드라이버(10)는 기준 전압을 발생시키는 기준 전압 제어 신호(vrefc)에 따라 생성된 기준 전압과 코어 전압(Vcore)을 비교하여 PMOS 트랜지스터(Q1)를 턴온 또는 턴오프시키기 위한 스탠바이 드라이브 신호(vdrv)를 생성한다. 그 결과, 스탠바이 드라이브 신호(vdrv)에 따라 PMOS 트랜지스터(Q1)가 코어 전압(vcore)을 생성한다.
클램프부(30)는 액티브 인에이블 신호(Acten)에 따라 인에이블된다. 클램프부(30)는 기준 전압을 발생시키는 기준 전압 제어 신호(vrefc)에 따라 생성된 기준 전압과 코어 전압(Vcore)을 비교하여 NMOS 트랜지스터(Q3)를 턴온 또는 턴오프시키기 위한 싱크 드라이브 신호(Real drv)를 생성한다. 싱크 드라이브 신호(Real drv)에 따라 NMOS 트랜지스터(Q3)가 턴온되어 코어 전압(vcore)을 접지(vss)로 싱크시킨다. 즉, 기준 전압과 코어 전압을 비교하여 코어 전압이 기준 전압보다 높으면 싱크 드라이브 신호(Real drv)가 하이 레벨이되어 NMOS 트랜지스터(Q3)가 턴온된다. 그로인하여 코어 전류가 싱크되어 코어 전압의 레벨이 낮아진다. 반대로 기준 전압과 코어 전압을 비교하여 코어 전압이 기준 전압보다 낮으면 싱크 드라이브 신호(Real drv)가 로우 레벨이되어 NMOS 트랜지스터(Q3)가 턴오프된다.
한편, 번인 테스트 모드에서는 번인 테스트 모드 신호(Tm_burin)를 액티브 인에이블 신호(Acten)입력 단자에 입력시켜 클램프부(30)를 디스에이블 시킨다.
도 4 는 도 3의 클램프부의 상세 회로도이다.
클램프부(30)는 차동 증폭기(40), 기준 전압 설정부(50), 검출부(60), 및 출력부(70)를 포함한다. 상기 클램프부(30)는 기준 전압 제어 신호(vrefc)에 의해 생성되는 기준 전압과 코어 전압(vcore)을 차동 증폭기(40)에 의해 비교하게 된다. 차동 증폭기(40)는 PMOS 트랜지스터들(P202∼P205), NMOS 트랜지스터들(N208∼N211), 및 스위치들(SW3, SW4)을 포함한다. 기준 전압 설정부(50)는 인버터(I201), PMOS 트랜지스터(P201), 및 NMOS 트랜지스터들(N201, N202, N204∼N206)을 포함한다. 또, 검출부(60)는 NMOS 트랜지스터들(N212, N213)을 포함한다. 출력부(70)는 인버터들(I206∼I209), NAND 게이트(G1), 및 NOR 게이트(G2)를 포함한다. 이하, 상기 클램프부(30)의 구성 및 구체적인 동작을 좀 더 상세히 설명한다.
액티브 인에이블 신호(Acten)가 하이 레벨이면 인버터(I201)의 출력은 로우 레벨이 된다. 그러므로 PMOS 트랜지스터(P201)는 턴온되는 반면에 NMOS 트랜지스터(N201)는 턴오프된다. 이때 기준 전압 제어 신호(vrefc)가 하이 상태로 들어오면 NMOS 트랜지스터(N202, N204, N205, N206, N210, N211, N213)가 턴온되므로 차동 증폭기(40)의 제 1 입력 단자(IN1)에는 외부 전원(VDD)을 NMOS트랜지스터(N205 및 N206)에 의해 디바이드한 전압(즉, 기준 전압)이 인가된다.
한편, NMOS 트랜지스터(N212)는 코어 전압(vcore)에 의해 턴온되므로 차동 증폭기(40)의 제 2 입력 단자에는 외부 전원(VDD)을 NMOS트랜지스터(N212 및 N213)에 의해 디바이드한 전압이 인가된다.
액티브 인에이블 신호(Acten)가 하이 상태에서는 차동 증폭기(40)의 PMOS 트랜지스터(P202 및 P205)가 턴오프되므로 차동증폭기(40)의 정전압원은 PMOS트랜지스터(P203 및 P204)로 이루어진다. 차동 증폭기(40)의 스위치(SW3 및 SW4)는 차동 증폭기에 흐르는 전류량을 제어하기 위함이다.
예를 들어 차동 증폭기(40)의 제 1 입력 단자(IN1)의 전위가 제 2 입력 단자 (IN2)의 전위보다 높으면 NMOS 트랜지스터(N208)의 전류 구동 능력이 NMOS트랜지스터(N209)의 그것보다 크게 되므로 차동 증폭기(40)의 출력 단자(OUT)는 로우 상태가 된다. 차동 증폭기(40)의 출력은 인버터(I206 및 I207)를 거쳐 드라이브 신호(vdrv)가 된다. 액티브 인에이블 신호(Acten)가 하이 상태 였으므로 로우 상태의 드라이브 신호(vdrv)의 출력은 NAND 게이트(G1)에 의해 반전되어 하이 상태가 된다.
번인 테스트 모드가 아니므로 번인 테스트 모드 신호(Tm_burn)가 로우 상태가 된다. 그러므로 인버터(I208 및 I209)를 경유한 번인 테스트 모드 신호(Tm_burn)는 로우 상태가 된다. 드라이브 신호(vdrv)가 하이 상태이고 번인 테스트 모드 신호(Tm_burn)가 로우 상태이므로 NOR 게이트(G2)의 출력(Real_drv)은 로우 상태가 된다. 따라서 NMOS트랜지스터(Q3)는 턴오프된다.
그러나 차동 증폭기(40)의 제 2 입력 단자(IN2)의 전위가 제 1 입력 단자(IN1)의 전위보다 높으면 즉, 코어 전압이 기준 전압보다 높으면 NOR 게이트(G2)의 출력(Real_drv)이 하이 상태가 된다. 그러므로 NMOS트랜지스터(Q3)가 턴온되어 코어 전압이 낮아지게 된다. 결국, 코어 전압(vcore)은 일정하게 유지된다.
번인 테스트 모드에서는 번인 테스트 모드 신호(Tm_burn)가 하이 상태가 되므로 NOR 게이트(G2)의 출력이 로우 상태가 되어 클램프 동작이 이루어지지 않는다. 또한 스위치(sw1)를 오프시키고 스위치(sw2)를 온 시키면 NAND 게이트(G1)의 출력이 하이상태로 셋팅되므로 이때에도 클램프 동작은 이루어지지 않게 된다.
도 5의 타이밍도에서 "A"는 코어 전압을, "B" 는 기준 전압을, "C"는 클램프 드라이브 신호(Real_drv)를 나타낸다. 즉, 코어 전압(vcore)이 기준 전압(B)보 다 높아질 경우 클램프 드라이브 신호(C)가 펄스 형태로 생성된다.
종래에는 액티브시 코어 전압을 생성하기 위해 액티브 드라이버가 일정 시간 동안 무조건 동작하여 코어 전압의 오버슈트 또는 레벨 업 현상이 발생할 수 있지만 본 발명에서는 액티브시에 오버 슈트 또는 레벨 업된 코어 전압 레벨을 기준 레벨과 비교하여 다운시키므로써 코어 전압을 일정 레벨로 유지시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 코어 전압을 생성하기 위한 드라이버가 오버 드라이브하여 생기는 코어 전압의 오버 슈트 또는 코어 전압의 상승을 억제함으로써 코어 전압의 레벨을 일정하게 유지시킬 수 있을 뿐 아니라 소비전력도 줄일 수 있다.

Claims (7)

  1. 반도체 메모리 소자를 동작시키기 위한 액티브 신호에 의해 워드라인이 인에이블된 상태에서 센싱 동작을 위해 일정시간 동작하여 코어 전압을 생성하는 액티브 드라이버;
    상기 워드라인이 프리차지되어 상기 액티브 드라이버가 디스에이블되었을 때 상기 코어 전압을 생성하기 위해 동작하는 스탠바이 드라이버;및
    상기 액티브 드라이버 동작시 상기 코어 전압과 기준 전압을 비교하여 얻어진 신호에 따라 상기 코어 전압을 일정 레벨로 유지시키기 위한 제어부를 포함하는 내부 전원 공급 회로.
  2. 제 1 항에 있어서,
    상기 제어부는 상기 기준 전압과 상기 코어 전압을 비교하여 드라이브 신호를 생성하기 위한 클램프부; 및
    상기 드라이브 신호에 따라 동작하여 상기 코어 전압을 다운시키기 위한 구동부를 포함하는 내부 전원 공급 회로.
  3. 제 1 항에 있어서,
    상기 제어부는 반도체 소자를 테스트하기 위한 번인 테스트 모드신호에 따라 디스에이블되는 내부 전원 공급 회로.
  4. 제 2 항에 있어서,
    상기 클램프부는 기준 전압 제어 신호에 따라 상기 기준 전압을 설정하기 위한 기준 전압 설정부;
    상기 코어 전압을 검출하기 위한 검출부;
    상기 기준 전압과 상기 검출부의 출력을 비교하기 위한 차동 증폭기; 및
    상기 차동 증폭기의 출력에 따라 상기 드라이브 신호를 생성하기 위한 출력부를 포함하는 내부 전원 공급 회로.
  5. 제 2 항에 있어서,
    상기 구동부는 NMOS 트랜지스터로 구성된 내부 전원 공급 회로.
  6. 제 4 항에 있어서,
    상기 기준 전압 설정부는 액티브 인에이블 신호에 따라 동작하며 외부 전압원과 제 1 노드 간에 접속된 PMOS트랜지스터;
    상기 제 1 노드와 제 2 노드 간에 접속되며 상기 기준 전압 제어 신호에 따라 동작하는 제 1 NMOS 트랜지스터;
    상기 제 2 노드와 접지 간에 접속되며 게이트가 상기 제 2 노드에 접속된 제 2 NMOS 트랜지스터;
    상기 외부 전압원과 제 3 노드에 접속되며 상기 기준 전압 제어 신호에 따라 동작 하는 제 4 NMOS 트랜지스터; 및
    상기 제 3 노드와 접지 간에 접속되며 게이트가 상기 제 2 노드에 접속된 제 5 NMOS 트랜지스터를 포함하는 내부 전원 공급 회로.
  7. 제 6 항에 있어서,
    상기 검출부는 외부 전압원과 제 4 노드 간에 접속되며 코어 전압에 따라 동작하는 제 1 NMOS 트랜지스터; 및
    상기 제 4 노드와 접지 간에 접속되며 상기 제 2 노드의 전위에 따라 동작하는 제 2 NMOS 트랜지스터를 포함하는 내부 전원 공급 회로.
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