KR100550645B1

KR100550645B1 - 전압 드라이빙 회로를 구비하는 반도체 메모리 소자

Info

Publication number: KR100550645B1
Application number: KR1020030075969A
Authority: KR
Inventors: 강창석; 최준기
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-10-29
Filing date: 2003-10-29
Publication date: 2006-02-09
Also published as: US20050141288A1; KR20050041061A; US7012840B2

Abstract

본 발명은 면적의 증가없이 스탠드바이 시 코어전압을 안정적으로 공급할 수 있는 코어전압 드라이빙부를 갖는 반도체 메모리 소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 코어전압 노드; 상기 코어전압 노드의 전압 레벨을 피드백받아 기준전압과 비교하여 그 결과신호를 제1제어신호로서 출력하는 제1제어수단과, 상기 코어전압노드를 풀업 드라이브하는 제1풀업드라이버로 구성되는 제1드라이빙수단; 액티브신호를 인에이블신호로하여 구동하고 상기 코어전압 노드의 전압 레벨을 피드백받아 기준전압과 비교하여 그 결과신호를 제2제어신호로서 출력하는 제2제어수단과, 상기 코어전압노드를 풀업 드라이브하는 제2풀업드라이버로 구성되는 제2드라이빙수단; 상기 액티브신호를 선택신호로하여 상기 제1제어신호와 상기 제2제어신호 중 어느 하나를 선택하여 출력하는 선택수단을 포함하며, 상기 제1풀업드라이버는 상기 제1제어신호에 응답하여 구동하고, 상기 제2풀업드라이버는 상기 선택수단의 출력신호에 응답하여 구동하는 것을 특징으로 하는 반도체 소자를 제공한다.

액티브, 스탠드바이, Reservoir Capacitor, 드라이버, 면적

Description

전압 드라이빙 회로를 구비하는 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE HAVING A VOLTAGE DRIVING CIRCUIT}

도 1은 종래기술에 따른 전압 드라이빙 회로를 구비하는 반도체 메모리 소자의 회로도.

도 2은 도 1의 블록도의 동작 파형도.

도 3는 본 발명의 일 실시예에 따른 전압 드라이빙 회로를 구비하는 반도체 메모리 소자의 회로도.

도 4는 도 3의 블록의 동작 파형도.

도 5a는 도 1의 시뮬레이션 결과 파형도.

도 5b는 도 3의 시뮬레이션 결과 파형도.

* 도면의 주요 부분에 대한 설명

400 : 선택부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 전압 드라이빙 회로를 구비하는 반도체 메모리 소자에 관한 것이다.

일반적으로 반도체 메모리 소자는 동작 시 소모되는 전류량이 다르므로, 스탠드바이 시 와, 외부로 부터 커맨드 입력으로 인해 동작이 수행되는 액티브 시에 각각의 드라이버를 구별하여 구비한다.

즉, 스탠드바이 시에는 전류소모가 적어 빠른 반응시간(Response Time)을 요구하지 않으므로 구동능력이 작은 스탠드바이용 드라이버를 사용하며, 액티브 시에는 전류소모가 커서 반응시간이 빨라야하므로 큰 구동능력을 갖는 액티브용 드라이버를 사용한다.

도 1은 종래 기술에 따른 전압 드라이빙 회로를 구비하는 반도체 메모리 소자의 회로도이다.

도 1를 참조하면, 반도체 메모리 소자는 메모리셀어레이블럭(10)과, 메모리셀어레이블럭(10)의 비트라인 쌍(BL, /BL)들의 전압차이를 감지하여 증폭시키기 위한 비트라인 감지증폭기어레이블럭(20)과, 메모리셀어레이블럭(10) 및 비트라인 감지증폭기어레이블럭(20)에 코어전압(Vcore)을 공급하기 위한 스탠드바이 드라이빙부(30)와, 액티브 신호(ACT)의 활성화 시 코어전압(Vcore)을 추가적으로 공급하기 위한 액티브 드라이빙부(40)를 구비한다.

동작을 살펴보면, 스탠드바이 시에는 스탠드바이 드라이빙부(30)에 의해서만 전류가 공급되며, 이후 액티브 신호(ACT)가 활성화되면 스탠드바이 드라이빙부(30)에 의해서 뿐 아니라 액티브 드라이빙부(40)에 의해서도 코어전압(Vcore)이 공급된 다.

한편, 이러한 종래기술을 사용하면 액티브 동작 후 코어전압이 불안정한 레벨을 갖는 현상이 발생되는데, 이를 동작 파형도를 참조하여 살펴보도록 한다.

도 2는 도 1의 회로의 동작 파형도이다.

도 2를 참조하면, 스탠드바이 시에는 스탠드바이 드라이빙부(30)에 의해 코어전압(Vcore)이 안정적으로 공급된다. 이어 액티브 신호(ACT)가 활성화 되면 스탠드바이 드라이빙부(30) 및 액티브 드라이빙부(40)에 의해서 코어전압(Vcore)이 공급되며, 일시적으로 코어전압(Vcore)의 레벨이 상승된다. 이후 메모리셀어레이블럭(10) 및 비트라인감지증폭기블럭(20)의 전류소모로 인한 코어전압(Vcore) 레벨의 하강이 액티브 드라이빙부(40) 및 스탠드바이 드라이빙부(30)에 의해 방지됨으로써, 코어전압(Vcore)이 안정적 레벨을 유지한다. 이어 프리차지신호(PRE)가 활성화되면, 스탠드바이 드라이빙부(30)에 의해서만 코어전압(Vcore)이 공급된다.

한편, 프리차지 신호(PRE)가 활성화되면, 스탠드바이 드라이빙부(30)에 의해서만 전류가 공급되므로 코어전압(Vcore)의 레벨이 안정화되기까지 시간이 걸린다.

참고적으로, 액티브 신호(ACT) 활성화 이후 코어전압(Vcore)의 레벨이 일정시간 상승하는 현상은 액티브 수행 시 사용되는 오버드라이빙 기법에 따른 것이다.

상기와 같은 문제를 해결하기 위해서 스탠드바이 드라이빙부(30) 내 드라이버의 싸이즈를 키워주거나 또는 리저바 커패시터(Reservoir Capacitor)를 사용할 수 있으나, 이는 반도체 메모리 소자의 면적 증가라는 추가적인 문제를 유발시킨 다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 액티브 동작 수행 후의 스탠드바이 시 코어전압을 안정적으로 공급하되, 면적의 증가가 없는 전압 드라이빙부를 구비하는 반도체 메모리 소자를 제공한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 소자는 코어전압 노드; 상기 코어전압 노드의 전압 레벨을 피드백받아 기준전압과 비교하여 그 결과신호를 제1제어신호로서 출력하는 제1제어수단과, 상기 코어전압노드를 풀업 드라이브하는 제1풀업드라이버로 구성되는 제1드라이빙수단; 액티브신호를 인에이블신호로하여 구동하고 상기 코어전압 노드의 전압 레벨을 피드백받아 기준전압과 비교하여 그 결과신호를 제2제어신호로서 출력하는 제2제어수단과, 상기 코어전압노드를 풀업 드라이브하는 제2풀업드라이버로 구성되는 제2드라이빙수단; 상기 액티브신호를 선택신호로하여 상기 제1제어신호와 상기 제2제어신호 중 어느 하나를 선택하여 출력하는 선택수단을 포함하며, 상기 제1풀업드라이버는 상기 제1제어신호에 응답하여 구동하고, 상기 제2풀업드라이버는 상기 선택수단의 출력신호에 응답하여 구동하는 것을 특징으로한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 일 실시예에 따른 전압 드라이빙 회로를 구비하는 반도체 메모리 소자의 내부 회로도이다.

도 3을 참조하면, 반도체 메모리 소자는 메모리셀어레이블럭(100)과; 메모리셀어레이블럭(100)의 비트라인 쌍(BL, /BL)들의 전압차이를 감지하여 증폭시키기 위한 비트라인 감지증폭기어레이블럭(200)과; 코어전압(Vcore)의 일정 레벨을 피드백 받아 기준전압(Vref)과 비교하여 스탠드바이 제어신호(DRV_STD)를 출력하는 스탠드바이 제어부(302)와, 스탠드바이 제어신호(DRV_STD)에 제어받아 코어전압(Vcore)을 메모리셀어레이블럭(100) 및 감지증폭기어레이블럭(200)에 공급하는 스탠드바이 풀업드라이버(PM3)로 구성된 스탠드바이 드라이빙부(300)와; 액티브신호(ACT)에 응답하여 스탠드바이 제어신호(DRV_STD)와 액티브 제어신호(DRV_ACT) 중 어느 하나를 선택하여 출력시키기 위한 선택부(400)와; 코어전압(Vcore)의 일정 레벨을 피드백 받아 기준전압(Vref)과 비교하여 액티브 제어신호(DRV_ACT)를 출력하는 액티브 제어부(502)와, 선택부(400)의 출력신호에 제어받아 코어전압(Vcore)을 공급하는 액티브 풀업드라이버(PM6)로 구성되는 액티브 드라이빙부(500)를 구비한다.

구체적으로 액티브 제어부(502)는 코어전압(Vcore)의 일정레벨을 피드백 코어전압(Vcore_fd)으로 출력시키기 위한 피드백 코어전압 생성부(504)와, 액티브 신호(ACT)에 응답하여 기준전압(Vref)과 피드백 코어전압(Vcore_fd)의 전압 레벨을 비교하여 액티브 제어신호(DRV_ACT)를 출력하는 전압레벨 검출부(506)를 구비한다.

전압레벨 검출부(506)는 기준전압(Vref) 및 액티브신호(ACT)를 입력으로 하여 차동입력트랜지스터(NM8 및 NM9)의 바이어스 전압을 인가시키기 위한 전류원트랜지스터(NM6 및 NM7)와, 전류원트랜지스터(NM6 및 NM7)와 접속되며 기준전압(Vref) 및 피드백 코어전압(Vcore_fd)을 차동입력으로 하는 차동입력트랜지스터(NM8 및 NM9)와, 차동입력트랜지스터(NM8 및 NM9)에 접속된 전류미러(PM4 및 PM5)를 구비하여, 기준전압(Vref)을 게이트 입력으로 하는 차동입력트랜지스터(NM8)의 드레인단에 걸린 전압을 액티브 제어신호(DRV_ACT)로 출력한다.

피드백 코어전압 생성부(504)는 NMOS트랜지스터(NM10 및 NM11)로 구현된 액티브 저항으로 코어전압(Vcore)을 디바이딩하여 피드백 코어전압(Vcore_fd)으로 출력한다.

또한, 스탠드바이 제어부(302)는 액티브 제어부(502)와 동일한 블록 구성( 304, 306) 및 회로적 구현을 갖는다. 단지, 액티브 신호(ACT)와 같은 제어신호가 없어 항상 코어전압(Vcore)을 공급한다는 점과, 스탠드바이 드라이버(PM3)를 구동 제어하기 위한 스탠드바이 제어신호(DRV_STD)를 출력하는 점이 다르다.

선택부(400)는 액티브 신호(ACT)의 비활성화 시 스탠드바이 제어신호(DRV_STD)를 출력시키기 위한 트랜스퍼 게이트(TG1)와, 액티브 신호(ACT)를 활성화 신호로 하여 액티브 제어신호(DRV_ACT)를 출력시키기 위한 트랜스퍼 게이트(TG2)로 구현된다.

참고적으로, 기준전압(Vref)은 반도체 메모리 소자 내 정전압으로, 외부 환경에 의한 레벨의 변동이 없는 안정된 레벨을 갖는 전압이다.

도 4는 도 3의 회로의 동작 파형도로써, 이를 참조하여 전압 드라이빙 회로를 구비하는 반도체 메모리 소자의 동작을 살펴보도록 한다.

도 4를 참조하면, 스탠드바이 시에는 스탠드바이 드라이빙부(300) 및 선택부(400)의 출력신호에 의해 제어받는 액티브 드라이빙부(500) 내 액티브 풀업드라이버(PM6)에 의해 코어전압(Vcore)이 안정적으로 공급된다. 이어 액티브 신호(ACT)가 활성화 되면, 선택부(400)는 이에 응답하여 액티브 제어신호(DRV_ACT)를 출력함으로써 액티브 드라이빙부(500)가 스탠드바이 드라이빙부(300)와 함께 코어전압(Vcore)을 공급하도록 한다. 메모리셀어레이블럭(100) 및 비트라인감지증폭기블럭(200)의 전류소모로 인한 코어전압(Vcore) 레벨의 하강이 액티브 드라이빙부(500) 및 스탠드바이 드라이빙부(300)에 의해 방지됨으로써, 코어전압(Vcore)이 안정적 레벨을 유지한다. 이어 프리차지 신호(PRE)가 활성화됨으로써 액티브 신호(ACT)가 비활성화되면, 선택부(400)는 스탠드바이 제어신호(DRV_STD)를 출력한다. 따라서, 스탠드바이 드라이빙부(300) 및 선택부(400)의 출력신호에 제어받는 액티브 풀업드라이버(PM6)에 의해서 코어전압(Vcore)이 공급되어, 코어전압(Vcore)이 안정적 레벨을 갖는다.

전술한 본 발명은 스탠드바이 시 스탠드바이 드라이빙부(300) 이외에 액티브 드라이빙부(500) 내 액티브 풀업드라이버(PM6)만을 사용함으로써, 실제적인 스탠드바이 시 코어전압(Vcore)을 공급하는 드라이버의 싸이즈를 키워 코어전압을 레벨이 빠른시간 내 안정화되도록 한다. 그리고 스탠드바이 시엔 액티브되지 않는 액티브 드라이빙부(500) 내 액티브 풀업드라이버(PM6)를 사용하므로, 반도체 메모리 소자의 전체적 면적 면에서는 증가가 없다. 또한, 액티브 드라이빙부(500) 내 반응시간 개선을 위한 전압레벨 검출부(506)를 구동시키지 않고 액티브 풀업드라이버(PM6)만을 사용함으로써, 스탠드바이 커런트가 증가하지 않는다.

도 5a는 도 1의 종래기술에 따른 회로도의 시뮬레이션 결과 파형도이다.

X축은 시간축으로 단위는 ㎲이며, Y축은 전압축으로 단위는 V이다.

도 5b는 도 3의 본 발명의 일 실시예에 따른 회로도의 시뮬레이션 결과 파형도로써, 도 5a와 동일한 축과 단위를 갖는다.

도 5a 및 도 5b를 참조하여 살펴보면, 종래에는 액티브 동작 이후 코어전압(Vcore)의 레벨이 1.4 ∼ 2.10V 사이의 값을 갖으며 안정적 레벨을 갖기까지 10.0㎲의 시간이 걸린 반면, 본 발명에 따른 경우에는 코어전압의 레벨이 1.25 ∼ 2.0V 사이의 값을 갖으며 안정적 레벨을 갖기까지는 2.0㎲ 시간이 걸린다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 면적의 증가없이 스탠드바이 시 구동하지 않는 액티브 드라이빙부 내 드라이버를 사용함으로써, 액티브 동작 수행 후의 스탠드바이 시 코어전압을 보다 안정적으로 공급한다.

Claims

코어전압 노드;

상기 코어전압 노드의 전압 레벨을 피드백받아 기준전압과 비교하여 그 결과신호를 제1제어신호로서 출력하는 제1제어수단과, 상기 코어전압노드를 풀업 드라이브하는 제1풀업드라이버로 구성되는 제1드라이빙수단;

액티브신호를 인에이블신호로하여 구동하고 상기 코어전압 노드의 전압 레벨을 피드백받아 기준전압과 비교하여 그 결과신호를 제2제어신호로서 출력하는 제2제어수단과, 상기 코어전압노드를 풀업 드라이브하는 제2풀업드라이버로 구성되는 제2드라이빙수단;

상기 액티브신호를 선택신호로하여 상기 제1제어신호와 상기 제2제어신호 중 어느 하나를 선택하여 출력신호로서 출력하는 선택수단을 포함하며,

상기 제1풀업드라이버는 상기 제1제어신호에 응답하여 구동하고, 상기 제2풀업드라이버는 상기 선택수단의 출력신호에 응답하여 구동하는 것을 특징으로 하는 반도체메모리소자.
제1항에 있어서,

상기 선택수단은 액티브모드에서 상기 제2제어신호를 선택하고 스탠바이모드에서 상기 제1제어신호를 선택하여 출력하는 것을 특징으로 하는 반도체메모리소 자.
제1항에 있어서,

상기 액티브신호는 액티브 모드에서 활성화되고, 스탠바이 모드에서 비활성화되는 신호인 것을 특징으로하는 반도체메모리소자.
제1항 내지 제3항중 어느한 항에 있어서,

상기 선택수단은 상기 액티브신호의 비활성화시에 상기 제1제어신호를 전달하기 위한 제1트랜스퍼게이트와, 상기 액티브신호의 활성화시에 상기 제2제어신호를 전달하는 제2트랜스퍼게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.
제1항 내지 제3항중 어느한 항에 있어서,

상기 제1풀업드라이버는 공급전원단과 상기 코어전압노드 사이에 소스-드레인 경로가 접속되고 상기 제1제어신호를 게이트로 입력받는 피모스트랜지스터로 구성되는 것을 특징으로 하는 반도체메모리소자.
제1항 내지 제3항중 어느한 항에 있어서,

상기 제2풀업드라이버는 공급전원단과 상기 코어전압노드 사이에 소스-드레인 경로가 접속되고 상기 선택수단의 출력신호를 게이트로 입력받는 피모스트랜지스터로 구성되는 것을 특징으로 하는 반도체메모리소자.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제2 제어수단은,

상기 코어전압 노드의 전압레벨을 피드백 코어전압으로 전달하기 위한 피드백 코어전압 생성부; 및

상기 액티브신호에 응답하여 기준전압과 상기 피드백 코어전압의 전압 레벨을 비교하여 상기 제2 제어신호를 출력하는 전압레벨 검출부

를 구비하는 반도체 메모리 소자.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제1 제어수단은,

상기 코어전압 노드의 전압레벨을 피드백 코어전압으로 전달하기 위한 피드백 코어전압 생성부; 및

상기 액티브신호에 응답하여 기준전압과 상기 피드백 코어전압의 전압 레벨을 비교하여 상기 제1 제어신호를 출력하는 전압레벨 검출부

를 구비하는 반도체 메모리 소자.
제 7항에 있어서,

상기 전압레벨 검출부는,

상기 액티브 신호 및 상기 기준전압을 각각의 게이트 입력으로 갖는 전류원 트랜지스터;

상기 전류원 트랜지스터에 접속되며, 상기 기준전압 및 상기 피드백 코어전압의 전위를 차동 입력으로 하는 차동 입력 트랜지스터;

상기 차동 입력 트랜지스터부에 접속되어 상기 제2 제어신호를 출력하는 전류미러

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제 7항에 있어서,

상기 피드백 코어전압생성부는 모스트랜지스터로 구현된 액티브 저항으로 상기 코어전압의 일정레벨을 갖는 상기 피드백 코어전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.