KR100859260B1 - 메모리 소자의 전압 제공 회로 - Google Patents

메모리 소자의 전압 제공 회로 Download PDF

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Abstract

본 발명은 메모리 소자의 동작을 위한 전압 제공 회로에 관한 것으로 메모리 소자의 동작 전압 제공 회로에 있어서, 제 1 경로를 통해 일정한 전압을 출력부에 제공하고, 제 2 경로를 통해 일정하게 공급 전압의 일부를 디스차지 하는 정전압 제공부; 동작 모드에 따라 제 3 및 제 4 경로부를 제어하기 위한 제어신호를 출력하는 제어부; 상기 제어부가 출력하는 제어 신호에 따라 상기 제 1 경로와 별도의 경로를 통해 상기 정전압 제공부가 제공하는 전압을 상기 출력부에 제공하기 위한 제 3 경로부; 및 상기 제어부가 출력하는 제어 신호에 따라 상기 제 2 경로와 별도로 상기 정전압 제공부가 공급하는 전압의 일부를 디스차지 하는 경로를 제공하기 위한 제 4 경로부를 포함하여 구성되는 회로를 통해 동작 모드에 따라 데드존 윈도우를 제어하여 불필요한 전력 소비를 방지한다.
VBLP, VCP, 데드존, 뱅크 액티브

Description

메모리 소자의 전압 제공 회로{Circuit of supplying a voltage in memory device}
도 1은 종래의
Figure 112006073793740-pat00001
제공 회로를 나타낸다.
도 2는 도 1의 동작 시뮬레이션 결과를 나타낸다.
도 3a는 본 발명의 실시 예에 따른 전압 제공 회로를 나타낸다.
도 3b는 도 3a의 데드존 변경 게이트에 연결되는 데드존 윈도우 변경 회로를 간략화한 회로도이다.
도 4는 상기 도3a의 동작에 따르는 각 노드별 레벨 변화를 나타낸다.
도 5는 상기 도 3a의 동작에 따른 데드존 시뮬레이션 결과를 나타낸다.
*도면의 주요 부분의 간단한 설명*
MP1 ~ MP13 : 제 1 내지 제 13 PMOS 트랜지스터
MN1 ~ MN11 : 제 1 내지 제 11 NMOS 트랜지스터
본 발명은 메모리 소자의 동작을 위한 전압을 제공하는 회로에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)의 비트라인을 프리차지시키는 비트라인 프리차지 전압, 또는 셀 플레이트 전압을 공급할 때, 동작 모드에 따라 데드존(Dead Zone)이 변경되도록 하는 스킴(Scheme)을 이용하여 전류 소모를 방지하는 메모리 소자의 동작 전압 제공 회로에 관한 것이다.
근래에 이르러 컴퓨터를 사용하여 데이터를 처리하게 되는 분야에서는 처리할 수 있는 데이터의 종류나 양이 점차 증대되고 있는 실정에 있고, 그에 따라 데이터를 독출하거나 기록하는 처리속도의 고속화가 더욱 요구되고 있기 때문에, 이러한 점이 해결해야 할 중요한 과제중 하나가 되고 있다.
일례로, 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory; 이하 DRAM 이라 함)의 기억용량은 메모리 셀 패턴에 대한 미세화 형성 기술 발전에 수반하여 비약적인 개선이 이루어져 있고, 그에 따라 1개의 칩으로 된 기억장치에 보다 많은 데이터양을 저장시키는 것이 가능해지게 되었다.
일반적으로 DRAM은 정보를 MOS(Metal Oxide Semiconductor) 캐패시터에 전하로서 기억하며, 각 비트는 하나의 캐패시터의 충, 방전상태에서 데이터 정보의 기억 여부가 결정된다. 즉, 충전 상태일 때는 '하이', 방전 상태일 때 '로우'로 비트당 하나의 캐패시터에 의해서 정보의 상태를 알 수 있다. 한편, DRAM에서 데이터의 기록을 보유하기 위해서는 기준전압과 비교하여 방전하지 않도록 해야 하는데, 이를 위해 재 기입해야 하는 동작을 수행해야 한다. 상기 재기입 동작을 리프레쉬라 한다.
DRAM 전하는 MOS 집적 회로인 경우 집적회로의 상태가 나쁠 때, 수 ms 이내로 누설전류에 의해 방전되므로, 일반적으로 2ms마다 재충전되지 않으면 안 된다.
따라서 DRAM 내의 전체 메모리 셀을 2ms 이내로 리프레쉬 해야 하는 것이 DRAM의 기본 기능이다.
다음은 DRAM의 독출, 기입 또는 리프레쉬 동작 등을 위한 비트라인 프리차지 전압 또는 셀 플레이트 전압을 제공하는 회로를 나타낸다.
도 1은 종래의
Figure 112006073793740-pat00002
제공 회로를 나타낸다.
도 1을 참조하면, DRAM의 독출, 기입 또는 리프레쉬 동작을 위해 메모리 셀의 비트라인에 제공되는
Figure 112006073793740-pat00003
(Bit Line Precharge Voltage; 비트라인 프리차지 전압)을 제공하는 회로는 제 1 내지 제 11 PMOS 트랜지스터(P1 내지 P11)와, 제 1 내지 제 9 NMOS 트랜지스터(N1 내지 N9)로 구성된다.
또한, 상기의 회로를 이용하여
Figure 112006073793740-pat00004
(Cell Plate Voltage; 셀 플레이트 전압)을 제공하는데, 상기
Figure 112006073793740-pat00005
또는
Figure 112006073793740-pat00006
는 DRAM의 메모리 셀내에 캐패시터의 플레이트 단자에 인가되는 전압이다.
Figure 112006073793740-pat00007
발생회로는
Figure 112006073793740-pat00008
을 입력전압으로 하며, OUT 단자로 출력되는 전압이 비트라인 증폭기로 입력된다.
상기 회로는 앞서 언급한 바와 같이
Figure 112006073793740-pat00009
뿐만 아니라
Figure 112006073793740-pat00010
도 제공하는 회로이다. 그리고 상기의 회로는 DRAM이 오퍼레이션 모드(Operation mode)로 동작할 때나, 스탠바이 모드(Standby mode)로 동작할 때 모두 동일한 전압을 출력하여, 출력전압의 데드존(Dead Zone)이 동일하였다. 즉, 오퍼레이션 모드와 스탠바이모드 에서 동일하게 전력 소모가 발생한다.
도 2는 도 1의 동작 시뮬레이션 결과를 나타낸다.
도 2에 나타난 바와 같이, 오퍼레이션 모드와 스탠바이 모드에서 동일하게 데드존 윈도우(Dead Zone)가 발생한 것을 확인할 수 있다.
상기 데드존이 넓을수록 소모하는 전류가 적으며, 데드존이 적을수록 소모전류가 커진다.
오퍼레이션 모드는 DRAM에서 데이터를 독출, 기입 또는 리프레쉬 등을 수행하는 모드로 전력 소비가 크고, 응답시간(Response Time)이 빨라야 한다.
그리고 스탠바이 모드는 오퍼레이션 모드에 비하여 적은 전류를 소모한다.
그러나 상기의 종래 회로는 오퍼레이션 모드와 스탠바이 모드에 관련 없이 DRAM 전류 스펙에 따르는 공급 전류 IDD0에서 IDD7을 동일하게 제공하며 동일한 응답시간을 제공한다.
따라서 모드의 구분이 없이
Figure 112006073793740-pat00011
와
Figure 112006073793740-pat00012
의 데드존이 동일하게 되어 불필요한 전력을 소모 하는 문제가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 동작모드에 따라 비트라인 프리차지 전압 또는 셀 플레이트 전압의 데드존을 제어하여 전압을 제어할 수 있는 메모리 소자의 전압 제공 회로를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 소자의 전압 제공 회로는,
제 1 경로를 통해 일정한 전압을 출력부에 제공하고, 제 2 경로를 통해 일정하게 공급 전압의 일부를 디스차지 하는 정전압 제공부; 동작 모드에 따라 제 3 및 제 4 경로부를 제어하기 위한 제어신호를 출력하는 제어부; 상기 제어부가 출력하는 제어 신호에 따라 상기 제 1 경로와 별도의 경로를 통해 상기 정전압 제공부가 제공하는 전압을 상기 출력부에 제공하기 위한 제 3 경로부; 및 상기 제어부가 출력하는 제어 신호에 따라 상기 제 2 경로와 별도로 상기 정전압 제공부가 공급하는 전압의 일부를 디스차지 하는 경로를 제공하기 위한 제 4 경로부를 포함한다.
삭제
이때, 상기 제어부의 제어신호는, 입력되는 메모리 소자의 뱅크 액티브(Bank Active) 신호와, 상기 뱅크 액티브 신호를 설정된 시간에 따라 딜레이 하여 출력하는 신호의 노아연산 결과 신호인 것을 특징으로 한다.
그리고 상기 설정된 시간은, 메모리 소자의 동작을 위해 필요한 전압 및 응답 시간에 따라 조정하는 것이 가능한 것을 특징으로 한다.
또한, 상기 제 3 경로부는 제어신호에 의해 오퍼레이션 모드에서 동작하고, 상기 제 4 경로부는 제어신호에 의해 스탠바이 모드에서 동작하는 것을 특징으로 한다.
삭제
또한, 본 발명의 또 다른 특징에 따른 메모리 소자의 전압 제공 회로는,
제 1 경로를 통해 일정한 전압을 출력부를 통해 반도체 메모리 소자에 제공하고, 제 2 경로를 통해 일정하게 공급 전압의 일부를 디스차지 하는 정전압 제공부; 상기 반도체 메모리 소자의 동작 모드에 따라 제 3 및 제 4 경로부를 제어하기 위한 제어신호를 출력하는 제어부; 상기 반도체 메모리 소자가 오퍼레이션 모드로 동작 할 때, 상기 제어부가 출력하는 제어신호에 따라 상기 제 1 경로와 별도로, 상기 정전압 제공부가 제공하는 전압을 상기 출력부에 제공하기 위한 제 3 경로부; 및 상기 반도체 메모리 소자가 스탠바이 모드로 동작할 때, 상기 제어부가 출력하는 제어신호에 따라, 상기 제 2 경로와 별도로, 상기 정전압 제공부가 공급하는 전압의 일부를 디스차지 하는 경로를 제공하기 위한 제 4 경로부를 포함한다.
삭제
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
예를 들어, 본 발명에서는 전원전압을 코아전압(
Figure 112006073793740-pat00013
)을 예로 들어 설명하였지만, 이는 다른 전압을 이용하는 회로에서도 적용가능한 것이다.
또한, 본 발명에서는 용이한 적용성을 위해 뱅크 액티브 신호(Bank Active)를 제어신호 사용한 예를 보여주었지만, 이는 별도 제어가능한 다른 제어신호를 이 용하거나 생성할 수도 있는 것이다.
도 3a는 본 발명의 실시 예에 따른 전압 제공 회로를 나타낸다.
도 3a를 참조하면, 본 발명의 실시 예에 따른 DRAM의
Figure 112006073793740-pat00014
제공 회로는, 제 1 내지 제 13 PMOS 트랜지스터(MP1 내지 MP13)와, 제 1 내지 제 11 NMOS 트랜지스터(MN1 내지 MN11)를 포함한다.
Figure 112006073793740-pat00015
발생 회로도 상기
Figure 112006073793740-pat00016
제공 회로와 동일하다.
제 1 내지 제 5 PMOS 트랜지스터(MP1 내지 MP5)는 노드(ND1)와 노드(ND6) 사이에 직렬로 나란히 연결되어 있으며, 제 1 내지 제 5 PMOS 트랜지스터(MP1 내지 MP5)의 게이트는 모두 노드(ND3)에 공통 연결된다. 상기 노드(ND1)는 내부 전원전압 즉, 코아전압(
Figure 112006073793740-pat00017
)과 연결된다.
그리고 제 3 NMOS 트랜지스터(MN3)가 노드(ND6)와 노드(ND9) 사이에 연결되며, 제 3 NMOS 트랜지스터(MN3)의 게이트는 노드(ND6)에 공통 연결된다.
또한, 제 3 NMOS 트랜지스터(MN3)의 게이트는 제 4 NMOS 트랜지스터(MN4)의 게이트와도 연결되어 있다.
제 7 NMOS 트랜지스터(MN7)는 노드(ND9)와 접지전압(
Figure 112006073793740-pat00018
) 사이에 연결되어 있으며, 제 7 NMOS 트랜지스터(MN7)의 게이트는 노드(ND9)에 연결된다. 그리고 제 7 NMOS 트랜지스터(MN7)의 게이트와 제 8 NMOS 트랜지스터(MN8)의 게이트가 연결된다.
제 4 NMOS 트랜지스터(MN4)와 제 8 NMOS 트랜지스터(MN8)는 노드(ND2)와 접 지사이에 직렬로 나란히 연결된다.
제 6 PMOS 트랜지스터(MP6)는 노드(ND1)와 노드(ND2) 사이에 연결되고, 제 6 PMOS 트랜지스터(MP6)의 게이트는 노드(ND2)에 연결된다. 또한 제 6 PMOS 트랜지스터(MP6)의 게이트와 제 7 PMOS 트랜지스터(MP7)의 게이트가 연결된다.
그리고 제 7 PMOS 트랜지스터(MP7)는 노드(ND1)와 노드(ND4) 사이에 연결된다.
제 1 NMOS 트랜지스터(MN1)가 노드(ND4)와 노드(ND3) 사이에 연결되고, 제 1 NMOS 트랜지스터(MN1)의 게이트가 노드(ND4)에 연결된다.
제 12 PMOS 트랜지스터(MP12)와 노드(ND3)와 노드(ND7) 사이에 연결되고, 제 12PMOS 트랜지스터(MP12)의 게이트는 노드(ND7)에 연결된다.
제 9 NMOS 트랜지스터(MN9)는 노드(ND7)와 접지사이에 연결되고, 제 9 NMOS 트랜지스터(MN9)의 게이트는 노드(ND9)에 연결된다.
제 8 PMOS 트랜지스터(MP8)와 제 10 PMOS 트랜지스터(MP10)는 노드(ND1)와 노드(ND5) 사이에 직렬로 나란히 연결되고, 제 8 PMOS 트랜지스터(MP8)의 게이트는 노드(ND2)에 연결된다.
제 10 PMOS 트랜지스터(MP10)의 게이트에는 데드존 윈도우 변경을 위한 제어신호(nodeb)가 입력된다.
그리고 제 9 PMOS 트랜지스터(MP9)가 노드(ND1)와 노드(ND5)사이에 연결되며, 제 9 PMOS 트랜지스터(MP9)의 게이트는 노드(ND2)에 연결된다.
제 2 NMOS 트랜지스터(MN2)는 노드(ND5)와 OUT 노드 사이에 연결되며, 제 2 NMOS 트랜지스터(MN2)의 게이트와 제 1 NMOS 트랜지스터(MN1)의 게이트가 연결된다.
제 13 PMOS 트랜지스터(MP13)는 OUT 노드와 노드(ND8) 사이에 연결되고, 제 12 PMOS 트랜지스터(MP12)의 게이트는 제 12 PMOS 트랜지스터(MP12)의 게이트와 연결된다.
제 5 NMOS 트랜지스터와 제 10 NMOS 트랜지스터(MN5, MN10)는 노드(ND8)와 접지사이에 직렬로 나란히 연결된다. 제 5 NMOS 트랜지스터(MN5)는 데드존 윈도우 변경을 위한 제어신호(nodec)가 입력된다. 그리고 제 10 NMOS 트랜지스터(MN10)의 게이트는 노드(ND9)에 연결된다.
또한, 제 11 NMOS 트랜지스터(MN11)가 노드(ND8)와 접지사이에 제 5 NMOS 트랜지스터(MN5)와 제 10 NMOS 트랜지스터(MN10)의 연결과 병렬로 연결된다. 제 11 NMOS 트랜지스터(MN11)의 게이트는 노드(ND9)와 연결된다.
제 11 PMOS 트랜지스터(MP11)가 전원전압(
Figure 112006073793740-pat00019
)과 OUT 노드 사이에 연결되며, 제 11 PMOS 트랜지스터(MP11)의 게이트는 노드(ND5)에 연결된다.
제 6 NMOS트랜지스터(MN6)는 OUT 노드와 접지 사이에 연결되며, 제 6 NMOS 트랜지스터(MN6)의 게이트는 노드(ND8)에 연결된다.
이상에서 설명한 바와 같이 구성되는 본 발명의 실시 에에 따른
Figure 112006073793740-pat00020
제공 회에서 제 8 및 제 10 PMOS 트랜지스터(MP8 및MP10)로 구성되는 제 1 경로(PA1)와, 제 5 및 제 10 NMOS 트랜지스터(MN5 및 MN10)로 구성된 제 3 경로(PA3)을 제외한 구성은 일반적인 정전압 제공 회로를 이룬다.
그리고 본 발명의 실시 예에 따른
Figure 112006073793740-pat00021
제공 회로는 DRAM의 동작을 위해 필요한 일정 크기의 전압을 제공하기 위한 정전압 제공 회로에 데드존 윈도우의 변경을 위한 프리차지 경로(PA3)와 디스차지 경로(PA4)를 추가하여 구성된 것이다.
그리고 본 발명의 실시 예에 따른
Figure 112006073793740-pat00022
제공 회로는 다음과 같이 동작한다.
일정 레벨의 신호가 노드(ND3)를 통해서 입력되는데, 로우 레벨의 신호가 입력되어 회로가 동작된다.
노드(ND3)의 로우 레벨 신호에 의해 제 1 내지 제 5 PMOS 트랜지스터(MP1 내지 MP5)가 턴 온 되면, 노드(ND1)와 연결되어 있는 하이레벨의 전원전압(
Figure 112006073793740-pat00023
)이 노드(ND6)로 인가된다.
제 3 NMOS 트랜지스터(MN3)와 제 4 NMOS 트랜지스터(MN4)는 노드(ND6)의 하이레벨 신호에 의해 턴 온 되고, 노드(ND9)에도 하이레벨이 전원전압이 인가된다.
그리고 제 7 NMOS 내지 제 11 NMOS 트랜지스터(MN7 내지 MN11)가 노드(ND9)의 하이레벨 신호에 의해 모두 턴 온 된다.
따라서 노드(ND2)는 제 4 NMOS 트랜지스터(MN4)와 제 8 NMOS 트랜지스터(MN8)들이 턴온 됨에 따라 접지전압과 연결되어 로우 레벨이 된다.
제 6 PMOS 트랜지스터(MP6) 내지 제 9 PMOS 트랜지스터(MP9)는 노드(ND2)의 로우레벨에 따라 모두 턴 온 된다.
제 7 PMOS 트랜지스터(MP7)가 턴 온 되어 노드(ND4)에는 하이 레벨의 전원전 압이 인가된다.
그리고 제 1 NMOS 트랜지스터(MN1)는 노드(ND4)가 하이 레벨이므로 턴온 되고, 제 2 NMOS 트랜지스터(MN2)도 턴온 된다.
또한 노드(ND7)는 제 9 NMOS 트랜지스터(MN9)가 턴온 되어 있으므로 접지전압과 연결되어 로우 레벨을 갖는다.
따라서 제 12PMOS 트랜지스터(MP12)와 제 13 PMOS 트랜지스터(MP13)는 노드(ND7)에 의해 턴 온 된다.
그리고 제 8 PMOS 트랜지스터(MP8)와, 제 9 PMOS 트랜지스터(MP9)는 노드(ND2)의 로우레벨 신호에 의해 턴온 된다.
제 10 PMOS 트랜지스터(MP10)는 제어신호(ACT)가 노드(nodec)에 인가됨으로써 턴 온/오프 되는데, 제 10 PMOS 트랜지스터(MP10)가 턴 온 되면, 제 9 PMOS 트랜지스터(MP9)를 통하는 제 1 경로(PA1)를 통해 노드(ND5)로 프리차지 되는 동시에, 제 8 및 제 10 PMOS 트랜지스터(MP8, MP10)를 통하는 제 3 경로(PA3)로도 프리차지 됨으로써 노드(ND5)에 전압을 프리차지 하는 속도가 빨리진다.
한편, 노드(ND5)에 빠르게 공급된 전압은 제 2 NMOS 트랜지스터(MN2)를 통해 OUT 노드로 전달된다. 또한, 상기 제 2 NMOS 트랜지스터(MN2)를 통과한 노드(ND5)의 전압은 제 13 PMOS 트랜지스터(MP13)를 통해 노드(ND8)로도 빠르게 전달된다.
제 5 NMOS 트랜지스터(MN5)는 제어신호(ACT)가 노드(nodec)에 인가됨으로써턴 온/오프 되는데, 제 5 NMOS 트랜지스터(MN5)가 턴 온 되면, 노드(ND8)에 인가된 전압은, 제 11 NMOS 트랜지스터(MN11)를 통해 접지전압으로 연결되는 제 2 경 로(PA2)를 통해 디스차지 되는 동시에 제 5 및 제 10 NMOS 트랜지스터(MN5, MN10)를 통해 접지전압으로 연결되는 제 4 경로(PA4)로도 디스차지됨으로써 디스차지 속도가 빨라진다.
따라서 상기 제어신호를 이용하여 OUT 노드로 출력되는 전압의 차지와 디스차지의 속도를 조절할 수 있다. 또한, 상기와 같이 전압의 차지와 디스차지의 속도를 조절함으로써
Figure 112006073793740-pat00024
의 데드존을 제어할 수 있다.
상기 제어신호를 이용하여 데드존 윈도우를 변경하도록 하는 회로는 다음과 같다.
도 3b는 도 3a의 데드존 변경 게이트에 연결되는 데드존 윈도우 변경 회로를 간략화한 회로도이다.
도 3b를 참조하면, 본 발명의 실시 예에 따르는 데드존 윈도우 변경 회로는 입력시간을 일정시간 딜레이 시켜 출력하는 딜레이(Delay)와, 노아 게이트(NOR)를 포함한다.
상기 딜레이(Delay)는 오퍼레이션 모드에서 DRAM의 메모리 셀 뱅크의 동작을 명령하는 뱅크 액티브(Bank Active; BA) 신호를 입력 받는다. 그리고 설정된 시간만큼 뱅크 액티브(BA) 신호를 딜레이 시켜 출력한다(Inb).
상기 딜레이(Delay)의 딜레이 설정 시간은 데드존 윈도우의 제어를 위해 사용자에 의해 임의로 조절된다.
그리고 노아(NOR) 게이트는 뱅크 액티브(BA) 신호와 딜레이(Delay)의 출력신호(Inb)를 입력받고, 두 개의 입력 신호의 노아 게이트 결과를 액트(Act) 신호로서 출력한다.
그리고 상기 도 3a에 도시된 바와 같이, 상기 도 3b의 액티브 신호(Act)는 상기 도 3a의 두 개의 노드(nodeb 및 nodec)에 공통으로 입력된다.
상술한 데드존 윈도우 변경 회로는 다음과 같이 동작한다.
먼저, 오퍼레이션 동작에 의해 뱅크 액티브(BA) 신호가 로우 레벨에서 하이 레벨로 변경되면, 딜레이(Delay)는 일정 시간동안 해당 시간을 딜레이 시킨 후 로우 레벨에서 하이 레벨로 변경되는 신호(Inb)를 출력한다.
따라서 뱅크 액티브(BA) 신호가 하이 레벨인 경우, 노아 게이트(NOR)의 출력(Act)은 로우 레벨이다. 그리고 뱅크 액티브(BA) 신호가 로우 레벨로 변경되면, 노아 게이트(NOR)는 딜레이(Delay)의 딜레이 시간 이후 하이 레벨의 출력(Act)을 한다.
상기의 데드존 윈도우 변경 회로에 따라 도 3a는 다음과 같이 동작된다.
오퍼레이션 모드로 동작하는 경우, 뱅크 액티브(BA) 신호가 하이 레벨 신호이다. 따라서 노아 게이트(NOR)의 출력(Act)은 로우 레벨 신호이다.
상기 출력(Act)은 도 3a의 제 10 PMOS 트랜지스터(MP10)와 제 5 NMOS 트랜지스터(MN5)에 입력된다. 출력(Act)은 로우 레벨 신호이므로, 제 10 PMOS 트랜지스터(MP10)는 턴 온 되고, 제 5 NMOS 트랜지스터(MN5)는 턴오프 된다.
따라서 도 3a에 나타난 제 3 경로(PA3)는 연결되고, 제 4경로(PA4)는 차단된다.
즉, 코아전압은 제 1 및 제 3 경로(PA1, PA3)를 통해 빠르게 공급되고, 제 2 경로(PA2)를 통해 느리게 디스차지된다. 따라서 OUT 노드로 제공되는
Figure 112006073793740-pat00025
는 짧은 데드존을 갖는 높은 전력의 전압이 된다.
그리고 오퍼레이션 모드가 끝나면 스탠바이 모드로 모드가 변환한다. 스탠바이 모드에서 뱅크 액티브(BA) 신호는 로우 레벨로 변경된다. 따라서 노아 게이트(NOR)의 출력(Act)은 하이 레벨로 변경된다. 이때 출력(Act)이 하이 레벨로 변경되는 시점은 딜레이(Delay)에 설정된 시간 이후가 된다.
상기의 도 3b의 데드존 윈도우 변경 회로의 출력(Act)이 하이 레벨이면, 도 3a의 제 10 PMOS 트랜지스터(MP10)는 턴오프 되며, 제 5 NMOS 트랜지스터(MN5)는 턴 온 된다.
따라서 제 3 경로(PA3)는 차단되고, 제 4 경로(PA4)는 연결된다. 전원전압은 제 1 경로(PA1)를 통해서만 공급되며, 제 2 및 제 4 경로(PA2, PA4)를 통해 빠르게 접지로 빠져나간다. 이는 데드존 윈도우를 넓게 만들고, 전력소모를 줄인다.
도 4는 상기 도3a의 동작에 따르는 각 노드별 레벨 변화를 나타내고, 도 5는 상기 도 3a의 동작에 따른 데드존 시뮬레이션 결과를 나타낸다.
도 4를 참조하면, 상기 도 3a의 각 부분의 노드별 레벨 변화를 나타낸 것으로, 노드(ND3)는 일정한 로우 레벨의 신호가 입력되며, 각각의 노드의 레벨 변화를 알 수 있다.
그리고 도 5를 참조하면, 오퍼레이션 모드에서는 데드존 윈도우를 거의 없도록 줄여서 도 5에 나타난 DZA(Dead Zone Active)와 같이 변경하고, 이에 따라 전류 소모가 ACC(Active Current Consumption)와 같이 커진다.
그리고 스탠바이모드에서는 데드존 윈도우를 넓게 만들어 도 5에 나타난 DZS(Dead Zone Standby) 와 같이 변경되게 하고, 이에 따라 전류 소모가 SCC(Standby Current Consumption)와 같이 줄어든다.
상기의 데드존 윈도우를 변경시켜 전류 소모를 제어하는 것은 도 3a 및 도 3b에 나타난 바와 같은 데드존 윈도우 변경 회로를 통해 뱅크 액티브(BA) 신호를
Figure 112006073793740-pat00026
에 입력하여 전원전압 차지와, 전원전압 디스차지 속도를 제어함으로써 가능하다.
상술한 비트라인 프리차지 전압 제공 회로는 또한 셀 플레이트 전압(
Figure 112006073793740-pat00027
)제공 회로로도 공통으로 이용되며, 상술한 바와 동일하게 데드존 윈도우 제어와 전류 소모를 제어할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 메모리 소자의 동작 전압 제공 회로는 뱅크 액티브 신호에 의해 제어되는 스위칭 소자를 이용하여 비트라인 프리차지 또는 셀 플레이트 전압을 차지하거나 디스차지 하는 것을 제어하여 동작 모드 에 따라 데드존 윈도우를 변경할 수 있어, 동작 모드에 따라 적절한 소비 전력만을 제공하여 전력 낭비를 방지할 수 있다.

Claims (10)

  1. 제 1 경로를 통해 일정한 전압을 출력부에 제공하고, 제 2 경로를 통해 일정하게 공급 전압의 일부를 디스차지 하는 정전압 제공부;
    동작 모드에 따라 제 3 및 제 4 경로부를 제어하기 위한 제어신호를 출력하는 제어부;
    상기 제어부가 출력하는 제어 신호에 따라 상기 제 1 경로와 별도의 경로를 통해 상기 정전압 제공부가 제공하는 전압을 상기 출력부에 제공하기 위한 제 3 경로부; 및
    상기 제어부가 출력하는 제어 신호에 따라 상기 제 2 경로와 별도로 상기 정전압 제공부가 공급하는 전압의 일부를 디스차지 하는 경로를 제공하기 위한 제 4 경로부
    를 포함하는 메모리 소자의 동작 전압 제공 회로.
  2. 제 1항에 있어서,
    상기 제어부의 제어신호는,
    입력되는 메모리 소자의 뱅크 액티브(Bank Active) 신호와, 상기 뱅크 액티브 신호를 설정된 시간에 따라 딜레이 하여 출력하는 신호의 노아 연산 결과인 것을 특징으로 하는 메모리 소자의 동작 전압 제공 회로.
  3. 제 2항에 있어서,
    상기 설정된 시간은, 메모리 소자의 동작을 위해 필요한 전압 및 응답 시간 에 따라 조정하는 것이 가능한 것을 특징으로 하는 메모리 소자의 동작 전압 제공 회로.
  4. 제 1항에 있어서,
    상기 제 3 경로부는 제어신호에 의해 오퍼레이션 모드에서 동작하고, 상기 제 4 경로부는 제어신호에 의해 스탠바이 모드에서 동작하는 것을 특징으로 하는 메모리 소자의 동작 전압 제공 회로.
  5. 삭제
  6. 제 1 경로를 통해 일정한 전압을 출력부를 통해 반도체 메모리 소자에 제공하고, 제 2 경로를 통해 일정하게 공급 전압의 일부를 디스차지 하는 정전압 제공부;
    상기 반도체 메모리 소자의 동작 모드에 따라 제 3 및 제 4 경로부를 제어하기 위한 제어신호를 출력하는 제어부;
    상기 반도체 메모리 소자가 오퍼레이션 모드로 동작 할 때, 상기 제어부가 출력하는 제어신호에 따라 상기 제 1 경로와 별도로, 상기 정전압 제공부가 제공하는 전압을 상기 출력부에 제공하기 위한 제 3 경로부; 및
    상기 반도체 메모리 소자가 스탠바이 모드로 동작할 때, 상기 제어부가 출력하는 제어신호에 따라, 상기 제 2 경로와 별도로, 상기 정전압 제공부가 공급하는 전압의 일부를 디스차지 하는 경로를 제공하기 위한 제 4 경로부
    를 포함하는 메모리 소자의 동작 전압 제공 회로.
  7. 제 6항에 있어서,
    상기 제어부의 제어신호는,
    오퍼레이션 동작 모드에서 출력되는 메모리 소자의 뱅크 액티브(Bank Active) 신호와, 상기 뱅크 액티브 신호를 설정된 시간에 따라 딜레이 하여 출력하는 신호의 노아 연산 결과인 것을 특징으로 하는 메모리 소자의 동작 전압 제공 회로.
  8. 제 7항에 있어서,
    상기 설정된 시간은, 메모리 소자의 동작을 위해 필요한 전압 및 응답 시간에 따라 조정하는 것이 가능한 것을 특징으로 하는 메모리 소자의 동작 전압 제공 회로.
  9. 제 6항에 있어서,
    상기 제 3 경로부는 제어신호에 의해 오퍼레이션 모드에서 동작하고, 상기 제 4 경로부는 제어신호에 의해 스탠바이 모드에서 동작하는 것을 특징으로 하는 메모리 소자의 동작 전압 제공 회로.
  10. 삭제
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