TWI475567B - 核心電壓產生器 - Google Patents

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TWI475567B
TWI475567B TW097125826A TW97125826A TWI475567B TW I475567 B TWI475567 B TW I475567B TW 097125826 A TW097125826 A TW 097125826A TW 97125826 A TW97125826 A TW 97125826A TW I475567 B TWI475567 B TW I475567B
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Yoon-Jae Shin
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Hynix Semiconductor Inc
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Description

核心電壓產生器
本發明係關於一種電路設計，且更特定言之係關於一種用於半導體記憶體裝置之核心電壓產生器。
本發明主張2007年9月7日申請之韓國專利申請案第10-2007-0090908號之優先權，該案之全文以引用的方式經併入。
半導體記憶體裝置在各種應用領域中用於資料儲存器。桌上型電腦、膝上型電腦及其他攜帶型終端機需要高容量、高速度、小尺寸、低功率的半導體記憶體裝置。
已引入最小化在半導體記憶體裝置之核心區域處之電流消耗的方法以提供低功率半導體記憶體裝置。記憶體單元、位元線及字線配置於半導體記憶體裝置之核心區域中，且核心區域係基於超精細設計規則所設計的。電源電壓位準應為低以用於以高頻操作具有超精細圖案之半導體記憶體裝置。
半導體記憶體裝置係藉由使用外部電源電壓所產生之內部電源電壓予以操作。舉例而言，核心電壓(VCORE)用來存取具有位元線感應放大器之動態隨機存取記憶體(DRAM)中的單元資料。
當啟動字線時，將儲存於連接至字線之記憶體單元中的資料傳送至位元線，且位元線感應放大器感應並放大位元線對之電壓差。以此方式，當幾千個位元線感應放大器同 時操作時，使用上拉電源線且經由核心電壓輸出端子消耗大量電流。
圖1為說明習知核心電壓產生器之電路圖。
參看圖1，習知核心電壓產生器包括比較單元10、放大單元12及半核心電壓產生單元14。比較單元10比較半核心電壓HF_VCORE與參考電壓VREFC。半核心電壓HF_VCORE具有核心電壓輸出端子之一半電壓位準，且參考電壓VREFC具有目標核心電壓之一半位準(1.5V/2=0.75V)。放大單元12回應於比較單元10之輸出信號而產生約1.5V經放大之核心電壓。半核心電壓產生單元14分配自放大單元12所產生之核心電壓且產生具有核心電壓輸出端子之一半電壓位準的半核心電壓HF_VCORE以將自放大單元12輸出之核心電壓VCORE維持於所要位準。習知核心電壓產生器進一步包括用於控制比較單元10之操作的控制開關單元16。
比較單元10在約0.830V之高位準作用中啟用信號ACTIVE_ENABLE經施加至控制開關單元16之n通道金氧半導體(NMOS)電晶體MN2之閘極端子時操作。
若NMOS電晶體MN2由高位準作用中啟用信號ACTIVE_ENABLE接通，則NMOS電晶體MN0由參考電壓VREFC接通，該參考電壓VREFC係自外部電壓源施加至NMOS電晶體MN0。因此，減低NMOS電晶體MN0及MN2之汲極電壓。亦即，減低節點N1之電壓位準。結果，將低位準信號施加至放大單元12之p通道金氧半導體(PMOS)電 晶體MP2之閘極端子以接通PMOS電晶體MP2。當PMOS電晶體MP2由低位準信號接通時，增加自放大單元12輸出之核心電壓VCORE的電壓位準。
若核心電壓VCORE增加，則自半核心電壓產生單元14輸出之半核心電壓HF_VCORE亦增加，且因此接通NMOS電晶體MN1。於是，減低節點N2之電壓位準。亦即，減低PMOS電晶體MP0及MP1之閘極端子的電壓位準。因此，接通PMOS電晶體MP0及MP1。因為接通了PMOS電晶體MP0及MP1時，所以節點N1之電壓位準逐漸增加。因此，PMOS電晶體MP2之閘極端子的電壓位準逐漸增加。重複此等操作，直至半核心電壓HF_VCORE變得等於參考電壓VREFC。
此時，當低於NMOS電晶體MN2之臨限電壓的低位準作用中停用信號經施加至NMOS電晶體MN2之閘極端子時，斷開控制開關單元16且因此不產生核心電壓VCORE。
若NMOS電晶體MN2由低位準作用中停用信號斷開，則NMOS電晶體MN0亦被斷開，因為未經由NMOS電晶體MN0形成電流路徑。因此，節點N1之電壓位準變高，且因此斷開PMOS電晶體MP2。亦即，未經由節點N3產生核心電壓VCORE。
然而，習知核心電壓產生器具有以下侷限性。儘管斷開PMOS電晶體MP2以中斷核心電壓VCORE，但因為半核心電壓產生單元14之NMOS電晶體MN3及MN4連接於PMOS電晶體MP2與接地之間，所以少量電流流過PMOS電晶體 MP2。換言之，因為用於在節點N4處產生半核心電壓HF_VCORE之NMOS電晶體MN3及MN4連接於核心電壓輸出端子與接地之間，所以習知核心電壓產生器即使在其不產生核心電壓VCORE時仍消耗不必要的功率。
本發明之實施例針對提供一種核心電壓產生器，其能夠減低在其不產生核心電壓時之不必要的功率消耗。根據本發明之一態樣，提供：一比較單元，其經組態以比較參考電壓與反饋核心電壓，以輸出參考電壓與反饋核心電壓之間的差；一放大單元，其經組態以藉由根據比較單元之輸出信號而放大外部電源電壓來輸出核心電壓；及一削減單元，其經組態以在核心電壓之輸出被中斷時，將放大單元之輸出端子之電壓位準維持於接地電壓位準。
在下文中，將參看隨附圖式來詳細描述根據本發明之核心電壓產生器。貫穿該等圖式，VDD及VSS分別指汲極電壓及源極電壓。
圖2為說明根據本發明之實施例之核心電壓產生器的電路圖。
參看圖2，核心電壓產生器包括比較單元20、放大單元22、半核心電壓產生單元24、第一控制開關單元26、削減單元23、輸出開關單元25及第二控制開關單元21。比較單元20比較半核心電壓HF_VCORE與參考電壓VREFC。半核心電壓HF_VCORE具有放大單元22之核心電壓輸出端子的 一半電壓位準，且參考電壓VREFC具有目標核心電壓之一半位準(1.5V/2=0.75V)。放大單元22回應於比較單元20之輸出信號而產生約1.5V的經放大之核心電壓VCORE_ACT。半核心電壓產生單元24分配自放大單元22所產生之核心電壓VCORE_ACT且產生具有核心電壓輸出端子之一半電壓位準的半核心電壓HF_VCORE以將核心電壓VCORE_ACT維持於所要位準。第一控制開關單元26斷開或接通比較單元20之電流路徑以選擇性地操作比較單元20。當未輸出核心電壓VCORE_ACT時，削減單元23將放大單元22之核心電壓輸出端子的電壓位準維持於接地電壓位準。輸出開關單元25安置於放大單元22之核心電壓輸出線的中間且選擇性地輸出核心電壓VCORE。當未輸出核心電壓VCORE時，第二控制開關單元21控制放大單元22之開關操作。
比較單元20包括兩個NMOS電晶體MN10及MN11，其用於比較自外部電壓源所施加之參考電壓VREFC與具有核心電壓輸出端子之一半電壓位準的半核心電壓HF_VCORE。NMOS電晶體MN10及MN11之源極端子經由節點N15而彼此連接。將參考電壓VREFC施加至NMOS電晶體MN10之閘極端子，且將半核心電壓HF_VCORE施加至NMOS電晶體MN11之閘極端子。NMOS電晶體MN10之汲極端子經由節點N11而串聯連接至PMOS電晶體MP7，且將外部電源電壓VDD施加至PMOS電晶體MP7之源極端子。NMOS電晶體MN11之汲極端子串聯連接至PMOS電晶體MP8。PMOS電 晶體MP8之閘極端子及汲極端子經由節點N12而彼此串聯連接。PMOS電晶體MP7之閘極端子亦連接至節點N12。將電源電壓VDD供應至PMOS電晶體MP7之源極端子。
放大單元22包括PMOS電晶體MP9。PMOS電晶體MP9之閘極端子連接至節點N11，且將電源電壓VDD供應至PMOS電晶體MP9之源極端子。經由PMOS電晶體MP9之汲極端子輸出經放大之核心電壓VCORE_ACT。
第一控制開關單元26包括NMOS電晶體MN12。NMOS電晶體MN12之汲極端子連接至比較單元20之節點N15，且將作用中啟用信號ACTIVE_ENABLE自節點N17供應至NMOS電晶體MN12之閘極端子。NMOS電晶體MN12之源極端子經接地。
半核心電壓產生單元24包括兩個NMOS電晶體MN13及MN14。NMOS電晶體MN13及MN14串聯連接於接地與放大單元22之核心電壓輸出端子(節點N13)之間。比較單元20之NMOS電晶體MN11之閘極端子連接至介於NMOS電晶體MN13與NMOS電晶體MN14之間的節點N14。NMOS電晶體MN13之汲極端子連接至NMOS電晶體MN13之閘極端子，且NMOS電晶體MN14之汲極端子連接至NMOS電晶體MN14之閘極端子。亦即，經放大之核心電壓VCORE_ACT由NMOS電晶體MN13及MN14予以分割。因此，可經由節點N14將半核心電壓HF_VCORE自半核心電壓產生單元24輸出至比較單元20之NMOS電晶體MN11以接通NMOS電晶體MN11。換言之，比較單元20之NMOS電晶體MN11係由 反饋迴路接通。
削減單元23包括連接於接地與節點N13之間的NMOS電晶體MN15。削減單元23連接至與半核心電壓產生單元24並聯之放大單元22之核心電壓輸出端子(節點N13)。NMOS電晶體MN15之閘極端子連接至輸出開關單元25之節點N16。
輸出開關單元25包括開關SM0及反轉器IV0。開關SM0安置於連接至節點N13之核心電壓輸出線的中間。反轉器IV0用以控制開關SM0之開關操作。開關SM0為根據連接至節點16之反轉器IV0 N16之輸入信號及輸出信號而被接通及斷開的雙開關(double switch)。詳細言之，當將高位準信號輸入至反轉器IV0且自反轉器IV0輸出低位準信號時，接通開關SM0以輸出核心電壓VCORE。將作用中啟用信號ACTIVE_ENABLE輸入至反轉器IV0。
第二控制開關單元21包括PMOS電晶體MP10。將作用中啟用信號ACTIVE_ENABLE輸入至PMOS電晶體MP10之閘極端子，且將電源電壓VDD供應至PMOS電晶體MP10之源極端子。PMOS電晶體MP10之汲極端子連接至節點N11。
現將描述根據本發明之實施例之核心電壓產生器的例示性操作。
首先，比較單元20如下操作以產生核心電壓VCORE。將高位準作用中啟用信號ACTIVE_ENABLE施加至第一控制開關單元26之NMOS電晶體MN12的閘極端子。於是，接通NMOS電晶體MN12以形成用於操作該比較單元20之電流路 徑。
此時，比較單元20之NMOS電晶體MN10由參考電壓VREFC接通，且因此減低節點N11之電壓位準。當然，因為接通NMOS電晶體MN12，所以節點N15之電壓位準亦為低。
同時亦將高位準作用中啟用信號ACTIVE_ENABLE施加至輸出開關單元25之反轉器IV0及開關SM0的端子。反轉器IV0將高位準作用中啟用信號ACTIVE_ENABLE反轉成低位準信號且將低位準信號傳送至開關SM0之另一端子。
於是，由高位準作用中啟用信號ACTIVE_ENABLE及經反轉之低位準信號來接通開關SM0(亦即，接通輸出開關單元25)。
在此狀態下，因為節點N11之電壓位準為低，所以接通放大單元22之PMOS電晶體MP9以使得可將經放大之核心電壓VCORE_ACT施加至節點N13。經由經接通之輸出開關單元25來輸出施加至節點N13之核心電壓VCORE_ACT。
在如上文所描述輸出核心電壓VCORE_ACT的同時，將自反轉器IV0所輸出之低位準信號施加至削減單元23之NMOS電晶體MN15的閘極端子，且將高位準作用中啟用信號ACTIVE_ENABLE施加至第二控制開關單元21之PMOS電晶體MP10的閘極端子。因此，NMOS電晶體MN15與PMOS電晶體MP10皆被斷開。
當減低NMOS電晶體MN12及NMOS電晶體MN10之汲極 電壓的位準時，自PMOS電晶體MP9輸出之經放大之核心電壓VCORE_ACT的位準會增加。
此時，包括NMOS電晶體MN13及MN 14之半核心電壓產生單元24藉由分割經放大之核心電壓VCORE_ACT而產生半核心電壓HF_VCORE。將半核心電壓HF_VCORE施加至NMOS電晶體MN11之閘極端子。因此，接通NMOS電晶體MN11，且因而減低PMOS電晶體MP7及MP8之閘極電壓。
因為減低PMOS電晶體MP7及MP8之閘極電壓，所以PMOS電晶體MP7及MP8會被接通，且因此節點N11之電壓位準會逐漸增加。結果，連接至節點N11之PMOS電晶體MP9之閘極端子的電壓位準會逐漸增加。
在將低位準電壓施加至PMOS電晶體MP9之閘極端子時，接通PMOS電晶體MP9。因此，由於PMOS電晶體MP9之閘極端子的電壓位準增加，所以會減低自PMOS電晶體MP9輸出之核心電壓VCORE_ACT。結果，會減低輸入至比較單元20之半核心電壓HF_VCORE。比較單元20比較經減低之半核心電壓HF_VCORE與參考電壓VREFC。以此方式，比較單元20重複比較操作，直至半核心電壓HF_VCORE變為等於參考電壓VREFC。
如上文所闡釋，當輸入至核心電壓產生器之作用中啟用信號ACTIVE_ENABLE具有高位準(參看圖3中之IDD5B)時，自核心電壓產生器產生經放大之核心電壓VCORE_ACT。然而，當作用中啟用信號ACTIVE_ENABLE具有由圖3中之IDD2P指示的低位準(亦即，作用 中啟用信號ACTIVE_ENABLE處於停用狀態)時，不產生經放大之核心電壓VCORE_ACT。
詳細言之，將低位準作用中啟用信號ACTIVE_ENABLE施加至第一控制開關單元26之NMOS電晶體MN12的閘極端子，且因此斷開NMOS電晶體MN12。
亦將低位準作用中啟用信號ACTIVE_ENABLE施加至第二控制開關單元21之PMOS電晶體MP10的閘極端子，且因此接通PMOS電晶體MP10。
另外，由反轉器IV0將低位準作用中啟用信號ACTIVE_ENABLE反轉成高位準信號，且將經反轉之高位準信號施加至削減單元23之NMOS電晶體MN15的閘極端子。因此，接通NMOS電晶體MN15。
另外，將低位準作用中啟用信號ACTIVE_ENABLE施加至輸出開關單元25之開關SM0的一側，且將經反轉之高位準信號施加至開關SM0之另一側。因此，斷開開關SM0。
亦即，低位準作用中啟用信號ACTIVE_ENABLE斷開第一控制開關單元26、接通第二控制開關單元21、斷開輸出開關單元25並接通削減單元23。
當斷開NMOS電晶體MN12時，未經由NMOS電晶體MN10形成電流路徑。亦即，斷開NMOS電晶體MN10。在此狀況下，節點N11之電壓位準變高，且因此斷開放大單元22之PMOS電晶體MP9。
儘管斷開PMOS電晶體MP9，但歸因於上文所描述之PMOS電晶體MP9的固有特性，少量電流仍可流過PMOS電 晶體MP9。因此，少量電流可進一步流過半核心電壓產生單元24之NMOS電晶體MN13及MN14。
然而，因為接通削減單元23之NMOS電晶體MN15，所以可將節點N13之電壓位準保持於接地電壓位準。亦即，可將經放大之核心電壓VCORE_ACT保持於零伏特狀態。因此，可在斷開PMOS電晶體MP9時防止流過半核心電壓產生單元24之NMOS電晶體MN13及MN14的電流。
此外，因為在斷開PMOS電晶體MP9時斷開開關SM0，所以可穩妥地中斷經放大之核心電壓VCORE_ACT的輸出。
另外，因為接通第二控制開關單元21，所以節點N11之電壓位準為高。可最小化PMOS電晶體MP9之閘極端子與源極端子之間的電壓位準差，且因此可更可靠地斷開PMOS電晶體MP9。
圖3為展示在為1.8伏特之外部電源電壓VDD、為0.75伏特之參考電壓VREFC及為0.83伏特之作用中啟用信號電壓之條件下，對核心電壓產生器執行之測試之結果的圖表。參看圖3，流過NMOS電晶體MN14及MN15之電流量為流過習知PMOS電晶體MP2(參見圖1)之電流量的約1/19倍。
如上文所描述，根據本發明之核心電壓產生器經組態以減低在該核心電壓產生器不產生核心電壓時之不必要的功率消耗。為了達成此減低，當中斷核心電壓之產生時，將核心電壓產生器之核心電壓輸出端子的電壓位準保持於約零電壓位準，以防止經由半核心電壓產生單元24之電流路 徑的功率消耗。此外，可可靠地斷開放大單元22以防止經由放大單元22之PMOS電晶體MP9的電流洩漏。此外，雙開關SM0安置於核心電壓輸出線處以使得可藉由斷開開關SM0來更可靠地中斷核心電壓。因此，根據本發明，當中斷核心電壓之產生時，可更可靠地防止流過核心電壓產生器之核心電壓輸出端子的電流。
儘管已關於特定實施例描述了本發明，但熟習此項技術者將易瞭解，在不脫離以下申請專利範圍中所界定之本發明之精神及範疇的情況下，可作出各種改變及修改。
10‧‧‧比較單元
12‧‧‧放大單元
14‧‧‧半核心電壓產生單元
16‧‧‧控制開關單元
20‧‧‧比較單元
21‧‧‧第二控制開關單元
22‧‧‧放大單元
23‧‧‧削減單元
24‧‧‧半核心電壓產生單元
25‧‧‧輸出開關單元
26‧‧‧第一控制開關單元
ACTIVE_ENABLE‧‧‧作用中啟用信號
HF_VCORE‧‧‧半核心電壓
IV0‧‧‧反轉器
MN0 NMOS‧‧‧電晶體
MN1 NMOS‧‧‧電晶體
MN2 NMOS‧‧‧電晶體
MN3 NMOS‧‧‧電晶體
MN4 NMOS‧‧‧電晶體
MN10 NMOS‧‧‧電晶體
MN11 NMOS‧‧‧電晶體
MN12 NMOS‧‧‧電晶體
MN13 NMOS‧‧‧電晶體
MN14 NMOS‧‧‧電晶體
MN15 NMOS‧‧‧電晶體
MP0 PMOS‧‧‧電晶體
MP1 PMOS‧‧‧電晶體
MP2 PMOS‧‧‧電晶體
MP7 PMOS‧‧‧電晶體
MP8 PMOS‧‧‧電晶體
MP9 PMOS‧‧‧電晶體
MP10 PMOS‧‧‧電晶體
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
N4‧‧‧節點
N11‧‧‧節點
N12‧‧‧節點
N13‧‧‧節點
N14‧‧‧節點
N15‧‧‧節點
N16‧‧‧節點
N17‧‧‧節點
SM0‧‧‧開關
VCORE‧‧‧核心電壓
VCORE_ACT‧‧‧經放大之核心電壓
VDD‧‧‧汲極電壓/電源電壓
VREFC‧‧‧參考電壓
VSS‧‧‧源極電壓
圖1為說明習知核心電壓產生器之電路圖。
圖2為說明根據本發明之實施例之核心電壓產生器的電路圖。
圖3為說明根據本發明之實施例之核心電壓產生器之操作特性的圖表。
20‧‧‧比較單元
21‧‧‧第二控制開關單元
22‧‧‧放大單元
23‧‧‧削減單元
24‧‧‧半核心電壓產生單元
25‧‧‧輸出開關單元
26‧‧‧第一控制開關單元
ACTIVE_ENABLE‧‧‧作用中啟用信號
HF_VCORE‧‧‧半核心電壓
IV0‧‧‧反轉器
MN10 NMOS‧‧‧電晶體
MN11 NMOS‧‧‧電晶體
MN12 NMOS‧‧‧電晶體
MN13 NMOS‧‧‧電晶體
MN14 NMOS‧‧‧電晶體
MN15 NMOS‧‧‧電晶體
MP7 PMOS‧‧‧電晶體
MP8 PMOS‧‧‧電晶體
MP9 PMOS‧‧‧電晶體
MP10 PMOS‧‧‧電晶體
N11‧‧‧節點
N12‧‧‧節點
N13‧‧‧節點
N14‧‧‧節點
N15‧‧‧節點
N16‧‧‧節點
N17‧‧‧節點
SM0‧‧‧開關
VCORE‧‧‧核心電壓
VCORE_ACT‧‧‧經放大之核心電壓
VDD‧‧‧汲極電壓/電源電壓
VREFC‧‧‧參考電壓
VSS‧‧‧源極電壓

Claims (8)

  1. 一種核心電壓產生器，其包含：一比較單元，其經組態以輸出一參考電壓與一反饋核心電壓之間的一差；一放大單元，其經組態以藉由根據該比較單元之一輸出信號而放大一外部電源電壓來輸出一核心電壓；一削減單元，其經組態以在該核心電壓之該輸出被中斷時，將該放大單元之一輸出端子的一電壓位準維持於一接地電壓位準；及一輸出開關單元，其安置於該放大單元之一核心電壓輸出線處，該輸出開關單元在該核心電壓之該輸出被中斷時被斷開，其中該輸出開關單元包含：一反轉器，其經組態以反轉一外部控制信號以用於中斷該核心電壓之該輸出；及一開關，其經組態以回應於一自該反轉器所輸出之高位準信號及一低位準控制信號而被斷開，以便斷開該核心電壓輸出線。
  2. 如請求項1之核心電壓產生器，其中該削減單元包含一連接於接地與該放大單元之該輸出端子之間的MOS電晶體。
  3. 如請求項2之核心電壓產生器，其中該削減單元之該MOS電晶體為一NMOS電晶體。
  4. 如請求項3之核心電壓產生器，其中該NMOS電晶體回應 於一外部控制信號而被接通以中斷該核心電壓之該輸出。
  5. 如請求項1之核心電壓產生器，其進一步包含一第一控制開關單元，該第一控制開關單元經組態以基於一外部控制信號而經由該比較單元來控制一電流路徑之形成。
  6. 如請求項1之核心電壓產生器，其中該放大單元包含一MOS電晶體，且該核心電壓產生器進一步包含一第二控制開關單元，該第二控制開關單元經組態以在該核心電壓之該輸出被中斷時斷開該MOS電晶體。
  7. 如請求項6之核心電壓產生器，其中該第二控制開關單元控制該MOS電晶體之一閘極電壓。
  8. 如請求項1之核心電壓產生器，其進一步包含一半核心電壓產生單元，該半核心電壓產生單元連接於接地與該放大單元之該輸出端子之間以產生該反饋核心電壓。
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