KR20090025789A - 코어전압 발생회로 - Google Patents

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Abstract

본 발명은 코어전압을 발생하는 코어전압 발생회로에 관한 것이다. 본 발명은 코어전압을 차단시킨 상태에서 코어전압 출력단에서 불필요하게 발생되어지는 전류소모를 억제하는 것을 특징으로 한다. 이를 위하여 본 발명은 코어전압 발생이 차단되었을 때, 코어전압 출력단의 전위를 0볼트로 제어하여, 하프 코어전압 발생부에서 형성된 전류통로에 의한 전류 소모를 방지한다. 또한 본 발명은 증폭부의 턴-오프 특성을 높여주므로서, 트랜지스터에 의한 누설전류 발생을 억제시킨다. 그리고 본 발명은 상기 코어전압 출력라인에 이중 스위치를 구성하여, 코어전압 발생이 차단되었을 때, 상기 이중 스위치에 의해 코어전압 출력을 완전하게 차단시키는 효과를 얻게 된다. 따라서 본 발명은 코어전압 발생이 차단된 상태에서, 코어전압 출력단에서 발생될 수 있는 전류소모를 완전하게 억제시키는 효과를 얻는다.
Figure P1020070090908
반도체 메모리 장치, 코어전압, 전류

Description

코어전압 발생회로{CORE VOLTAGE DRIVER}
본 발명은 반도체 메모리 장치에서 회로 설계에 관한 것으로, 더욱 상세하게는 코어전압을 발생하는 코어전압 발생회로에 관한 것이다.
반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.
상기 저전력화에 따른 반도체 메모리장치를 설계하기 위한 하나의 방법으로서 메모리의 코아 영역(Core area)에서 전류소비를 최소한으로 하는 기술이 제시되고 있다. 상기 코아 영역은, 메모리 셀(memory cell)과 비트라인( Bit line) 그리고 워드 라인(word line)들로 구성되고, 극미세화된 디자인룰(design rule)에 따라 설계된다. 따라서 극미세화되고 고주파수 동작이 이루어지는 반도체 메모리장치를 설계하기 위해서는 기본적으로 전원전압이 매우 낮아질 수 밖에 없다.
한편, 반도체 메모리 장치는, 일정값 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어전압(Vcore)을 사용하고 있다.
워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작할 때 풀업 전원라인을 사용하고, 사용되는 코어전압단으로부터 많은 양의 전류가 소모된다.
도 1은 종래 코어전압 발생회로를 구성하는 회로도를 도시하고 있다.
도시되고 있는 바와 같이, 종래 코어전압 발생회로는, 코어 전압단 전위의 1/2 레벨인 하프 코어 전압(HF_VCORE)과 기준전압(VREFC)(목표 코어전압의 1/2 레벨; 0.75V)을 차동 비교하는 비교부(10), 상기 비교부(10)의 출력신호에 응답하여 증폭된 코어 전압(약 1.5V)을 발생 출력하는 증폭부(12), 그리고 상기 출력되는 코어 전압을 전압 분배하고, 출력되는 코어 전압의 감시에 이용될 코어 전압단 전위의 1/2 레벨인 하프 코어전압(HF_VCORE)을 발생하는 하프 코어전압 발생부(14) 등을 포함하여 구성되어진다. 그리고 상기 비교부(10)의 동작을 제어하기 위한 제어스위칭부(16)가 포함되어진다.
상기와 같이 구성되어지는 종래의 코어전압 발생회로는, 제어스위칭부(16)를 구성하는 NMOS 트랜지스터(MN2)의 게이트단자에 하이레벨신호(약 0.830V)의 액티브_인에이블신호(ACTIVE_ENABLE)가 인가되어질 때 비교부(10)의 동작이 이루어진다.
상기 NMOS 트랜지스터(MN2)에 하이레벨신호가 인가되어 턴-온 상태일 때, 외부에서 인가되는 기준전압(VREFC)에 의해 NMOS 트랜지스터(MN0)가 턴-온되어, 상기 트랜지스터(MN0)와 트랜지스터(MN2)의 드레인 전압이 낮아진다. 즉, 노드(N1)의 전위가 낮아진다. 상기 노드(N1)에 인가되는 전압에 의해서 동작되는 PMOS 트랜지스터(MP2)의 게이트단자에 로우레벨신호가 인가되어지고, 상기 트랜지스터(MP2)가 턴 온되면서 출력되는 코어 전압(VCORE)이 높아진다.
상기 코어전압(VCORE)이 상승될 때, 동시에 하프 코어전압(HF_VCORE)도 상승되면서 트랜지스터(MN1)를 턴 온시킨다. 상기 트랜지스터(MN1)이 턴온되면, 노드(N2)의 전위가 낮아지면서 PMOS 트랜지스터(MP0,MP1)의 게이트단자 전압이 낮아진다. 상기 PMOS 트랜지스터(MP0,MP1)의 게이트단자 전압이 낮아지면, 턴 온 상태로 전환되면서 노드(N1)의 전위가 점차 상승되어진다. 즉 트랜지스터(MP2)의 게이트 전압이 점차 상승되어지는 것이다. 이러한 동작이 하프 코어전압(HF_VCORE)과 기준전압(VREC)이 같아질때까지 이루어진다.
한편, 종래의 코어전압 발생회로는, 제어스위칭부(16)를 구성하는 NMOS 트랜지스터(MN2)의 게이트단자에 로우레벨신호(트랜지스터의 턴온전압보다 낮은 전압) 상태의 액티브_디스에이블신호가 인가되어질 때 비교부(10)의 동작이 정지되면서 코어전압 발생이 차단되어진다.
상기 NMOS 트랜지스터(MN2)에 로우레벨신호가 인가되어 턴-오프 상태일 때, NMOS 트랜지스터(MN0)의 전류통로가 형성되지 못하여 트랜지스터(MN0)가 턴-오프 된다. 이때 노드(N1)의 전위는 고전위상태가 되어 PMOS 트랜지스터(MP2)는 턴 오프 상태가 된다. 따라서 노드(N3)를 통해 발생되는 코어전압은 차단된 상태가 된다.
그러나 상기와 같이 동작하는 종래 코어전압 발생회로는, 코어전압 발생이 차단된 상태에서, 턴 오프 상태를 갖는 PMOS 트랜지스터(MP2)를 통하여 미세 전류가 흐르게 되고, 또한 코어전압에 의해 하프 코어전압 발생부(14)를 구성하는 NMOS 트랜지스터(MN3,MN4)에 전류 통로가 형성되어 불필요한 전류 소모가 발생되었다. 이와 같이 종래 코어전압 발생회로는, 코어전압 발생이 억제된 상황에서 전력소모가 발생되지 않아야 하지만, 코어전압 출력단자가 하프 코어전압 발생을 위한 NMOS 트랜지스터(MN3,MN4)와 연결되어 있어 접지전원으로 전류통로가 형성되어버리므로서 불필요한 전력소모가 발생되어지는 문제점이 있었다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 코어전압 발생이 정지되어 있는 상태에서 코어전압 출력단에서 발생되는 불필요한 전류소모를 방지할 수 있는 코어전압 발생회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 코어전압 발생회로는, 기준전압과 피드백 코어전압을 차동 비교하는 비교수단; 상기 비교수단에서 출력되는 신호에 기초해서 외부 전원전압을 증폭하여 코어전압을 출력하는 증폭수단; 그리고 코어전압 발생이 차단되었을 때, 상기 증폭수단의 출력단자의 전위를 접지전압으로 제어하는 뮤트수단을 포함하는 것을 특징으로 한다.
본 발명은 상기 증폭수단에서 출력되는 코어전압 출력라인에 구성되고, 코어전압 발생이 차단되었을 때, 오프 동작되어 코어전압 출력을 차단시키는 출력스위칭수단을 더 포함하는 것을 특징으로 한다.
본 발명의 상기 출력스위칭수단은, 코어전압 발생 차단을 위해 외부에서 인가되는 제어신호를 인버팅하는 인버터; 상기 인버터의 하이레벨 출력신호와, 로우레벨의 제어신호를 각각 일측으로 입력하고, 상기 코어전압 출력라인을 오프시키는 스위치를 포함하는 것을 특징으로 한다.
본 발명의 상기 뮤트수단은, 상기 증폭수단에서 출력되는 코어전압 출력단자 와 접지전원 사이에 연결된 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 상기 뮤트수단의 MOS 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 한다.
본 발명의 상기 NMOS 트랜지스터는, 코어전압 발생 차단을 위해 외부에서 인가되는 제어신호에 의해서 턴 온되는 것을 특징으로 한다.
본 발명은 외부에서 인가되는 제어신호에 기초해서 상기 비교수단의 전류통로 형성을 제어하는 제 1 제어스위칭수단을 더 포함하는 것을 특징으로 한다.
본 발명의 상기 증폭수단은 MOS 트랜지스터로 구성되고, 코어전압 발생 차단시 상기 MOS 트랜지스터의 턴-오프 특성을 높여주는 제 2 제어스위칭수단을 더 포함하는 것을 특징으로 한다.
본 발명의 상기 제 2 제어스위칭수단은, 상기 트랜지스터의 게이트전압을 제어하는 것을 특징으로 한다.
본 발명은 상기 증폭부의 출력단자와 접지전원 사이에 연결되어 피드백 코어전압을 발생하는 하프 코어전압 발생수단을 더 포함하는 것을 특징으로 한다.
위에서 설명하고 있는 본 발명에 따른 코어전압 발생회로는, 코어전압을 차단시킨 상태에서 코어전압 출력단에서 불필요하게 발생되어지는 전류소모를 억제하는 것을 특징으로 한다. 이를 위하여 본 발명은 코어전압 발생이 차단되었을 때, 코어전압 출력단의 전위를 0볼트로 제어하여, 하프 코어전압 발생부에서 형성된 전 류통로에 의한 전류 소모를 방지한다. 또한 본 발명은 증폭부의 턴-오프 특성을 높여주므로서, 트랜지스터에 의한 누설전류 발생을 억제시킨다. 그리고 본 발명은 상기 코어전압 출력라인에 이중 스위치를 구성하여, 코어전압 발생이 차단되었을 때, 상기 이중 스위치에 의해 코어전압 출력을 완전하게 차단시키는 효과를 얻게 된다. 따라서 본 발명은 코어전압 발생이 차단된 상태에서, 코어전압 출력단에서 발생될 수 있는 전류소모를 완전하게 억제시키는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 코어전압 발생회로의 실시예에 대하여 자세하게 살펴보기로 한다.
도 2는 본 발명의 실시예에 따른 코어전압 발생회로도를 도시하고 있다.
도시하고 있는 바와 같이 본 발명에 따른 코어전압 발생회로는, 코어 전압단 전위의 1/2 레벨인 하프 코어 전압(NEW HF_VCORE)과 기준전압(VREFC)(목표 코어전압의 1/2 레벨; 0.75V)을 차동 비교하는 비교부(20), 상기 비교부(20)의 출력신호에 응답하여 증폭된 코어 전압(약 1.5V)을 출력하는 증폭부(22), 그리고 상기 출력되는 코어 전압을 전압 분배하고, 출력되는 코어 전압의 감시에 이용될 코어 전압단 전위의 1/2 레벨인 하프 코어전압(NEW HF_VCORE)을 발생하는 하프 코어전압 발생부(24), 상기 비교부(20)를 동작시키거나 또는 정지시키기 위하여 상기 비교부(20)의 전류통로 형성을 개폐하는 제 1 제어스위칭부(26), 코어전압 출력을 정지할 때 상기 증폭부(22)의 출력단의 전위를 접지전압으로 제어하기 위한 뮤트부(23), 상기 증폭부(22)의 출력라인 상에 구성되어 코어전압 출력을 개폐하는 출력스위칭부(25), 그리고 상기 코어전압 출력을 정지할 때, 상기 증폭부(22)의 스위칭동작을 제어하는 제 2 제어스위칭부(21)를 포함하여 구성되어진다.
상기 비교부(20)는, 외부에서 인가되는 기준전압(VREFC)과 코어전압의 1/2 레벨인 하프 코어전압(NEW HF_VCORE)을 이용하여 차동 비교를 수행하는 두개의 NMOS 트랜지스터(MN10,MN11)로 구성되고, 상기 두개의 트랜지스터(MN10,MN11)의 소스 단자는 노드(N15)를 통해 연결되어진다. 따라서 트랜지스터(MN10)의 게이트단자에는 기준전압(VREFC)이 인가되고, 트랜지스터(MN11)의 게이트단자에는 하프 코어전압이 인가되어진다. 그리고 상기 트랜지스터(MN10)의 드레인단자는 노드(N11)를 통해 PMOS 트랜지스터(MP7)와 직렬 연결되고, 상기 PMOS 트랜지스터(MP7)의 소스단자로 외부 전원전압(VDD)이 인가되어진다. 또한 상기 비교부(20)를 구성하는 상기 트랜지스터(MN11)의 드레인단자는 PMOS 트랜지스터(MP8)와 직렬 연결되고, 상기 트랜지스터(MP8)의 게이트단자와 드레인단자가 노드(N12)를 통해 연결되고, 상기 노드(N12)에는 상기 PMOS 트랜지스터(MP7)의 게이트단자도 연결되어진다. 그리고 상기 트랜지스터(MP7)의 소스단자로 외부 전원전압(VDD)이 공급되어진다.
상기 증폭부(22)는, PMOS 트랜지스터(MP9)로 구성되고, 상기 노드(N11)에 게이트단자를 연결하고, 소스단자로 외부 전원전압(VDD)을 공급받으며, 드레인단자로 증폭된 코어전압(VCORE_ACT)을 출력하도록 구성되어진다.
상기 제 1 제어스위칭부(26)는, 상기 비교부(20)의 노드(N15)에 드레인단자 를 연결하고, 게이트단자를 통해 외부에서 인가되는 액티브_인에이블 신호(ACTIVE_ ENABLE)를 공급받으며, 소스단자를 접지전압에 연결하고 있는 NMOS 트랜지스터(MN12)로 구성되어진다.
상기 하프 코어전압(NEW HF_VCORE) 발생부(24)는 상기 증폭부(22)에서 발생하는 코어전압의 출력단자(N13)와 접지전압 사이에 직렬 연결되고 있는 두개의 NMOS 트랜지스터(MN13,MN14)로 구성되고, 상기 두개의 트랜지스터(MN13,MN14) 사이에 연결되고 있는 노드(N14)에 상기 비교부(20)의 트랜지스터(MN11) 게이트단자가 연결되어진다. 상기 두개의 트랜지스터(MN13,MN14)의 드레인단자와 게이트단자는 연결된 상태를 갖는다. 즉, 상기 코어전압이 상기 두개의 트랜지스터(MN13,MN14)에 의해서 분압된 형태를 갖게 되고, 이렇게 분압된 코어전압이 상기 비교부(20)의 트랜지스터(MN11)를 턴 온 시키게 되는 궤환루프 형태를 갖게 된다.
상기 뮤트부(23)는, 상기 노드(N13)와 접지전압 사이에 연결되고 있는 NMOS 트랜지스터(MN15)로 구성되고, 상기 뮤트부(23)는 상기 증폭부(22)의 출력단자(N13)에 대해서 상기 하프 코어전압 발생부(24)와 병렬 연결된 상태가 된다. 상기 트랜지스터(MN15)의 게이트단자는 노드(N16)에 연결되어진다.
상기 출력스위칭부(25)는, 상기 노드(N13)에 연결되는 코어전압 출력라인 상에 구성되는 스위치(SM0)와, 상기 스위치(SM0)의 개폐 동작 제어를 위한 인버터(IV0)로 구성되어진다. 상기 스위치(SM0)는 이중 스위치로, 상기 노드(N16)에 연결되는 인버터(IV0)의 출력신호와 인버터(IV0)의 입력신호에 의해서 온/오프 되고, 상기 인버터(IV0)에서 로우신호를 출력하고, 인버터(IV0)에 하이신호가 입력 될 때 턴 온 되어 노드(N13)에 인가된 코어전압을 출력한다. 그리고 인버터(IV0)는 상기 액티브_인에이블신호를 입력한다.
상기 제 2 제어스위칭부(21)는, 상기 액티브_인에이블신호를 게이트단자로 입력하는 PMOS 트랜지스터(MP10)로 구성되고, 상기 트랜지스터(MP10)의 소스단자는 외부전원전압(VDD)에 연결되고, 드레인단자는 노드(N11)에 연결되어진다.
다음은 상기 구성으로 이루어진 본 발명에 따른 코어전압 발생회로의 동작 과정에 대해서 설명한다.
우선, 비교부(20)가 동작하여 코어전압을 발생할 때, 즉 액티브_인에이블신호가 하이레벨신호로서 인가될 때, 제 1 제어스위칭부(26)를 구성하는 NMOS 트랜지스터(MN12)의 게이트단자에 하이레벨신호가 인가되면서 상기 트랜지스터(MN12)는 턴-온 된다. 상기 트랜지스터(MN12)가 턴-온 되면, 비교부(20)의 동작 수행을 위한 전류 통로가 형성되어진다.
이때, 기준전압(VREFC)에 의해 턴 온 동작된 트랜지스터(MN10)에 의해서, 노드(N11)의 전압이 낮아지고, 또한 상기 턴 온 동작된 트랜지스터(MN12)에 의해 노드(N15)의 전압도 낮아진다.
그리고 상기 하이레벨신호의 액티브_인에이블신호가 출력스위칭부(25)를 구성하는 인버터(IV0)에 입력됨과 동시에 스위치(SM0)의 일측에 인가되어, 상기 스위치(SM0)의 일측에 인가된 하이신호와, 상기 인버터(IV0)에서 인버팅되어 상기 스위치(SM0)의 타측에 인가된 로우신호에 의해 스위치(SM0)가 온 상태를 갖는다.
이와 같은 상태에서, 노드(N11)의 로우레벨신호는 증폭부(22)를 구성하는 PMOS 트랜지스터(MP9)를 턴 온시켜서 노드(N13)에 증폭된 코어전압이 인가되도록 제어한다. 상기 노드(N13)에 인가된 코어전압은 온 상태를 갖는 출력스위칭부(25)를 통과하여 출력되어진다.
상기와 같이 코어전압이 출력되고 있는 상태에서, 뮤트부(23)를 구성하는 트랜지스터(MN15)의 게이트단자에는 로우레벨신호가 인가되기 때문에 턴-오프 상태를 갖으며, 또한 제 2 제어스위칭부(21)를 구성하는 PMOS 트랜지스터(MP10)의 게이트단자에는 하이레벨신호가 인가되기 때문에 턴-오프 상태를 갖게 된다.
상기와 같은 상태에서 트랜지스터(MN12,MN10)의 드레인 전압이 낮아지면서 트랜지스터(MP9)의 턴 온 특성은 점차 강해지고, 따라서 출력되는 코어전압은 높아지게 된다.
이와 함께 상기 코어전압을 감시하기 위해 생성되는 하프 코어전압(NEW HF_VCORE)은, 트랜지스터(MN13,MN14)에 의해서 분압되어, NMOS 트랜지스터(MN11)의 게이트단자에 인가된다. 상기 트랜지스터(MN11)는 턴 온되어지고, 상기 트랜지스터(MN11)의 턴 온동작으로 PMOS 트랜지스터(MP7,MP8)의 게이트전압이 낮아진다.
상기 트랜지스터(MP7,MP8)의 게이트 전압이 낮아지면, 상기 트랜지스터(MP7,MP8)가 턴 온 되고, 이와 함께 노드(N11)에 인가되는 전압이 점차 상승되어진다. 그리고 상기 노드(N11)에 인가전압으로 턴 온/오프 되는 트랜지스터(MP9)의 게이트 전압도 점차 상승한다.
상기 트랜지스터(MP9)는 PMOS 트랜지스터이므로 게이트 전압이 상승하면, 턴 온 특성이 약해지게 되고, 결과적으로 출력되는 코어전압이 낮아지게 된다. 결과적으로 상기 코어전압을 감시하기 위해 발생되는 하프 코어전압(NEW HF_VCORE)과 기준전압(VREFC)이 같아질 때까지 상기 비교부(20)의 차동 비교 동작은 수행되어진다.
한편, 상기와 같이 코어전압(VCORE_ACT)을 발생하고자 할 때(IDD5B), 외부에서 인가되는 액티브-인에이블신호는 하이레벨상태를 갖는다. 그러나 코어전압을 차단시켜야 할 때(IDD2P), 상기 외부에서 인가되는 액티브신호는 디스에이블상태 즉 로우레벨신호가 인가되어진다.
상기 로우레벨신호는, 제 1 제어스위칭부(26)인 NMOS 트랜지스터(MN12)의 게이트단자에 인가되면서 상기 트랜지스터(MN12)는 오프 동작된다.
그리고 로우레벨신호는, 제 2 제어스위칭부(21)인 PMOS 트랜지스터(MP10)의 게이트단자에 인가되면서 상기 트랜지스터(MP10)는 온 동작된다.
또한 로우레벨신호는, 인버터(IV0)를 통과하여 하이레벨신호로 인버팅된 후, 뮤트부(23)를 구성하는 NMOS 트랜지스터(MN15)의 게이트단자에 인가되어 상기 트랜지스터(MN15)를 턴 온 시킨다.
더불어 상기 로우레벨신호는, 출력스위칭부(25)인 스위치(SM0)의 일측에 직접 인가되고 동시에 인버터(IV0)에서 인버팅된 하이레벨신호가 스위치(SMO)의 타측에 인가되어, 상기 스위치(SM0)을 오프 상태로 제어한다.
상기와 같이 로우레벨신호에 의해서 제 1 제어스위칭부(26)는 오프상태, 제 2 제어스위칭부(21)는 온 상태, 출력스위칭부(25)는 오프 상태, 뮤트부(23)는 온 상태로 제어되어진다.
상기와 같은 제어상태, 즉 상기 트랜지스터(MN12)가 오프되면, 비교부(20)를 구성하는 트랜지스터(MN10)의 전류통로가 형성되지 못하여 트랜지스터(MN10)가 턴-오프 된다. 이때 노드(N11)의 전위는 고전위상태가 되어 증폭부(22)를 구성하는 PMOS 트랜지스터(MP9)는 턴 오프 상태가 된다.
그러나 상기 PMOS 트랜지스터(MP9)의 턴 오프 동작은 앞서 종래 기술에서 언급하고 있는 바와 같이, 트랜지스터의 특성 상 완전한 전류 흐름을 차단하지 못하는 상태가 되고, 나아가 코어전압에 의해 두개의 트랜지스터(MN13,MN14)로 구성된 하프 코어전압 발생부(24)에 전류 통로가 형성될 우려가 발생될 수 있다.
이와 같은 상태에서, 뮤트부(23)를 구성하는 NMOS 트랜지스터(MN15)가 턴 온 상태를 유지하면서, 상기 NMOS 트랜지스터(MN15)를 통해 노드(N13)의 전위는 접지전압과 동일한 전위상태를 갖게 된다. 결과적으로 코어전압을 0볼트 상태로 제어해버리는 것이다. 이러한 제어에 의해서 상기 하프 코어전압 발생부(24)를 구성하는 두개의 트랜지스터(MN13,MN14)를 통해 흐르는 전류를 없애는 것이 가능하게 된다.
또한 트랜지스터(MP9)에 의해 일차적으로 차단된 코어전압의 출력은, 오프상태의 스위치(SM0)에 의해 이중으로 완전히 차단되어진다.
그리고 제 2 제어스위칭부(21)가 온 상태를 갖으면서 노드(N11)의 전압이 높아지고, 결과적으로 트랜지스터(MP9)의 게이트전압과 소스전압과의 전위차를 억제하여 트랜지스터(MP9)의 턴-오프 특성을 높여준다.
도 3은 본 발명에 따른 코어전압 발생회로를 외부전원전압(VDD =1.8볼트), 기준전압(VREFC=0.75볼트), 액티브_인에이블전압(0.83 볼트)의 조건에서 테스트한 결과를 나타내고 있는 그래프이다. 도시된 바에 따르면, 본 발명의 트랜지스터(MN14,MN15)에 흐르는 전류가 종래 트랜지스터(MN9)에서 흐르는 전류보다 약 19배 정도 적음을 확인할 수 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 코어전압을 차단시킨 상태에서 코어전압 출력단에서 불필요하게 소모되어지는 전류를 차단하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 기술에 따른 코어전압 발생 회로도.
도 2는 본 발명의 일 실시예에 따른 코어전압 발생 회로도.
도 3은 본 발명에 따른 동작 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 비교부 21,26 : 제어스위칭부
22 : 증폭부 23 : 뮤트부
24 : 하프 코어전압 발생부 25 : 출력스위칭부
MN10~MN15 : NMOS 트랜지스터 MP7~MP10 : PMOS 트랜지스터
IV0 : 인버터 SM0 : 스위치

Claims (10)

  1. 기준전압과 피드백 코어전압을 차동 비교하는 비교수단;
    상기 비교수단에서 출력되는 신호에 기초해서 외부 전원전압을 증폭하여 코어전압을 출력하는 증폭수단; 그리고
    코어전압 발생이 차단되었을 때, 상기 증폭수단의 출력단자의 전위를 접지전압으로 제어하는 뮤트수단을 포함하는 것을 특징으로 하는 코어전압 발생회로.
  2. 제 1 항에 있어서,
    상기 증폭수단에서 출력되는 코어전압 출력라인에 구성되고, 코어전압 발생이 차단되었을 때, 오프 동작되어 코어전압 출력을 차단시키는 출력스위칭수단을 더 포함하는 것을 특징으로 하는 코어전압 발생회로.
  3. 제 2 항에 있어서,
    상기 출력스위칭수단은, 코어전압 발생 차단을 위해 외부에서 인가되는 제어신호를 인버팅하는 인버터;
    상기 인버터의 하이레벨 출력신호와, 로우레벨의 제어신호를 각각 일측으로 입력하고, 상기 코어전압 출력라인을 오프시키는 스위치를 포함하는 것을 특징으로 하는 코어전압 발생회로.
  4. 제 1 항에 있어서,
    상기 뮤트수단은, 상기 증폭수단에서 출력되는 코어전압 출력단자와 접지전원 사이에 연결된 MOS 트랜지스터로 구성되는 것을 특징으로 하는 코어전압 발생회로.
  5. 제 4 항에 있어서,
    상기 뮤트수단의 MOS 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 코어전압 발생회로.
  6. 제 5 항에 있어서,
    상기 NMOS 트랜지스터는, 코어전압 발생 차단을 위해 외부에서 인가되는 제어신호에 의해서 턴 온되는 것을 특징으로 하는 코어전압 발생회로.
  7. 제 1 항에 있어서,
    외부에서 인가되는 제어신호에 기초해서 상기 비교수단의 전류통로 형성을 제어하는 제 1 제어스위칭수단을 더 포함하는 것을 특징으로 하는 코어전압 발생회로.
  8. 제 1 항에 있어서,
    상기 증폭수단은 MOS 트랜지스터로 구성되고, 코어전압 발생 차단시 상기 MOS 트랜지스터의 턴-오프 특성을 높여주는 제 2 제어스위칭수단을 더 포함하는 것을 특징으로 하는 코어전압 발생회로.
  9. 제 8 항에 있어서,
    상기 제 2 제어스위칭수단은, 상기 트랜지스터의 게이트전압을 제어하는 것을 특징으로 하는 코어전압 발생회로.
  10. 제 1 항에 있어서,
    상기 증폭부의 출력단자와 접지전원 사이에 연결되어 피드백 코어전압을 발생하는 하프 코어전압 발생수단을 더 포함하는 것을 특징으로 하는 코어전압 발생회로.
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