KR100794994B1 - 내부전압 발생회로 - Google Patents

Abstract

본 발명은 저전원전압(Low Power) 환경하에서도 구동능력을 강화하도록 설계된 내부전압 발생회로에 관한 것으로, 본 발명에 의한 반도체 메모리장치의 내부전압 발생회로는, 기준전압을 출력하는 기준전압발생부; 상기 기준전압을 입력하여 제1풀업제어신호와 제1풀다운제어신호를 발생하는 드라이버제어부; 상기 제1풀업제어신호와 상기 제1풀다운제어신호를 입력하여 이를 증폭하는 증폭부; 상기 증폭부의 출력신호에 응답하여 내부전압을 출력하는 드라이버를 구비하여, 구동효율을 향상시킨 내부전압 발생회로를 제공한다.

내부전압 발생회로, 증폭부, 비트라인프리차지전압, 차동증폭기

Description

내부전압 발생회로{Internal Voltage Generator}

도 1은 일반적인 반도체 메모리장치에서 외부전압레벨에 대비되는 내부전압의 전압레벨을 도식화한 전원그래프,

도 2는 종래 기술에 의한 내부전압 발생회로의 회로도,

도 3은 본 발명에 의한 내부전압 발생회로의 일 실시예를 도시한 회로도,

도 4는 본 발명에 의한 내부전압 발생회로의 다른 실시예를 도시한 회로도,

도 5는 도 2 및 도 3의 전류구동특성을 시뮬레이션 비교한 그래프이다.

< 도면의 주요부분에 대한 부호의 설명 >

100 : 전압디바이더 200 : 드라이버제어부

200A: 바이어스신호발생부 200B: 출력제어부

300 : 드라이버 400 : 증폭부

400A: 풀업증폭부 400B,400C: 풀다운증폭부

본 발명은 반도체 메모리장치(Semiconductor Memory Device)에 관한 것으로서, 특히 저전원전압(Low Power) 환경하에서도 구동능력을 강화하도록 설계된 내부전압 발생회로(Internal Voltage Generator)에 관한 것이다.

반도체에 관한 기술이 발달함에 따라, 반도체 메모리장치에 저장할 수 있는 메모리 셀(memory cell)의 수는 점점 증가하게 된다. 이를 위해 반도체 메모리 장치를 제조할 때에 데이터(data)를 저장할 수 있는 단위 셀(unit cell)의 크기는 기술이 허용하는 한 최대한으로 작게 디자인하여, 하나의 반도체 메모리장치에 최대한 많은 단위 셀이 집적되도록 하고 있다. 이 기술분야에 잘 알려진 바와 같이, 메모리 셀의 디자인룰(disign rule)은 서브미크론급(sub-micron) 이하로 디자인되고 있다. 또한 반도체 메모리 장치가 소비하는 전력의 양은 점점 줄어들도록 요구받고 있고, 또한 메모리 장치의 동작 주파수는 더욱 높아질 필요가 있다. 이를 위해 반도체 메모리 장치가 동작할 때에 사용하는 전원전압의 크기는 계속 낮아지고 있는 실정이며, 최근에는 전원전압 1.5V 이하로 동작하는 반도체 메모리 장치가 개발되고 있다.

여기서 전원전압은 메모리장치 외부로부터 공급되는 전압으로서, 실제로 칩 내부에서는 내부회로들을 고려하여 상기 외부 전원전압을 전압강하시킨 내부전원전압으로 변환하여 사용하게 된다.

반도체 메모리장치의 내부는 크게 코아영역(core region)과 주변영역(peripheral region)으로 구성된다. 코아영역에는 메모리셀이 집적된 메모리셀어레이(memory cell array)와 셀데이터(cell data)를 증폭하는 센스앰프(sense amplifier)가 구성된다. 주변영역에는 데이터(data) 및 어드레스(address)의 입출력을 위한 입출력버퍼(input/ouput buffer)와 디코더(decoder) 및 기타 제어회로(control circuit) 등이 구성되어 있다. 상기 코아영역에는 외부전원전압을 전압강하시킨 코아영역용 내부전압 VCORE를 전원전압으로 사용하고 있고, 상기 주변영역에는 상기 외부전원전압을 전압강하시킨 주변영역용 내부전압 VPERI를 전원전압으로 사용하고 있다. 상기 코아영역용 내부전압 VCORE는 상기 주변영역용 내부전압 VPERI보다 전압레벨이 더 낮게 되는데, 이는 매우 미세하게 설계되어 있는 메모리셀들을 고려한 것이다.

한편 반도체 메모리장치에는, 메모리셀의 셀플레이트(cell plate)전압이나 비트라인 프리차지(bitline precharge)전압과 같이 정전압(reference voltage)을 발생시키는 내부전압 발생회로가 필요한데, 이러한 내부전압은 코아영역에서의 사용을 고려하여 일반적으로 상기 코아영역용 내부전압 VCORE를 이용하여 발생시키게 된다. 상기 셀플레이트전압이나 비트라인프리차지전압은 통상적으로 내부전압 VCORE의 반(1/2) 정도의 전압레벨 즉, 하프코아(half VCORE)레벨로 된다.

도 1은 상기에서 언급한 외부전압 및 내부전압들에 대한 전원그래프를 보여주고 있으며, 외부전원전압 VDD를 1.5V로 가정한 경우이다. 도시된 바와 같이, 내부전원전압 VCORE는 외부전원전압 VDD가 목표전압레벨(target voltage level)로 도달한 이후에는 일정하게 유지되고 있으며, 하프코아 내부전압 Half VCORE도 내부전원전압 VCORE의 1/2 레벨을 유지한다.

메모리장치의 저전원전압화에 따라 칩 내부에서 효과적으로 하프코아 내부전 압 Half VCORE를 발생시킬 수 있는 내부전압 발생회로가 필요하게 되는데, 도 2는 종래에 제시된 하프코아내부전압 Half VCORE를 발생하는 내부전압발생회로를 도시하는 회로도로서, 일 예로 비트라인 프리차지전압 VBLP을 발생하는 회로구성을 도시하고 있다. 메모리셀의 셀플레이트전압을 공급하는 내부전압발생회로 또한 도 2와 같은 회로구성으로 실시될 수 있다.

도 2의 구성에 따른 종래의 내부전압 발생회로는, 기준전압 ref를 출력하는 기준전압발생부 100과, 상기 기준전압 ref와 비트라인프리차지전압 VBLP를 입력하여 풀업제어신호 PU0과 풀다운제어신호 PD0을 발생하는 드라이버제어부 200과, 상기 풀업제어신호 PU0과 풀다운제어신호 PD0의 입력에 응답하여 비트라인프리차지전압 VBLP를 출력하는 드라이버 300으로 구성된다.

기준전압발생부 100은 도시된 바와 같이, 전압디바이더(voltage divider)로 그 구성이 이루어졌으며, 내부전원전압 VCORE와 접지전압 사이에 직렬로 구성연결된 2개의 저항 R1 및 R2로 구성되어 기준전압 ref를 발생한다. 여기서는 R1=R2로 동일한 저항을 사용하여 전압디바이더의 원리를 이용하여 내부전원전압 VCORE의 1/2의 전압레벨을 가지는 기준전압을 발생하게 된다.

드라이버제어부 200은, 상기 기준전압 ref를 입력하여 풀업바이어스 pbias 및 풀다운바이어스 nbias를 출력하는 바이어스신호발생부 200A와, 상기 기준전압 ref를 입력하고 상기 풀업바이어스 pbias 및 풀다운바이어스 nbias의 제어에 응답하여 풀업제어신호 PU0과 풀다운제어신호 PD0을 발생하는 출력제어부 200B로 크게 이루어진다.

그 상세구성을 살피면, 바이어스신호(bias signal)발생부 200A는, 기준전압 ref를 입력하고 내부전원전압 VCORE에 연결된 피모스(PMOS)트랜지스터 P1과, 상기 기준전압 ref를 입력하고 상기 피모스트랜지스터 P1에 직렬연결된 피모스트랜지스터 P2와, 상기 피모스트랜지스터 P2에 채널(channel)이 연결된 엔모스(NMOS)트랜지스터 N1과, 상기 엔모스트랜지스터 N1과 접지전압단 사이에 형성된 엔모스트랜지스터 N2와, 내부전원전압 VCORE에 연결된 피모스트랜지스터 P3와, 상기 피모스트랜지스터 P3에 채널이 연결된 엔모스트랜지스터 N3과, 상기 엔모스트랜지스터 N3과 접지전압단 사이에 형성된 엔모스트랜지스터 N4로 구성된다. 상기 구성에서, 피모스트랜지스터 P3과 엔모스트랜지스터 N3의 공통단자를 통해 풀업바이어스 pbias가 출력되고, 엔모스트랜지스터 N1과 엔모스트랜지스터 N2의 공통단자를 통해 풀다운바이어스 nbias가 출력된다. 또한 상기 구성에서, 엔모스트랜지스터 N1과 엔모스트랜지스터 N3은 커런트미러(current mirror)로 동작하고, 엔모스트랜지스터 N2와 엔모스트랜지스터 N4도 커런트미러로 동작한다. 상기 바이어스신호발생부 200A의 구성에서, 기준전압 ref와 내부전원전압 VCORE의 전압차이가 피모스트랜지스터 P1 및 P2의 문턱전압(threshold voltage)이상으로 커지면 상기 피모스트랜지스터 P1 및 P2를 통해 전류가 흐르게 된다. 이렇게 전류가 흐르기 시작하면 노드(node) a의 전위가 상승하여 엔모스트랜지스터 N1이 턴온(turn-on)되어 전류가 흐르게 된다. 이로부터 노드 b의 전위도 상승하여 엔모스트랜지스터 N2도 턴온된다. 한편 엔모스트랜지스터 N3은 엔모스트랜지스터 N1과 커런트미러로 동작하고, 엔모스트랜지스터 N4도 엔모스트랜지스터 N2와 커런트미러로 동작한다. 그리고 엔모스트랜지스터 N3 및 N4의 커런트미러 동작에 따라 피모스트랜지스터 P3은 내부전원전압 VCORE로부터 일정한 전류를 흐르게 하고, 이로부터 일정한 전위를 갖는 풀업바이어스 pbias가 발생한다. 또한 노드 b로부터도 일정한 전위를 갖는 풀다운바이어스 nbias가 발생한다.

출력제어부 200B는, 내부전원전압 VCORE에 연결되고 풀업바이어스 pbias에 의해 구동되는 피모스트랜지스터 P4와, 상기 피모스트랜지스터 P4와 기준전압 ref 입력노드 N5 사이에 형성되어 기준전압 ref보다 엔모스문턱전압(Vtn)만큼 높은 전압 ng를 발생하는 엔모스트랜지스터 N5와, 상기 엔모스트랜지스터 N5와 상기 기준전압 ref 입력노드 N5 사이에 형성되어 기준전압 ref보다 피모스문턱전압(Vtp)만큼 낮은 전압 pg를 발생하는 피모스트랜지스터 P6과, 상기 피모스트랜지스터 P6과 접지전압단 사이에 연결되고 풀다운바이어스 nbias에 의해 구동되는 엔모스트랜지스터 N6과, 내부전원전압 VCORE에 연결되고 풀업바이어스 pbias에 의해 구동되는 피모스트랜지스터 P5와, 상기 피모스트랜지스터 P5와 비트라인프리차지전압 VBLP 노드 사이에 연결되고 상기 ng전압에 의해 구동되는 엔모스트랜지스터 N7과, 상기 비트라인프리차지전압 VBLP 노드에 채널이 연결되고 상기 pg전압에 의해 구동되는 피모스트랜지스터 P7과, 상기 피모스트랜지스터 P7과 접지전압단 사이에 연결되고 풀다운바이어스 nbias에 의해 구동되는 엔모스트랜지스터 N8로 구성된다. 상기 출력제어부 300은, 기준전압 ref보다 엔모스문턱전압(Vtn)만큼 높은 전압 ng와 기준전압 ref보다 피모스문턱전압(Vtp)만큼 낮은 전압 pg를 발생하면서, 풀업바이어스 pbias와 풀다운바이어스 nbias의 입력에 응답하여 풀업제어신호 PU0과 풀다운제어 신호 PD0을 발생하도록 구성되었다.

드라이버 300은, 풀업제어신호 PU0의 입력에 응답하여 비트라인프리차지전압 VBLP를 풀업하는 풀업드라이버 PU와, 풀다운제어신호 PD0의 입력에 응답하여 비트라인프리차지전압 VBLP를 풀다운하는 풀다운드라이버 PD로 구성된다.

상기 도 2의 구성에 따른 내부전압으로서의 비트라인프리차지전압 VBLP를 구동하는 동작을 설명하면 다음과 같다.

예컨대, 비트라인프리차지전압 VBLP가 낮아지게 되면, ng노드와 VBLP 노드 사이의 전압차이가 커져서 엔모스트랜지스터 N7이 더 많은 전류를 흘리게 된다. 이로부터 풀업제어신호 PU0의 전압레벨이 떨어지게 되고, 이는 곧 풀업드라이버 PU를 통해 비트라인프리차지전압 VBLP의 전압레벨을 상승시켜 결과적으로 목표레벨(target level)로 회복시키게 된다.

반대로, 비트라인프리차지전압 VBLP가 높아지게 되면, pg노드와 VBLP 노드 사이의 전압차이가 커져서 피모스트랜지스터 P7이 더 많은 전류를 흘리게 된다. 이로부터 풀다운제어신호 PD0의 전압레벨이 상승하게 되고, 이는 곧 풀다운드라이버 PD를 통해 비트라인프리차지전압 VBLP의 전압레벨을 떨어뜨려 결과적으로 목표레벨로 회복시키게 된다.

한편, 도 2와 같은 구성을 갖는 내부전압발생회로의 경우, 풀업드라이버 PU를 턴온(turn-on)시키기 위해서는 풀업제어신호 PU0과 내부전원전압 VCORE 사이의 전압차이가 피모스트랜지스터(즉, 풀업드라이버 PU)의 문턱전압 이상으로 확보되어야 하고, 풀다운드라이버 PD를 턴온(turn-on)시키기 위해서는 풀다운제어신호 PD0 과 접지전압 VSS 사이의 전압차이가 엔모스트랜지스터(즉, 풀다운드라이버 PD)의 문턱전압 이상으로 확보되어야 한다.

그러나 현재 반도체 메모리장치에 있어서 외부공급전원전압(external power)이 계속 낮아지고 있는 추세임을 감안시에, 내부전원전압 VCORE도 계속해서 낮아지고 있음에 의해, 풀업제어신호 PU0과 내부전원전압 VCORE 사이의 전압차이 및 풀다운제어신호 PD0과 접지전압 VSS 사이의 전압차이를 충분히 확보하기가 어렵게 된다. 이렇게 확보하지 못할 경우에는 결국 전류 구동력 저하를 초래하게 됨은 당연한 기술적 사실이다.

이러한 문제를 해결하기 위하여 특별히 낮은 문턱전압을 갖는 피모스트랜지스터 및 엔모스트랜지스터를 풀업드라이버 및 풀다운드라이버에 사용하는 방법을 고려해볼 수 있지만, 이렇게 되면 드라이버단에서의 누설전류(leakage current)가 증가되어, 비트라인프리차지전압 VBLP의 고속 회복에 걸림돌이 될 뿐더러 대기모드(stand-by mode)에서 너무 많은 전류를 소모하게 되는 문제가 발생하게 된다. 이렇게 되면 특히 모바일(mobile)용 메모리장치와 같이 낮은 전류를 소비하여야 하는 소자(device)에서는 사용히 어렵게 된다. 또한 낮아진 전류 구동력으로 인하여 드라이버단의 크기(size)를 매우 크게 설계하여야 하므로, 점유면적이 커지는 단점을 갖게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 구동능력 을 크게 확보한 내부전압발생회로를 제공하는데 그 목적이 있다.

또한 본 발명의 다른 목적은 낮은 전원전압 환경하에서도 드라이버단의 구동능력을 크게 확보할 수 있는 내부전압발생회로를 제공하는 것이다.

또한, 본 발명의 또다른 목적은 누설전류 성분을 최소화하면서 구동 효율을 극대화할 수 있는 내부전압 발생회로를 제공하는 것이다.　

상기한 목적들을 달성하기 위한 본 발명에 의한 반도체 메모리장치의 내부전압 발생회로는, 기준전압을 출력하는 기준전압발생부; 상기 기준전압을 입력하여 제1풀업제어신호와 제1풀다운제어신호를 발생하는 드라이버제어부; 상기 제1풀업제어신호와 상기 제1풀다운제어신호를 입력하여 이를 증폭하는 증폭부; 상기 증폭부의 출력신호에 응답하여 내부전압을 출력하는 드라이버를 구비함을 특징으로 한다.

상기 기준전압발생회로는 전압디바이더를 포함하여 구성함이 바람직하다. 상기 드라이버제어부는, 상기 기준전압을 입력하여 풀업바이어스 및 풀다운바이어스를 출력하는 바이어스신호발생부와, 상기 기준전압을 입력하고 상기 풀업바이어스 및 풀다운바이어스의 제어에 응답하여 상기 제1풀업제어신호와 상기 제1풀다운제어신호를 발생하는 출력제어부를 포함하여 구성함이 바람직하다. 상기 증폭부는, 상기 제1풀업제어신호를 상기 기준전압의 입력에 응답하여 증폭하여 제2풀업제어신호를 발생하는 풀업증폭부와, 상기 제1풀다운제어신호를 상기 기준전압의 입력에 응답하여 증폭하여 제2풀다운제어신호를 발생하는 풀다운증폭부를 포함하여 구성함이 바람직하다. 상기 풀업증폭부는 상기 제1풀업제어신호와 기준전압을 입력하여 이를 차동증폭하는 차동증폭기로 구성함이 바람직하다. 상기 풀다운증폭부는 상기 제1풀다운제어신호와 기준전압을 입력하여 이를 차동증폭하는 차동증폭기로 구성함이 바람직하다. 상기 드라이버는, 상기 제2풀업제어신호의 입력에 응답하여 비트라인프리차지전압을 풀업하는 풀업드라이버와, 상기 제2풀다운제어신호의 입력에 응답하여 비트라인프리차지전압을 풀다운하는 풀다운드라이버를 포함하여 구성함이 바람직하다.

또한, 상기한 목적들을 달성하기 위한 본 발명에 의한 반도체 메모리장치의 내부전압 발생회로는, 기준전압을 출력하는 기준전압발생부; 상기 기준전압을 입력하여 제1풀업제어신호와 제1풀다운제어신호를 발생하는 드라이버제어부; 상기 기준전압을 입력하여 상기 제1풀업제어신호를 증폭하여 제2풀업제어신호를 발생하는 풀업증폭부; 상기 기준전압을 입력하여 상기 제1풀다운제어신호를 증폭하여 제2풀다운제어신호를 발생하는 풀다운증폭부; 상기 제2풀업제어신호와 제2풀다운제어신호의 입력에 응답하여 내부전압을 출력하는 드라이버를 구비함을 특징으로 한다.

상기 기준전압발생회로는 전압디바이더를 포함하여 구성함이 바람직하다. 상기 드라이버제어부는, 상기 기준전압을 입력하여 풀업바이어스 및 풀다운바이어스를 출력하는 바이어스신호발생부와, 상기 기준전압을 입력하고 상기 풀업바이어스 및 풀다운바이어스의 제어에 응답하여 제1풀업제어신호와 제1풀다운제어신호를 발생하는 출력제어부를 포함하여 구성함이 바람직하다. 상기 풀업증폭부는 상기 제1풀업제어신호와 기준전압을 입력하여 이를 차동증폭하는 차동증폭기로 구성함이 바람직하다. 상기 풀다운증폭부는 상기 제1풀다운제어신호와 기준전압을 입력하여 이를 차동증폭하는 차동증폭기로 구성함이 바람직하다. 상기 드라이버는, 상기 제2풀 업제어신호의 입력에 응답하여 비트라인프리차지전압을 풀업하는 풀업드라이버와, 상기 제2풀다운제어신호의 입력에 응답하여 비트라인프리차지전압을 풀다운하는 풀다운드라이버를 포함하여 구성함이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 3은 본 발명에 의한 내부전압 발생회로의 일 실시예를 도시한 회로도이다. 도시된 바와 같이, 본 발명에 의한 내부전압발생회로는, 기준전압 ref를 출력하는 기준전압발생부 100; 상기 기준전압 ref를 입력하여 드라이버제어신호를 발생하는 드라이버제어부 200; 상기 드라이버제어신호를 입력하여 이를 증폭하는 증폭부 400; 상기 증폭부 400의 출력신호에 응답하여 내부전압 VBLP를 출력하는 드라이버 300으로 이루어진다. 상기 도 3의 구성에서, 증폭부 400이 드라이버제어부 200의 출력신호를 입력하고 이를 증폭하여 드라이버 300으로 전달하는 구성 및 그 과정이 본 발명의 주된 특징으로 된다. 도 3에 도시된 바와 같이, 기준전압발생부 100과, 드라이버제어부 200과 드라이버 300은 전술한 바 있는 도 2의 구성과 동일하게 실시하였고 또한 그렇게 실시구성함이 바람직하지만, 이는 회로적으로 얼마든지 다르게 변형이 이루어질 수 있을 것이다. 그러나 드라이버 400을 구동하는 신호를 증폭하여 전달하는 본 발명의 특징은 변형되어질 수 없다.

도 3의 구성을 이루는 상세회로를 살펴보면,

기준전압발생회로 100은, 전압디바이더(voltage divider)로 실시구성되었으 며, 내부전원전압 VCORE와 접지전압단 사이에 직렬로 형성된 2개의 저항 R1 및 R2로 이루어지고, 상기 2개의 저항 R1 및 R2 사이의 노드를 통해 기준전압 ref가 출력된다.

상기 드라이버제어부 200은, 상기 기준전압 ref를 입력하여 풀업바이어스 pbias 및 풀다운바이어스 nbias를 출력하는 바이어스신호발생부 200A와, 상기 기준전압 ref를 입력하고 상기 풀업바이어스 pbias 및 풀다운바이어스 nbias의 제어에 응답하여 제1풀업제어신호 PU1과 제1풀다운제어신호 PD1을 발생하는 출력제어부 200B로 구성되면, 이는 전술한 도 2의 구성과 동일하게 실시 구성하였다.

증폭부 400은, 제1풀업제어신호 PU1을 기준전압 ref의 입력에 응답하여 증폭하여 제2풀업제어신호 PU2를 발생하는 풀업증폭부 400A와, 상기 제1풀다운제어신호 PU1을 상기 기준전압 ref의 입력에 응답하여 증폭하여 제2풀다운제어신호 PD2를 발생하는 풀다운증폭부 400B를 포함하여 구성함이 바람직하다.

상기 풀업증폭부 400A는, 상기 제1풀업제어신호 PU1과 기준전압 ref을 입력하여 이를 차동증폭하는 차동증폭기(differential amplifier)로 구성함이 바람직하다. 실시예로서, 상기 풀업증폭부 400A는, 구동신호 VBIASN에 의해 구동되고 제1풀업제어신호 PU1과 기준전압 ref을 입력하여 이를 차동증폭하는 차동증폭기로 이루어진다. 즉, 제1풀업제어신호 PU1을 입력하는 입력트랜지스터 N11(엔모스(NMOS)트랜지스터로 실시됨)과, 기준전압 ref를 입력하는 입력트랜지스터 N12(엔모스트랜지스터로 실시됨)와, 상기 입력트랜지스터 N11 및 N12에 공통으로 채널이 연결되고 구동신호 VBIASN에 의해 구동되는 구동트랜지스터 N13(엔모스트랜지스터로 실시됨) 과, 상기 입력트랜지스터 N11에 전류를 흘려주기 위한 피모스트랜지스터 P11과, 상기 입력트랜지스터 N12에 전류를 흘려주기 위한 피모스트랜지스터 P12로 이루어지며, 상기 피모스트랜지스터 P12와 입력트랜지스터 N12 사이의 노드를 통해 제2풀업제어신호 PU2가 출력된다.

상기 풀다운증폭부 400B는, 상기 제1풀다운제어신호와 기준전압 ref을 입력하여 이를 차동증폭하는 차동증폭기로 구성함이 바람직하다. 실시예로서, 상기 풀다운증폭부 400B는, 구동신호 VBIASP에 의해 구동되고 제1풀다운제어신호 PD1과 기준전압 ref을 입력하여 이를 차동증폭하는 차동증폭기로 이루어진다. 즉, 제1풀다운제어신호 PD1을 입력하는 입력트랜지스터 P14(피모스(PMOS)트랜지스터로 실시됨)과, 기준전압 ref를 입력하는 입력트랜지스터 P15(피모스트랜지스터로 실시됨)와, 상기 입력트랜지스터 P14 및 P15에 공통으로 채널이 연결되고 구동신호 VBIASP에 의해 내부전원전압 VCORE를 공급하는 구동트랜지스터 P13(피모스트랜지스터로 실시됨)과, 상기 입력트랜지스터 P14를 통해 흐르는 전류에 따라 동작하는 엔모스트랜지스터 N14와, 상기 입력트랜지스터 P14를 통해 흐르는 전류에 따라 동작하고 상기 입력트랜지스터 P15에 채널이 연결된 엔모스트랜지스터 N15로 이루어지며, 상기 엔모스트랜지스터 N15와 입력트랜지스터 P15 사이의 노드를 통해 제2풀다운제어신호 PD2가 출력된다.

상기 증폭부 400을 이루는 풀업증폭부 400A 및 풀다운증폭부 400B로 구성을 실시하였지만, 이는 예컨대 레벨쉬프터(level shifter)와 같은 특성을 갖는 다른 회로로 실시가능하며, 드라이버 300으로 공급되는 신호를 증폭할 수 있어야 한다.

한편 도 3의 구성에서는 증폭부 400이 풀업증폭부 400A 및 풀다운증폭부 400B를 모두 구비하는 경우를 예로 들었으며, 이는 발명의 최적의 실시예를 고려하여 설계된 예이다. 그러나 예컨대 풀업드라이버 특성만을 고려하거나, 또는 풀다운드라이버 특성만을 고려하여야 하는 경우라면, 풀업증폭부 400A 또는 풀다운증폭부 400B 중 어느 하나만을 선택적으로 사용할 수도 있을 것이다. 아울러서 이렇게 선택적으로 사용하여야 하는 경우라면, 그에 따른 드라이버제어부 200의 구성 또한 달라져야 할 것이다.

드라이버 300은, 상기 제2풀업제어신호 PU2의 입력에 응답하여 비트라인프리차지전압 VBLP를 풀업(pull-up)하는 풀업드라이버 PU와, 상기 제2풀다운제어신호 PD2의 입력에 응답하여 비트라인프리차지전압 VBLP를 풀다운(pull-down)하는 풀다운드라이버 PD를 포함하여 구성함이 바람직하다.

도 3의 구성에 따른 동작특성을 설명하겠다.

기준전압발생부 100 및 드라이버제어부 200의 동작특성에 대해서는 설명을 생략하겠다. 또한 이하의 설명에서는 내부전압을 비트라인프리차지전압 VBLP로서 예를 들어 설명하겠다. 비트라인프리차지전압 VBLP와 같은 전압레벨을 갖는 셀플레이트전압 VCP나 기타 다른 1/2 VCORE 전압레벨을 갖는 내부전압도 동일하게 적용될 수 있음은 기술적으로 당연한 사실이다.

예컨대 비트라인프리차지전압 VBLP의 전압레벨이 내부전원전압 VCORE의 1/2에 해당하는 값을 가질 때, 제1풀업제어신호 PU1은 (엔모스트랜지스터 N7의 문턱전압을 고려시) 내부전원전압 VCORE의 1/2 보다 더 큰 전압레벨값을 갖는다. 기준전 압 ref는 내부전원전압 VCORE의 1/2의 전압레벨을 가지므로, 차동증폭기(differential amplifier)의 원리에 따라 풀업증폭부 400A의 출력신호인 제2풀업제어신호 PU2는 상승하여 내부전원전압 VCORE에 가까운 값으로 상승하게 된다. 이 때 풀업드라이버 PU는 턴-오프(turn-off)상태를 유지하게 된다. 또한 제1풀다운제어신호 PD1은 (피모스트랜지스터 P7의 문턱전압을 고려시) 내부전원전압 VCORE의 1/2 보다 더 낮은 전압레벨값을 갖는다. 기준전압 ref는 내부전원전압 VCORE의 1/2의 전압레벨을 가지므로, 차동증폭기(differential amplifier)의 원리에 따라 풀다운증폭부 400B의 출력신호인 제2풀다운제어신호 PD2는 하강하여 접지전압 VSS에 가까운 값으로 하강하게 된다. 이 때 풀다운드라이버 PD는 턴-오프(turn-off)상태를 유지하게 된다.

그러다가 비트라인프리차지전압 VBLP의 전압레벨이 낮아지게 되면, 출력제어부 200B의 노드 ng와 비트라인프리차지전압 VBLP 사이의 전압차이가 커져서 엔모스트랜지스터 N7이 더 많은 전류를 흘리게 되며, 이는 제1풀업제어신호 PU1의 전압레벨을 떨어뜨린다. 그래서 제1풀업제어신호 PU1의 전압레벨이 기준전압 ref의 전압레벨보다 낮아지게 되면, 차동증폭기로 구성된 풀업증폭부 400A의 증폭동작에 따라 제1풀업제어신호 PU1의 전압레벨은 하강하여 접지전압 VSS에 가깝게 된다. 그래서 제2풀업제어신호 PU2의 전압레벨은 상승하여 풀업드라이버 PU는 턴-온(turn-on)상태로 된다. 이로부터 내부전원전압 VCORE로부터 비트라인프리차지전압 VBLP로 전류가 공급되어 비트라인프리차지전압 VBLP의 전압레벨이 목표레벨(target level) 즉, 1/2 VCORE 레벨 수준으로 회복하게 된다.

반대로 비트라인프리차지전압 VBLP의 전압레벨이 높아지게 되면, 출력제어부 200B의 노드 pg와 비트라인프리차지전압 VBLP 사이의 전압차이가 커져서 피모스트랜지스터 P7이 더 많은 전류를 흘리게 되며, 이는 제1풀다운제어신호 PD1의 전압레벨을 상승시킨다. 그래서 제1풀다운제어신호 PD1의 전압레벨이 기준전압 ref의 전압레벨보다 높아지게 되면, 차동증폭기로 구성된 풀다운증폭부 400B의 증폭동작에 따라 제1풀다운제어신호 PD1의 전압레벨은 상승하여 내부전원전압 VCORE에 가깝게 된다. 그래서 제2풀다운제어신호 PD2의 전압레벨은 상승하여 풀다운드라이버 PD는 턴-온(turn-on)상태로 된다. 이로부터 비트라인프리차지전압 VBLP의 전압을 접지전압 VSS로 방전하여 비트라인프리차지전압 VBLP의 전압레벨이 목표레벨(target level) 즉, 1/2 VCORE 레벨 수준으로 회복하게 된다.

이와 같이, 본 발명에 의한 내부전압 발생회로는, 제1풀업제어신호 PU1과 기준전압 ref 사이의 전압차를 차동증폭기 구조의 풀업증폭부 400A에서 증폭하게 됨을 알 수 있다. 이는 드라이버 300의 풀업드라이버 PU를 턴-온시켜야 하는 상황이 되면, 접지전압 VSS에 가까운 전압레벨로 풀업드라이버 PU의 게이트단자를 풀업증폭부 400A가 하강시켜주므로, 풀업드라이버 PU의 구동력을 극대화할 수 있게 됨을 의미한다. 마찬가지로 제1풀다운제어신호 PD1과 기준전압 ref 사이의 전압차를 차동증폭기 구조의 풀다운증폭부 400B에서 증폭하게 됨을 알 수 있다. 이는 드라이버 300의 풀다운드라이버 PD를 턴-온시켜야 하는 상황이 되면, 내부전원전압 VCORE에 가까운 전압레벨로 풀다운드라이버 PD의 게이트단자를 풀다운증폭부 400B가 상승시켜주므로, 풀다운드라이버 PD의 구동력을 극대화할 수 있게 됨을 의미한다.

전술한 도 2와 같은 구조를 갖는 내부전압 발생회로는, 드라이버 300의 풀업드라이버 PU를 턴-온시키기 위해서는 제1풀업제어신호 PU0과 내부전원전압 VCORE 사이의 전압차이가 피모스트랜지스터의 문턱전압 이상으로 확보되어야 하며, 풀다운드라이버 PD를 턴-온시키기 위해서는 제2풀다운제어신호 PD0과 접지전압 VSS 사이의 전압차이가 엔모스트랜지스터의 문턱전압 이상으로 확보되어야 했다. 이러한 조건들은 현재 계속해서 낮아지고 있는 외부공급전원 및 그에 따른 내부전원전압 VCORE의 전압레벨 조건하에서는 실질적으로 확보되기 어려운 상황이다. 왜냐하면, 전원전압들은 계속해서 낮아지는 반면에, 비트라인프리차지전압 VBLP를 출력하기 위한 풀업드라이버 및 풀다운드라이버의 문턱전압은 이와 비례해서 낮아지지 못하고 있기 때문이다. 그러나 도 3과 같은 본 발명에 의한 내부전압발생회로는, 비트라인프리차지전압 VBLP 전압의 변화가 생겼을 때, 이와 함께 변화하게 되는 제1풀업제어신호 PU1 또는 제1풀다운제어신호 PD1의 전압레벨값과, 항상 내부전원전압 VCORE의 1/2 레벨을 갖도록 되어 있는 기준전압 ref의 전압레벨을 차동증폭기를 통해 비교하고, 이 차이값을 증폭한 제2풀업제어신호 PU2 또는 제2풀다운제어신호 PD2를 풀업드라이버 PU 또는 풀다운드라이버 PD의 게이트단자에 공급함에 의해, 드라이버 300의 전류 구동력을 극대화할 수 있는 장점이 있다. 한편, 비트라인프리차지전압 VBLP 전압의 변화가 충분하지 않아서 차동증폭기의 출력을 반대방향으로 만들기에 충분하지 않을 경우에는 차동증폭기의 증폭원리에 따라 풀업드라이버 PU 또는 풀다운드라이버 PD의 게이트단의 전압을 내부전원전압 VCORE 또는 접지전압 VSS에 가까운 값으로 확실하게 제어함에 의해, 누설전류 성분을 최소화할 수 있다.

도 4는 본 발명에 의한 내부전압 발생회로의 다른 실시예를 도시하고 있는 회로도이다. 도 4의 구성은, 풀다운증폭부 400C를 구성함에 있어서 입력트랜지스터 N16 및 N17을 도 3의 풀다운증폭부 400B와 같이 입력트랜지스터 P14 및 P15와 같이 피모스트랜지스터로 구현하지 않고, 엔모스트랜지스터로 구현한 구성을 실시한 것이다. 즉, 풀업증폭부 400A의 구성과 동일하게 풀다운증폭부 400C를 구성한 실시예이다. 이렇게 구성하여도 전술한 도 3의 기술적 특징이 동일하게 나타나며, 그 효과 또한 동일하게 얻을 수 있다.

도 5는 도 2 및 도 3의 전류구동특성을 시뮬레이션 비교한 그래프이다. 도 5에서 X축은 비트라인프리차지전압 VBLP이며, 그 값에 따라 드라이버 300을 구성하는 풀업드라이버 PU와 풀다운드라이버 PD에 흐르는 각 전류를 나타낸 것이다. 비트라인프리차지전압 VBLP의 전압레벨이 내부전원전압 VCORE의 1/2 수준에 있을 때에는 전류가 흐르지 않고, 비트라인프리차지전압 VBLP의 전압레벨이 작아졌을 때에는 피모스트랜지스터로 구성된 풀업드라이버에 전류가 흐르게 됨을 알 수 있다. 그리고 비트라인프리차지전압 VBLP의 전압레벨이 상승하였을 때에는 엔모스트랜지스터로 구성된 풀다운드라이버에 전류가 흐르게 됨을 알 수 있다. 그래프에서 알 수 있듯이, 비트라인프리차지전압 VBLP의 전압레벨이 내부전원전압 VCORE의 1/2 정도에 있을 때, 특히 도 2와 같은 종래기술에 비해 전류구동력이 크게 향상된 것을 확인할 수 있다.

이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.

먼저, 종래의 기술과 같이, 내부전압이 변화되었을 때에 그 변화량이 직접 드라이버의 게이트단에 영향을 줌에 의해, 특히 낮은 전원전압을 채용하는 반도체 메모리장치에 있어서 커다란 문제점으로 대두되었으나, 본 발명에서는 그 변화량이 아무리 작아도 이를 증폭하여 줌에 의해 그 문제점을 해결할 수 있다.

그리고 드라이버의 크기를 증가시키거나 트랜지스터의 문턱전압을 추가로 감소시킬 필요없이, 드라이버의 구동 효율을 극대화시킬 수 있는 효과가 있다.

또한 내부전압의 변화량이 차동증폭기의 출력을 반대방향으로 만들기에 충분하지 않을 경우에는 드라이버의 게이트단의 전압을 내부전원전압 또는 접지전압에 가까운 값으로 확실하게 유지시킴에 의해, 누설전류 성분을 최소화할 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.　

Claims (27)

1. 반도체 메모리장치에 있어서,

   기준전압을 출력하는 기준전압발생부;

   상기 기준전압을 입력하여 제1풀업제어신호와 제1풀다운제어신호를 발생하는 드라이버제어부;

   상기 제1풀업제어신호와 상기 제1풀다운제어신호를 입력하여 이를 증폭하는 증폭부; 및

   상기 증폭부의 출력신호에 응답하여 내부전압을 출력하는 드라이버를 구비하고,

   상기 드라이버제어부는, 상기 기준전압을 입력하여 풀업바이어스 및 풀다운바이어스를 출력하는 바이어스신호발생부와, 상기 기준전압을 입력하고 상기 풀업바이어스 및 풀다운바이어스의 제어에 응답하여 상기 제1풀업제어신호와 상기 제1풀다운제어신호를 발생하는 출력제어부를 포함하여 구성함을 특징으로 하는 내부전압 발생회로.　
2. 삭제
3. 삭제
4. 삭제
5. 제 1 항에 있어서,

   상기 바이어스신호발생부는, 상기 기준전압을 입력하고 내부전원전압 VCORE에 연결된 피모스(PMOS)트랜지스터 P1과, 상기 기준전압을 입력하고 상기 피모스트랜지스터 P1에 직렬연결된 피모스트랜지스터 P2와, 상기 피모스트랜지스터 P2에 채널이 연결된 엔모스(NMOS)트랜지스터 N1과, 상기 엔모스트랜지스터 N1과 접지전압단 사이에 형성된 엔모스트랜지스터 N2와, 내부전원전압 VCORE에 연결된 피모스트랜지스터 P3와, 상기 피모스트랜지스터 P3에 채널이 연결된 엔모스트랜지스터 N3과, 상기 엔모스트랜지스터 N3과 접지전압단 사이에 형성된 엔모스트랜지스터 N4를 포함하여 구성됨을 특징으로 하는 내부전압 발생회로.　
6. 제 1 항에 있어서,

   상기 출력제어부는, 내부전원전압 VCORE에 연결되고 풀업바이어스에 의해 구동되는 피모스트랜지스터 P4와, 상기 피모스트랜지스터 P4와 기준전압 입력노드 사이에 형성되어 상기 기준전압보다 엔모스문턱전압(Vtn)만큼 높은 제1전압을 발생하는 엔모스트랜지스터 N5와, 상기 엔모스트랜지스터 N5와 상기 기준전압 입력노드 사이에 형성되어 기준전압보다 피모스문턱전압(Vtp)만큼 낮은 제2전압을 발생하는 피모스트랜지스터 P6과, 상기 피모스트랜지스터 P6과 접지전압단 사이에 연결되고 풀다운바이어스에 의해 구동되는 엔모스트랜지스터 N6과, 내부전원전압 VCORE에 연결되고 상기 풀업바이어스에 의해 구동되는 피모스트랜지스터 P5와, 상기 피모스트랜지스터 P5와 비트라인프리차지전압 노드 사이에 연결되고 상기 제1전압에 의해 구동되는 엔모스트랜지스터 N7과, 상기 비트라인프리차지전압 VBLP 노드에 채널이 연결되고 상기 제2전압에 의해 구동되는 피모스트랜지스터 P7과, 상기 피모스트랜지스터 P7과 접지전압단 사이에 연결되고 상기 풀다운바이어스에 의해 구동되는 엔모스트랜지스터 N8를 포함하여 구성됨을 특징으로 하는 내부전압 발생회로.
7. 제 1 항에 있어서,

   상기 증폭부는, 상기 제1풀업제어신호를 상기 기준전압의 입력에 응답하여 증폭하여 제2풀업제어신호를 발생하는 풀업증폭부와, 상기 제1풀다운제어신호를 상기 기준전압의 입력에 응답하여 증폭하여 제2풀다운제어신호를 발생하는 풀다운증폭부를 포함하여 구성함을 특징으로 하는 내부전압 발생회로.
8. 제 7 항에 있어서,

   상기 풀업증폭부는 상기 제1풀업제어신호와 기준전압을 입력하여 이를 차동증폭하는 차동증폭기로 구성함을 특징으로 하는 내부전압 발생회로.
9. 제 7 항에 있어서,

   상기 풀업증폭부는, 상기 제1풀업제어신호를 레벨쉬프팅시키는 레벨쉬프터로 구성함을 특징으로 하는 내부전압 발생회로.
10. 제 7 항에 있어서,

    상기 풀다운증폭부는 상기 제1풀다운제어신호와 기준전압을 입력하여 이를 차동증폭하는 차동증폭기로 구성함을 특징으로 하는 내부전압 발생회로.
11. 제 7 항에 있어서,

    상기 풀다운증폭부는 상기 제1풀다운제어신호를 레벨쉬프팅시키는 레벨쉬프터로 구성함을 특징으로 하는 내부전압 발생회로.
12. 삭제
13. 제 7 항에 있어서,

    상기 드라이버는, 상기 제2풀업제어신호의 입력에 응답하여 비트라인프리차 지전압을 풀업하는 풀업드라이버와, 상기 제2풀다운제어신호의 입력에 응답하여 비트라인프리차지전압을 풀다운하는 풀다운드라이버를 포함하여 구성함을 특징으로 하는 내부전압 발생회로.
14. 반도체 메모리장치에 있어서,

    기준전압을 출력하는 기준전압발생부;

    상기 기준전압을 입력하여 제1풀업제어신호와 제1풀다운제어신호를 발생하는 드라이버제어부;

    상기 기준전압을 입력하여 상기 제1풀업제어신호를 증폭하여 제2풀업제어신호를 발생하는 풀업증폭부;

    상기 기준전압을 입력하여 상기 제1풀다운제어신호를 증폭하여 제2풀다운제어신호를 발생하는 풀다운증폭부; 및

    상기 제2풀업제어신호와 제2풀다운제어신호의 입력에 응답하여 내부전압을 출력하는 드라이버를 구비함을 특징으로 하는 내부전압 발생회로.　　
15. 제 14 항에 있어서,

    상기 기준전압발생회로는 전압디바이더를 포함하여 구성함을 특징으로 하는 내부전압 발생회로.
16. 제 15 항에 있어서,

    상기 전압디바이더는, 내부전원전압단과 접지전압단 사이에 직렬로 연결된 2개의 저항과, 상기 2개의 저항 사이의 기준전압 출력노드를 포함하여 구성됨을 특징으로 하는 내부전압 발생회로.
17. 제 14 항에 있어서,

    상기 드라이버제어부는, 상기 기준전압을 입력하여 풀업바이어스 및 풀다운바이어스를 출력하는 바이어스신호발생부와, 상기 기준전압을 입력하고 상기 풀업바이어스 및 풀다운바이어스의 제어에 응답하여 상기 제1풀업제어신호와 제1풀다운제어신호를 발생하는 출력제어부를 포함하여 구성함을 특징으로 하는 내부전압 발생회로.
18. 제 14 항에 있어서,

    상기 풀업증폭부는 상기 제1풀업제어신호와 기준전압을 입력하여 이를 차동증폭하는 차동증폭기로 구성함을 특징으로 하는 내부전압 발생회로.
19. 제18 항에 있어서,

    상기 풀다운증폭부는 상기 제1풀다운제어신호와 기준전압을 입력하여 이를 차동증폭하는 차동증폭기로 구성함을 특징으로 하는 내부전압 발생회로.
20. 제 14 항에 있어서,

    상기 드라이버는, 상기 제2풀업제어신호의 입력에 응답하여 비트라인프리차지전압을 풀업하는 풀업드라이버와, 상기 제2풀다운제어신호의 입력에 응답하여 비트라인프리차지전압을 풀다운하는 풀다운드라이버를 포함하여 구성함을 특징으로 하는 내부전압 발생회로.　
21. 반도체 메모리장치에 있어서,

    기준전압을 출력하는 기준전압발생부;

    상기 기준전압의 전압레벨에 대응하는 내부전압의 변동을 감지하고 그에 응답된 제1풀업제어신호 또는 제1풀다운제어신호를 발생하는 드라이버제어부;

    상기 기준전압과 제1풀업제어신호를 차동증폭하여 제2풀업제어신호를 발생하는 풀업증폭부;

    상기 기준전압과 제1풀다운제어신호를 차동증폭하여 제2풀다운제어신호를 발생하는 풀다운증폭부;

    상기 제2풀업제어신호에 응답하여 상기 내부전압을 풀업하거나 또는 턴오프하는 풀업드라이버; 및

    상기 제2풀다운제어신호에 응답하여 상기 내부전압을 풀다운하거나 또는 턴오프하는 풀다운드라이버를 구비함을 특징으로 하는 내부전압 발생회로.
22. 제 21 항에 있어서,

    상기 기준전압발생회로는 전압디바이더를 포함하여 구성함을 특징으로 하는 내부전압 발생회로.
23. 제 22 항에 있어서,

    상기 전압디바이더는, 내부전원전압단과 접지전압단 사이에 직렬로 연결된 2개의 저항과, 상기 2개의 저항 사이의 기준전압 출력노드를 포함하여 구성됨을 특징으로 하는 내부전압 발생회로.
24. 제 21 항에 있어서,

    상기 드라이버제어부는, 상기 기준전압을 입력하여 풀업바이어스 및 풀다운바이어스를 출력하는 바이어스신호발생부와, 상기 기준전압을 입력하고 상기 풀업바이어스 및 풀다운바이어스의 제어에 응답하여 상기 제1풀업제어신호와 제1풀다운제어신호를 발생하는 출력제어부를 포함하여 구성함을 특징으로 하는 내부전압 발생회로.
25. 제 21 항에 있어서,

    상기 풀업드라이버가 턴오프할 시에는, 상기 제2풀업제어신호가 내부전원전압 레벨로 상승된 값임을 특징으로 하는 내부전압 발생회로.
26. 제 21 항에 있어서,

    상기 풀다운드라이버가 턴오프할 시에는, 상기 제2풀다운제어신호가 접지전 압 레벨로 하강된 값임을 특징으로 하는 내부전압 발생회로.
27. 제 25 또는 26항에 있어서,

    상기 내부전압이 상기 풀업증폭부 또는 풀다운증폭부의 출력을 반대방향으로 만들기에 충분하지 않을 정도의 전압레벨일 시에는, 상기 풀업드라이버 및 풀다운드라이버가 모두 턴오프됨을 특징으로 하는 내부전압 발생회로.

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