KR20050064897A - 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수있는반도체 메모리 장치 및 입력버퍼의 이득조절 방법 - Google Patents

종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수있는반도체 메모리 장치 및 입력버퍼의 이득조절 방법 Download PDF

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Abstract

종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수 있는 반도체 메모리 장치가 개시되어 있다. 반도체 메모리 장치는 입출력 패드, 종단회로, 및 입력버퍼를 구비한다. 종단회로는 입출력 패드에 전기적으로 접속되고 제 1 제어신호에 응답하여 제 1 종단저항을 선택하고 제 2 제어신호에 응답하여 제 2 종단저항을 선택한다. 제 1 종단저항은 풀업 저항과 풀다운 저항이 병렬 연결된 구조이며, 제 2 종단저항은 풀업 저항과 풀다운 저항이 병렬 연결된 구조이다. 입력버퍼는 제 1 및 제 2 제어신호에 응답하여 입력신호의 이득을 조절하고 입력신호와 기준전압의 차이를 증폭한다. 따라서, 반도체 메모리 장치는 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수 있고, 종단회로의 동작에 의한 입력 신호의 왜곡을 보상할 수 있다.

Description

종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수 있는 반도체 메모리 장치 및 입력버퍼의 이득조절 방법{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF ADJUSTING GAIN OF AN INPUT BUFFER AND GAIN CONTROL METHOD OF AN INPUT BUFFER}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수 있는 반도체 메모리 장치 관한 것이다.
반도체 메모리 장치와 메모리 컨트롤러 사이의 신호의 전송에서는 임피던스 정합을 위하여 버스(bus)를 종단하는 종단회로(termination circuit)가 사용된다. 종단회로는 신호의 반사를 억제함으로써 수신되는 신호의 충실도(signal integrity)를 증가시키는 기능을 한다. 종단회로는 반도체 칩의 외부에 위치할 수도 있고 반도체 칩의 내부에 위치할 수도 있다. 반도체 칩의 내부에 위치하는 종단회로를 온-다이 터미네이션 회로 또는 온-칩 터미네이션 회로라고 부른다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 온-다이 터미네이션을 나타내는 회로도로서, 한국공개특허 제 2003-0090955호에 개시되어 있다. 도 1을 참조하면, 입력패드(PD1)에 연결된 저항들(R1, R2)은 반도체 메모리 장치의 내부에 존재하며, 수신측에서의 종단회로(10)를 나타낸다. 저항(R1)의 일단은 전원전압(VDDQ)에 연결되고, 타단은 입력패드(PD1)에 연결된다. 또한, 저항(R2)의 일단은 입력패드(PD1)에 연결되고 타단은 접지(GND)에 연결된다. 입력패드(PD1)에서 연장된 수신노드(RD1)에는 일반적으로 입력버퍼가 연결된다. 예를 들어, 75 옴(Ω)의 종단저항을 갖는 종단회로(10)를 설계하려면, 저항(R1)과 저항(R2)은 각각 150 옴(Ω)의 값을 갖도록 설계하면 된다.
도 1에 도시된 바와 같은 고정된 저항 값을 가지는 저항들로 구현된 종단 회로는 DDR(Double Data Rate) SDRAM 등의 반도체 메모리 장치에서 사용되고 있다.
한편, 최근에 개발되고 있는 DDR SDRAM 등의 반도체 메모리 장치에서는 외부 신호에 응답하여 임피던스가 가변될 수 있는 종단회로가 사용되고 있다.
종단회로의 저항이 동작하여 이를 통해 전류가 흐를 때 라이트 명령에 의해 데이터가 입력되면 스위칭 노이즈가 발생할 수 있다. 또한, 종단회로의 풀업 저항과 풀다운 저항이 턴온되는 시점의 차이로 입력 라인에 노이즈가 발생될 수 있다. 이러한 노이즈에 기인하여 입력버퍼의 입력 레벨이 정상적인 레벨을 벗어날 수 있다. 종단회로의 저항 값이 작을 때는 그 값이 클 때보다 더 큰 스위칭 노이즈가 발생한다.
따라서, 종단회로의 저항 값에 따라 이득을 조절할 수 있는 입력버퍼가 필요하게 된다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 종단회로의 동작에 의한 입력 신호의 왜곡을 보상할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시형태에 따른 반도체 메모리 장치는 입출력 패드, 종단회로, 및 입력버퍼를 구비한다.
종단회로는 제 1 PMOS 트랜지스터, 제 1 풀업 저항, 제 1 풀다운 저항, 제 1 인버터, 제 1 NMOS 트랜지스터, 제 2 PMOS 트랜지스터, 제 2 풀업 저항, 제 2 풀다운 저항, 제 2 인버터, 및 제 2 NMOS 트랜지스터를 구비한다.
종단회로는 입출력 패드에 전기적으로 접속되고 제 1 제어신호에 응답하여 제 1 종단저항을 선택하고 제 2 제어신호에 응답하여 제 2 종단저항을 선택한다. 제 1 종단저항은 풀업 저항과 풀다운 저항이 병렬 연결된 구조이며, 제 2 종단저항은 풀업 저항과 풀다운 저항이 병렬 연결된 구조이다.
입력버퍼는 제 1 및 제 2 제어신호에 응답하여 입력신호의 이득을 조절하고 입력신호와 기준전압의 차이를 증폭한다.
본 발명의 제 1 실시형태에 따른 반도체 메모리 장치의 입력버퍼의 이득조절 방법은 제 1 제어신호에 응답하여 제 1 종단저항을 선택하는 단계, 제 2 제어신호에 응답하여 제 2 종단저항을 선택하는 단계, 및 상기 제 1 및 제 2 제어신호에 응답하여 입력신호의 이득을 조절하고 버퍼링하는 단계를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 입력회로 부분을 나타내는 회로도이다.
도 2를 참조하면, 반도체 메모리 장치는 입출력 패드(PAD), 종단회로(220), 및 입력버퍼(210)를 구비한다.
종단회로(220)는 제 1 PMOS 트랜지스터(MP1), 제 1 풀업 저항(RU1), 제 1 풀다운 저항(RD1), 제 1 인버터(INV1), 제 1 NMOS 트랜지스터(MN1), 제 2 PMOS 트랜지스터(MP2), 제 2 풀업 저항(RU2), 제 2 풀다운 저항(RD2), 제 2 인버터(INV2), 및 제 2 NMOS 트랜지스터(MN2)를 구비한다.
종단회로(220)는 입출력 패드(PAD)에 전기적으로 접속되고 제 1 제어신호(CONT1)에 응답하여 제 1 종단저항을 선택하고 제 2 제어신호(CONT2)에 응답하여 제 2 종단저항을 선택한다. 제 1 종단저항은 풀업 저항(RU1)과 풀다운 저항(RD1)이 병렬 연결된 구조이며, 제 2 종단저항은 풀업 저항(RU2)과 풀다운 저항(RD2)이 병렬 연결된 구조이다.
입력버퍼(210)는 제어신호들(CONT1, CONT2)에 응답하여 입력신호의 이득을 조절하고 입력신호와 기준전압의 차이를 증폭한다.
이하, 도 2를 참조하여 본 발명의 반도체 메모리 장치의 동작을 설명한다.
제 1 제어신호(CONT1)와 제 2 제어신호(CONT2)가 모두 '하이' 상태일 때는 제 1 종단저항과 제 2 종단저항은 동작하지 않는다. 즉, 전송선에 영향을 주지 않는다. 제 1 제어신호(CONT1)가 '로우' 상태이고 제 2 제어신호(CONT2)가 '하이' 상태일 때는 제 1 종단저항이 선택되어 동작하고 제 2 종단저항은 동작하지 않는다. 제 1 종단저항은 소신호에 대해서 저항(RU1)과 저항(RD1)이 병렬 연결된 구조를 갖는다. 제 1 제어신호(CONT1)가 '하이' 상태이고 제 2 제어신호(CONT2)가 '로우' 상태일 때는 제 2 종단저항이 선택되어 동작하고 제 1 종단저항은 동작하지 않는다. 제 2 종단저항은 소신호에 대해서 저항(RU2)과 저항(RD2)이 병렬 연결된 구조를 갖는다.
종단회로의 저항이 동작하여 이를 통해 전류가 흐를 때 라이트 명령에 의해 데이터가 입력되면 스위칭 노이즈가 발생할 수 있다. 또한, 종단회로의 풀업 저항과 풀다운 저항이 턴온되는 시점의 차이로 입력 라인에 노이즈가 발생될 수 있다. 이러한 노이즈에 기인하여 입력버퍼의 입력 레벨이 정상적인 레벨을 벗어날 수 있다. 종단회로의 저항 값이 작을 때는 그 값이 클 때보다 더 큰 스위칭 노이즈가 발생한다.
도 2에 도시된 본 발명에 따른 반도체 메모리 장치는 종단저항을 선택하는 제어신호를 사용하여 입력버퍼의 전압이득을 조절함으로써, 노이즈에 의해 왜곡된 데이터를 보상해 줄 수 있다.
도 2에 도시된 실시예에서, 종단저항을 선택하는 제어신호로는 종단회로의 저항 값에 대한 정보를 가지고 있는 MRS(Mode Register Set) 신호를 사용할 수 있다.
도 3은 도 2의 반도체 메모리 장치에서 입력버퍼의 제 1 실시예를 나타내는 회로도이다.
도 3을 참조하면, 입력버퍼(210)는 로드저항(RL1), 로드저항(RL2), NMOS 트랜지스터(MN3), NMOS 트랜지스터(MN4), NMOS 트랜지스터(MN5), NMOS 트랜지스터(MN6), PMOS 트랜지스터(MP5), PMOS 트랜지스터(MP4), 및 PMOS 트랜지스터(MP3)를 구비한다. 또한, 입력버퍼(210)는 인버터를 구성하는 PMOS 트랜지스터(MP6)와 NMOS 트랜지스터(MN7)를 구비한다.
로드저항(RL1)과 로드저항(RL2)은 일단이 전원전압에 연결되어 있다. NMOS 트랜지스터(MN3)는 입력신호가 인가되는 게이트와 상기 로드저항(RL1)의 타단에 연결된 드레인을 갖는다. NMOS 트랜지스터(MN4)는 기준전압이 인가되는 게이트와 로드저항(RL2)의 타단에 연결된 드레인을 갖는다. NMOS 트랜지스터(MN5)는 NMOS 트랜지스터들(MN3, MN4)의 소스에 공통 연결된 드레인과 접지에 연결된 소스를 갖는다. NMOS 트랜지스터(MN6)는 드레인과 게이트가 단락되어 있고 NMOS 트랜지스터(MN5)의 게이트에 연결된 게이트와 접지에 연결되어 있는 소스를 갖는다. PMOS 트랜지스터(MP5)는 전원전압에 연결된 소스와 바이어스 전압이 인가되는 게이트와 NMOS 트랜지스터(MN6)의 드레인에 연결된 드레인을 갖는다. PMOS 트랜지스터(MP4)는 전원전압에 연결된 소스와 제 1 제어신호(CONT1)가 인가되는 게이트와 NMOS 트랜지스터(MN6)의 드레인에 연결된 드레인을 갖는다. PMOS 트랜지스터(MP3)는 전원전압에 연결된 소스와 제 2 제어신호(CONT2)가 인가되는 게이트와 NMOS 트랜지스터(MN6)의 드레인에 연결된 드레인을 갖는다. PMOS 트랜지스터(MP6)는 전원전압(VDD)에 연결된 소스와 NMOS 트랜지스터(MN4)의 드레인에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN7)는 PMOS 트랜지스터(MP6)의 드레인에 연결된 드레인과 접지에 연결된 소스와 PMOS 트랜지스터(MP6)의 게이트에 연결된 게이트를 갖는다.
이하, 도 3의 입력버퍼의 동작을 설명한다.
도 3은 입력신호(VIN)를 수신하여 입력전압과의 차이를 증폭하여 출력하는 차동증폭기형 입력버퍼이다. 제 1 제어신호(CONT1)와 제 1 제어신호(CONT1)가 모두 '하이' 상태일 때는 PMOS 트랜지스터(MP4)와 PMOS 트랜지스터(MP3)는 모두 오프되므로 일정한 이득을 갖는 차동증폭기로서 동작한다. 도 1의 실시예에서, 제 1 제어신호(CONT1)가 '로우' 상태이고 제 2 제어신호(CONT2)가 '하이' 상태일 때는 75 Ω의 종단저항이 선택되고, 제 2 제어신호(CONT2)가 '로우' 상태이고 제 1 제어신호(CONT1)가 '하이' 상태일 때는 150 Ω의 종단저항이 선택된다. 제 1 제어신호(CONT1)가 '로우' 상태이고 제 2 제어신호(CONT2)가 '하이' 상태일 때는 75 Ω종단저항이 선택되므로 150 Ω저항이 선택되었을 때보다 종단저항을 통해 흐르는 전류가 2 배정도 크게 된다. 이 때, PMOS 트랜지스터(MP4)는 온되고 PMOS 트랜지스터(MP3)는 오프되기 때문에, NMOS 트랜지스터(MN6)를 통해 흐르는 전류는 원래 PMOS 트랜지스터(MP5)에 흐르는 전류에 PMOS 트랜지스터(MP4)에 흐르는 전류가 더해져 흐르게 된다. 제 2 제어신호(CONT2)가 '로우' 상태이고 제 1 제어신호(CONT1)가 '하이' 상태일 때는 150 Ω의 종단저항이 선택되고, 이 때는 75 Ω종단저항이 선택되었을 때보다 더 작은 전류가 이 종단저항을 통해 흐르게 된다. 이 때, PMOS 트랜지스터(MP4)는 오프되고 PMOS 트랜지스터(MP3)는 온되기 때문에, NMOS 트랜지스터(MN6)를 통해 흐르는 전류는 원래 PMOS 트랜지스터(MP5)에 흐르는 전류에 PMOS 트랜지스터(MP3)에 흐르는 전류가 더해져 흐르게 된다. 반도체 메모리 칩 설계시 PMOS 트랜지스터(MP4)는 PMOS 트랜지스터(MP3)보다 크게 설계하여 종단저항에 흐르는 전류에 비례하여 NMOS 트랜지스터(MN6)에 흐르는 전류의 크게를 증가시킨다.
이런식으로 하여, 본 발명의 실시예에 따른 입력버퍼를 갖는 반도체 장치는 종단회로의 저항 값에 따라 입력버퍼의 전압이득을 조절할 수 있다.
도 4는 도 2의 반도체 메모리 장치에서 입력버퍼의 제 2 실시예를 나타내는 회로도로서, 도 3의 회로에 OR 회로(OR1)가 추가되었다. 도 4의 회로는 도 3의 회로에서와 달리, PMOS 트랜지스터(MP3)와 PMOS 트랜지스터(MP4)의 크기를 동일하게 하였다. PMOS 트랜지스터(MP4)의 게이트에는 제 1 제어신호(CONT1)를 그대로 인가하고, PMOS 트랜지스터(MP4)의 게이트에는 OR 회로(OR1)를 통해 제 1 제어신호(CONT1)와 제 2 제어신호(CONT2)를 OR 연산을 하여 입력한다. 이러한 구조의 입력버퍼는 제 1 제어신호(CONT1)가 인가되어 제 1 종단저항이 선택될 때는 PMOS 트랜지스터(MP3)와 PMOS 트랜지스터(MP4)가 모두 온된다. 제 2 제어신호(CONT2)가 인가되어 제 2 종단저항이 선택될 때는 PMOS 트랜지스터(MP3)는 온되고 PMOS 트랜지스터(MP4)는 오프된다. 따라서, 제 1 제어신호(CONT1)가 인가될 때는 제 2 제어신호(CONT2)가 인가될 때보다 2 배 큰 전류가 NMOS 트랜지스터(MN6)에 더해져 흐르게 된다.
도 5는 도 2의 반도체 메모리 장치에서 입력버퍼의 제 3 실시예를 나타내는 회로도로서, 도 3에 있는 로드저항들(RL1, RL2) 대신에 PMOS 트랜지스터들(MP7, MP8)로 구성되는 액티브 로드를 사용하고 있다.
도 5의 입력버퍼의 동작은 도 3의 입력버퍼의 동작과 매우 유사하므로 여기서, 그 설명을 생략한다.
도 6은 도 2의 반도체 메모리 장치에서 입력버퍼의 제 4 실시예를 나타내는 회로도로서, 도 4에 있는 로드저항들(RL1, RL2) 대신에 PMOS 트랜지스터들(MP7, MP8)로 구성되는 액티브 로드를 사용하고 있다.
도 6의 입력버퍼의 동작은 도 4의 입력버퍼의 동작과 매우 유사하므로 여기서, 그 설명을 생략한다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치는 종단회로의 동작에 의한 입력 신호의 왜곡을 보상할 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 온-다이 터미네이션을 나타내는 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 입력회로 부분을 나타내는 회로도이다.
도 3은 도 2의 반도체 메모리 장치에서 입력버퍼의 제 1 실시예를 나타내는 회로도이다.
도 4는 도 2의 반도체 메모리 장치에서 입력버퍼의 제 2 실시예를 나타내는 회로도이다.
도 5는 도 2의 반도체 메모리 장치에서 입력버퍼의 제 3 실시예를 나타내는 회로도이다.
도 6은 도 2의 반도체 메모리 장치에서 입력버퍼의 제 4 실시예를 나타내는 회로도이다.

Claims (16)

  1. 입출력 패드;
    상기 입출력 패드에 전기적으로 접속되고 제 1 제어신호에 응답하여 제 1 종단저항을 선택하고 제 2 제어신호에 응답하여 제 2 종단저항을 선택하는 종단회로; 및
    상기 제 1 및 제 2 제어신호에 응답하여 입력신호의 이득을 조절하고 상기 입력신호와 기준전압과의 차이를 증폭하는 입력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 제어신호는 종단회로의 저항 값에 대한 정보를 가지고 있는 MRS 신호인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 종단회로는
    전원전압(VDD)에 연결된 소스와 상기 제 1 제어신호가 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 일단이 연결되고 상기 입출력 패드에 타단이 연결된 제 1 풀업 저항;
    상기 입출력 패드에 일단이 연결된 제 1 풀다운 저항;
    상기 제 1 제어신호를 반전시키는 제 1 인버터;
    상기 제 1 풀다운 저항의 타단에 연결된 드레인과 상기 제 1 인버터의 출력신호가 입력되는 게이트와 접지에 연결된 소스를 갖는 제 1 NMOS 트랜지스터;
    전원전압(VDD)에 연결된 소스와 상기 제 2 제어신호가 인가되는 게이트를 갖는 제 2 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 일단이 연결되고 상기 입출력 패드에 타단이 연결된 제 2 풀업 저항;
    상기 입출력 패드에 일단이 연결된 제 1 풀다운 저항;
    상기 제 2 제어신호를 반전시키는 제 2 인버터; 및
    상기 제 2 풀다운 저항의 타단에 연결된 드레인과 상기 제 2 인버터의 출력신호가 입력되는 게이트와 접지에 연결된 소스를 갖는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 풀업 저항과 상기 제 1 풀 다운저항은 상기 제 1 종단저항을 구성하고, 상기 제 2 풀업저항과 상기 제 2 풀 다운저항은 상기 제 2 종단저항을 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 입력버퍼는
    상기 제 1 및 제 2 제어신호의 상태에 따라 공급되는 전류의 크기를 변화시킴으로써 상기 입력신호의 전압이득을 조절할 수 있는 차동증폭기형 입력버퍼인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 입력버퍼는
    전원전압에 일단이 연결된 제 1 로드저항;
    전원전압에 일단이 연결되고 출력단자에 타단이 연결된 제 2 로드저항;
    입력신호가 인가되는 게이트와 상기 제 1 로드저항의 타단에 연결된 드레인을 갖는 제 1 NMOS 트랜지스터;
    기준전압이 인가되는 게이트와 상기 출력단자에 연결된 드레인을 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 및 제 2 NMOS 트랜지스터의 소스에 공통 연결된 드레인과 접지에 연결된 소스를 갖는 제 3 NMOS 트랜지스터;
    드레인과 게이트가 단락되어 있고 상기 제 3 NMOS 트랜지스터의 게이트에 연결된 게이트와 접지에 연결되어 있는 소스를 갖는 제 4 NMOS 트랜지스터;
    전원전압에 연결된 소스와 바이어스 전압이 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    전원전압에 연결된 소스와 상기 제 1 제어신호가 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터; 및
    전원전압에 연결된 소스와 상기 제 2 제어신호가 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 입력버퍼는
    풀업 트랜지스터와 풀다운 트랜지스터를 구비하고 상기 출력단자의 신호를 수신하여 반전시키는 인버터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 입력버퍼는
    전원전압에 일단이 연결된 제 1 로드저항;
    전원전압에 일단이 연결되고 출력단자에 타단이 연결된 제 2 로드저항;
    입력신호가 인가되는 게이트와 상기 제 1 로드저항의 타단에 연결된 드레인을 갖는 제 1 NMOS 트랜지스터;
    기준전압이 인가되는 게이트와 상기 출력단자에 연결된 드레인을 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 및 제 2 NMOS 트랜지스터의 소스에 공통 연결된 드레인과 접지에 연결된 소스를 갖는 제 3 NMOS 트랜지스터;
    드레인과 게이트가 단락되어 있고 상기 제 3 NMOS 트랜지스터의 게이트에 연결된 게이트와 접지에 연결되어 있는 소스를 갖는 제 4 NMOS 트랜지스터;
    전원전압에 연결된 소스와 바이어스 전압이 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 제어신호와 상기 제 2 제어신호를 수신하여 OR 연산을 수행하는 OR 회로;
    전원전압에 연결된 소스와 상기 제 1 제어신호가 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터; 및
    전원전압에 연결된 소스와 상기 OR 회로의 출력신호가 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 입력버퍼는
    풀업 트랜지스터와 풀다운 트랜지스터를 구비하고 상기 출력단자의 신호를 수신하여 반전시키는 인버터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서, 상기 입력버퍼는
    드레인과 게이트가 단락되어 있고 전원전압에 연결된 소스를 갖는 제 1 PMOS 트랜지스터;
    전원전압에 연결된 소스와 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트와 출력단자에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터;
    입력신호가 인가되는 게이트와 상기 제 1 PMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 1 NMOS 트랜지스터;
    기준전압이 인가되는 게이트와 상기 출력단자에 연결된 드레인을 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 및 제 2 NMOS 트랜지스터의 소스에 공통 연결된 드레인과 접지에 연결된 소스를 갖는 제 3 NMOS 트랜지스터;
    드레인과 게이트가 단락되어 있고 상기 제 3 NMOS 트랜지스터의 게이트에 연결된 게이트와 접지에 연결되어 있는 소스를 갖는 제 4 NMOS 트랜지스터;
    전원전압에 연결된 소스와 바이어스 전압이 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 3 PMOS 트랜지스터;
    전원전압에 연결된 소스와 상기 제 1 제어신호가 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 4 PMOS 트랜지스터; 및
    전원전압에 연결된 소스와 상기 제 2 제어신호가 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 5 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 입력버퍼는
    풀업 트랜지스터와 풀다운 트랜지스터를 구비하고 상기 출력단자의 신호를 수신하여 반전시키는 인버터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1 항에 있어서, 상기 입력버퍼는
    드레인과 게이트가 단락되어 있고 전원전압에 연결된 소스를 갖는 제 1 PMOS 트랜지스터;
    전원전압에 연결된 소스와 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트와 출력단자에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터;
    입력신호가 인가되는 게이트와 상기 제 1 PMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 1 NMOS 트랜지스터;
    기준전압이 인가되는 게이트와 상기 출력단자에 연결된 드레인을 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 및 제 2 NMOS 트랜지스터의 소스에 공통 연결된 드레인과 접지에 연결된 소스를 갖는 제 3 NMOS 트랜지스터;
    드레인과 게이트가 단락되어 있고 상기 제 3 NMOS 트랜지스터의 게이트에 연결된 게이트와 접지에 연결되어 있는 소스를 갖는 제 4 NMOS 트랜지스터;
    전원전압에 연결된 소스와 바이어스 전압이 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 3 PMOS 트랜지스터;
    상기 제 1 제어신호와 상기 제 2 제어신호를 수신하여 OR 연산을 수행하는 OR 회로;
    전원전압에 연결된 소스와 상기 제 1 제어신호가 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 4 PMOS 트랜지스터; 및
    전원전압에 연결된 소스와 상기 OR 회로의 출력신호가 인가되는 게이트와 상기 제 4 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제 5 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 입력버퍼는
    풀업 트랜지스터와 풀다운 트랜지스터를 구비하고 상기 출력단자의 신호를 수신하여 반전시키는 인버터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1 제어신호에 응답하여 제 1 종단저항을 선택하는 단계;
    제 2 제어신호에 응답하여 제 2 종단저항을 선택하는 단계; 및
    상기 제 1 및 제 2 제어신호에 응답하여 입력신호의 이득을 조절하고 버퍼링하는 단계를 구비하는 것을 특징으로 하는 입력버퍼의 이득조절 방법.
  15. 제 14 항에 있어서, 상기 제 1 및 제 2 제어신호는 종단회로의 저항 값에 대한 정보를 가지고 있는 MRS 신호인 것을 특징으로 하는 입력버퍼의 이득조절 방법.
  16. 제 14항에 있어서, 상기 입력버퍼의 이득조절 방법은
    상기 제 1 및 제 2 제어신호의 상태에 따라 차동증폭기에 공급되는 전류의 크기를 변화시킴으로써 상기 입력신호의 전압이득을 조절하는 것을 특징으로 하는 입력버퍼의 이득조절 방법.
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