JP4850661B2 - 半導体記憶装置 - Google Patents
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Description
第1のノードと第2のノードとの間に直列に接続されゲートに第3のノードが接続される駆動用PMOSトランジスタと駆動用NMOSトランジスタとを有し,両トランジスタの接続ノードにワード線が接続され,前記ワード線を駆動するワードドライバ回路と,
第1の電圧を生成する第1の電圧生成回路と,
前記第1の電圧より低い第2の電圧を生成する第2の電圧生成回路とを有し,
前記第3のノードには前記第1の電圧または前記第2の電圧が印加され,前記第1のノードには前記第1の電圧または第2の電圧が印加され,さらに,前記第3のノードと駆動用PMOSトランジスタのゲートとの間に,ゲートに所定の電圧が印加されたリーク防止用NMOSトランジスタが設けられていることを特徴とする。
第1のノードと第2のノードとの間に直列に接続されゲートに第3のノードが接続される駆動用PMOSトランジスタと駆動用NMOSトランジスタとを有し,両トランジスタの接続ノードにワード線が接続され,前記ワード線を駆動するワードドライバ回路と,
第1の電圧を生成する第1の電圧生成回路と,
前記第1の電圧より低い第2の電圧を生成する第2の電圧生成回路とを有し,
前記第3のノードには前記第1の電圧または第2の電圧が印加され,前記第1のノードには前記第1の電圧が印加され,さらに,前記第3のノードと駆動用NMOSトランジスタのゲートとの間に,ゲートに所定の電圧が印加されたリーク防止用PMOSトランジスタが設けられていることを特徴とする。
第1のノードと第2のノードとの間に直列に接続されゲートに第3のノードが接続される駆動用PMOSトランジスタと駆動用NMOSトランジスタとを有し,両トランジスタの接続ノードにワード線が接続され,前記ワード線を駆動するワードドライバ回路と,
第1の電圧を生成する第1の電圧生成回路と,
前記第1の電圧より低い第2の電圧を生成する第2の電圧生成回路とを有し,
前記第3のノードには前記第1の電圧または前記第2の電圧が印加され,前記第1のノードには前記第1の電圧または第2の電圧が印加され,
さらに,前記第3のノードと駆動用PMOSトランジスタのゲートとの間に,ゲートに所定の電圧が印加されたリーク防止用NMOSトランジスタが設けられていることを特徴とする半導体記憶装置。
前記ワード線は,メインワード線と,当該メインワード線に属する複数のサブワード線とを有する階層構造を有し,
前記ワードドライバ回路において,前記メインワード線が前記第3のノードに接続され,前記複数のサブワード線から1つのサブワード線を選択するサブワードデコード信号が前記第1のノードに供給され,前記メインワード線の電位とサブワードデコード信号の電位とに応じて,前記ワードドライバ回路が前記サブワード線を前記第1の電圧または第2の電圧に駆動することを特徴とする半導体記憶装置。
前記ワードドライバ回路は,さらに,前記駆動用NMOSトランジスタに並列に設けられる第2の駆動用NMOSトランジスタを有し,
当該第2の駆動用NMOSトランジスタのゲートには,前記第1のノードに供給されるサブワードデコード信号と逆相の逆相サブワードデコード信号が供給されることを特徴とする半導体記憶装置。
前記リーク防止用NMOSトランジスタのゲートの所定の電圧は,前記第1の電圧またはその近傍の電圧であることを特徴とする半導体記憶装置。
スタンバイ状態では,前記第3のノードが前記第1の電圧に,前記第1のノードが前記第2の電圧になり,前記ワード線が前記第2の電圧になり,前記駆動用PMOSトランジスタのゲートが,リーク防止用NMOSトランジスタのゲートの電圧より当該トランジスタの閾値電圧低い電位になることを特徴とする半導体記憶装置。
さらに,所定の制御信号に応じて調整された出力電圧を生成する電圧調整回路を有し,
前記リーク防止用NMOSトランジスタのゲートに前記所定電圧として当該電圧調整回路の出力電圧が印加されることを特徴とする半導体記憶装置。
前記駆動用PMOSトランジスタのソースとゲート間にカップリング容量が形成されていることを特徴とする半導体記憶装置。
第1のノードと第2のノードとの間に直列に接続されゲートに第3のノードが接続される駆動用PMOSトランジスタと駆動用NMOSトランジスタとを有し,両トランジスタの接続ノードにワード線が接続され,前記ワード線を駆動するワードドライバ回路と,
第1の電圧を生成する第1の電圧生成回路と,
前記第1の電圧より低い第2の電圧を生成する第2の電圧生成回路とを有し,
前記第3のノードには前記第1の電圧または第2の電圧が印加され,前記第1のノードには前記第1の電圧が印加され,さらに,前記第3のノードと駆動用NMOSトランジスタのゲートとの間に,ゲートに所定の電圧が印加されたリーク防止用PMOSトランジスタが設けられていることを特徴とする半導体記憶装置。
前記ワード線は,メインワード線と,当該メインワード線に属する複数のサブワード線とを有する階層構造を有し,
前記ワードドライバ回路において,前記駆動用トランジスタの接続ノードに前記メインワード線が接続され,前記第3のノードにメインワード線を選択するメインワードでコード信号が供給されることを特徴とする半導体記憶装置。
スタンバイ状態では,前記第3のノードが前記第2の電圧に,前記第1のノードが前記第1の電圧になり,前記ワード線が前記第1の電圧になり,前記駆動用NMOSトランジスタのゲートが,リーク防止用PMOSトランジスタのゲートの電圧より当該トランジスタの閾値電圧高い電位になることを特徴とする半導体記憶装置。
さらに,所定の制御信号に応じて調整された出力電圧を生成する電圧調整回路を有し,
前記リーク防止用PMOSトランジスタのゲートに前記所定電圧として当該電圧調整回路の出力電圧が印加されることを特徴とする半導体記憶装置。
前記ワード線が,複数のメインワード線と,当該メインワード線それぞれに属する複数のサブワード線とを有する階層構造を有し,
第1の電圧を生成する第1の電圧生成回路と,
前記第1の電圧より低い第2の電圧を生成する第2の電圧生成回路と,
第1のノードと第2のノードとの間に直列に接続されゲートに第3のノードが接続される第1の駆動用PMOSトランジスタと第1の駆動用NMOSトランジスタとを有し,両トランジスタの接続ノードに前記メインワード線が接続され,前記メインワード線を駆動するメインワードドライバ回路と,
第4のノードと第5のノードとの間に直列に接続されゲートに第6のノードが接続される第2の駆動用PMOSトランジスタと第2の駆動用NMOSトランジスタとを有し,両トランジスタの接続ノードに前記サブワード線が接続され,前記サブワード線を駆動するサブワードドライバ回路とを有し,
前記メインワードドライバ回路において,前記第3のノードには前記第1の電圧または第2の電圧が印加され,前記第1のノードには前記第1の電圧が印加され,さらに,前記第3のノードと第1の駆動用NMOSトランジスタのゲートとの間に,ゲートに所定の電圧が印加されたリーク防止用PMOSトランジスタが設けられ,
前記サブワードドライバ回路において,前記第6のノードには前記メインワード線が接続されて前記第1の電圧または前記第2の電圧が印加され,前記第1のノードには前記第1の電圧または第2の電圧を有するサブワードデコード信号が印加され,さらに,前記第6のノードと第2の駆動用PMOSトランジスタのゲートとの間に,ゲートに所定の電圧が印加されたリーク防止用NMOSトランジスタが設けられていることを特徴とする半導体記憶装置。
前記リーク用PMOSトランジスタのゲートの所定の電圧は,前記第2の電圧またはその近傍の電圧であり,
前記リーク防止用NMOSトランジスタのゲートの所定の電圧は,前記第1の電圧またはその近傍の電圧であることを特徴とする半導体記憶装置。
Tr7:駆動用PMOSトランジスタ Tr8:駆動用NMOSトランジスタ
Tr9:リーク防止用PMOSトランジスタ
Tr1:駆動用PMOSトランジスタ Tr2:駆動用NMOSトランジスタ
Tr4:リーク防止用NMOSトランジスタ
Vpp:第1の電圧 Vnwl:第2の電圧
mwlx:メインワード線 swlz:サブワード線
Claims (8)
- 複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において,
第1のノードに接続する駆動用PMOSトランジスタと第2のノードに接続する駆動用NMOSトランジスタとを有し,前記駆動用PMOSトランジスタと前記駆動用NMOSトランジスタは前記第1のノードと前記第2のノードの間に直列に接続され,前記駆動用NMOSトランジスタのゲートに第3のノードが接続され,前記駆動用PMOSトランジスタと前記駆動用NMOSトランジスタの接続ノードに接続されるワード線を駆動するワードドライバ回路と,
第1の電圧を生成する第1の電圧生成回路と,
前記第1の電圧より低い第2の電圧を生成する第2の電圧生成回路とを有し,
前記第3のノードには前記第1の電圧または前記第2の電圧が印加され,前記第1のノードには前記第1の電圧または前記第2の電圧が印加され,
さらに,前記第3のノードと前記駆動用PMOSトランジスタのゲートとの間に,ゲートに前記第1の電圧またはその近傍の電圧が印加されたリーク防止用NMOSトランジスタが設けられていることを特徴とする半導体記憶装置。 - 請求項1において,
前記ワード線は,メインワード線と,当該メインワード線に属する複数のサブワード線とを有する階層構造を有し,
前記ワードドライバ回路において,前記メインワード線が前記第3のノードに接続され,前記複数のサブワード線から1つのサブワード線を選択するサブワードデコード信号が前記第1のノードに供給され,前記メインワード線の電位と前記サブワードデコード信号の電位とに応じて,前記ワードドライバ回路が前記サブワード線を前記第1の電圧または第2の電圧に駆動することを特徴とする半導体記憶装置。 - 請求項1において,
スタンバイ状態では,前記第3のノードが前記第1の電圧に,前記第1のノードが前記第2の電圧になり,前記ワード線が前記第2の電圧になり,前記駆動用PMOSトランジスタのゲートが,前記リーク防止用NMOSトランジスタのゲートの電圧より当該トランジスタの閾値電圧低い電位になることを特徴とする半導体記憶装置。 - 請求項1において,
さらに,所定の制御信号に応じて調整された出力電圧を生成する電圧調整回路を有し,
前記リーク防止用NMOSトランジスタのゲートに前記第1の電圧の近傍の電圧として当該電圧調整回路の出力電圧が印加されることを特徴とする半導体記憶装置。 - 複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において,
第1のノードに接続する駆動用PMOSトランジスタと第2のノードに接続する駆動用NMOSトランジスタとを有し,前記駆動用PMOSトランジスタと前記駆動用NMOSトランジスタは前記第1のノードと前記第2のノードの間に直列に接続され,前記駆動用PMOSトランジスタのゲートに第3のノードが接続され,前記駆動用PMOSトランジスタと前記駆動用NMOSトランジスタの接続ノードに接続されるワード線を駆動するワードドライバ回路と,
第1の電圧を生成する第1の電圧生成回路と,
前記第1の電圧より低い第2の電圧を生成する第2の電圧生成回路とを有し,
前記第3のノードには前記第1の電圧または前記第2の電圧が印加され,前記第1のノードには前記第1の電圧が印加され,さらに,前記第3のノードと前記駆動用NMOSトランジスタのゲートとの間に,ゲートに前記第2の電圧またはその近傍の電圧が印加されたリーク防止用PMOSトランジスタが設けられていることを特徴とする半導体記憶装置。 - 請求項5において,
前記ワード線は,メインワード線と,当該メインワード線に属する複数のサブワード線とを有する階層構造を有し,
前記ワードドライバ回路において,前記駆動用PMOSトランジスタと前記駆動用NMOSトランジスタの接続ノードに前記メインワード線が接続され,前記第3のノードにメインワード線を選択するメインワードデコード信号が供給されることを特徴とする半導体記憶装置。 - 請求項5において,
スタンバイ状態では,前記第3のノードが前記第2の電圧に,前記第1のノードが前記第1の電圧になり,前記ワード線が前記第1の電圧になり,前記駆動用NMOSトランジスタのゲートが,前記リーク防止用PMOSトランジスタのゲートの電圧より当該トランジスタの閾値電圧高い電位になることを特徴とする半導体記憶装置。 - 複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において,
前記ワード線が,複数のメインワード線と,当該メインワード線それぞれに属する複数のサブワード線とを有する階層構造を有し,
第1の電圧を生成する第1の電圧生成回路と,
前記第1の電圧より低い第2の電圧を生成する第2の電圧生成回路と,
第1のノードに接続する第1の駆動用PMOSトランジスタと第2のノードに接続する第1の駆動用NMOSトランジスタとを有し,前記第1の駆動用PMOSトランジスタと前記第1の駆動用NMOSトランジスタは前記第1のノードと前記第2のノードの間に直列に接続され,前記第1の駆動用PMOSトランジスタのゲートに第3のノードが接続され,前記第1の駆動用PMOSトランジスタと前記第1の駆動用NMOSトランジスタの接続ノードに接続されるメインワード線を駆動するメインワードドライバ回路と,
第4のノードに接続する第2の駆動用PMOSトランジスタと第5のノードに接続する第2の駆動用NMOSトランジスタとを有し,前記第2の駆動用PMOSトランジスタと前記第2の駆動用NMOSトランジスタは前記第4のノードと前記第5のノードの間に直列に接続され,前記第2の駆動用NMOSトランジスタのゲートに第6のノードが接続され,前記第2の駆動用PMOSトランジスタと前記第2の駆動用NMOSトランジスタの接続ノードに接続されるサブワード線を駆動するサブワードドライバ回路とを有し,
前記メインワードドライバ回路において,前記第3のノードには前記第1の電圧または前記第2の電圧が印加され,前記第1のノードには前記第1の電圧が印加され,さらに,前記第3のノードと前記第1の駆動用NMOSトランジスタのゲートとの間に,ゲートに前記第2の電圧またはその近傍の電圧が印加されたリーク防止用PMOSトランジスタが設けられ,
前記サブワードドライバ回路において,前記第6のノードには前記メインワード線が接続されて前記第1の電圧または前記第2の電圧が印加され,前記第4のノードには前記第1の電圧または前記第2の電圧を有するサブワードデコード信号が印加され,さらに,前記第6のノードと前記第2の駆動用PMOSトランジスタのゲートとの間に,ゲートに前記第1の電圧またはその近傍の電圧が印加されたリーク防止用NMOSトランジスタが設けられていることを特徴とする半導体記憶装置。
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