JP5465919B2 - 半導体集積装置 - Google Patents

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Description

本発明は、半導体集積装置に関するものである。
従来の半導体記憶回路１を図１２に示す。図１２に示すように、半導体記憶回路１は、セルアレイ領域２と、センスアンプ領域３と、ドライバ領域４とを有する。
セルアレイ領域２は、複数のメモリセルＣＥＬＬ（ＣＥＬＬ１、ＣＥＬＬ２、・・・）を有している。
各メモリセルは、ビット線対Ｄ、ＤＢのいずれかに接続される。各メモリセルには、ゲートトランジスタＴｒと、セル容量Ｃｃｅｌｌとを有している。ゲートトランジスタＴｒは、ドレインもしくはソースの一方がビット線Ｄ、ＤＢの一方、ドレインもしくはソースの他方がセル容量Ｃｃｅｌｌと接続される。このゲートトランジスタＴｒとセル容量Ｃｃｅｌｌとの接続点がセルノードとなる。セル容量Ｃｃｅｌｌのセルノードと反対側の端子は、ＨＶＤＤ端子に接続される。ＨＶＤＤ端子は、１／２ＶＤＤ（ＶＤＤ：電源電圧）の電圧が供給されている。また、ゲートトランジスタＴｒは、ゲートがワード線ＷＬ（ＷＬ１、ＷＬ２、・・・）と接続される。
センスアンプ領域３は、センスアンプＳＡ１と、プリチャージ回路ＰＤＬＵ１とを有する。
センスアンプＳＡ１は、ＰＭＯＳトランジスタＴＰ１１、ＴＰ１２と、ＮＭＯＳトランジスタＴＮ１１、ＴＮ１２とを有する。ＰＭＯＳトランジスタＴＰ１１とＮＭＯＳトランジスタＴＮ１１は、センスアンプ制御線ＳＡＰ、ＳＡＮ間で直列に接続される。また、ＰＭＯＳトランジスタＴＰ１２とＮＭＯＳトランジスタＴＮ１２も、センスアンプ制御線ＳＡＰ、ＳＡＮ間で直列に接続される。ＰＭＯＳトランジスタＴＰ１１とＮＭＯＳトランジスタＴＮ１１の接続ノードＡ１は、ビット線Ｄ及びＰＭＯＳトランジスタＴＰ１２とＮＭＯＳトランジスタＴＮ１２のゲートに接続される。また、ＰＭＯＳトランジスタＴＰ１２とＮＭＯＳトランジスタＴＮ１２の接続ノードＡ２は、ビット線ＤＢ及びＰＭＯＳトランジスタＴＰ１１とＮＭＯＳトランジスタＴＮ１１のゲートに接続される。
プリチャージ回路ＰＤＬＵ１は、ＮＭＯＳトランジスタＴＮ２１、ＴＮ２２、ＴＮ２３を有する。ＮＭＯＳトランジスタＴＮ２１は、ビット線対Ｄ、ＤＢ間に接続される。ＮＭＯＳトランジスタＴＮ２２がＨＶＤＤ端子とビット線Ｄ、ＮＭＯＳトランジスタＴＮ２３がＨＶＤＤ端子とビット線ＤＢに接続される。ＮＭＯＳトランジスタＴＮ２１、ＴＮ２２、ＴＮ２３のゲートには、プリチャージ制御線ＰＤＬが接続される。なお、便宜上、符号「ＷＬ」「ＳＡＰ」「ＳＡＮ」「ＰＤＬ」は、配線名を示すと同時に、その配線に印加される信号名を示すものとする。
ドライバ領域４は、ドライバアンプＡＭＰ１、ＡＭＰ２、・・・を有する。更に、ドライバアンプＡＭＰ１１、ＡＭＰ１２、ＡＭＰ２０を有する。アンプＡＭＰ１、ＡＭＰ２、・・・は、それぞれワード線ＷＬ１、ＷＬ２、・・・にワード信号ＷＬ１、ＷＬ２、・・・を印加する。ドライバアンプＡＭＰ１、ＡＭＰ２、・・・の電源電圧は、ＶＰＰ電源１０から供給される。ＶＰＰ電源１０が供給する電圧ＶＰＰは、電源電圧ＶＤＤより高電位である。
ドライバアンプＡＭＰ１１、ＡＭＰ１２は、制御信号ＳＥに応じて、それぞれセンスアンプ制御線ＳＡＰ、ＳＡＮにセンスアンプ信号ＳＡＰ、ＳＡＮを印加する。アンプＡＭＰ１１の電源電圧は、ＶＤＤ電源２０から供給される。ＶＤＤ電源２０は、電源電圧ＶＤＤを供給する。なお、ドライバアンプＡＭＰ１２は、制御信号ＳＥに応じて、センスアンプ制御線ＳＡＮに接地電圧ＧＮＤを供給する。
ドライバアンプＡＭＰ２０は、プリチャージ制御線ＰＤＬにプリチャージ制御信号ＰＤＬを印加する。ドライバアンプＡＭＰ２０の電源電圧は、ＶＰＤＬ電源３０から供給される。ＶＰＤＬ電源３０が供給する電圧ＶＰＤＬは、電源電圧ＶＤＤより高電位である。電圧ＶＰＤＬを電源電圧ＶＤＤより高くする理由には、以下のようなものがある。まず、上述のようにビット線対Ｄ、ＤＢのプリチャージ電圧が１／２ＶＤＤである。このため、仮にハイレベルのプリチャージ制御信号ＰＤＬの電位を電源電圧ＶＤＤとした場合、ゲート−ドレイン（もしくはソース）間の電位差が１／２ＶＤＤ程度となる。このため、ＮＭＯＳトランジスタＴＮ２１〜ＴＮ２３が素早く、且つ、十分に活性化できない可能性がある。特に、この現象は、電源電圧ＶＤＤの低電圧化が進むと顕著になる。このため、プリチャージ回路の動作速度を上げるためにも、電源電圧ＶＤＤよりも高電位（例えば、ＶＤＤ＋０．５Ｖ程度）の電圧をＮＭＯＳトランジスタＴＮ２１〜ＴＮ２３のゲートにかける必要がある。
ここで、通常の電源電圧ＶＤＤの範囲の耐圧を有するゲート酸化膜厚のトランジスタを薄膜トランジスタと称し、その薄膜トランジスタのゲート酸化膜厚よりも厚いゲート酸化膜を備えるトランジスタを厚膜トランジスタと称す。従来の半導体記憶回路１では、図１２に示すように、構成するトランジスタに厚膜トランジスタが用いられる。このような厚膜トランジスタは、比較的高電圧（例えば、１．５Ｖ以上）の耐圧特性を有する。但し、トランジスタのゲート酸化膜が厚いほど大きなチャンネル長が必要となるため、厚膜トランジスタは、レイアウト面積を大きくとる問題を有する。
図１３に半導体記憶回路１の動作を説明するタイミングチャートを示す。但し、本例は、ハイレベルの情報を保持するメモリセルＣＥＬＬ１が選択され、その情報がビット線に読み出される場合を示している。また、ビット線対Ｄ、ＤＢは、１／２ＶＤＤでプリチャージされているものとする。
図１３に示すように、時刻ｔ１にワード信号ＷＬ１が立ち上がり、電圧ＶＰＰとなる。このとき、メモリセルＣＥＬＬ１にハイレベルの情報が保持されているため、ビット線Ｄの電位が僅かに上昇する。時刻ｔ２に制御信号ＳＥがハイレベルとなり、センスアンプ制御信号ＳＡＰが電源電圧ＶＤＤ、センスアンプ制御信号ＳＡＮが接地電圧ＧＮＤとなる。このため、センスアンプＳＡ１がセンス動作を開始し、ビット線対Ｄ、ＤＢの電位差を電源電圧ＶＤＤ、接地電圧ＧＮＤに増幅する。そして、この増幅されたビット線対Ｄ、ＤＢの電位差が外部回路に読み出される。
その後、時刻ｔ３では、ワード信号ＷＬ１が接地電圧ＧＮＤに立ち下がる。このため、メモリセルＣＥＬＬ１のセルノードとビット線Ｄとが電気的に遮断される。更に、制御信号ＳＥも接地電圧ＧＮＤに立ち下がる。このため、センスアンプＳＡ１がセンス動作を停止する。そして、時刻ｔ４に、プリチャージ制御信号ＰＤＬが電圧ＶＰＤＬに立ち上がり、ビット線対Ｄ、ＤＢが再び１／２ＶＤＤにプリチャージされる。以上が、従来の半導体記憶回路１の動作の説明である。
ここで、近年、システムＬＳＩ等、半導体集積装置の高集積化、高性能化が要求されている。このため、高速動作可能なように半導体集積装置の製造プロセスの微細化が進み、それに伴い電源電圧の低電位化も進んでいる。このようなシステムＬＳＩでは、ロジック回路とＤＲＡＭ等の記憶回路が混載される。よって、上述したような半導体記憶回路１のような回路も高速動作するロジック回路と共にワンチップ化される。このため、半導体記憶回路１も高速化、高集積化が要求され、チップ面積の削減及び高速化のため、構成するトランジスタのゲート酸化膜の薄膜化が進んでいる。
ここで、センスアンプＳＡ１を構成するＮＭＯＳトランジスタＴＰ１１、ＴＰ１２、ＴＮ１１、ＴＮ１２には、最大でも電源電圧ＶＤＤ程度の耐圧しか要求されない。このため、ＮＭＯＳトランジスタＴＰ１１、ＴＰ１２、ＴＮ１１、ＴＮ１２には、低電位化された電源電圧用の低耐圧の薄膜トランジスタを用いることができる。しかし、上述したように、メモリセルのゲートトランジスタＴｒのゲートには高電位のＶＰＰが印加される。このような、ゲートトランジスタＴｒには、ゲート酸化膜の薄膜化が難しく、相対的にゲート酸化膜が厚い厚膜トランジスタを使用しなければならない。
また、このような半導体記憶回路１を組み込んだシステムＬＳＩでは、上述したように半導体記憶回路１の周辺回路としてロジック回路を有する。このロジック回路は、半導体記憶回路１が保持するデータを利用して論理処理を行う。このようなロジック回路は、高速動作が要求され、システムＬＳＩのような半導体集積装置内でも最も薄膜化されたトランジスタが用いられる。このシステムＬＳＩのように、１つの半導体集積装置内でゲート酸化膜の厚みが異なるトランジスタが用いられている例として、特許文献１のような技術がある。
特開２００１−１５７０４号公報
特許文献１の技術では、メモリセルのセルトランジスタに厚膜トランジスタを用い、プリチャージ用ＭＯＳトランジスタ、センスアンプにロジック回路でも使用されている薄膜トランジスタを用いている。また、特許文献１には、このような薄膜のプリチャージ用ＭＯＳトランジスタに、高電圧が印加されないと記載されている。しかし、プリチャージ回路に用いられるトランジスタに、半導体記憶回路１のような電源電圧より高い電圧がかからなければ、プリチャージ回路の動作速度を上げることができない。このため、特許文献１の技術により構成される半導体集積装置では、高速動作に限界が生じる問題がある。
本発明は、半導体記憶回路と、前記半導体記憶回路の周辺回路とを有する半導体集積装置であって、前記周辺回路は、ゲート酸化膜の耐圧が第１の電圧である第１のトランジスタを有し、前記半導体記憶回路は、いずれか一方に、メモリセルのゲートトランジスタが接続されるビット線対と、前記第１のトランジスタと実質的に同じ耐圧のトランジスタで構成され、活性化信号に応じて前記ビット線対を所定の電圧にプリチャージするプリチャージ回路と、を有し、前記プリチャージ回路の活性化信号に前記第１の電圧よりも高い第２の電圧が用いられる半導体集積装置である。
本発明にかかる半導体集積装置は、プリチャージ回路に、ロジック回路等の周辺回路で使用され、耐圧が第１の電圧の第１のトランジスタと実質的に同じ耐圧のトランジスタを用いている。このプリチャージ回路の活性化信号に第１の電圧より高い第２の電圧を用いており、プリチャージ回路の高速化を行っている。
本発明にかかる半導体集積装置は、高速動作が可能になる。
実施の形態１にかかる半導体集積装置である。 実施の形態１にかかる半導体記憶回路である。 実施の形態１にかかる半導体記憶回路の動作を示すタイミングチャートである。 実施の形態１にかかるプリチャージ回路を構成する薄膜トランジスタのゲート−ドレイン電圧の関係を示す模式図である。 実施の形態１にかかるプリチャージ回路を構成する薄膜トランジスタのゲート−ドレイン電圧の関係を示す模式図である。 従来技術と実施の形態１にかかる半導体記憶回路との相違点を示す表である。 実施の形態２にかかる半導体記憶回路である。 実施の形態２にかかる半導体記憶回路の動作を示すタイミングチャートである。 実施の形態２にかかるプリチャージ回路を構成する薄膜トランジスタのゲート−ドレイン電圧の関係を示す模式図である。 実施の形態２にかかるプリチャージ回路を構成する薄膜トランジスタのゲート−ドレイン電圧の関係を示す模式図である。 従来技術と実施の形態１、２にかかる半導体記憶回路との相違点を示す表である。 従来の半導体記憶回路である。 従来の半導体記憶回路の動作を示すタイミングチャートである。
発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をシステムＬＳＩ等の半導体集積装置１００に、適用したものである。半導体集積装置１００のシステムＬＳＩチップの模式図を図１に示す。図１に示すように、半導体集積装置１００は、半導体記憶回路１０１と、ロジック回路１０５とを有する。
ロジック回路１０５には、半導体集積装置１００のＣＰＵ等の制御回路、及び、半導体記憶回路１０１のアドレスデコーダ等、ロジック動作を行う論理ゲートが集積されている。ここで、システムＬＳＩのような半導体集積装置１００には高性能化が要求される。このため、ロジック回路１０５を構成する論理ゲートによるロジック動作も高速動作が求められる。よって、ロジック回路１０５では、論理ゲートが可能な限り高速動作できるように、論理ゲートを構成するトランジスタの製造プロセスの微細化を進められる。この微細化では、トランジスタのゲート酸化膜の薄膜化が行われる。このため、このロジック回路１０５を構成するトランジスタが半導体集積装置１００内でも最も微細化され、薄膜化が進められる。
また、このゲート酸化膜の薄膜化に伴い、トランジスタの耐圧も当然低下する。よって、論理ゲートの動作電圧も低化させなければならず、電源電圧ＶＤＤの低化も進められる。このため、ロジック回路１０５の電源電圧ＶＤＤは、例えば１．０Ｖ以下となるように低電圧化されている。
以後、特に断らない限り、本実施の形態１での電源電圧ＶＤＤは、このロジック回路１０５で利用される低電圧化された電源電圧（例えば１．０Ｖ以下）であるものとする。更に、ロジック回路１０５で使用されるような、低電圧化された電源電圧ＶＤＤ程度の耐圧を有するゲート酸化膜を備えるトランジスタを薄膜トランジスタと称するものとする。一方、電源電圧ＶＤＤより高電位の電圧の耐圧を有するトランジスタは、上述した薄膜トランジスタよりもゲート酸化膜を厚くする必要がある。このため、このようなトランジスタを厚膜トランジスタと称するものとする。
半導体記憶回路１０１は、半導体集積装置１００の組み込みＤＲＡＭである。半導体記憶回路１０１は、ロジック回路１０５で処理されるデータ等が保持される。図１に示すように、半導体記憶回路１０１は、セルアレイ領域１０２と、センスアンプ領域１０３と、ドライバ領域１０４とを有する。このような半導体記憶回路１０１の回路構成の一例を図２に示す。但し、本実施の形態１では、図が煩雑になるのを避けるため、図２に示す半導体記憶回路１０１は１つのビット線対からなるＤＲＡＭ回路として記載する。なお、半導体記憶回路１０１は、更に複数のビット線対と、そのビット線対に接続されるメモリセル、センスアンプ、プリチャージ回路等を有する構成としてもかまわない。また、半導体記憶回路１０１は、ＤＲＡＭに限らずＳＲＡＭ等であってもよい。
セルアレイ領域１０２は、複数のメモリセルＣＥＬＬ（ＣＥＬＬ１０１、ＣＥＬＬ１０２、・・・）を有している。
各メモリセルは、ビット線対Ｄ、ＤＢのどちらかに接続される。各メモリセルには、ゲートトランジスタＴｒと、セル容量Ｃｃｅｌｌとを有している。ゲートトランジスタＴｒは、ドレインもしくはソースの一方がビット線Ｄ、ＤＢの一方、ドレインもしくはソースの他方がセル容量Ｃｃｅｌｌと接続される。このゲートトランジスタＴｒとセル容量Ｃｃｅｌｌとの接続点がセルノードとなる。セル容量Ｃｃｅｌｌのセルノードと反対側の端子は、ＨＶＤＤ端子に接続される。ＨＶＤＤ端子は、１／２ＶＤＤ（ＶＤＤ：電源電圧）の電圧が供給されている。また、各ゲートトランジスタＴｒは、ゲートがワード線ＷＬ（ＷＬ１０１、ＷＬ１０２、・・・）と接続される。なお、便宜上、符号「ＷＬ１０１」「ＷＬ１０２」・・・は、ワード線名を示すと同時に、そのワード線に印加されるワード信号名を示すものとする。
例えば、ワード信号ＷＬ１０１がハイレベルとなると、メモリセルＣＥＬＬ１０１のゲートトランジスタがオン状態となり、セルノードとビット線Ｄとが電気的に接続される。また、ワード信号ＷＬ１０２がハイレベルとなると、メモリセルＣＥＬＬ１０２のゲートトランジスタがオン状態となり、セルノードとビット線Ｄとが電気的に接続される。なお、ワード信号ＷＬ１０１、ＷＬ１０２、・・・のうち１つが選択され、ハイレベルとなると、その他のワード線は、全てロウレベルとなる。よって、選択されたあるワード信号線のワード信号がハイレベルとなると、このワード信号線に接続されているメモリセルが保持する情報がビット線に読み出される。それ以外のメモリセルは非選択となる。なお、後述するが、ハイレベル時の各ワード信号は、電源電圧ＶＤＤよりも高電位のＶＰＰとなる。これは、ゲートトランジスタの活性化速度の高速化と、オン抵抗を小さくするためである。よって、各ゲートトランジスタＴｒには、高耐圧が要求されるため、厚膜トランジスタで構成される。
センスアンプ領域１０３は、センスアンプＳＡ１０１と、プリチャージ回路ＰＤＬＵ１０１とを有する。
センスアンプＳＡ１０１は、ＰＭＯＳトランジスタＴＰ１１１、ＴＰ１１２と、ＮＭＯＳトランジスタＴＮ１１１、ＴＮ１１２とを有する。ＰＭＯＳトランジスタＴＰ１１１とＮＭＯＳトランジスタＴＮ１１１は、センスアンプ制御線ＳＡＰ、ＳＡＮ間で直列に接続される。また、ＰＭＯＳトランジスタＴＰ１１２とＮＭＯＳトランジスタＴＮ１１２も、センスアンプ制御線ＳＡＰ、ＳＡＮ間で直列に接続される。ＰＭＯＳトランジスタＴＰ１１１とＮＭＯＳトランジスタＴＮ１１１の接続ノードＡ１は、ビット線Ｄ及びＰＭＯＳトランジスタＴＰ１１２とＮＭＯＳトランジスタＴＮ１１２のゲートに接続される。また、ＰＭＯＳトランジスタＴＰ１１２とＮＭＯＳトランジスタＴＮ１１２の接続ノードＡ２は、ビット線ＤＢ及びＰＭＯＳトランジスタＴＰ１１１とＮＭＯＳトランジスタＴＮ１１１のゲートに接続される。なお、便宜上、符号「ＳＡＰ」「ＳＡＮ」は、センスアンプ制御線名を示すと同時に、そのセンスアンプ制御線に印加されるセンスアンプ制御信号名を示すものとする。なお、後述するが、制御信号ＳＥがハイレベル時のセンスアンプ制御信号ＳＡＰは電源電圧ＶＤＤ、センスアンプ制御信号ＳＡＮは接地電圧ＧＮＤとなる。よって、ＰＭＯＳトランジスタＴＰ１１１、ＴＰ１１２と、ＮＭＯＳトランジスタＴＮ１１１、ＴＮ１１２は、ゲート−ドレイン（もしくはソース）間の電圧は、最大でも電源電圧ＶＤＤ程度となる。このため、低電圧化した電源電圧ＶＤＤに対する耐圧程度の薄膜トランジスタで構成される。
プリチャージ回路ＰＤＬＵ１０１は、ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３を有する。ＮＭＯＳトランジスタＴＮ１２１は、ビット線対Ｄ、ＤＢ間に接続される。ＮＭＯＳトランジスタＴＮ１２２がＨＶＤＤ端子とビット線Ｄ、ＮＭＯＳトランジスタＴＮ１２３がＨＶＤＤ端子とビット線ＤＢに接続される。ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３のゲートには、プリチャージ制御線ＰＤＬが接続される。なお、便宜上、符号「ＰＤＬ」は、プリチャージ制御線名を示すと同時に、そのプリチャージ制御線に印加されるプリチャージ制御信号名を示すものとする。
ドライバ領域１０４は、ドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・を有する。更に、ドライバアンプＡＭＰ１１１、ＡＭＰ１１２、ＡＭＰ１２０を有する。
ドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・は、それぞれワード線ＷＬ１０１、ＷＬ１０２、・・・にワード信号ＷＬ１０１、ＷＬ１０２、・・・を印加する。ドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・の高電位側の電源電圧は、ＶＰＰ電源１１０から供給される。よって、ドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・の高電位側の電源端子が端子１３０に接続される。また、低電位側の電源電圧は接地端子ＧＮＤに接続される。ＶＰＰ電源１１０が供給する電圧ＶＰＰは、電源電圧ＶＤＤより高電位である。例えば、電源電圧ＶＤＤの１．５倍程度であるとする。このことから、電源電圧ＶＤＤが１．０Ｖの場合、１．５Ｖ程度となり、電源電圧ＶＤＤが０．８Ｖの場合、１．２Ｖ程度となる。
ドライバアンプＡＭＰ１１１、ＡＭＰ１１２は、制御信号ＳＥに応じて、それぞれセンスアンプ制御線ＳＡＰ、ＳＡＮにセンスアンプ制御信号ＳＡＰ、ＳＡＮを印加する。アンプＡＭＰ１１１の電源電圧は、ＶＤＤ電源１２０から供給される。ＶＤＤ電源１２０は、電源電圧ＶＤＤを供給する。なお、ドライバアンプＡＭＰ１１２は、制御信号ＳＥに応じて、センスアンプ制御線ＳＡＮに接地電圧ＧＮＤを供給する。
ドライバアンプＡＭＰ１２０は、プリチャージ制御線ＰＤＬにプリチャージ制御信号ＰＤＬを印加する。ドライバアンプＡＭＰ１０３の高電位側の電源電圧は、ＶＰＰ電源１１０から供給される。よって、ハイレベルのプリチャージ制御信号ＰＤＬの電位はＶＰＰとなる。ドライバアンプＡＭＰ１２０の電源端子は、ドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・と同様、端子１３０に接続される。また、低電位側の電源電圧は接地端子ＧＮＤに接続される。よって、ロウレベルのプリチャージ制御信号ＰＤＬの電位は接地電位ＧＮＤとなる。なお、便宜上、符号「ＶＤＤ」、「ＧＮＤ」は、電源電圧、接地電圧を示すと同時に、それぞれの端子名を示すものとする。
図３に半導体記憶回路１０１の動作を説明するタイミングチャートを示す。但し、本例は、ハイレベルの情報を保持するメモリセルＣＥＬＬ１０１が選択され、その情報がビット線Ｄに読み出される場合を示している。また、時刻ｔ１以前のビット線対Ｄ、ＤＢは、１／２ＶＤＤでプリチャージされているものとする。
図３に示すように、時刻ｔ１にワード信号ＷＬ１０１が立ち上がり、接地電圧ＧＮＤから電圧ＶＰＰとなる。よって、メモリセルＣＥＬＬ１０１のゲートトランジスタがオンし、セルノードとビット線Ｄが電気的に接続される。セルノードは、ハイレベルのデータを保持しており、電荷がビット線Ｄに流出する。このため、セルノードの電位は低下するが、ビット線Ｄの電位は僅かに上昇する。
次に、時刻ｔ２に制御信号ＳＥがハイレベルとなる。このため、センスアンプ制御信号ＳＡＰが電源電圧ＶＤＤ、センスアンプ制御信号ＳＡＮが接地電圧ＧＮＤとなる。よって、センスアンプＳＡ１０１がセンス動作を開始する。そして、センスアンプＳＡ１０１は、上述した僅かに開いたビット線対Ｄ、ＤＢ間の電位差を電源電圧ＶＤＤ、接地電圧ＧＮＤに増幅する。なお、この増幅されたビット線対Ｄ、ＤＢの電位差は、外部回路によりハイレベルのデータとして半導体記憶回路１０１の読み出しデータとして読み出され、ロジック回路１０５のデータ処理等に利用される。また、メモリセルＣＥＬＬ１０１のセルノードの電位も上昇する。
その後、時刻ｔ３では、ワード信号ＷＬ１０１及び制御信号ＳＥが接地電圧ＧＮＤに立ち下がる。このため、メモリセルＣＥＬＬ１０１のゲートトランジスタがオフし、メモリセルＣＥＬＬ１０１のセルノードとビット線Ｄとが電気的に遮断される。また、センスアンプＳＡ１０１がセンス動作を停止する。
そして、時刻ｔ４に、プリチャージ制御信号ＰＤＬが接地電圧ＧＮＤから電圧ＶＰＰに立ち上がる。このため、プリチャージ回路ＰＤＬＵ１０１のＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３がオンする。よって、ビット線対Ｄ、ＤＢがイコライジング及び１／２ＶＤＤに充電され、再び１／２ＶＤＤにプリチャージされる。以上が、半導体記憶回路１０１の動作の説明である。
ここで、電源電圧ＶＤＤよりも高電位のＶＰＰが、電源電圧ＶＤＤの耐圧しか有さない薄膜トランジスタのＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３のゲートとドレイン（もしくはソース）間に印加されている。このため、ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３が絶縁破壊されることが考えられる。ここで、ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３のゲートとドレイン（もしくはソース）間の電圧の関係を、プリチャージ制御信号ＰＤＬがハイレベル、ロウレベルの場合に分けて図４（ａ）（ｂ）、図５（ａ）（ｂ）の模式図に示す。なお、図４（ａ）（ｂ）の模式図には、ＮＭＯＳトランジスタＴＮ１２１、図５（ａ）（ｂ）には、ＮＭＯＳトランジスタＴＮ１２２の模式図を例に示す。
まず、図４（ａ）に示すように、プリチャージ制御信号ＰＤＬがロウレベルでは、プリチャージ制御線ＰＤＬに接地電圧ＧＮＤが印加される。なお、このプリチャージ制御信号ＰＤＬがロウレベルの期間は、図３の時刻ｔ１〜ｔ３の期間に相当する。このため、ビット線Ｄに最大電圧として電源電圧ＶＤＤ、ビット線ＤＢに最低電圧として接地電圧ＧＮＤが印加される。よって、ＮＭＯＳトランジスタＴＮ１２１のゲートとドレイン（もしくはソース）間の電圧は、最大で電源電圧ＶＤＤ程度となる。
また、図４（ｂ）に示すように、プリチャージ制御信号ＰＤＬがハイレベルでは、プリチャージ制御線ＰＤＬに電圧ＶＰＰが印加される。なお、このプリチャージ制御信号ＰＤＬがハイレベルの期間は、図３の時刻ｔ４以降の期間に相当する。このとき、ビット線対Ｄ、ＤＢは、１／２ＶＤＤにプリチャージされる。このため、ＮＭＯＳトランジスタＴＮ１２１のドレイン（もしくはソース）には、１／２ＶＤＤが印加されており、ゲートに電圧ＶＰＰが印加されても、（ＶＰＰ−１／２ＶＤＤ）の電位差しかゲートとドレイン（もしくはソース）間にかからない。
以上、図４（ａ）（ｂ）からわかるように、例えば、電源電圧ＶＤＤが１．０Ｖ、電圧ＶＰＰが１．５Ｖである場合、ＮＭＯＳトランジスタＴＮ１２１のゲートとドレイン（もしくはソース）間にかかる電圧は、最大でも１．０Ｖ程度である。このため、電源電圧ＶＤＤ程度の耐圧を有する薄膜トランジスタをプリチャージ回路ＰＤＬＵ１０１に用いてもトランジスタの絶縁破壊が発生しない。更に、ワード信号ＷＬ１０１が活性化するタイミングと、プリチャージ制御信号ＰＤＬが活性化するタイミングは、図３からわかるように重なる期間がほとんどない。このため、ＶＰＰ電源１１０の充放電ピーク電流の発生期間が重なることがない。
次に、図５（ａ）に示すように、プリチャージ制御信号ＰＤＬがロウレベルでは、プリチャージ制御線ＰＤＬに接地電圧ＧＮＤが印加される。このため、ビット線Ｄに最大電圧として電源電圧ＶＤＤ、ＨＶＤＤ端子には、１／２ＶＤＤが印加される。よって、ＮＭＯＳトランジスタＴＮ１２２のゲートとドレイン（もしくはソース）間の電圧は、最大で電源電圧ＶＤＤ程度となる。
また、図５（ｂ）に示すように、プリチャージ制御信号ＰＤＬがハイレベルでは、プリチャージ制御線ＰＤＬに電圧ＶＰＰが印加される。このとき、ビット線Ｄは、１／２ＶＤＤにプリチャージされる。このため、ＮＭＯＳトランジスタＴＮ１２２のドレイン（もしくはソース）には、１／２ＶＤＤが印加されており、ゲートに電圧ＶＰＰが印加されても、（ＶＰＰ−１／２ＶＤＤ）の電位差しかゲートとドレイン（もしくはソース）間にかからない。
以上、図５（ａ）（ｂ）からわかるように、例えば、電源電圧ＶＤＤが１．０Ｖで、電圧ＶＰＰが１．５Ｖである場合、ＮＭＯＳトランジスタＴＮ１２２のゲートとドレイン（もしくはソース）間にかかる電圧は、最大でも１．０Ｖとなり、ＮＭＯＳトランジスタＴＮ１２１と同様、電源電圧ＶＤＤに対応する耐圧を有する薄膜トランジスタを用いることができる。これは、ＮＭＯＳトランジスタＴＮ１２３に対しても同様である。
以上のことを踏まえ、図６に、従来の半導体記憶回路１、特許文献１の技術、実施の形態１の半導体記憶回路１０１の関係をまとめた表を示す。まず、従来の半導体記憶回路１は、電源電圧ＶＤＤが高い電圧（１．０Ｖより高い）である。電圧ＶＰＰ、ＶＰＤＬは、電源電圧ＶＤＤを昇圧してＶＰＰ電源１０、ＶＰＤＬ電源３０から供給される。このため、メモリセルのゲートトランジスタ、センスアンプのトランジスタ、プリチャージ回路のトランジスタが全て高耐圧の厚膜トランジスタを用いる。プリチャージ回路のトランジスタが厚膜トランジスタであるなら、昇圧された電圧ＶＰＤＬによりプリチャージ回路の高速化が可能である。しかし、厚膜トランジスタは、レイアウト面積を削減することができない。このため、回路規模の低減化、回路動作の高速化が難しくなる。
また、仮に製造プロセスの微細化が進み、低電圧化した電源電圧ＶＤＤ程度の耐圧しか要求されないセンスアンプＳＡ１０１のトランジスタの薄膜化が行えても、プリチャージ回路のトランジスタのゲート酸化膜の薄膜化を進めることができない。よって、いずれセンスアンプＳＡ１０１のピッチに、プリチャージ回路ＰＤＬＵ１０１のピッチが収まらなくなる可能性があり、問題となる。
製造プロセスの微細化、電源電圧ＶＤＤの低電圧化（例えば１．０Ｖ程度）が進み、半導体集積装置を構成するトランジスタに低耐圧の薄膜トランジスタが利用されるようになる。このため、特許文献１の技術では、メモリセルのゲートトランジスタには高耐圧の厚膜トランジスタが使用されるが、センスアンプのトランジスタ、プリチャージ回路のトランジスタには、ロジック回路に使用される低耐圧の薄膜トランジスタを使用している。このため、半導体記憶回路１のようなセンスアンプのピッチに、プリチャージ回路ピッチが収まらなくなるような問題は解決される。しかし、特許文献１の技術では、プリチャージ回路のトランジスタに高電圧がかからないため、プリチャージ回路の動作速度の高速化に限界があった。
このため、本実施の形態１の半導体記憶回路１０１では、プリチャージ回路を構成するトランジスタに低電圧化した電源電圧ＶＤＤ程度の耐圧を有する薄膜トランジスタを使用しつつ、電源電圧ＶＤＤよりも高電位のワード信号を生成する電圧ＶＰＰをプリチャージ制御信号ＰＤＬにも利用している。この電圧ＶＰＰは、電源電圧ＶＤＤが低電圧化されることにより低電圧化されてきている。これらＶＤＤ、ＶＰＰがある程度以下（例えば、ＶＤＤが１．０Ｖ以下、ＶＰＰが１．５Ｖ以下）となると、図４（ａ）（ｂ）、図５（ａ）（ｂ）で説明したように、電源電圧ＶＤＤ程度の耐圧を有する薄膜トランジスタが絶縁破壊を起こさずに使用できる。よって、ゲート酸化膜の絶縁破壊を起こさず、電源電圧ＶＤＤより高電位のＶＰＰをプリチャージ制御信号ＰＤＬに使用し、プリチャージ回路の動作速度の高速化が可能となる。
更に、この電圧ＶＰＰは、図２に示すように、ＶＰＰ電源１１０が端子１３０からドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・、及びドライバアンプＡＭＰ１２０に供給する。このため、半導体記憶回路１のようにＶＰＤＬ電源３０を設ける必要がなく、ＶＰＰ電源１１０のみでよい。このため、半導体記憶回路１０１では、半導体記憶回路１と比較して電源を１つ減らすことができ、回路規模の削減が可能となる。
また、半導体記憶回路１では、ＶＰＰ電源１０とＶＰＤＬ電源３０が別であったため、電源配線網の分離が必要であり、チップの配線層を増加しなければならなかった。更に、この配線網同士のクロストーク防止のためのデカップリング容量等も必要であった。しかし、本実施の形態１の半導体記憶回路１０１では、ＶＰＰ電源１１０のみであるため、上述した２重の配線層やデカップリング容量が必要なく、このことも回路規模の削減に寄与する。
また、上述したように、ＶＰＰ電源１１０の充放電ピーク電流の発生期間が重なることがないため、特にＶＰＰ電源１１０の電源強化を行う必要がなく回路規模の増加要因もない。このため、回路設計も容易となり、設計期間の短縮、設計ミスの低減、設計コストの削減等も可能となる。
発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。本実施の形態２は、実施の形態１と同様、本発明をシステムＬＳＩ等の半導体集積装置に適用したものである。本実施の形態２の半導体集積装置２００は、実施の形態１の半導体記憶回路部分の構成が異なる。この実施の形態２の半導体記憶回路を半導体記憶回路２０１とする。つまり、本実施の形態２の半導体集積装置２００は、図１の半導体集積装置１００の半導体記憶回路１０１を、半導体記憶回路２０１に置き換えた構成となる。
半導体集積装置２００は、半導体記憶回路２０１と、ロジック回路１０５とを有する。半導体記憶回路２０１は、実施の形態１と同様、システムＬＳＩの組み込みＤＲＡＭである。また、本実施の形態２では、半導体記憶回路２０１の周辺回路であるロジック回路１０５を構成するトランジスタの薄膜化、低電源電圧化が、実施の形態１より更に進んだ状態（例えば、ＶＤＤ＝０．８Ｖ以下）を想定している。
図７に本実施の形態２にかかる半導体記憶回路２０１の構成を示す。図７に示すように、半導体記憶回路２０１は、セルアレイ領域２０２と、センスアンプ領域１０３と、ドライバ領域２０４とを有する。なお、図７に示された符号のうち、図２と同じ符号を付した構成は、図２と同じか又は類似の構成を示している。実施の形態１と異なるのは、セルアレイ領域２０２と、ドライバ領域２０４である。本実施の形態２ではその相違点を重点的に説明し、その他実施の形態１と同様の構成部分の説明は省略する。
セルアレイ領域２０２は、複数のメモリセルＣＥＬＬ（ＣＥＬＬ２０１、ＣＥＬＬ２０２、・・・）を有している。各メモリセルは、実施の形態１と同様、ビット線対Ｄ、ＤＢが接続される。各メモリセルには、ゲートトランジスタＴｒと、セル容量Ｃｃｅｌｌとを有している。ここで、本実施の形態２のメモリセルが実施の形態１と異なるのは、ゲートトランジスタＴｒが、ロジック回路１０５と同様の薄膜トランジスタで構成されている点である。このため、セルアレイ領域２０２の回路規模を削減することができる。その他の構成は、実施の形態１と同様である。
ドライバ領域２０４は、ドライバアンプＡＭＰ２０１、ＡＭＰ２０２、・・・を有する。更に、ドライバアンプＡＭＰ１１１、ＡＭＰ１１２、ＡＭＰ１２０を有する。ドライバアンプＡＭＰ２０１、ＡＭＰ２０２、・・・は、ワード信号ＷＬ２０１、ＷＬ２０２、・・・を生成する。このワード信号ＷＬ２０１、ＷＬ２０２、・・・に応じて、メモリセルＣＥＬＬ２０１、ＣＥＬＬ２０２、・・・のゲートトランジスタＴｒが活性化する。ここで、本実施の形態２のメモリセルが実施の形態１と異なるのは、ドライバアンプＡＭＰ２０１、ＡＭＰ２０２、・・・の高電位側の電源電圧にＶＰＰ電源１１０から供給される電圧ＶＰＰＬ、低電位側の電源電圧にＶＫＫ電源１４０から供給される電圧ＶＫＫを使用している点である。よって、選択ワード信号（ハイレベル）の電位が電圧ＶＰＰＬ、非選択ワード信号（ロウレベル）の電位が電圧ＶＫＫとなる。
上述したように、電源電圧ＶＤＤを実施の形態１よりも低電圧化しており、自ずと電圧ＶＰＰも低電圧化される。また、メモリセルのゲートトランジスタＴｒが薄膜トランジスタとなっており、実施の形態１よりゲート酸化膜が薄膜化している。このため、ＶＰＰ電源１１０は、ゲートトランジスタＴｒの絶縁破壊を防止するため、実施の形態１の電圧ＶＰＰよりもより低電圧化した電圧ＶＰＰＬを供給する。例えば、電圧ＶＰＰＬは、電源電圧ＶＤＤが０．８Ｖの場合、その１．５倍程度の１．２Ｖ程度が考えられる。なお、この場合、電源電圧ＶＤＤよりも高い電圧が、薄膜トランジスタのゲートトランジスタＴｒにかかることになる。しかし、半導体記憶回路２０１は、微細化により高速動作が可能となり、選択メモリセルのゲートトランジスタＴｒにハイレベルのワード信号が印加される期間も短い。また、複数あるメモリセルＣＥＬＬ１０１、ＣＥＬＬ１０２、・・・において、常に同じメモリセルが選択される確率は非常に低い。更に、ＶＰＰＬが１．２Ｖ程度まで低電圧化している。これらのことから、電源電圧ＶＤＤよりも高い電圧ＶＰＰＬが、薄膜トランジスタのゲートトランジスタＴｒにかかっても絶縁破壊が起こる可能性は非常に低く、薄膜化したゲートトランジスタＴｒを本実施の形態２のように用いても問題がない。
一方、ＶＫＫ電源１４０が供給する電圧ＶＫＫは、接地電圧ＧＮＤより低い負電圧である。例えば、ＶＫＫ電源１４０が供給する電圧ＶＫＫとして、−０．３Ｖ以下の電圧がある。この電圧ＶＫＫが、端子２３０を経てドライバアンプＡＭＰ２０１、ＡＭＰ２０２、・・・の低電位側電源端子に供給される。このため、非選択のワード線の電位をネガティブ化することができる。このネガティブ化により、ＶＰＰ電源１１０の供給する電圧ＶＰＰＬを更に低下させることができる。例えば、ＶＰＰ電源１１０の供給する電圧ＶＰＰＬを１．０Ｖ程度に低下させることができる。このため、セルアレイ領域２０２における各メモリセルのゲートトランジスタＴｒの更なる薄膜化を行うことができる。また、ゲートトランジスタＴｒの絶縁破壊の可能性をより一層低下させることができる。なお、同時にゲートトランジスタＴｒのバックゲート電圧のネガティブ化を行ってもよい。
図８に半導体記憶回路２０１の動作を説明するタイミングチャートを示す。但し、本例は、ハイレベルの情報を保持するメモリセルＣＥＬＬ２０１が選択され、その情報がビット線Ｄに読み出される場合を示している。また、時刻ｔ１以前のビット線対Ｄ、ＤＢは、１／２ＶＤＤでプリチャージされているものとする。なお、電源電圧ＶＤＤを０．８Ｖ、電圧ＶＰＰＬを１．０Ｖ、電圧ＶＫＫを−０．３Ｖとする。
図８に示すように、時刻ｔ１にワード信号ＷＬ２０１が立ち上がり、電圧ＶＫＫから電圧ＶＰＰとなる。よって、メモリセルＣＥＬＬ２０１のゲートトランジスタがオンし、セルノードとビット線Ｄが電気的に接続される。セルノードは、ハイレベルのデータを保持しており、電荷がビット線Ｄに流出する。このため、セルノードの電位は低下するが、ビット線Ｄの電位は僅かに上昇する。
次に、時刻ｔ２に制御信号ＳＥがハイレベルとなる。このため、センスアンプ制御信号ＳＡＰが電源電圧ＶＤＤ、センスアンプ制御信号ＳＡＮが接地電圧ＧＮＤとなる。よって、センスアンプＳＡ１０１がセンス動作を開始する。そして、センスアンプＳＡ１０１は、上述した僅かに開いたビット線対Ｄ、ＤＢ間の電位差を電源電圧ＶＤＤ、接地電圧ＧＮＤに増幅する。なお、この増幅されたビット線対Ｄ、ＤＢの電位差は、外部回路によりハイレベルのデータとして半導体記憶回路２０１の読み出しデータとして読み出され、ロジック回路１０５のデータ処理等に利用される。また、メモリセルＣＥＬＬ２０１のセルノードの電位も上昇する。
その後、時刻ｔ３では、ワード信号ＷＬ２０１が電圧ＶＫＫ、制御信号ＳＥが接地電圧ＧＮＤに立ち下がる。このため、メモリセルＣＥＬＬ２０１のゲートトランジスタがオフし、メモリセルＣＥＬＬ２０１のセルノードとビット線Ｄとが電気的に遮断される。また、センスアンプＳＡ１０１がセンス動作を停止する。
そして、時刻ｔ４に、プリチャージ制御信号ＰＤＬが接地電圧ＧＮＤから電圧ＶＰＰに立ち上がる。このため、プリチャージ回路ＰＤＬＵ１０１のＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３がオンする。よって、ビット線対Ｄ、ＤＢが平滑化及び１／２ＶＤＤに充電され、再び１／２ＶＤＤにプリチャージされる。以上が、半導体記憶回路２０１の動作の説明である。
ここで、ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３のゲートとドレイン（もしくはソース）間の電圧の関係を、プリチャージ制御信号ＰＤＬがロウレベルのときを図９（ａ）、図１０（ａ）、プリチャージ制御信号ＰＤＬがハイレベルのときを図９（ｂ）、図１０（ｂ）に分けて模式図に示す。これら模式図からもわかるように、実施の形態１と同様、ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３のゲートとドレイン（もしくはソース）間の電圧は、最大でも電源電圧ＶＤＤ以下となる。なお、本例ではビット線対のプリチャージ電圧が１／２ＶＤＤ（０．４Ｖ）であるため、図９（ｂ）、図１０（ｂ）からもわかるように、プリチャージ制御信号ＰＤＬがハイレベル時のゲートとドレイン（もしくはソース）間電圧が０．６Ｖである。このため、プリチャージ電圧を０．２Ｖに低下させた場合であっても、ゲートとドレイン（もしくはソース）間電圧が電源電圧ＶＤＤ以下に収めることが可能である。よって、ビット線対Ｄ、ＤＢのプリチャージ電圧を１／２ＶＤＤ以下にすることも可能である。
図１１に、従来の半導体記憶回路１、特許文献１の技術、実施の形態１の半導体記憶回路１０１、半導体記憶回路２０１の関係をまとめた表を示す。本表は、図６の表に半導体記憶回路２０１の関係を追加している。図１１に示すように、半導体記憶回路２０１は、メモリセルのゲートトランジスタ、センスアンプのトランジスタ、プリチャージ回路のトランジスタが全て低耐圧の薄膜トランジスタを用いる。そして、ゲートトランジスタＴｒ、プリチャージ回路のトランジスタのゲートにかかる最大電圧もＶＰＰＬ（＜ＶＰＰ）となっている。
以上、実施の形態２の半導体記憶回路２０１では、メモリセルのゲートトランジスタＴｒ、センスアンプＳＡ１０１、プリチャージ回路ＰＤＬＵ１０１のトランジスタの全てを、微細化、低電源電圧化されたロジック回路１０５と同じ薄膜トランジスタで構成する。このことは、ＬＳＩチップを製造する際、トランジスタのゲート酸化膜を厚膜もしくは薄膜に分けて製造する必要がなくなり、製造工程の簡略化が可能となる。また、製造工程の簡略化に伴う製造コストの削減や期間の短縮化が可能となる。また、実施の形態２の半導体記憶回路２０１では、ワード信号のネガティブ化等を行い、電圧ＶＰＰの低電圧化を行っている。このような構成であっても、実施の形態１と同様、電源電圧ＶＤＤ程度の耐性を有する薄膜トランジスタをプリチャージ回路で使用し、プリチャージ制御信号ＰＤＬにワード信号で使用される電圧ＶＰＰを利用できる。この実施の形態２では、セルアレイ領域２０２の回路規模の削減が可能である。また、ＶＰＰ電源１１０の供給電圧を更に低電圧化することが可能であり、プリチャージ回路のトランジスタのゲート酸化膜を更に薄膜化してトランジスタサイズの縮小を行うことができる。また、電源電圧の低下により、消費電力の削減も可能となる。その他の効果は実施の形態１と同様である。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述したセンスアンプの回路構成は、一般的な電源電圧で駆動するタイプを記載したが、もちろんこれに限られるわけではなく、様々なセンスアンプのバリエーションが適用可能であることはいうまでもない。一例として、センスアンプの電源に、降圧した電源を用いてもよい。更に、動作開始時のみ、その降圧した電源より高い電圧（例えば、降圧前の電源電圧）を使用するオーバードライブタイプの回路構成を用いてもよい。あるいは、降圧しない電源を用いて、動作開始時のオーバードライブ時の非常に短い期間のみ、前述した電源電圧よりも少し高い電圧で動作させてもよい。
１００、２００ 半導体集積装置
１０１、２０１ 半導体記憶回路
１０２ セルアレイ領域
１０３ センスアンプ領域
１０４ ドライバ領域
１０５ ロジック回路
１１０ ＶＰＰ電源
１２０ ＶＤＤ電源
２４０ ＶＫＫ電源
ＣＥＬＬ１０１、ＣＥＬＬ１０２、ＣＥＬＬ２０１、ＣＥＬＬ２０２ メモリセル
Ｔｒ ゲートトランジスタ
Ｃｃｅｌｌ セル容量
Ｄ、ＤＢ ビット線対
ＳＡ１０１ センスアンプ
ＰＤＬＵ プリチャージ回路
ＴＰ１１１、ＴＰ１１２ ＰＭＯＳトランジスタ
ＴＮ１１１、ＴＮ１１２、ＴＮ１２１〜ＴＮ１２３ ＮＭＯＳトランジスタ
ＡＭＰ１０１、ＡＭＰ１０２、ＡＭＰ１１１、ＡＭＰ１１２、ＡＭＰ１２０、ＡＭＰ２０１、ＡＭＰ２０２ ドライバアンプ

Claims (10)

  1. 半導体記憶回路と、前記半導体記憶回路を制御する周辺回路とを有する半導体集積装置であって、
    前記周辺回路は、ゲート酸化膜の耐圧が第１の電圧である第１のトランジスタを有し、
    前記半導体記憶回路は、
    ゲート酸化膜の耐圧が第２の電圧であるゲートトランジスタを有するメモリセルと、
    いずれか一方に、前記ゲートトランジスタが接続されるビット線対と、
    前記第１の電圧よりも高い前記第２の電圧が用いられる活性化信号に応じて前記ビット線対を所定の電圧にプリチャージするプリチャージ回路と、
    前記ビット線対間の電位差を前記第１の電圧で増幅するセンスアンプと、
    を有し、
    前記プリチャージ回路と前記センスアンプとを含むセンスアンプ領域を構成するトランジスタは、前記第１のトランジスタと実質的に同じ耐圧を有し、前記センスアンプ領域は前記周辺回路とビット線延伸方向に連続して設けられ、
    前記第２の電圧は、前記ゲートトランジスタを活性化するワード信号に用いられる電圧である
    半導体集積装置。
  2. 前記ワード信号を駆動する第１のドライバアンプと、前記プリチャージ回路の活性化信号を駆動する第２のドライバアンプを有し、
    前記第１、第２のドライバアンプの電源端子は、それぞれ前記第２の電圧を供給する電圧供給端子と接続される
    請求項１に記載の半導体集積装置。
  3. 前記第１および第２のドライバアンプを含むドライバ領域の境界は、前記メモリセルを含むセルアレイ領域と前記センスアンプ領域の境界と接している
    請求項２に記載の半導体集積装置。
  4. 前記ビット線対のプリチャージ電圧は、前記第１の電圧の実質的に１／２の電圧である請求項１〜３のいずれか１項に記載の半導体集積装置。
  5. 前記第１の電圧が１．０V以下である請求項１〜４のいずれか一項に記載の半導体集積装置。
  6. 前記第２の電圧が１．５V以下である請求項１〜５のいずれか一項に記載の半導体集積装置。
  7. 前記ワード信号の活性化タイミングと、前記プリチャージ回路の活性化信号の活性化タイミングが異なる請求項１〜６のいずれか一項に記載の半導体集積装置。
  8. 電源電圧で駆動される第１の酸化膜厚の第１のトランジスタを有するセンスアンプと、
    前記電源電圧よりも高い第１電圧で駆動され前記第１の酸化膜厚よりも厚い第２の酸化膜厚のゲートトランジスタを有するメモリセルと、
    そのいずれか一方に前記メモリセルが結合するビット線対と、
    前記ビット線対を前記メモリセルのアクセス前後に接地電圧よりも高い所定電圧に設定するプリチャージ回路とを備える半導体記憶回路と、
    前記半導体記憶回路を制御し、前記第１の酸化膜厚の第１のトランジスタで構成される周辺回路と、
    を有し、
    前記プリチャージ回路を構成するトランジスタは、前記第１電圧で駆動され、前記プリチャージ回路は前記第１の酸化膜厚の第１のトランジスタで構成され、
    前記プリチャージ回路と前記センスアンプとを含むセンスアンプ領域を構成するトランジスタは、前記周辺回路を構成するトランジスタとビット線延伸方向に連続して設けられる
    半導体集積装置。
  9. 前記半導体集積装置はワンチップ化されており、
    前記周辺回路は、前記半導体記憶回路のアドレスデコーダを含むロジック回路である
    請求項１〜８のいずれか一項に記載の半導体集積装置。
  10. 前記メモリセルのゲートトランジスタに接続されるワード線にワード信号を印加する第１のドライバアンプと、前記プリチャージ回路のプリチャージ制御線に活性化信号を印加する第２のドライバアンプとをさらに有し、
    前記第１のドライバアンプの低電位側の電源端子には、前記第２のドライバアンプの低電位側の電源端子に供給される電圧よりも低い電圧が供給される請求項１または８に記載の半導体集積装置。
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