JP2006031881A - 半導体記憶装置 - Google Patents

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真久 飯田
Kiyoto Ota
清人 大田
Hiroyuki Yamazaki
裕之 山崎
Masanobu Hirose
雅庸 廣瀬
Katsumi Dosaka
勝己 堂阪
Akira Yamazaki
彰 山崎
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Abstract

【課題】 ビット線プリチャージレベルが、カップリング容量に起因して、センスアンプ増幅直前で設定値とずれが生じることを抑制して、設定値に精度良く保持する。
【解決手段】 ビット線プリチャージ・イコライズ回路において、ビット線プリチャージトランジスタＰ３と、ビット線イコライズトランジスタＮ７及びＮ８とを、Ｐ型及びＮ型の相補なトランジスタで構成する。ビット線プリチャージ動作の終了時には、ビット線イコライズ制御信号ＢＬＥＱをＨレベルに、ビット線プリチャージ制御信号ＢＬＰＲをＬレベルにして、Ｐ型ビット線プリチャージトランジスタＰ３及びＮ型ビット線イコライズトランジスタＮ７、Ｎ８を全てオフする。前記両制御信号ＢＬＥＱ、ＢＬＰＲが互いに逆相に変化するので、ビット線イコライズ制御信号線ＢＬＥＱとビット線ＢＬ、ＮＢＬとの間のカップリング容量と、ビット線プリチャージ制御信号線ＢＬＰＲとビット線ＢＬ、ＮＢＬとの間のカップリング容量とが相殺される。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特にダイナミック・ランダム・アクセス・メモリ(以下、ＤＲＡＭと略す）のビット線イコライズ・プリチャージ回路に関するものである。
近年、特に、混載ＤＲＡＭには、ＳＯＣ(System On Chip)を低コストで実現するための高集積化と、大容量ＳＲＡＭの代替用途に用いることができる高速ランダム動作性能が要求されてきており、その一方で、動作マージンを確保することが非常に困難になりつつある。その原因は、ＤＲＡＭでは、メモリセルキャパシタに蓄積された電荷を、読み出しビット線と参照ビット線との間の差電圧（読み出し電圧）として読み出し、その読み出し電圧をセンスアンプで増幅することにより、”０”、”１”情報を読み出しているのであるが、この読み出し電圧が減少するためである。
前記読み出し電圧の減少の大きな要因の１つは、メモリセルキャパシタ容量の減少である。これは、いわゆるスタック型キャパシタの場合、微細化が進むと共に、キャパシタの２次元方向のサイズだけでなく高さ方向のサイズも露光マージン（デフォーカスマージン）が低下することに起因して、縮小されるためである。キャパシタに高誘電率絶縁膜を導入する等が行われているが、キャパシタ容量が以前の３０fF以上から、場合によっては数fF程度にまで、急速に減少してきている。
また、ＤＲＡＭに供給される電源電圧の減少も、読み出し電圧を減少させている。これは、現状の混載ＤＲＡＭが、低コスト化のために、通常の標準ＣＭＯＳプロセスに対して最小の工程追加で実現される、いわゆるロジックコンパチブルプロセスとなっており、ＤＲＡＭ部にロジック部と同一構成のトランジスタを使用する必要があるためである。微細化に伴ってロジック部のトランジスタに与える電源電圧が急速に減少しているのに応じて、ＤＲＡＭ部の電源電圧も急速に減少してきている。
更に、高速なサイクル動作では、動作タイミングの制約によって、メモリセルキャパシタに１００％の電荷を読み込み/書き込みできないために、読み出し電圧が減少する。
このように、読み出し電圧が減少している状況において、読み出しマージンを確保するためには、これまで以上に精度の高いビット線プリチャージレベルの設定が必要であり、この設定は、更に、高速に且つ省面積なプリチャージ回路によって実現されることが望ましい。
以下、第１の従来例の半導体記憶装置の回路図を図１７に示す。同図において、５０はメモリセルアレイであって、メモリセルキャパシタＣとＮＭＯＳメモリセル厚膜トランジスタＮ５とを有するメモリセルＭＣを備える。５１はセンスアンプ回路であって、２個のＰＭＯＳ薄膜トランジスタＰ１、Ｐ２と、２個のＮＭＯＳ薄膜トランジスタＮ１、Ｎ２とを有する。６０はビット線プリチャージイコライズ回路であって、１個のＮＭＯＳビット線イコライズ厚膜トランジスタＮ６と、２個のＮＭＯＳビット線プリチャージ厚膜トランジスタＮ７、Ｎ８を有する。５３はカラムスイッチ回路であって、２個のＮＭＯＳ薄膜トランジスタＮ３、Ｎ４を有する。ＷＬはワード線、ＢＬ及びＮＢＬはビット線、ＧＩＯ及びＮＧＩＯはグローバルＩＯ線、ＢＬＰＲはビット線プリチャージ制御信号、ＳＡＰ及びＳＡＮはセンスアンプ制御信号、ＣＳＬはカラムスイッチ制御信号、ＶＢＰはビット線プリチャージ電源、ＶＣＰはセルプレート電源である。
次に、図１８を用いて、前記図１７に示した半導体記憶装置の構成及び動作を説明する。ここでは、ＶＰＰはワード線Ｈｉｇｈ電圧、ＶＤＤはビット線Ｈｉｇｈ電圧、ＶＢＰはビット線プリチャージ電圧であり、このビット線プリチャージ電圧ＶＢＰはビット線Ｈｉｇｈ電圧の約１／２の電圧としている。
先ず、メモリセルトランジスタＮ５からのデータの読み出し及び増幅動作について説明する。図１８において、時刻ｔ０から時刻ｔ１の間では、ビット線プリチャージ制御信号ＢＬＰＲはＨレベルで、前記ビット線プリチャージイコライズ回路６０の３個のトランジスタＮ６、Ｎ７、Ｎ８がオン状態であり、１対のビット線ＢＬ、ＮＢＬは一定のプリチャージ電圧ＶＢＰに保持されている。
時刻ｔ１では、ビット線プリチャージ制御信号ＢＬＰＲをＬレベルとすることにより、ビット線プリチャージイコライズ回路６０の３個のＮＭＯＳトランジスタＮ６〜Ｎ８をオフとし、ビット線ＢＬ、ＮＢＬは電源から切り離されて、フローティングな状態となる。
時刻ｔ２では、選択されたワード線ＷＬがＨレベルとなり、メモリセルトランジスタＮ５がオンし、メモリセルキャパシタＣの電荷がビット線ＢＬに読み出され、ビット線ＢＬ、ＮＢＬ間に電位差（読み出し電圧）が生じる。
時刻ｔ３では、センスアンプ制御信号ＳＡＰをＬレベル、ＳＡＮをＨレベルとすることにより、センスアンプを活性化させて、微小読み出し電圧を増幅し、最終的に各々のビット線のＨレベルがＶＤＤ又は接地レベルに確定することにより、増幅が完了する。
次に、次回のメモリサイクルに備えたリセット動作について説明する。時刻ｔ４では、ワード線ＷＬをＬレベルとし、メモリセルトランジスタＮ５をオフとすることにより、メモリセルＭＣへの再書き込みを完了させる。
時刻ｔ５では、一方のセンスアンプ制御信号ＳＡＰをＨレベル、他方のセンスアンプ制御信号ＳＡＮをＬレベルとすることにより、センスアンプ回路５１をオフ状態としている。
時刻ｔ６では、ビット線プリチャージ制御信号ＢＬＰＲをＨレベルとすることにより、イコライズトランジスタＮ６がオンし、電位レベルの高いビット線ＮＢＬから、電位レベルの低いビット線ＢＬへ電荷が移動し、これとほぼ同時に、ビット線電位レベルの低い側に接続されているプリチャージトランジスタＮ７がオンし、次いでビット線電位レベルの高い側に接続されているプリチャージトランジスタＮ８がオンすることにより、ビット線ＢＬ、ＮＢＬの電圧がビット線プリチャージ電圧ＶＢＰに平衡化される。
ここで、ビット線プリチャージ制御信号ＢＬＰＲのＨレベルは、ビット線イコライズ及びプリチャージ時間を高速化するために、例えば特許文献１では、ビット線プリチャージ電圧ＶＢＰよりも十分に高い電圧レベルＶＰＰとしている。
図１９は、第２の従来例の半導体記憶装置の回路図を示している。同図は、図１７の半導体記憶回路に対して、シェアードゲート制御信号ＢＬＩによって制御される２個のシェアードゲート厚膜ＮＭＯＳトランジスタＮ９、Ｎ１０を有するシェアードスイッチ回路５４が追加された半導体記憶回路を示している。
図２０を用いて、前記図１９の半導体記憶装置の構成及び動作を説明する。時刻ｔ２でビット線ＢＬ上にメモリセルキャパシタＣの電荷を読み出した後の時刻ｔ７において、シェアードゲート制御信号ＢＬＩをＬレベルとして、シェアードゲートトランジスタＮ９、Ｎ１０をオフとすることにより、ビット線ＢＬ、ＮＢＬをメモリセルＭＣ側とセンスアンプ回路５１側とに切り離し、センスアンプ増幅時の見掛け上のビット線容量を小さくして、高速なセンスアンプ増幅を可能とする。
時刻ｔ８では、シェアードゲート制御信号ＢＬＩをＨレベルとして、シェアードゲートトランジスタＮ９、Ｎ１０をオンとすることにより、センスアンプ回路５１側とメモリセルＭＣ側のビット線同士ＢＬ、ＮＢＬを接続し、メモリセルＭＣ側のビット線をフルに振幅させて、メモリセルキャパシタＣにフルに電荷を再書き込みする。その他の動作は図１７での説明と同様である。
特許第２６２３２５７号明細書
しかしながら、従来の図１７に示した半導体記憶装置の構成では、ビット線プリチャージ制御信号ＢＬＰＲ用の信号線（以下、同符号ＢＬＰＲを用いる）と、ビット線ＢＬ、ＮＢＬとの間にカップリング容量が存在し、このカップリング容量に起因して、図１８に示したように、ビット線プリチャージ終了時ｔ１では、ビット線プリチャージ制御信号ＢＬＰＲの変化によるカップリングでビット線プリチャージ電圧が変化して、メモリセルＭＣから電荷が読み出される直前のビット線プリチャージレベルが設定値とずれる課題が生じる。特に、図１８に示したように、メモリセルトランジスタＮ５から電荷が読み出される直前のビット線プリチャージレベルが下がる場合には、”１”読み出し電圧よりも”０”読み出し電圧が小さくなって、動作マージンが悪化してしまう。
既述の通り、今後、メモリセル容量は益々小さくなって行くと考えられるが、この場合に、従来と同様の読み出し電圧を確保するためには、１ビット線に接続するメモリセル数を減らしたショートビット線構成として、メモリセルトランジスタの接合容量や配線容量を低減させる構成を採ることになる。この場合に、センスアンプ回路やプリチャージトランジスタ部のカップリング容量を同様に減らすことができないために、結果として、カップリング容量に起因して、ビット線プリチャージ電圧の読み出し直前の電圧レベルは、設定レベルとの差が益々大きくなり、動作マージンの低下はより深刻な問題となる。
また、ビット線プリチャージ制御信号線とビット線との間のカップリング容量の成分としては、配線のオーバラップ容量と、トランジスタのゲート-ソース間カップリング容量とに大きく２つに分けられるが、従来のようにビット線プリチャージとイコライズとを１つの制御信号ＢＬＰＲで同時に行う場合には、製造工程でのマスクずれなどに起因してプリチャージトランジスタＮ７、Ｎ８のサイズがばらついてカップリング容量に差が生じると、ビット線ペア間にプリチャージ電圧差（オフセット）が生じる場合がある。
更に、従来では、ビット線プリチャージ制御信号線の電圧振幅をワード線の電圧振幅と同様の高電圧ＶＰＰとしているために、プリチャージ制御信号線の駆動時の消費電流が大きい問題もある。これは、単に電圧振幅が大きいだけでなく、同じ電圧振幅のワード線と比べた場合にも、ビット線とセンスアンプ回路（又はプリチャージトランジスタ）が１対１に接続される方式では、ワード線負荷よりもビット線プリチャージ制御信号線の方がトランジスタサイズが大きいために、信号配線負荷（容量）が大きく、駆動時の充放電電流（消費電流）が大きくなるからである。
加えて、図１９に示すようなシェアードスイッチ回路５４を有する半導体記憶装置の場合は、図２０に示すように、既述のビット線プリチャージ制御信号線ＢＬＰＲとビット線ＢＬ、ＮＢＬとの間のカップリング変動に加えて、シェアードゲート制御信号ＢＬＩ用の信号線（以下、同符号ＢＬＩを用いる）とビット線ＢＬ、ＮＢＬとの間のカップリング容量によるカップリング変動が加わるために、ビット線プリチャージ電圧の読み出し直前の電圧値は、設定値との差が益々大きくなる。
本発明は、前記の問題点を解決するものであり、その目的は、ビット線プリチャージ制御信号線ＢＬＰＲとビット線ＢＬ、ＮＢＬとの間のカップリング容量を低減して、ビット線プリチャージ電圧レベルを高精度に所望の設定値に保持することにある。
前記目的を達成するために、本発明では、ビット線プリチャージ・イコライズ回路を構成するビット線プリチャージトランジスタとビット線イコライズトランジスタを、Ｎ型とＰ型との相補の両トランジスタで構成して、メモリセルからの電荷の読み出し直前のプリチャージ動作の終了に際しては、前記相補の両トランジスタのＯＦＦ動作を互いに逆相のプリチャージ制御信号及びイコライズ制御信号で制御して、プリチャージ制御信号線とビット線との間のカップリング容量と、イコライズ制御信号線とビット線との間のカップリング容量とを相殺する構成とする。
すなわち、請求項１記載の発明の半導体記憶装置は、ロウ方向及びカラム方向に配置され、メモリセルトランジスタを有する複数のメモリセルと、カラム方向に並ぶ前記メモリセルに接続され、対を構成する第１及び第２のビット線と、ロウ方向に並ぶ前記メモリセルに接続されるワード線と、前記第１のビット線と第２のビット線との間の電圧差を増幅するセンスアンプトランジスタを有するセンスアンプ回路と、前記第１及び第２のビット線に接続されるビット線プリチャージイコライズ回路とを備え、前記ビット線プリチャージイコライズ回路は、ゲートにイコライズ制御信号線が接続され、前記第１のビット線と第２のビット線との電圧をイコライズする所定極性のイコライズトランジスタと、ゲートにプリチャージ制御信号線が接続され、前記第１及び第２のビット線の電圧をビット線プリチャージ電源の電圧にプリチャージし、前記イコライズトランジスタの極性とは相補の極性のプリチャージトランジスタとを備えたことを特徴とする。
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記イコライズトランジスタ及び前記プリチャージトランジスタは、共に、そのゲート酸化膜厚が、前記センスアンプトランジスタのゲート酸化膜厚よりも厚いことを特徴とする。
請求項３記載の発明は、前記請求項２記載の半導体記憶装置において、前記イコライズトランジスタはＰ型の極性であり、前記プリチャージトランジスタはＮ型の極性であることを特徴とする。
請求項４記載の発明は、前記請求項２記載の半導体記憶装置において、前記イコライズトランジスタはＮ型の極性であり、前記プリチャージトランジスタはＰ型の極性であることを特徴とする。
請求項５記載の発明は、前記請求項３又は４記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、共に、その電圧振幅が、前記ワード線の電圧振幅と同一であることを特徴とする。
請求項６記載の発明は、前記請求項３又は４記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が相互に異なることを特徴とする。
請求項７記載の発明は、前記請求項３、４又は６記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、共に、その電圧振幅が、前記ワード線の電圧振幅よりも小さく且つ前記第１及び第２のビット線の電圧振幅よりも大きいことを特徴とする。
請求項８記載の発明は、前記請求項３記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが負電圧であり、前記プリチャージ制御信号線のプリチャージ制御信号は、そのハイ電圧レベルが、前記ワード線のハイ電圧レベルよりも低く且つ前記第１及び第２のビット線のハイ電圧レベルよりも高いことを特徴とする。
請求項９記載の発明は、前記請求項４記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、そのハイ電圧レベルが、前記ワード線のハイ電圧レベルよりも低く且つ前記第１及び第２のビット線のハイ電圧レベルよりも高く、前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが負電圧であることを特徴とする。
請求項１０記載の発明は、前記請求項８記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが、前記メモリセルトランジスタの基板電圧と同一電圧であることを特徴とする。
請求項１１記載の発明は、前記請求項９記載の半導体記憶装置において、前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、前記メモリセルトランジスタの基板電圧と同一電圧であることを特徴とする。
請求項１２記載の発明は、前記請求項１記載の半導体記憶装置において、前記イコライズトランジスタ及び前記プリチャージトランジスタは、そのゲート酸化膜厚が相互に異なる膜厚であることを特徴とする。
請求項１３記載の発明は、前記請求項１２記載の半導体記憶装置において、前記イコライズトランジスタは、前記センスアンプトランジスタのゲート酸化膜厚と同一のゲート酸化膜厚を有し、前記プリチャージトランジスタは、前記センスアンプトランジスタのゲート酸化膜厚よりも厚いゲート酸化膜厚を有することを特徴とする。
請求項１４記載の発明は、前記請求項１３記載の半導体記憶装置において、前記イコライズトランジスタはＰ型の極性であり、前記プリチャージトランジスタはＮ型の極性であることを特徴とする。
請求項１５記載の発明は、前記請求項１３記載の半導体記憶装置において、前記イコライズトランジスタはＮ型の極性であり、前記プリチャージトランジスタはＰ型の極性であることを特徴とする。
請求項１６記載の発明は、前記請求項１４又は１５記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が相互に異なることを特徴とする。
請求項１７記載の発明は、前記請求項１６記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一であり、前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記ワード線の電圧振幅と同一であることを特徴とする。
請求項１８記載の発明は、前記請求項１６記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一であり、前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記ワード線の電圧振幅よりも小さく且つ前記第１及び第２のビット線の電圧振幅よりも大きいことを特徴とする。
請求項１９記載の発明は、前記請求項１４記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが、接地電圧よりも前記イコライズトランジスタのしきい値電圧以内の範囲で低く、前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記ワード線の電圧振幅と同一であることを特徴とする。
請求項２０記載の発明は、前記請求項１４記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが、接地電圧よりも前記イコライズトランジスタのしきい値電圧以内の範囲で低く、前記プリチャージ制御信号線のプリチャージ制御信号は、そのハイ電圧レベルが、前記ワード線のハイ電圧レベルよりも低く且つ前記第１及び第２のビット線のハイ電圧レベルよりも高いことを特徴とする。
請求項２１記載の発明は、前記請求項１５記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一であり、前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、負電圧であることを特徴とする。
請求項２２記載の発明は、前記請求項１５記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、そのハイ電圧レベルが、前記第１及び第２のビット線のハイ電圧レベルよりも前記イコライズトランジスタのしきい値電圧以内の範囲で高く、前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、負電圧であることを特徴とする。
請求項２３記載の発明は、前記請求項１２記載の半導体記憶装置において、前記イコライズトランジスタは、前記センスアンプトランジスタのゲート酸化膜厚よりも厚いゲート酸化膜厚を有し、前記プリチャージトランジスタは、前記センスアンプトランジスタのゲート酸化膜厚と同一のゲート酸化膜厚を有することを特徴とする。
請求項２４記載の発明は、前記請求項２３記載の半導体記憶装置において、前記イコライズトランジスタはＰ型の極性であり、前記プリチャージトランジスタはＮ型の極性であることを特徴とする。
請求項２５記載の発明は、前記請求項２３記載の半導体記憶装置において、前記イコライズトランジスタはＮ型の極性であり、前記プリチャージトランジスタはＰ型の極性であることを特徴とする。
請求項２６記載の発明は、前記請求項２４又は２５記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が相互に異なることを特徴とする。
請求項２７記載の発明は、前記請求項２６記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記ワード線の電圧振幅と同一であり、前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一であることを特徴とする。
請求項２８記載の発明は、前記請求項２６記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記ワード線の電圧振幅よりも小さく且つ前記第１及び第２のビット線の電圧振幅よりも大きく、前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一であることを特徴とする。
請求項２９記載の発明は、前記請求項２４記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが、負電圧であり、前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一であることを特徴とする。
請求項３０記載の発明は、前記請求項２４記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが、負電圧であり、前記プリチャージ制御信号線のプリチャージ制御信号は、そのハイ電圧レベルが、前記第１及び第２のビット線のハイ電圧レベルよりも前記プリチャージトランジスタのしきい値電圧以内の範囲で高いことを特徴とする。
請求項３１記載の発明は、前記請求項２５記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記ワード線の電圧振幅と同一であり、前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、接地電圧よりも前記イコライズトランジスタのしきい値電圧以内の範囲で低いことを特徴とする。
請求項３２記載の発明は、前記請求項２５記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号は、そのハイ電圧レベルが、前記ワード線のハイ電圧レベルよりも低く且つ前記第１及び第２のビット線のハイ電圧レベルよりも高く、前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、接地電圧よりも前記プリチャージトランジスタのしきい値電圧以内の範囲で低いことを特徴とする。
請求項３３記載の発明は、前記請求項１記載の半導体記憶装置において、前記イコライズトランジスタ及び前記プリチャージトランジスタは、共に、そのゲート酸化膜厚が、前記センスアンプトランジスタのゲート酸化膜厚と同一の膜厚であることを特徴とする。
請求項３４記載の発明は、前記請求項３３記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、共に、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一であることを特徴とする。
請求項３５記載の発明は、前記請求項３３記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号又は前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、接地電圧よりも前記イコライズトランジスタ又は前記プリチャージトランジスタのしきい値電圧以内の範囲で低いことを特徴とする。
請求項３６記載の発明は、前記請求項３３記載の半導体記憶装置において、前記イコライズ制御信号線のイコライズ制御信号又は前記プリチャージ制御信号線のプリチャージ制御信号は、そのハイ電圧レベルが、前記第１及び第２のビット線のハイ電圧レベルよりも前記イコライズトランジスタ又は前記プリチャージトランジスタのしきい値電圧以内の範囲で高いことを特徴とする。
請求項３７記載の発明は、前記請求項１記載の半導体記憶装置において、前記第１及び第２のビット線に配置され、シェアードゲート制御信号を受けて、前記複数のメモリセルの配置された側と前記センスアンプ回路及びビット線プリチャージイコライズ回路の配置された側とを切り離すシェアードスイッチ回路を備えたことを特徴とする。
請求項３８記載の発明は、前記請求項１記載の半導体記憶装置において、前記イコライズトランジスタ及び前記プリチャージトランジスタがオフ動作するタイミングは、前記プリチャージトランジスタがオフ動作した後に、前記イコライズトランジスタがオフ動作するタイミングに設定されることを特徴とする。
請求項３９記載の発明は、前記請求項１記載の半導体記憶装置において、前記イコライズトランジスタ及び前記プリチャージトランジスタがオン動作するタイミングは、前記イコライズトランジスタがオン動作した後に、前記プリチャージトランジスタがオン動作するタイミングに設定されることを特徴とする。
請求項４０記載の発明は、前記請求項１記載の半導体記憶装置において、前記イコライズトランジスタ及び前記プリチャージトランジスタがオン動作するタイミングは、前記プリチャージトランジスタがオン動作した後に、前記イコライズトランジスタがオン動作するタイミングに設定されることを特徴とする。
請求項４１記載の発明は、前記請求項１記載の半導体記憶装置において、前記イコライズトランジスタ及び前記プリチャージトランジスタは、相互に異なる閾値電圧を有することを特徴とする。
以上により、請求項１〜４１記載の発明では、ビット線のプリチャージ及びイコライズ動作の終了時には、ビット線プリチャージ制御信号線とビット線イコライズ制御信号線とを相互に逆相で駆動するので、ビット線プリチャージ制御信号線とビット線との間のカップリング、及びビット線イコライズ制御信号線とビット線との間のカップリングを相殺することができ、よって、メモリセルからの電荷の読み出し直前のビット線プリチャージレベルをほぼ設定レベルに調整できて、そのずれを縮小でき、センスアンプ動作マージンを拡大できる。
特に、請求項５記載の発明では、イコライズ制御信号及びプリチャージ制御信号の電圧振幅が共にワード線の電圧振幅と同一であるので、ワード線、ビット線プリチャージ制御信号線及びビット線イコライズ制御信号線の駆動に用いる昇圧電源を共用化できて、電源構成をシンプルにでき、省面積になる。
また、請求項６及び１６記載の発明では、イコライズ制御信号及びプリチャージ制御信号の電圧振幅が相互に異なるので、その両電圧振幅の調整によって、ビット線イコライズ制御信号線とビット線間のカップリング容量と、ビット線プリチャージ制御信号線とビット線間のカップリング容量とが相互に異なる場合であっても、その両カップリング変動はほぼキャンセルアウトされる。
更に、請求項７及び１８記載の発明では、イコライズ制御信号及びプリチャージ制御信号の電圧振幅がワード線の電圧振幅よりも小さいので、昇圧電源の消費電力を下げつつ、高速なビット線イコライズ及びプリチャージが実現される。
加えて、請求項８記載の発明では、アクティブ時には、プリチャージトランジスタ及びイコライズトランジスタの両ゲート電圧を昇圧するので、より高速なビット線イコライズ及びプリチャージ動作が実現される。
更に加えて、請求項１０記載の発明では、イコライズ制御信号のロウ電圧レベルがメモリセルトランジスタの基板電圧と同一電圧であるので、ビット線イコライズ制御線用の電源回路を基板バイアス用の負昇圧電源回路と共用化でき、省面積化できる。
また、請求項１３記載の発明では、イコライズトランジスタのゲート酸化膜厚がセンスアンプトランジスタのゲート酸化膜厚と同一の膜厚であるので、イコライズトランジスタとセンスアンプトランジスタのウェルを共通化して、省レイアウト面積化が可能である。
更に、請求項１７記載の発明では、イコライズ制御信号の電圧振幅がビット線の電圧振幅と同一であり、プリチャージ制御信号の電圧振幅がワード線の電圧振幅と同一であるので、ビット線イコライズ制御信号線の駆動に用いる電源をセンスアンプ回路の駆動用電源を共用化できると共に、ビット線プリチャージ制御信号線の駆動に用いる電源をワード線駆動用の昇圧電源と共用化でき、電源構成がシンプルで省面積になる。
加えて、請求項１９及び２０記載の発明では、アクティブ時は、プリチャージトランジスタのゲートを昇圧し、同時にイコライズトランジスタのゲート電圧を僅かに負昇圧するので、ゲート酸化膜の信頼性を確保しながら、より高速なビット線イコライズ及びプリチャージ動作が実現される。
更に加えて、請求項３３記載の発明では、イコライズトランジスタ及びプリチャージトランジスタのゲート酸化膜厚がセンスアンプトランジスタのゲート酸化膜厚と同一の膜厚であるので、これら３種のトランジスタ間でウェルを共通化できると共に、素子分離距離を短縮できて、センスアンプブロックの面積を縮小できる。
また、請求項３４記載の発明では、イコライズ制御信号及びプリチャージ制御信号の電圧振幅が共にビット線の電圧振幅と同一であるので、これ等の間では昇圧電源が不要となり、低消費電力化ができる。
更に、請求項３５及び３６記載の発明では、イコライズトランジスタ又はプリチャージトランジスタのゲート電圧が僅かに負昇圧であるので、そのゲート酸化膜の信頼性を確保しながら、より高速なビット線イコライズ及びプリチャージ動作が実現される。
加えて、請求項３７記載の発明では、カップリング容量は、シェアードゲート制御信号線とビット線間カップリング容量が増加するものの、既述の通り、ビット線イコライズ制御信号線とビット線間カップリング容量と、プリチャージ制御信号線とビット線間カップリング容量とを相殺できるので、メモリセルからの電荷の読み出し直前のビット線プリチャージレベルを良好に設定レベルに調整できる。
更に加えて、請求項３８記載の発明では、プリチャージトランジスタがオフ動作した後に、前記イコライズトランジスタがオフ動作するので、ビット線のプリチャージ動作終了時に第１及び第２のビット線間に同相カップリング変動が生じていても、その後のイコライズトランジスタのオン動作の一時継続により、そのビット線間の同相カップリング変動がキャンセルアウトされると共に、ビット線間の差電圧もキャンセルアウトされて、センスアンプ回路の動作マージンが拡大される。
また、請求項３９記載の発明では、イコライズトランジスタをオンしてビット線対のイコライズがほぼ完了した時点（即ち、ビット線電位がＨレベルとＬレベルのほぼ半分の電位となった時点）から、プリチャージトランジスタをオンしてビット線のプリチャージ動作を開始するので、特にビット線プリチャージ電圧レベルをそのＨレベルとＬレベルのほぼ半分の電位に設定する場合に、消費電力を最小化することができる。
更に、請求項４０記載の発明では、プリチャージトランジスタがオン動作した後に、前記イコライズトランジスタがオン動作するので、ビット線のＨレベルとＬレベルのほぼ半分の電位から僅かにずらした電圧レベルにプリチャージレベルを設定する際に、より高速にビット線対をプリチャージ及びイコライズすることができる。
加えて、請求項４１記載の発明では、イコライズトランジスタ及びプリチャージトランジスタの閾値電圧が相互に異なるので、ビット線のＨレベルとＬレベルのほぼ半分の電位から僅かずらしたレベルにプリチャージ電圧レベルを設定する際に、より高速にビット線対をプリチャージ及びイコライズすることができる。
以上説明したように、請求項１〜４１記載の発明の半導体記憶装置によれば、ビット線イコライズトランジスタとビット線プリチャージトランジスタとを、Ｐ型及びＮ型の相補のトランジスタを用いて構成して、ビット線プリチャージ制御信号線とビット線イコライズ制御信号線とを互いに逆相で駆動したので、ビット線プリチャージ制御信号線とビット線との間のカップリング容量と、ビット線イコライズ制御信号線とビット線との間のカップリング容量とを相殺することができ、よって、メモリセルからの電荷の読み出し直前でビット線プリチャージレベルが設定レベルからずれが生じることを抑制でき、センスアンプ動作マージンを良好に確保することができる効果を奏する。
(第１の実施形態)
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
図１は本発明の第１の実施形態における半導体記憶装置の回路構成を示している。
図１において、５０はメモリセルアレイ、５１はセンスアンプ回路、５２はビット線プリチャージイコライズ回路、５３はカラムスイッチ回路、ＷＬはワード線、ＢＬ及びＮＢＬは第１及び第２のビット線、ＧＩＯ及びＮＧＩＯはグローバルＩＯ線、５５ロウ制御回路である。
前記メモリセルアレイ５０は、多数個のメモリセルＭＣ（同図では１個のみを図示している）を有する。このメモリセルＭＣは、ＮＭＯＳトランジスタより成るメモリセル厚膜トランジスタＮ５と、セルプレート電源ＶＣＰに接続されたメモリセルキャパシタＣとを有する。ビット線方向（カラム方向）に並ぶメモリセルＭＣは、１対のビット線ＢＬ、ＮＢＬ（同図では１対のみを図示）に接続され、ワード線方向（ロウ方向）に並ぶメモリセルＭＣはワード線ＷＬ（同図では１本みを図示）に接続される。
前記センスアンプ回路５１は、ビット線対ＢＬ、ＮＢＬに接続された２個のＰＭＯＳトランジスタから成るセンスアンプ薄膜トランジスタＰ１、Ｐ２と、同様にビット線対ＢＬ、ＮＢＬに接続された２個のＮＭＯＳトランジスタから成るセンスアンプ薄膜トランジスタＮ１、Ｎ２とを備え、前記Ｐ型のセンスアンプトランジスタＰ１、Ｐ２にはセンスアンプ制御信号ＳＡＰが与えられ、Ｎ型のセンスアンプトランジスタＮ１、Ｎ２にはセンスアンプ制御信号ＳＡＮが与えられる。
前記ビット線プリチャージイコライズ回路５２は、ビット線対ＢＬ、ＮＢＬに接続された１個のＰＭＯＳイコライズ厚膜トランジスタＰ３と、ビット線対ＢＬ、ＮＢＬに接続された２個の直列接続のＮＭＯＳプリチャージ厚膜トランジスタＮ７、Ｎ８とを備える。前記イコライズトランジスタＰ３のゲート電極には、ビット線イコライズ制御信号線ＢＬＥＱが接続されて、イコライズ制御信号（以下、イコライズ制御信号線と同一の符号ＢＬＥＱを用いる）が入力される。一方、前記プリチャージトランジスタＮ７、Ｎ８には、ビット線プリチャージ電源ＶＢＰが接続されると共に、それ等のゲート電極には、ビット線プリチャージ制御信号線ＢＬＰＲが接続されて、プリチャージ制御信号（以下、プリチャージ制御信号線と同一の符号ＢＬＰＲを用いる）が入力される。
従って、前記ビット線プリチャージイコライズ回路５２において、ビット線ＢＬ、ＮＢＬのプリチャージ及びイコライズの動作終了時には、イコライズ制御信号ＢＬＥＱをＨレベルにしてＰＭＯＳイコライズトランジスタＰ３をオフすると共に、プリチャージ制御信号ＢＬＰＲをＬレベルに、即ち、前記イコライズ制御信号ＢＬＥＱとは逆相に駆動して、ＮＭＯＳプリチャージトランジスタＮ７、Ｎ８をオフさせることとなる。
また、前記カラムスイッチ回路５３は、ビット線ＢＬ、ＮＢＬに接続された２個のＮＭＯＳカラムスイッチ薄膜トランジスタＮ３、Ｎ４を備える。この両トランジスタＮ３、Ｎ４には、前記１対のグローバルＩＯ線ＧＩＯ、ＮＧＩＯが接続されると共に、そのゲート電極には、カラムスイッチ制御信号ＣＳＬが入力される。
次に、図１に示した半導体記憶装置の詳しい構成及び動作について説明する。図２は、本発明の第１の実施形態における半導体記憶装置の動作タイミングを示している。以下、本タイミング図を参照しながら説明を行う。図２において、ＶＰＰはワード線Ｈｉｇｈ電圧、ＶＤＤはビット線Ｈｉｇｈ電圧、ＶＢＰはビット線プリチャージ電圧であり、ここではビット線プリチャージ電圧をビット線Ｈｉｇｈ電圧の約１／２の電圧としている。
先ず、メモリセルＭＣからのデータの読み出し、増幅動作について説明する。時刻ｔ０からｔ１の間では、ビット線プリチャージ制御信号ＢＬＰＲはＨレベル、ビット線イコライズ制御信号ＢＬＥＱはＬレベルであって、前記ビット線プリチャージイコライズ回路５２内のトランジスタＮ７、Ｎ８、Ｐ３はオン状態であり、ビット線ＢＬ、ＮＢＬはビット線プリチャージ電源ＶＢＰの一定プリチャージ電圧に保持されている。
時刻ｔ１では、ビット線プリチャージ制御信号ＢＬＰＲをＬレベル、ビット線イコライズ制御信号ＢＬＥＱをＨレベルとすることにより、ビット線プリチャージイコライズ回路５２をオフとし、ビット線ＢＬ、ＮＢＬは電源ＶＢＰから切り離されてフローティングな状態となる。
時刻ｔ２では、選択されたワード線ＷＬがＨレベルとなり、メモリセルトランジスタＮ５がオンし、メモリセルキャパシタＣの電荷がビット線ＢＬに読み出され、ビット線ＢＬ、ＮＢＬ間に電位差（読み出し電圧）が生じる。
時刻ｔ３では、一方のセンスアンプ制御信号ＳＡＰをＬレベル、他方のセンスアンプ制御信号ＳＡＮをＨレベルとすることにより、センスアンプ回路５１を活性化させて、微小読み出し電圧を増幅し、最終的に各々のビット線のＨレベルが電圧ＶＤＤ又は接地レベルに確定して、増幅が完了する。
次に、次回のメモリサイクルに備えたリセット動作について説明する。時刻ｔ４では、ワード線ＷＬをＬレベルとして、メモリセルトランジスタＮ５をオフとすることにより、メモリセルＭＣへの再書き込みを完了させる。
時刻ｔ５では、一方のセンスアンプ制御信号ＳＡＰをＨレベル、他方のセンスアンプ制御信号ＳＡＮをＬレベルとすることにより、センスアンプ回路５１をオフ状態としている。
時刻ｔ６では、ビット線プリチャージ制御信号ＢＬＰＲをＨレベル、ビット線イコライズ制御信号ＢＬＥＱをＬレベルとすることにより、イコライズトランジスタＰ３がオンし、電位レベルの高いビット線ＮＢＬから電位レベルの低いビット線ＢＬへ電荷が移動し、これとほぼ同時に、ビット線電位レベルの低い側に接続されているプリチャージトランジスタＮ７がオンし、次いでビット線電位レベルの高い側に接続されているプリチャージトランジスタＮ８がオンすることにより、ビット線ＢＬ、ＮＢＬの電圧がビット線プリチャージ電圧ＶＢＰに平衡化される。
本実施形態では、ビット線のプリチャージ及びイコライズ終了時ｔ２において、ビット線プリチャージ制御信号ＢＬＰＲとビット線イコライズ制御信号ＢＬＥＱとを逆相で駆動するので、ビット線プリチャージ制御信号線ＢＬＰＲとビット線ＢＬ、ＮＢＬとの間のカップリングと、ビット線イコライズ制御信号線ＢＬＥＱとビット線ＢＬ、ＮＢＬとの間のカップリングを相殺することができる。これによって、メモリセルＭＣから電荷が読み出される直前のビット線プリチャージレベルと設定プリチャージレベルとのずれを抑制できるので、センスアンプ回路５１のセンスアンプ動作マージンを拡大することができる。
(第２の実施形態)
以下、本発明の第２の実施形態について説明する。
本発明の第２の実施形態は、図３に示すように、本発明の第１の実施形態におけるビット線プリチャージ制御信号ＢＬＰＲとビット線イコライズ制御信号ＢＬＥＱの電圧振幅を、ワード線ＷＬの電圧振幅ＶＰＰとビット線ＢＬの電圧振幅ＶＤＤとの中間値に設定した半導体記憶装置である。
本実施形態では、ビット線プリチャージ制御信号線ＢＬＰＲとビット線間カップリングと、ビット線イコライズ制御信号線ＢＬＥＱとビット線間カップリングとをキャンセルアウトしながら、一般的にワード線駆動電力に対して目立っているビット線プリチャージ制御信号ＢＬＰＲ及びイコライズ制御信号ＢＬＥＱの両駆動電力を低減することができる。
更に、ＮＭＯＳビット線プリチャージトランジスタＮ７、Ｎ８のアクティブ時のゲート電圧（即ち、プリチャージ制御信号ＢＬＰＲのハイ電圧レベル）が高電圧ＶＰＰの場合に比べて、遜色のない高速なビット線プリチャージを実現できる。これは、元々高電圧ＶＰＰレベルが、ワード線ＷＬのＨレベルとして、ビット線のＨレベル（電圧ＶＤＤ）がメモリセルＭＣにフルに書き込むことができる電圧ＶＰＰ＞ＶＤＤ＋Ｖｔｈ（メモリセル）となるように設定されており、メモリセルトランジスタＮ５のしきい電圧ＶｔｈもメモリセルＭＣからのリークを低減するために、周辺のトランジスタ（例えばプリチャージトランジスタＮ７、Ｎ８）のしきい電圧Ｖｔｈよりも高く設定されているのに対して、ビット線プリチャージトランジスタＮ７、Ｎ８のゲート電極には、ＶＰＰ’＞ＶＤＤ／２＋Ｖｔｈ（プリチャージトランジスタ）の電圧が印加されてさえいれば、高速にプリチャージを行うことができるからである。
(第３の実施形態)
以下、本発明の第３の実施形態について説明する。
本発明の第３の実施形態は、図４に示すように、ビット線プリチャージトランジスタＮ７、Ｎ８のゲート電圧（プリチャージ制御信号ＢＬＰＲ）の振幅と、ビット線イコライズトランジスタＰ３のゲート電圧（イコライズ制御信号ＢＬＥＱ）の振幅とを異ならせる。即ち、ビット線プリチャージトランジスタＮ７、Ｎ８では、そのハイ電圧レベルをワード線ＷＬのハイ電圧レベル電圧ＶＰＰとし、そのロウ電圧レベルを接地電圧とする一方、ビット線イコライズトランジスタＰ３では、そのハイ電圧レベルを電圧ＶＤＤとし、そのアクティブ時のロウ電圧レベルをメモリセルトランジスタＮ５の基板電圧ＶＢＢに等しい負電圧に設定している。
本実施形態では、ビット線プリチャージ制御信号線ＢＬＰＲとビット線間カップリングと、ビット線イコライズ制御信号線ＢＬＥＱとビット線間カップリングとを相殺しながら、アクティブ時のＰＭＯＳビット線イコライズトランジスタＰ３の電流能力を増大させることができるので、高速なビット線プリチャージ及びイコライズ動作を実現できる。
(第４の実施形態)
以下、本発明の第４の実施形態について説明する。
本発明の第４の実施形態は、前記第１の実施形態におけるビット線イコライズトランジスタＰ３とビット線プリチャージトランジスタＮ７、Ｎ８との間で、ゲート酸化膜厚が異なる半導体記憶装置を示す。図５は、ビット線イコライズトランジスタＰ３とセンスアンプトランジスタＰ１〜Ｎ２とのゲート酸化膜厚を同じとした構成を例に挙げて示している。
本実施形態では、ビット線プリチャージ制御信号線ＢＬＰＲとビット線間カップリングと、ビット線イコライズ制御信号線ＢＬＥＱとビット線間カップリングとを相殺しながら、ビット線イコライズトランジスタＰ３とセンスアンプトランジスタＰ１〜Ｎ２とのウェルを共通化できて、省レイアウト面積化が可能となる効果を奏する。
更に、図５の半導体記憶回路の動作タイミング図を図６に示す。同図では、ビット線イコライズ制御信号ＢＬＥＱの電圧振幅を高電圧ＶＰＰよりも低い電圧ＶＤＤに設定するので、低電力となるのに加えて、より高速なビット線プリチャージ及びイコライズも実現できる。これは、本発明の第１の実施形態においては、ビット線イコライズトランジスタＰ３及びプリチャージトランジスタＮ７、Ｎ８をワード線ＷＬと同じ高い電圧ＶＰＰを印加することを前提として、センスアンプ回路51などの構成トランジスタよりも厚いゲート酸化膜を用いていたのであるが、アクティブ時のゲート電圧が０ＶであるＰＭＯＳトランジスタでは、アクティブ時のゲート-ソース間電圧は、ゲート酸化膜の厚い、薄いに関係なく同様であるのに対して、電流駆動能力はゲート酸化膜厚が薄いほど高くなるため、薄膜ＰＭＯＳトランジスタをイコライズトランジスタＰ３に用いた方が、イコライズ電流駆動能力を大きくできるからである。
尚、図６では、プリチャージ制御信号ＢＬＰＲの電圧振幅をワード線ＷＬのハイ電圧レベルＶＰＰに設定しているが、このハイ電圧レベルＶＰＰ未満で且つビット線ＢＬ、ＮＢＬの電圧振幅ＶＤＤを越える振幅であっても良いのは勿論である。
更に、本実施形態では、図５に示したように、ビット線イコライズトランジスタＰ３のゲート酸化膜厚をセンスアンプトランジスタＰ１〜Ｎ２のゲート酸化膜厚を同一とすると共に、プリチャージトランジスタＮ７、Ｎ８のゲート酸化膜厚をセンスアンプトランジスタＰ１〜Ｎ２のゲート酸化膜厚よりも厚くしたが、その逆の構成であっても良い。この場合のプリチャージ制御信号ＢＬＰＲ及びイコライズ制御信号ＢＬＥＱの電圧は逆構成となる。
(第５の実施形態)
次に、本発明の第５の実施形態について説明する。
本発明の第５の実施形態は、図７に示すように、前記第４の実施形態におけるビット線イコライズトランジスタＰ３のアクティブ時のゲート電圧を僅かに負電圧とする構成の半導体記憶装置である。
本実施形態では、ビット線イコライズトランジスタＰ３のアクティブ時のゲート-ソース間電圧が大きくなって、ビット線イコライズトランジスタＰ３の能力が増大し、ビット線のプリチャージ及びイコライズ動作を高速にすることができる。ビット線イコライズトランジスタＰ３のゲート負昇圧値は僅かでもイコライズ速度の改善は大きい。ビット線イコライズトランジスタＰ３のゲート電圧に加わる電圧ストレスは、同一ゲート酸化膜の他のトランジスタ（センスアンプ回路の構成トランジスタや論理素子等）よりも僅かに大きくなるが、ゲート酸化膜の破壊電界よりも十分に小さなストレスであって、ゲート酸化膜厚の信頼性的には何ら問題はない。
一方、ビット線プリチャージ制御信号ＢＬＰＲの振幅はワード線ＷＬのハイ電圧レベルＶＰＰではなく、その高電圧ＶＰＰとビット線ＢＬ、ＮＢＬの電圧振幅ＶＤＤとの中間電圧に設定しても、ビット線プリチャージ及びイコライズ動作が高速となることは、前記第２の実施形態の説明でも述べた通りである。
(第６の実施形態)
以下、本発明の第６の実施形態について説明する。
本発明の第６の実施形態は、図８に示すように、前記第１の実施形態におけるビット線プリチャージトランジスタＮ７、Ｎ８とビット線イコライズトランジスタＰ３のゲート酸化膜厚を、センスアンプトランジスタＰ１〜Ｎ２のゲート酸化膜厚と同じとした構成の半導体記憶装置である。
本実施形態では、ビット線プリチャージ制御信号線ＢＬＰＲとビット線間カップリングと、ビット線イコライズ制御信号線ＢＬＥＱとビット線間カップリングとを相殺しながら、ビット線イコライズトランジスタＰ３、ビット線プリチャージトランジスタＮ７、Ｎ８、及びセンスアンプ回路の構成トランジスタＰ１〜Ｎ２並びにカラムスイッチ５３の構成トランジスタＮ３、Ｎ４が、全て、同一ゲート酸化膜厚で形成できて、ウェルの共通化及び分離幅の縮小化ができ、センスアンプブロックのレイアウト面積を最小化できる。
図８に示した本半導体記憶装置の動作タイミング図を図９に示す。同図から判るように、ゲート酸化膜厚が薄膜で高速動作を確保しながら、ビット線イコライズ制御信号ＢＬＥＱ及びビット線プリチャージ制御信号ＢＬＰＲの電圧振幅を高電圧ＶＰＰよりも低い電圧ＶＤＤとしたので、消費電力を削減できる。
(第７の実施形態)
以下、本発明の第７の実施形態について説明する。
本発明の第７の実施形態は、図１０に示すように、本発明の第６の実施形態におけるビット線イコライズトランジスタＰ３のアクティブ時のゲート電圧を僅かに負電圧とし、一方、ビット線プリチャージトランジスタＮ７、Ｎ８のアクティブ時のゲート電圧を僅かに正昇圧（ＶＤＤ＋Ｖｔｈ）した構成の半導体記憶装置である。
本実施形態では、ビット線イコライズトランジスタＰ３及びビット線プリチャージトランジスタＮ７、Ｎ８のアクティブ時のゲート-ソース間電圧が大きくなって、ビット線のイコライズ及びプリチャージトランジスタ能力が増大するので、ビット線プリチャージ及びイコライズ動作を高速にすることができる。ビット線イコライズトランジスタＰ３のゲート負昇圧値、及びビット線プリチャージトランジスタＮ７、Ｎ８のゲート正昇圧は、僅かでもイコライズ及びプリチャージ速度の改善は大きい。既述したように、ビット線イコライズトランジスタＰ３及びプリチャージトランジスタＮ７、Ｎ８のゲート電圧に加わる電圧ストレスは、同一ゲート酸化膜の他のトランジスタ（センスアンプ回路の構成トランジスタや論理素子等）よりも僅かに大きくなるが、ゲート酸化膜の破壊電界よりも十分に小さなストレスであるので、ゲート酸化膜厚の信頼性には何ら問題はない。
(第８の実施形態)
以下、本発明の第８の実施形態について説明する。
本発明の第８の実施形態は、前記第１の実施形態における半導体記憶装置に対してシェアードスイッチが加わった構成の半導体記憶装置である。図１１は、前記図１の半導体記憶装置に対してシェアードゲート制御信号ＢＬＩによって制御される２個のシェアードＮＭＯＳトランジスタＮ９、Ｎ１０を有するシェアードスイッチ回路５４が追加された構成である。
前記シェアードトランジスタＮ９、Ｎ１０は、ビット線ＢＬ、ＮＢＬに配置され、シェアードゲート制御信号ＢＬＩがＬレベルの時には、オフ動作して、メモリセルアレイ５０側のビット線ＢＬａ、ＮＢＬａと、センスアンプ回路５１及びビット線プリチャージイコライズ回路５２側のビット線ＢＬｂ、ＮＢＬｂとに切り離す。
以下、図１２を用いて、図１１の回路動作を説明する。時刻ｔ２でビット線ＢＬ上にメモリセルキャパシタの電荷を読み出した後の時刻ｔ７において、シェアードゲート制御信号ＢＬＩをＬレベルとして、シェアードトランジスタＮ９、Ｎ１０をオフとすることにより、ビット線ＢＬ、ＮＢＬをメモリセルＭＣ側とセンスアンプ回路５１及びビット線プリチャージイコライズ回路５２側とに切り離し、センスアンプ増幅時の見掛け上のビット線容量を小さくして、高速なセンスアンプ増幅を可能とする。
時刻ｔ８では、シェアードゲート制御信号ＢＬＩをＨレベルとして、シェアードトランジスタＮ９、Ｎ１０をオンとすることにより、ビット線ＢＬ、ＮＢＬについて前記センスアンプ回路５１側とメモリセルＭＣ側とを接続し、その上で、メモリセルＭＣ側のビット線ＢＬａ、ＮＢＬａをフルに振幅させて、メモリセルキャパシタＣにフルに電荷を再書き込みする。その他の動作は図２での説明と同様である。
本実施形態では、ビット線のプリチャージ及びイコライズ動作の終了時ｔ２において、ビット線プリチャージ制御信号ＢＬＰＲとビット線イコライズ制御信号ＢＬＥＱとを逆相で駆動し、これにより、ビット線プリチャージ制御信号線ＢＬＰＲとビット線間のカップリングと、ビット線イコライズ制御信号線ＢＬＥＱとビット線間のカップリングとを相殺することができるので、ビット線プリチャージ電圧の設定値とセンスアンプ増幅直前のビット線プリチャージ電圧とのずれを、シェアードスイッチ制御信号線ＣＳＬとビット線間のカップリングの影響のみに低減できる。
更に、ビット線イコライズトランジスタＰ３のサイズや、プリチャージトランジスタＮ７、Ｎ８のサイズを大サイズに変更するなどして、カップリング容量を調整したり、イコライズ信号ＢＬＥＱの電圧振幅やプリチャージ制御信号の電圧振幅、又はシェアードスイッチ制御信号ＣＳＬの電圧振幅を調整することにより、ビット線プリチャージ電圧の設定値とセンスアンプ増幅直前のビット線プリチャージ電圧とをほぼ同一値にすることも可能である。よって、メモリセルＭＣから電荷が読み出される直前のビット線プリチャージレベルと設定プリチャージレベルとのずれを最小化できるので、センスアンプ動作マージンを最大とすることができる。
尚、本実施形態では、図１に示した半導体記憶装置に対してシェアードスイッチ回路５４を追加した構成例を示したが、図５及び図８に示した半導体記憶装置に対して同様にシェアードスイッチ回路５４を追加しても良いのは言うまでもない。
(第９の実施形態)
以下、本発明の第９の実施形態について説明する。
本発明の第９の実施形態は、前記第１〜８の実施形態における半導体記憶装置において、図１３に示すように、ビット線プリチャージトランジスタＮ７、Ｎ８がオフするタイミングｔ１’よりも、ビット線イコライズトランジスタＰ３がオフするタイミングｔ１”の方が遅れる構成を有する半導体記憶装置である。
前記第１〜８の実施形態においては、ビット線ＢＬ、ＮＢＬの何れもが制御信号とのカップリングによって同一方向に電圧が変化する、いわゆる同相カップリング変動をキャンセルアウトさせる構成について述べてきた。しかし、ビット線プリチャージ制御信号線ＢＬＰＲとビット線間のカップリング容量の２大成分である配線のオーバラップ容量とトランジスタのゲート-ソース間カップリング容量とのうち、例えば、製造工程でのマスクずれ等に起因してプリチャージトランジスタのサイズがばらつくと、後者のトランジスタのゲート-ソース間のカップリング容量がばらついて、ビット線ＢＬ、ＮＢＬ間に差電圧（オフセット）が生じることも起こり得る。
本実施形態では、ビット線プリチャージトランジスタＮ７、Ｎ８のオフ動作よりもビット線イコライズトランジスタＰ３のオフ動作のタイミングが遅れるので、ビット線プリチャージ動作のオフ時にビット線ＢＬ、ＮＢＬ間に同相カップリング変動が生じていても、その後のビット線イコライズトランジスタＰ３のオン動作の一時継続により、前記ビット線間の同相カップリング変動はキャンセルアウトされると共に、ビット線イコライズトランジスタＰ３によるイコライズ効果でビット線ＢＬ、ＮＢＬ間の差電圧までもキャンセルアウトされて、センスアンプの動作マージンを拡大することができる。
(第１０の実施形態)
以下、本発明の第１０の実施形態について説明する。
本実施形態は、前記第１の実施形態における半導体記憶装置において、例えば図１４に示すように、ビット線イコライズトランジスタＰ３がオンするタイミングｔ６’よりも、ビット線プリチャージトランジスタＮ７、Ｎ８がオンするタイミングｔ６”を遅らせる構成を有する半導体記憶装置である。
本実施形態では、前記第９の実施形態と同様に、ビット線イコライズトランジスタＰ３及びプリチャージトランジスタＮ７、Ｎ８のオフ時において、ビット線プリチャージ制御信号線ＢＬＰＲとビット線間のカップリングと、ビット線イコライズ制御信号線ＢＬＥＱとビット線間のカップリングとを相殺でき、更には、ビット線イコライズトランジスタＰ３をオンしてビット線イコライズがほぼ完了した時点（即ち、ビット線電位がＨレベルとＬレベルのほぼ半分の電位となった時点）から、ビット線プリチャージトランジスタＮ７、Ｎ８をオンとしてビット線プリチャージを開始できるために、ビット線プリチャージ電圧レベルをそのＨレベルとＬレベルのほぼ半分の電位に設定する場合に、消費電力を最小化することができる。
尚、本実施形態は図１に示した第１の実施形態の半導体記憶装置に対して適用したが、ビット線プリチャージ制御信号ＢＬＰＲやイコライズ制御信号ＢＬＥＱの各電圧振幅を変更した前記第２〜９の実施形態にも適用しても、前記と同様の効果を奏するのは言うまでもない。
(第１１の実施形態)
以下、本発明の第１１の実施形態について説明する。
本実施形態は、本発明の第１の実施形態における半導体記憶装置において、例えば図１５に示すように、ビット線プリチャージトランジスタＮ７、Ｎ８がオンするタイミングｔ６''''よりも、ビット線イコライズトランジスタＰ３がオンするタイミングｔ６'''を遅らせる構成を有する半導体記憶装置である。
前記第１０の実施形態では、ビット線プリチャージ電圧レベルをそのＨレベルとＬレベルのほぼ半分の電位に設定する場合について述べたが、実際には、メモリセルキャパシタＣでの電荷のリーク消失や、高速動作時のメモリセルキャパシタＣへの電荷書き込み不足が生じた時などでは、ビット線プリチャージ電圧レベルをそのＨレベルとＬレベルのほぼ半分の電位から意図的に僅かにずらした方が、センスアンプ動作マージンを確保できる場合がある。
本実施形態では、ビット線イコライズトランジスタＰ３及びプリチャージトランジスタＮ７、Ｎ８のオフ時において、ビット線プリチャージ制御信号線ＢＬＰＲとビット線間のカップリングと、ビット線イコライズ制御信号線ＢＬＥＱとビット線間のカップリングとを相殺できると共に、積極的にビット線プリチャージ電圧レベルをそのＨレベルとＬレベルのほぼ半分の電位からずらしたい時に、より高速にビット線プリチャージ・イコライズを行うことができる。
例えば、図１に示す半導体記憶装置に対して、図１５に示した制御信号タイミングでアクセスした場合に、時刻ｔ６'''において、ビット線プリチャージ制御信号ＢＬＰＲをＨレベルとすることにより、ビット線プリチャージトランジスタＮ７、Ｎ８がオンするが、電位レベルの低いビット線ＢＬ側に接続されているＮＭＯＳプリチャージトランジスタＮ７の方が、電位レベルの高いビット線ＮＢＬ側に接続されているＮＭＯＳプリチャージトランジスタＮ８よりもゲート-ソース間電圧が大きいために、電流能力が大きく、従って、ビット線ＢＬのレベル上昇量に対してビット線ＮＢＬの電位減少量が小さい状態となる。
次に、時刻ｔ６''''において、ビット線イコライズ制御信号ＢＬＥＱをＬレベルとすることにより、ビット線イコライズトランジスタＰ３がオンし、電位レベルの高いビット線ＮＢＬから電位レベルの低いビット線ＢＬへ電荷が移動することにより、ビット線電圧レベルはそのＨレベルとＬレベルのほぼ半分の電位から僅かに高いレベルに高速に平衡化することになる。更に、ビット線プリチャージ開始からビット線イコライズ開始までのタイミングを変更すれば、設定したいビット線プリチャージ電圧レベルに対して高速にイコライズ及びプリチャージすることができる。
尚、ＰＭＯＳビット線イコライズトランジスタＰ３とＮＭＯＳビット線プリチャージトランジスタＮ７、Ｎ８について、これ等トランジスタの極性を、各々逆極性として、ＮＭＯＳビット線イコライズトランジスタとＰＭＯＳビット線プリチャージトランジスタとに置換した場合には、ビット線電圧レベルは、そのＨレベルとＬレベルのほぼ半分の電位から僅かに低いレベルに高速に平衡化できるし、ビット線プリチャージ制御信号ＢＬＰＲ及びイコライズ制御信号ＢＬＥＱの各電圧振幅を変更した前記第２〜９の実施形態にも適用しても良いのは勿論である。
(第１２の実施形態)
以下、本発明の第１２の実施形態について説明する。
本実施形態は、前記第１〜１１の実施形態における半導体記憶装置において、ビット線イコライズトランジスタＰ３及びビット線プリチャージトランジスタＮ７、Ｎ８を相互に異なるしきい値に設定する半導体記憶装置である。
本実施形態では、例えば前記第１１の実施形態のように、ビット線プリチャージ電圧レベルをそのＨレベルとＬレベルのほぼ半分の電位から意図的に僅かにずらす場合などに適用すると、より高速なビット線イコライズ及びプリチャージ動作が可能となる。例えば、ビット線プリチャージトランジスタＮ７、Ｎ８の閾値Ｖｔｈｐとビット線イコライズトランジスタＰ３の閾値Ｖｔｈｅとの間で、Ｖｔｈｐ＜Ｖｔｈｅに設定すると、ビット線プリチャージトランジスタＮ７、Ｎ８の方が電流駆動能力が大きくなるので、ビット線プリチャージレベルを電圧値ＶＤＤ／２よりも高めに設定できる。
(第１３の実施形態)
図１６は、本発明の第１３の実施形態を示す。
図１６に示した本実施形態では、図１に示した半導体記憶装置におけるイコライズトランジスタＰ３とプリチャージトランジスタＮ７、Ｎ８の極性を逆構成にして、イコライズトランジスタをＮ型トランジスタＮ１０で構成し、プリチャージトランジスタをＰ型トランジスタＰ２０、Ｐ２１で構成したものである。その他の構成は、図１と同様であるので、その説明を省略する。
本実施の形態では、イコライズ制御信号ＢＬＥＱ及びプリチャージ制御信号ＢＬＰＲのハイ及びロウ電圧レベルが図１の半導体記憶装置と逆となる。この点のみが動作の異なる点であるので、動作説明を省略する。
本実施形態では、図１の半導体記憶装置に対してイコライズトランジスタ及びプリチャージトランジスタの極性を逆構成にしたが、図５、図８及び図１１に対しても同様に逆構成としても良いのは勿論である。
尚、本発明は、前記第１〜第１３の実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることは言うまでもない。
以上説明したように、本発明は、ビット線プリチャージ・イコライズ回路の制御信号線とビット線と間のカップリング容量を低減して、メモリセルから電荷が読み出される直前のビット線プリチャージレベルを精度良く設定レベルに保持、補正したので、ＤＲＡＭ、ＳＲＡＭ、その他のメモリのセンスアンプ動作マージンを良好に確保できる半導体記憶装置として有用である。
本発明の第１の実施形態の半導体記憶装置の構成を示す回路図である。 同半導体記憶装置の動作タイミングを示す図である。 本発明の第２の実施形態の半導体記憶装置の動作タイミングを示す図である。 本発明の第３の実施形態の半導体記憶装置の動作タイミングを示す図である。 本発明の第４の実施形態の半導体記憶装置の構成を示す回路図である。 同半導体記憶装置の動作タイミングを示す図である。 本発明の第５の実施形態の半導体記憶装置の動作タイミングを示す図である。 本発明の第６の実施形態の半導体記憶装置の構成を示す回路図である。 同半導体記憶装置の動作タイミングを示す図である。 本発明の第７の実施形態の半導体記憶装置の動作タイミングを示す図である。 本発明の第８の実施形態の半導体記憶装置の構成を示す回路図である。 同半導体記憶装置の動作タイミングを示す図である。 本発明の第９の実施形態の半導体記憶装置の動作タイミングを示す図である。 本発明の第１０の実施形態の半導体記憶装置の動作タイミングを示す図である。 本発明の第１１の実施形態の半導体記憶装置の動作タイミングを示す図である。 本発明の第１３の実施形態の半導体記憶装置の構成を示す回路図である。 第１の従来例の半導体記憶装置の構成を示す回路図である。 同半導体記憶装置の動作タイミングを示す図である。 第２の従来例の半導体記憶装置の構成を示す回路図である。 同半導体記憶装置の動作タイミングを示す図である。
符号の説明
５０ メモリセルアレイ
５１ ビット線プリチャージイコライズ回路
５２ センスアンプ回路
５３ カラムスイッチ回路
５４ シェアードスイッチ回路
ＷＬ ワード線
ＢＬ、ＮＢＬ 第１及び第２のビット線
ＧＩＯ、ＮＧＩＯ グローバルＩＯ線
ＮＢＬＥＱ ビット線イコライズ制御信号
ＢＬＰＲ ビット線プリチャージ制御信号
ＳＡＰ、ＳＡＮ センスアンプ制御信号
ＣＳＬ カラムスイッチ制御信号
ＢＬＩ シェアードゲート制御信号
ＶＢＰ ビット線プリチャージ電源
ＶＣＰ セルプレート電源
Ｎ１、Ｎ２ センスアンプ薄膜ＮＭＯＳトランジスタ
Ｎ３、Ｎ４ カラムスイッチ薄膜ＮＭＯＳトランジスタ
Ｎ５ メモリセル厚膜ＮＭＯＳトランジスタ
Ｎ６ ビット線イコライズ厚膜ＮＭＯＳトランジスタ
Ｎ７、Ｎ８ ビット線プリチャージ厚膜／薄膜ＮＭＯＳトランジスタ
Ｎ９、Ｎ１０ シェアードゲート厚膜ＮＭＯＳトランジスタ
Ｐ１、Ｐ２ センスアンプ薄膜ＰＭＯＳトランジスタ
Ｐ３ ビット線イコライズ厚膜／薄膜ＰＭＯＳトランジスタ

Claims (41)

  1. ロウ方向及びカラム方向に配置され、メモリセルトランジスタを有する複数のメモリセルと、
    カラム方向に並ぶ前記メモリセルに接続され、対を構成する第１及び第２のビット線と、
    ロウ方向に並ぶ前記メモリセルに接続されるワード線と、
    前記第１のビット線と第２のビット線との間の電圧差を増幅するセンスアンプトランジスタを有するセンスアンプ回路と、
    前記第１及び第２のビット線に接続されるビット線プリチャージイコライズ回路とを備え、
    前記ビット線プリチャージイコライズ回路は、
    ゲートにイコライズ制御信号線が接続され、前記第１のビット線と第２のビット線との電圧をイコライズする所定極性のイコライズトランジスタと、
    ゲートにプリチャージ制御信号線が接続され、前記第１及び第２のビット線の電圧をビット線プリチャージ電源の電圧にプリチャージし、前記イコライズトランジスタの極性とは相補の極性のプリチャージトランジスタとを備えた
    ことを特徴とする半導体記憶装置。
  2. 前記イコライズトランジスタ及び前記プリチャージトランジスタは、共に、そのゲート酸化膜厚が、前記センスアンプトランジスタのゲート酸化膜厚よりも厚い
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記イコライズトランジスタはＰ型の極性であり、前記プリチャージトランジスタはＮ型の極性である
    ことを特徴とする請求項２記載の半導体記憶装置。
  4. 前記イコライズトランジスタはＮ型の極性であり、前記プリチャージトランジスタはＰ型の極性である
    ことを特徴とする請求項２記載の半導体記憶装置。
  5. 前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、
    共に、その電圧振幅が、前記ワード線の電圧振幅と同一である
    ことを特徴とする請求項３又は４記載の半導体記憶装置。
  6. 前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、
    その電圧振幅が相互に異なる
    ことを特徴とする請求項３又は４記載の半導体記憶装置。
  7. 前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、
    共に、その電圧振幅が、前記ワード線の電圧振幅よりも小さく且つ前記第１及び第２のビット線の電圧振幅よりも大きい
    ことを特徴とする請求項３、４又は６記載の半導体記憶装置。
  8. 前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが負電圧であり、
    前記プリチャージ制御信号線のプリチャージ制御信号は、そのハイ電圧レベルが、前記ワード線のハイ電圧レベルよりも低く且つ前記第１及び第２のビット線のハイ電圧レベルよりも高い
    ことを特徴とする請求項３記載の半導体記憶装置。
  9. 前記イコライズ制御信号線のイコライズ制御信号は、そのハイ電圧レベルが、前記ワード線のハイ電圧レベルよりも低く且つ前記第１及び第２のビット線のハイ電圧レベルよりも高く、
    前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが負電圧である
    ことを特徴とする請求項８記載の半導体記憶装置。
  10. 前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが、前記メモリセルトランジスタの基板電圧と同一電圧である
    ことを特徴とする請求項９記載の半導体記憶装置。
  11. 前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、前記メモリセルトランジスタの基板電圧と同一電圧である
    ことを特徴とする請求項４記載の半導体記憶装置。
  12. 前記イコライズトランジスタ及び前記プリチャージトランジスタは、そのゲート酸化膜厚が相互に異なる膜厚である
    ことを特徴とする請求項１記載の半導体記憶装置。
  13. 前記イコライズトランジスタは、前記センスアンプトランジスタのゲート酸化膜厚と同一のゲート酸化膜厚を有し、
    前記プリチャージトランジスタは、前記センスアンプトランジスタのゲート酸化膜厚よりも厚いゲート酸化膜厚を有する
    ことを特徴とする請求項１２記載の半導体記憶装置。
  14. 前記イコライズトランジスタはＰ型の極性であり、前記プリチャージトランジスタはＮ型の極性である
    ことを特徴とする請求項１３記載の半導体記憶装置。
  15. 前記イコライズトランジスタはＮ型の極性であり、前記プリチャージトランジスタはＰ型の極性である
    ことを特徴とする請求項１３記載の半導体記憶装置。
  16. 前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、
    その電圧振幅が相互に異なる
    ことを特徴とする請求項１４又は１５記載の半導体記憶装置。
  17. 前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一であり、
    前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記ワード線の電圧振幅と同一である
    ことを特徴とする請求項１６記載の半導体記憶装置。
  18. 前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一であり、
    前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記ワード線の電圧振幅よりも小さく且つ前記第１及び第２のビット線の電圧振幅よりも大きい
    ことを特徴とする請求項１６記載の半導体記憶装置。
  19. 前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが、接地電圧よりも前記イコライズトランジスタのしきい値電圧以内の範囲で低く、
    前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記ワード線の電圧振幅と同一である
    ことを特徴とする請求項１４記載の半導体記憶装置。
  20. 前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが、接地電圧よりも前記イコライズトランジスタのしきい値電圧以内の範囲で低く、
    前記プリチャージ制御信号線のプリチャージ制御信号は、そのハイ電圧レベルが、前記ワード線のハイ電圧レベルよりも低く且つ前記第１及び第２のビット線のハイ電圧レベルよりも高い
    ことを特徴とする請求項１４記載の半導体記憶装置。
  21. 前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一であり、
    前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、負電圧である
    ことを特徴とする請求項１５記載の半導体記憶装置。
  22. 前記イコライズ制御信号線のイコライズ制御信号は、そのハイ電圧レベルが、前記第１及び第２のビット線のハイ電圧レベルよりも前記イコライズトランジスタのしきい値電圧以内の範囲で高く、
    前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、負電圧である
    ことを特徴とする請求項１５記載の半導体記憶装置。
  23. 前記イコライズトランジスタは、前記センスアンプトランジスタのゲート酸化膜厚よりも厚いゲート酸化膜厚を有し、
    前記プリチャージトランジスタは、前記センスアンプトランジスタのゲート酸化膜厚と同一のゲート酸化膜厚を有する
    ことを特徴とする請求項１２記載の半導体記憶装置。
  24. 前記イコライズトランジスタはＰ型の極性であり、前記プリチャージトランジスタはＮ型の極性である
    ことを特徴とする請求項２３記載の半導体記憶装置。
  25. 前記イコライズトランジスタはＮ型の極性であり、前記プリチャージトランジスタはＰ型の極性である
    ことを特徴とする請求項２３記載の半導体記憶装置。
  26. 前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、
    その電圧振幅が相互に異なる
    ことを特徴とする請求項２４又は２５記載の半導体記憶装置。
  27. 前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記ワード線の電圧振幅と同一であり、
    前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一である
    ことを特徴とする請求項２６記載の半導体記憶装置。
  28. 前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記ワード線の電圧振幅よりも小さく且つ前記第１及び第２のビット線の電圧振幅よりも大きく、
    前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一である
    ことを特徴とする請求項２６記載の半導体記憶装置。
  29. 前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが、負電圧であり、
    前記プリチャージ制御信号線のプリチャージ制御信号は、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一である
    ことを特徴とする請求項２４記載の半導体記憶装置。
  30. 前記イコライズ制御信号線のイコライズ制御信号は、そのロウ電圧レベルが、負電圧であり、
    前記プリチャージ制御信号線のプリチャージ制御信号は、そのハイ電圧レベルが、前記第１及び第２のビット線のハイ電圧レベルよりも前記プリチャージトランジスタのしきい値電圧以内の範囲で高い
    ことを特徴とする請求項２４記載の半導体記憶装置。
  31. 前記イコライズ制御信号線のイコライズ制御信号は、その電圧振幅が、前記ワード線の電圧振幅と同一であり、
    前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、接地電圧よりも前記イコライズトランジスタのしきい値電圧以内の範囲で低い
    ことを特徴とする請求項２５記載の半導体記憶装置。
  32. 前記イコライズ制御信号線のイコライズ制御信号は、そのハイ電圧レベルが、前記ワード線のハイ電圧レベルよりも低く且つ前記第１及び第２のビット線のハイ電圧レベルよりも高く、
    前記プリチャージ制御信号線のプリチャージ制御信号は、そのロウ電圧レベルが、接地電圧よりも前記プリチャージトランジスタのしきい値電圧以内の範囲で低い
    ことを特徴とする請求項２５記載の半導体記憶装置。
  33. 前記イコライズトランジスタ及び前記プリチャージトランジスタは、
    共に、そのゲート酸化膜厚が、前記センスアンプトランジスタのゲート酸化膜厚と同一の膜厚である
    ことを特徴とする請求項１記載の半導体記憶装置。
  34. 前記イコライズ制御信号線のイコライズ制御信号及び前記プリチャージ制御信号線のプリチャージ制御信号は、
    共に、その電圧振幅が、前記第１及び第２のビット線の電圧振幅と同一である
    ことを特徴とする請求項３３記載の半導体記憶装置。
  35. 前記イコライズ制御信号線のイコライズ制御信号又は前記プリチャージ制御信号線のプリチャージ制御信号は、
    そのロウ電圧レベルが、接地電圧よりも前記イコライズトランジスタ又は前記プリチャージトランジスタのしきい値電圧以内の範囲で低い
    ことを特徴とする請求項３３記載の半導体記憶装置。
  36. 前記イコライズ制御信号線のイコライズ制御信号又は前記プリチャージ制御信号線のプリチャージ制御信号は、
    そのハイ電圧レベルが、前記第１及び第２のビット線のハイ電圧レベルよりも前記イコライズトランジスタ又は前記プリチャージトランジスタのしきい値電圧以内の範囲で高い
    ことを特徴とする請求項３３記載の半導体記憶装置。
  37. 前記第１及び第２のビット線に配置され、シェアードゲート制御信号を受けて、前記複数のメモリセルの配置された側と前記センスアンプ回路及びビット線プリチャージイコライズ回路の配置された側とを切り離すシェアードスイッチ回路を備えた
    ことを特徴とする請求項１記載の半導体記憶装置。
  38. 前記イコライズトランジスタ及び前記プリチャージトランジスタがオフ動作するタイミングは、
    前記プリチャージトランジスタがオフ動作した後に、前記イコライズトランジスタがオフ動作するタイミングに設定される
    ことを特徴とする請求項１記載の半導体記憶装置。
  39. 前記イコライズトランジスタ及び前記プリチャージトランジスタがオン動作するタイミングは、
    前記イコライズトランジスタがオン動作した後に、前記プリチャージトランジスタがオン動作するタイミングに設定される
    ことを特徴とする請求項１記載の半導体記憶装置。
  40. 前記イコライズトランジスタ及び前記プリチャージトランジスタがオン動作するタイミングは、
    前記プリチャージトランジスタがオン動作した後に、前記イコライズトランジスタがオン動作するタイミングに設定される
    ことを特徴とする請求項１記載の半導体記憶装置。
  41. 前記イコライズトランジスタ及び前記プリチャージトランジスタは、相互に異なる閾値電圧を有する
    ことを特徴とする請求項１記載の半導体記憶装置。
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