KR100854503B1 - 내부 전압 발생기 - Google Patents

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강영구
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Abstract

본 발명은 내부 전압 발생기를 공개한다. 본 발명에 따른 내부 전압 발생기는 기준 전압과 내부 전압 사이의 전압차에 응답하여 제1 노드의 전압을 제어하는 비교기, 구동 노드와 내부 전압 노드 사이에 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 내부 전압 노드로 상기 내부 전압을 인가하는 내부 전압 구동부, 및 딥 파워다운 모드 시에 상기 제1 노드에 외부 전압을 인가하여 상기 내부 전압 구동부를 비활성화하고, 상기 구동 노드에 인가되는 상기 외부 전압을 차단하여 누설 전류를 차단하는 누설 전류 차단부를 구비하는 것을 특징으로 한다. 따라서 딥 파워다운 모드시에 내부 전압 구동부 뿐만 아니라 누설 전류 방지부에서도 반도체 장치의 내부로 흐르는 누설 전류를 차단할 수 있으므로 누설 전류를 완전히 차단할 수 있다.

Description

내부 전압 발생기{Internal voltage generator}
도1 은 종래의 내부 전압 발생기를 나타내는 도면이다.
도2 는 본 발명에 따른 내부 전압 발생기의 제1 실시예를 나타내는 도면이다.
도3 은 본 발명에 따른 내부 전압 발생기의 제2 실시예를 나타내는 도면이다.
도4 는 본 발명에 따른 내부 전압 발생기의 제3 실시예를 나타내는 도면이다.
도5 는 본 발명에 따른 내부 전압 발생기의 제4 실시예를 나타내는 도면이다.
본 발명은 내부 전압 발생기에 관한 것으로서, 특히 딥 파워다운 모드 시에 누설 전류를 줄일 수 있는 내부 전압 발생기에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 MOS 트랜지스터의 게이트 길이와 산화막의 두께가 감소하고 있다. 이에 따라 MOS 트랜지스터의 신뢰도를 증가시키고, 저전력 소비를 위하여 반도체 장치는 외부 전압의 전압 레벨을 낮추어 내부 전압을 발생하는 내부 전압 발생기를 구비한다.
도1 은 종래의 내부 전압 발생기를 나타내는 도면이다. 도1 의 내부 전압 발생기에서 모드 판별부(11)는 딥 파워다운 신호(PDPDE)에 응답하여 반도체 장치가 정상 모드인지 딥 파워다운 모드(Deep Power Down Mode)인지를 판별한다. 딥 파워다운 모드는 내부 전압 발생기를 사용하는 반도체 장치에서 불필요한 전력 소비를 방지하고자 적용되는 기술로서, 반도체 장치가 딥 파워다운 모드에 진입하면 외부 전압(Vcc)이 인가된 상태에서 반도체 장치의 내부로 인가되는 내부 전압(Vint)을 차단하여 불필요한 전력 소비를 방지한다. 예를 들어 디램(DRAM)과 같은 반도체 메모리 장치의 경우 메모리 셀의 데이터를 유지할 필요가 없는 경우에는 메모리 셀로 공급되는 내부 전압(Vint)을 일시적으로 차단한다.
휴대용 반도체 장치에 많이 이용되는 슬립 모드(Sleep Mode)는 기본적인 데이터를 유지하도록 내부 전압(Vint)이 반도체 장치에 공급되지만, 딥 파워다운 모드는 데이터를 유지할 필요가 없는 경우에 진입하므로 반도체 장치에 공급되는 내부 전압(Vint)을 완전히 차단한다.
모드 판별부(11)는 딥 파워다운 신호(PDPDE)를 반전하는 제1 인버터(INV1)와 반전된 딥 파워다운 신호(PDPDE)에 응답하여 외부 전압(Vcc)을 제1 노드(Node1)로 인가하는 PMOS 트랜지스터(PM)를 구비한다. 제1 인버터(INV1)는 외부 전압(Vcc)과 접지 전압(Vss)을 인가받아 구동하므로 제1 인버터(INV1)에서 출력되는 반전된 딥 파워다운 신호(PDPDE)는 외부 전압(Vcc) 레벨과 접지 전압(Vss) 레벨을 스 윙(swing)한다. PMOS 트랜지스터(PM)는 반전된 딥 파워다운 신호(PDPDE)가 접지 전압(Vss)레벨이면 턴 온 되어 외부 전압(Vcc)을 제1 노드(Node1)로 인가하고, 반전된 딥 파워다운 신호(PDPDE)가 외부 전압(Vcc)레벨이면 턴 오프 된다.
내부 전압 구동부(12)는 구동 PMOS 트랜지스터(PD1 ~ PDn)를 구비한다. 도1 에서 내부 전압 구동부(12)의 구동 PMOS 트랜지스터(PD1 ~ PDn)는 반도체 장치의 내부에 충분한 전류를 공급하기 위하여 복수개로 구비하였으나, 반도체 장치가 소모하는 전류가 적으면 하나의 구동 PMOS 트랜지스터만을 구비 할 수도 있다. 또한 반도체 장치의 소모 전류가 많더라도 구동 PMOS 트랜지스터의 크기를 크게 하여 하나의 구동 PMOS 트랜지스터가 많은 전류를 공급할 수 있도록 할 수도 있다.
도1 에서 복수개의 구동 PMOS 트랜지스터(PD1 ~ PDn)는 외부 전압(Vcc)과 내부 전압 노드(Node11)사이에 병렬로 연결되며, 제1 노드(Node1)의 전압 레벨을 공통으로 게이트 단자로 인가받는다. 따라서 복수개의 구동 PMOS 트랜지스터(PD1 ~ PDn) 각각은 제1 노드(Node1)의 전압 레벨에 응답하여 외부 전압(Vcc)을 제어하여 내부 전압 노드(Node11)에 내부 전압(Vint)을 인가한다.
비교기(AMP)는 기준 전압(Vref)을 네거티브 단자로 인가받고 내부 전압(Vint)을 포지티브 단자로 인가받아, 기준 전압(Vref)과 내부 전압(Vint)의 전압차에 응답하여 제1 노드(Node1)의 전압 레벨을 조절한다.
종래의 내부 전압 발생기의 동작을 도1 을 참조로 하여 설명하면, 딥 파워다운 신호(PDPDE)는 정상 모드 시에는 "로우"레벨로, 딥 파워다운 모드 시에는 "하이"레벨로 내부 전압 발생기에 인가된다. 내부 전압 발생기에 인가되는 딥 파워다 운 신호(PDPDE)는 제1 인버터(INV1)의 입력신호이므로 "로우"레벨은 접지 전압(Vss) 레벨이며, "하이"레벨은 외부 전압(Vcc) 레벨이다. 반도체 장치가 정상 모드 시에 "로우"레벨의 딥 파워다운 신호(PDPDE)가 모드 판별부(11)에 인가되면 제1 인버터(INV1)는 딥 파워다운 신호(PDPDE)를 반전하여 외부 전압(Vcc)레벨의 반전된 딥 파워다운 신호(PDPDE)를 PMOS 트랜지스터(PM)에 인가한다. PMOS 트랜지스터(PM)는 외부 전압(Vcc)레벨의 반전된 딥 파워다운 신호(PDPDE)에 응답하여 턴 오프 되고 제1 노드(Node1)는 플로팅(floating)된다.
비교기(AMP)는 기준 전압(Vref)과 내부 전압(Vint)을 인가받아 두 전압(Vref, Vint)의 전압차를 감지한다. 내부 전압(Vint)이 기준 전압(Vref)보다 낮으면 비교기(AMP)는 제1 노드(Node1)의 레벨을 낮춘다. 따라서 구동 PMOS 트랜지스터(PD1 ~ PDn)는 제1 노드(Node1)의 전압 레벨에 응답하여, 외부 전압(Vcc)을 제어하여 내부 전압 노드(Node11)에 인가되는 내부 전압(Vint)의 전압 레벨을 높인다.
내부 전압(Vint)의 전압 레벨이 기준 전압(Vref)의 전압 레벨보다 높으면 비교기(AMP)는 제1 노드(Node1)의 전압 레벨을 높인다. 따라서 구동 PMOS 트랜지스터(PD1 ~ PDn)는 제1 노드(Node1)의 전압 레벨에 응답하여, 외부 전압(Vcc)을 제어하여 내부 전압 노드(Node11)에 인가되는 내부 전압(Vint)의 전압 레벨을 낮춘다.
기준 전압(Vref)은 외부 전압(Vcc), 온도, 제조 공정 등의 변화에 영향을 받지 않고 일정한 레벨을 유지하는 신호로서, 내부 전압 발생기에서 생성되는 내부 전압(Vint)이 외부의 요인에 의해 변화되는 것을 방지하기 위하여 사용된다. 그리고 비교기(PMOS)와 내부 전압 구동부(12)의 구동 PMOS 트랜지스터(PD1 ~ PDn)는 피 드백 루프(Feedback Loop)를 형성하여 반도체 장치 내부의 부하 변동에 따른 내부 전압(Vint)의 변동을 억제하도록 한다.
반도체 장치가 딥 파워다운 모드 시에 딥 파워다운 신호(PDPDE)는 "하이"레벨로 내부 전압 발생기에 인가된다. 제1 인버터(INV1)는 "하이"레벨의 딥 파워다운 신호(PDPDE)를 반전하여, 접지 전압(Vss) 레벨의 반전된 딥 파워다운 신호(PDPDE)를 PMOS 트랜지스터(PM)에 인가한다. PMOS 트랜지스터(PM)는 접지 전압(Vss)레벨의 반전된 딥 파워다운 신호(PDPDE)에 응답하여 턴 온 되어, 외부 전압(Vcc)을 제1 노드(Node1)에 인가한다.
구동 PMOS 트랜지스터(PD1 ~ PDn)는 제1 노드(Node1)의 외부 전압(Vcc) 레벨에 응답하여 모두 턴 오프가 되어, 내부 전압 노드(Node11)는 플로팅 상태가 되고 반도체 장치의 내부로 전류가 흐르지 않는다.
상기한 종래의 내부 전압 발생기에서 구동 PMOS 트랜지스터(PD1 ~ PDn)는 큰 전류를 구동하기 위하여 크기가 매우 크고, 동작점을 낮추기 위해 산화막을 두께를 얇게 하였다. 그러나 상기한 구동 PMOS 트랜지스터(PD1 ~ PDn)를 사용하는 종래의 내부 전압 발생기는 딥 파워다운 모드 시에 GIDL(Gate Induced Drain Leakage)과 같은 누설 전류가 발생하는 문제가 있다.
본 발명의 목적은 딥 파워다운 모드 시에 누설 전류를 방지하는 내부 전압 발생기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 내부 전압 발생기의 제1 실시예는 기 준 전압과 내부 전압 사이의 전압차에 응답하여 제1 노드의 전압을 제어하는 비교기, 구동 노드와 내부 전압 노드 사이에 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 내부 전압 노드로 상기 내부 전압을 인가하는 내부 전압 구동부, 및 딥 파워다운 모드 시에 상기 제1 노드에 외부 전압을 인가하여 상기 내부 전압 구동부를 비활성화하고, 상기 구동 노드에 인가되는 상기 외부 전압을 차단하여 누설 전류를 차단하는 누설 전류 차단부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 내부 전압 구동부는 상기 구동 노드와 상기 내부 전압 노드 사이에 병렬로 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 구동 노드의 전압을 제어하여 상기 내부 전압을 상기 내부 전압 노드로 인가하는 적어도 하나의 구동 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 누설 전류 차단부의 제1 형태는 상기 딥 파워다운 모드 시에 제1 딥 파워다운 신호에 응답하여 상기 제1 노드로 상기 외부 전압을 인가하고, 반전된 제1 딥 파워다운 신호를 출력하는 모드 판별부, 및 상기 반전된 제1 딥 파워다운 신호에 응답하여 상기 구동 노드로 인가되는 상기 외부 전압을 차단하는 누설 전류 방지부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 모드 판별부는
상기 외부 전압과 기판 전압 사이에 연결되고, 상기 제1 딥 파워다운 신호를 반전하여 상기 반전된 제1 딥 파워다운 신호를 출력하는 제1 인버터, 및 상기 외부 전압과 상기 제1 노드 사이에 연결되고, 상기 반전된 제1 딥 파워다운 신호에 응답하여 상기 외부 전압을 상기 제1 노드로 인가하는 모드 판별 PMOS 트랜지스터를 구 비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 누설 전류 방지부는 상기 외부 전압과 기판 전압 사이에 연결되고, 상기 반전된 제1 딥 파워다운 신호를 반전하여 출력하는 제2 인버터, 및 상기 외부 전압과 상기 구동 노드 사이에 병렬로 연결되고, 상기 제2 인버터의 출력 신호에 응답하여 상기 구동 노드로 인가되는 전압을 차단하는 적어도 하나의 제어 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 누설 전류 차단부의 제2 형태는 상기 딥 파워다운 모드 시에 제1 딥 파워다운 신호에 응답하여 상기 제1 노드로 상기 외부 전압을 인가하는 모드 판별부, 및 상기 딥 파워다운 모드 시에 상기 제1 딥 파워다운 신호와 동일한 위상을 가지는 제2 딥 파워다운 신호에 응답하여 상기 구동 노드로 인가되는 상기 외부 전압을 차단하는 누설 전류 방지부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 내부 전압 발생기의 제2 실시예는 기준 전압과 내부 전압 사이의 전압차에 응답하여 제1 노드의 전압을 제어하는 비교기, 외부 전압과 구동 노드 사이에 연결되고, 상기 제1 노드의 전압에 응답하여 상기 구동 노드로 상기 내부 전압을 인가하는 내부 전압 구동부, 및 딥 파워다운 모드 시에 상기 제1 노드에 상기 외부 전압을 인가하여 상기 내부 전압 구동부를 비활성화하고, 상기 내부 전압 노드에 인가되는 상기 내부 전압을 차단하여 누설 전류를 차단하는 누설 전류 차단부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 내부 전압 구동부는 상기 구동 노드와 상기 내부 전압 노드 사이에 병렬로 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 구동 노드의 전압을 제어하여 상기 내부 전압을 상기 내부 전압 노드로 인가하는 적어도 하나의 구동 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 누설 전류 차단부의 제1 형태는 상기 딥 파워다운 모드 시에 제1 딥 파워다운 신호에 응답하여 상기 제1 노드로 상기 외부 전압을 인가하고, 반전된 제1 딥 파워다운 신호를 출력하는 모드 판별부, 및 상기 반전된 제1 딥 파워다운 신호에 응답하여 상기 내부 전압 노드로 인가되는 상기 내부 전압을 차단하는 누설 전류 방지부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 누설 전류 차단부의 제2 형태는 상기 딥 파워다운 모드 시에 제1 딥 파워다운 신호에 응답하여 상기 제1 노드로 상기 외부 전압을 인가하는 모드 판별부, 및 상기 딥 파워다운 모드 시에 상기 제1 딥 파워다운 신호와 동일한 위상을 가지는 제2 딥 파워다운 신호에 응답하여 상기 구동 노드로 인가되는 상기 외부 전압을 차단하는 누설 전류 방지부를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 내부 전압 발생기를 설명하면 다음과 같다.
도2 는 본 발명에 따른 내부 전압 발생기의 제1 실시예를 나타내는 도면으로 모드 판별부(21)와 비교기(AMP), 내부 전압 구동부(22), 및 누설 전류 방지부(23)를 구비한다.
모드 판별부(21)는 반도체 장치가 딥 파워다운 모드인 경우 제1 딥 파워다운 신호(PDPDE1)에 응답하여 외부 전압(Vcc)을 제1 노드(Node1)로 인가한다. 비교기(AMP)는 반도체 장치가 정상 모드 시에 기준 전압(Vref)과 내부 전압(Vint)사이의 전압 차에 대응하여 제1 노드(Node1)의 전압 레벨을 조절한다. 내부 전압 구동부(22)는 제1 노드(Node1)의 전압 레벨에 응답하여 구동 노드(Node21)에 인가되는 외부 전압(Vcc)을 제어하여 내부 전압 노드(Node22)로 내부 전압(Vint)을 인가한다. 누설 전류 방지부(23)는 모드 판별부(21)에서 인가되는 반전된 제1 딥 파워다운 신호(PDPDE1)에 응답하여 외부 전압(Vcc)을 구동 노드(Node21)로 인가한다.
모드 판별부(21)는 제1 딥 파워다운 신호(PDPDE1)를 반전하는 제1 인버터(INV1)와 반전된 제1 딥 파워다운 신호(PDPDE1)에 응답하여 외부 전압(Vcc)을 제1 노드(Node1)로 인가하는 PMOS 트랜지스터(PM)를 구비한다.
제1 인버터(INV1)는 외부 전압(Vcc)과 기판 전압(Vbb)을 인가받아 구동하므로 제1 인버터(INV1)에서 출력되는 반전된 제1 딥 파워다운 신호(PDPDE1)는 외부 전압(Vcc) 레벨과 기판 전압(Vbb) 레벨을 스윙(swing)한다. 그리고 제1 딥 파워다운 신호(PDPDE1)는 도1 의 딥 파워다운 신호(PDPDE)와는 달리 제1 인버터(INV1)를 제어할 수 있도록 외부 전압(Vcc) 레벨과 기판 전압(Vbb) 레벨을 스윙하도록 인가된다.
PMOS 트랜지스터(PM)는 반전된 제1 딥 파워다운 신호(PDPDE1)가 기판 전압(Vbb)레벨이면 턴 온 되어 외부 전압(Vcc)을 제1 노드(Node1)로 인가하고, 반전된 제1 딥 파워다운 신호(PDPDE1)가 외부 전압(Vcc)레벨이면 턴 오프 된다.
내부 전압 구동부(22)는 구동 PMOS 트랜지스터(PD1 ~ PDn)를 구비한다. 도1 와 같이 내부 전압 구동부(22)의 구동 PMOS 트랜지스터(PD1 ~ PDn)는 반도체 장치의 내부에 충분한 전류를 공급하기 위하여 복수개로 구비하였으나, 반도체 장치가 소모하는 전류가 적으면 하나의 구동 PMOS 트랜지스터만을 구비 할 수도 있다. 또한 반도체 장치의 소모 전류가 많더라도 구동 PMOS 트랜지스터의 크기를 크게 하여 하나의 구동 PMOS 트랜지스터가 많은 전류를 공급할 수 있도록 할 수도 있다.
복수개의 구동 PMOS 트랜지스터(PD1 ~ PDn)는 구동 노드(Node21)와 내부 전압 노드(Node22)사이에 병렬로 연결되며, 제1 노드(Node1)의 전압 레벨을 공통으로 게이트 단자로 인가받는다. 따라서 복수개의 구동 PMOS 트랜지스터(PD1 ~ PDn) 각각은 제1 노드(Node1)의 전압 레벨에 응답하여 구동 노드(Node21)의 전압 레벨을 제어하여 내부 전압 노드(Node22)에 내부 전압(Vint)을 공급한다.
비교기(AMP)는 기준 전압(Vref)을 네거티브 단자로 인가받고 내부 전압(Vint)을 포지티브 단자로 인가받아, 기준 전압(Vref)과 내부 전압(Vint)의 전압차에 응답하여 제1 노드(Node1)의 전압 레벨을 조절한다.
누설 전류 방지부(23)는 모드 판별부(21)로부터 반전된 제1 딥 파워다운 신호(PDPDE1)를 인가받아 반전하여 제1 딥 파워다운 신호(PDPDE1)를 출력하는 제2 인버터(INV2)와, 제2 인버터(INV2)에서 출력되는 제1 딥 파워다운 신호(PDPDE1)에 응답하여 외부 전압(Vcc)을 구동 노드(Node21)에 인가하는 제어 PMOS 트랜지스터(PQ1)를 구비한다.
제어 PMOS 트랜지스터(PQ1)는 정상 모드 시에 인가되는 기판 전압(Vbb) 레벨 의 제1 딥 파워다운 신호(PDPDE1)에 응답하여 턴 온 되어 구동 노드(Node21)에 외부 전압(Vcc)을 인가한다. 그리고 딥 파워다운 모드 시에는 외부 전압(Vcc) 레벨의 제1 딥 파워다운 신호(PDPDE1)에 응답하여 외부 전압(Vcc)이 구동 노드(Node21)에 인가되는 것을 차단한다.
도2 에서는 제어 PMOS 트랜지스터(PQ1)를 하나만 구비하는 것으로 도시하였으나, 제어 PMOS 트랜지스터(PQ1)는 내부 전압 구동부(22)로 충분한 전류를 공급할 수 있도록 복수개로 구비할 수 있다. 또한 제어 PMOS 트랜지스터(PQ1)의 크기를 크게 하여 내부 전압 구동부(22)로 충분한 전류를 공급하도록 할 수도 있다.
제어 PMOS 트랜지스터(PQ1)가 내부 전압 구동부(22)로 전류 공급을 용이하게 하기위하여 제어 PMOS 트랜지스터(PQ1)에 인가되는 제1 딥 파워다운 신호(PDPDE1)는 외부 전압(Vcc) 레벨에서 기판 전압(Vbb) 레벨을 스윙하도록 인가된다. 즉 접지 전압(Vss) 레벨 보다 낮은 전압 레벨을 갖는 기판 전압(Vbb)을 제어 PMOS 트랜지스터(PQ1)의 게이트 단자로 인가하여 제어 PMOS 트랜지스터(PQ1)의 턴 온 동작을 원활히 하도록 한다.
제어 PMOS 트랜지스터(PQ1)로 외부 전압(Vcc) 레벨에서 기판 전압(Vbb) 레벨을 스윙하는 제1 딥 파워다운 신호(PDPDE1)를 인가할 수 있도록 제2 인버터(INV2)는 외부 전압(Vcc)과 기판 전압(Vbb)에 의해 구동되며, 제2 인버터(INV2)의 입력 신호인 반전된 제1 딥 파워다운 신호(PDPDE1)도 제2 인버터(INV2)를 제어할 수 있도록 외부 전압(Vcc) 레벨에서 기판 전압(Vbb) 레벨을 스윙하도록 인가되어야 한다.
따라서 제1 인버터(INV1)는 외부 전압(Vcc) 레벨에서 기판 전압(Vbb) 레벨을 스윙하는 반전된 제1 딥 파워다운 신호(PDPDE1)를 출력하기 위하여 외부 전압(Vcc)과 기판 전압(Vbb)에 의해 구동되며, 제1 인버터(INV1)의 입력 신호인 제1 딥 파워다운 신호(PDPDE1) 또한 외부 전압(Vcc) 레벨에서 기판 전압(Vbb) 레벨을 스윙하도록 인가되어야 한다.
즉 제어 PMOS 트랜지스터(PQ1)가 내부 전압 구동부(22)로 전류 공급을 용이하게 하기 위하여 제1 딥 파워다운 신호(PDPDE1)의 스윙 전압 레벨과 제1 및 제2 인버터(INV1, INV2)의 구동 전압의 전압 레벨은 외부 전압(Vcc) 레벨과 기판 전압(Vbb) 레벨로 설정되었다. 그러나 제어 PMOS 트랜지스터(PQ1)가 접지 전압(Vss) 레벨에서도 안정적으로 턴 온 될 수 있으면, 제1 딥 파워다운 신호(PDPDE1)의 스윙 전압 레벨과 제1 및 제2 인버터(INV1, INV2)의 구동 전압의 전압 레벨은 외부 전압(Vcc) 레벨과 접지 전압(Vss) 레벨로 설정될 수 있다.
본 발명의 제1 실시예에 따른 내부 전압 발생기의 동작을 도2 를 참조로 하여 설명하면, 제1 딥 파워다운 신호(PDPDE1)는 정상 모드 시에는 "로우"레벨로, 딥 파워다운 모드 시에는 "하이"레벨로 내부 전압 발생기에 인가된다. 내부 전압 발생기에 인가되는 제1 딥 파워다운 신호(PDPDE1)는 제1 인버터(INV1)의 입력신호이므로 "로우"레벨은 기판 전압(Vbb) 레벨이며, "하이"레벨은 외부 전압(Vcc) 레벨이다. 반도체 장치가 정상 모드 시에 "로우"레벨의 제1 딥 파워다운 신호(PDPDE1)가 모드 판별부(21)에 인가되면 제1 인버터(INV1)는 제1 딥 파워다운 신호(PDPDE1)를 반전하여 외부 전압(Vcc)레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)를 PMOS 트랜 지스터(PM)에 인가한다. PMOS 트랜지스터(PM)는 외부 전압(Vcc)레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)에 응답하여 턴 오프 되고 제1 노드(Node1)는 플로팅(floating)된다.
비교기(AMP)는 기준 전압(Vref)과 내부 전압(Vint)을 인가받아 두 전압(Vref, Vint)의 전압차를 감지한다. 내부 전압(Vint)이 기준 전압(Vref)보다 낮으면 비교기(AMP)는 제1 노드(Node1)로 출력되는 전압 레벨을 낮춘다. 따라서 구동 PMOS 트랜지스터(PD1 ~ PDn)는 제1 노드(Node1)의 전압 레벨에 응답하여, 구동 노드(Node21)의 전압 레벨인 외부 전압(Vcc)을 제어하여 내부 전압 노드(Node22)에 인가되는 내부 전압(Vint)의 전압 레벨을 높인다.
내부 전압(Vint)의 전압 레벨이 기준 전압(Vref)의 전압 레벨보다 높으면 비교기(AMP)는 제1 노드(Node1)로 출력되는 전압 레벨을 높인다. 따라서 구동 PMOS 트랜지스터(PD1 ~ PDn)는 제1 노드(Node1)의 전압 레벨에 응답하여, 구동 노드(Node21)의 전압 레벨인 외부 전압(Vcc)을 제어하여 내부 전압 노드(Node22)에 인가되는 내부 전압(Vint)의 전압 레벨을 낮춘다.
반도체 장치가 딥 파워다운 모드 시에 제1 딥 파워다운 신호(PDPDE1)는 "하이"레벨로 내부 전압 발생기에 인가된다. 제1 인버터(INV1)는 "하이"레벨의 제1 딥 파워다운 신호(PDPDE1)를 반전하여, 기판 전압(Vbb) 레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)를 PMOS 트랜지스터(PM)에 인가한다. PMOS 트랜지스터(PM)는 기판 전압(Vbb)레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)에 응답하여 턴 온 되어, 외부 전압(Vcc)을 제1 노드(Node1)에 인가한다.
누설 전류 방지부(23)의 제2 인버터(INV2)는 제1 인버터(INV1)에서 출력되는 기판 전압(Vbb)레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)를 반전하여 외부 전압(Vcc)레벨의 제1 딥 파워다운 신호(PDPDE1)를 출력한다. 제어 PMOS 트랜지스터(PQ1)는 외부 전압 레벨의 제1 딥 파워다운 신호(PDPDE1)에 응답하여 턴 오프되어 구동 노드(Node21)로 흐르는 전류를 차단한다.
구동 PMOS 트랜지스터(PD1 ~ PDn)는 제1 노드(Node1)의 외부 전압(Vcc) 레벨에 응답하여 모두 턴 오프 되어, 구동 노드(Node21)와 내부 전압 노드(Node22)사이에 흐르는 전류를 차단하므로 내부 전압(Vint)은 플로팅 상태가 되고 반도체 장치의 내부로 전류가 흐르지 않는다.
도1 은 내부 전압 구동부(12)로 외부 전압(Vcc)이 직접 인가되고, 내부 전압 구동부(12)가 내부 전압 노드(Node22)로 내부 전압(Vint)을 공급하도록 구성되어 있으나, 도2 에서는 외부 전압(Vcc)이 누설 전류 방지부(23)를 통하여 내부 전압 구동부(22)로 인가되도록 구성되어 있다. 따라서 딥 파워다운 모드 시에 누설 전류 방지부(23)와 내부 전압 구동부(22)에서 반도체 장치의 내부로 흐르는 전류를 차단하도록 하여 누설 전류를 완전히 차단할 수 있다.
도3 은 본 발명에 따른 내부 전압 발생기의 제2 실시예를 나타내는 도면으로 도3 의 내부 전압 발생기도 도2 의 내부 전압 발생기와 같이 모드 판별부(31)와 비교기(AMP), 내부 전압 구동부(32), 및 누설 전류 방지부(33)를 구비한다.
도3 의 모드 판별부(31)와 비교기(AMP)의 동작은 도2 의 모드 판별부(21)와 비교기(AMP)와 동일하므로 따로 설명하지 않는다.
내부 전압 구동부(32)는 제1 노드(Node1)의 전압 레벨에 응답하여 외부 전압(Vcc)을 제어하여 구동 노드(Node31)로 내부 전압(Vint)을 인가한다. 누설 전류 방지부(33)는 모드 판별부(31)에서 인가되는 반전된 제1 딥 파워다운 신호(PDPDE1)에 응답하여 구동 노드(Node31)의 내부 전압(Vint)을 내부 전압 노드(Node32)로 인가한다.
내부 전압 구동부(32)는 구동 PMOS 트랜지스터(PD1 ~ PDn)를 구비한다. 상기한 바와 같이 반도체 장치가 소모하는 전류가 적으면 하나의 구동 PMOS 트랜지스터만을 구비 할 수도 있다. 또한 반도체 장치의 소모 전류가 많더라도 구동 PMOS 트랜지스터의 크기를 크게 하여 하나의 구동 PMOS 트랜지스터가 많은 전류를 공급할 수 있도록 할 수도 있다.
복수개의 구동 PMOS 트랜지스터(PD1 ~ PDn)는 구동 노드(Node31)와 내부 전압 노드(Node32)사이에 병렬로 연결되며, 제1 노드(Node1)의 전압 레벨을 공통으로 게이트 단자로 인가받는다. 따라서 복수개의 구동 PMOS 트랜지스터(PD1 ~ PDn) 각각은 제1 노드(Node1)의 전압 레벨에 응답하여 외부 전압(Vcc)을 제어하여 구동 노드(Node31)에 내부 전압(Vint)을 공급한다.
누설 전류 방지부(33)는 모드 판별부(31)로부터 반전된 제1 딥 파워다운 신호(PDPDE1)를 인가받아 반전하여 제1 딥 파워다운 신호(PDPDE1)를 출력하는 제2 인버터(INV2)와, 제2 인버터(INV2)에서 출력되는 제1 딥 파워다운 신호(PDPDE1)에 응답하여 구동 노드(Node31)에 인가된 내부 전압(Vint)을 내부 전압 노드(Node32)로 인가하는 제어 PMOS 트랜지스터(PQ2)를 구비한다.
제어 PMOS 트랜지스터(PQ2)는 정상 모드 시에 기판 전압(Vbb) 레벨로 인가되는 제1 딥 파워다운 신호(PDPDE1)에 응답하여 턴 온 되어, 구동 노드(Node31)의 전압 레벨인 내부 전압(Vint)을 내부 전압 노드(Node32)로 인가한다. 그리고 딥 파워다운 모드 시에는 외부 전압(Vcc) 레벨의 제1 딥 파워다운 신호(PDPDE1)에 응답하여 내부 전압(Vint)이 내부 전압 노드(Node32)에 인가되는 것을 차단한다.
도3 의 제어 PMOS 트랜지스터(PQ2) 또한 도2 에서와 같이 반도체 장치의 내부로 충분한 전류를 공급할 수 있어야 하므로 복수개로 구비하거나, 제어 PMOS 트랜지스터(PQ2)의 크기를 크게 할 수도 있다.
제어 PMOS 트랜지스터(PQ2)가 내부 전압 노드(Node32)로 전류 공급을 용이하게 하기위하여 제어 PMOS 트랜지스터(PQ2)에 인가되는 제1 딥 파워다운 신호(PDPDE1)는 외부 전압(Vcc) 레벨에서 기판 전압(Vbb) 레벨을 스윙하도록 인가된다.
도2 에서 설명한 바와 같이 제어 PMOS 트랜지스터(PQ2)가 접지 전압(Vss) 레벨에서도 안정적으로 턴 온 될 수 있으면, 제1 딥 파워다운 신호(PDPDE1)의 스윙 전압 레벨과 제1 및 제2 인버터(INV1, INV2)의 구동 전압의 전압 레벨울 외부 전압(Vcc) 레벨과 접지 전압(Vss) 레벨로 설정할 수 있다.
본 발명의 제2 실시예에 따른 내부 전압 발생기의 동작을 도3 을 참조로 하여 설명하면, 제1 딥 파워다운 신호(PDPDE1)는 정상 모드 시에는 "로우"레벨로, 딥 파워다운 모드 시에는 "하이"레벨로 내부 전압 발생기에 인가된다. 내부 전압 발생기에 인가되는 제1 딥 파워다운 신호(PDPDE1)는 제1 인버터(INV1)의 입력신호이므 로 "로우"레벨은 기판 전압(Vbb) 레벨이며, "하이"레벨은 외부 전압(Vcc) 레벨이다. 반도체 장치가 정상 모드 시에 "로우"레벨의 제1 딥 파워다운 신호(PDPDE1)가 모드 판별부(31)에 인가되면 제1 인버터(INV1)는 제1 딥 파워다운 신호(PDPDE1)를 반전하여 외부 전압(Vcc)레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)를 PMOS 트랜지스터(PM)에 인가한다. PMOS 트랜지스터(PM)는 외부 전압(Vcc)레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)에 응답하여 턴 오프 되고 제1 노드(Node1)는 플로팅(floating)된다.
비교기(AMP)는 기준 전압(Vref)과 내부 전압 노드(Node32)의 내부 전압(Vint)을 인가받아 두 전압(Vref, Vint)의 전압차를 감지한다. 내부 전압(Vint)이 기준 전압(Vref)보다 낮으면 비교기(AMP)는 제1 노드(Node1)로 출력되는 전압 레벨을 낮춘다. 따라서 구동 PMOS 트랜지스터(PD1 ~ PDn)는 제1 노드(Node1)의 전압 레벨에 응답하여, 외부 전압(Vcc)을 제어하여 구동 노드(Node31)에 인가되는 내부 전압(Vint)의 전압 레벨을 높인다.
내부 전압(Vint)의 전압 레벨이 기준 전압(Vref)의 전압 레벨보다 높으면 비교기(AMP)는 제1 노드(Node1)로 출력되는 전압 레벨을 높인다. 따라서 구동 PMOS 트랜지스터(PD1 ~ PDn)는 제1 노드(Node1)의 전압 레벨에 응답하여, 외부 전압(Vcc)을 제어하여 구동 노드(Node31)에 인가되는 내부 전압(Vint)의 전압 레벨을 낮춘다.
누설 전류 방지부(33)의 제2 인버터(INV2)는 제1 인버터(INV1)에서 출력되는 외부 전압(Vcc)레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)를 반전하여 기판 전 압(Vbb)레벨의 제1 딥 파워다운 신호(PDPDE1)를 출력한다. 제어 PMOS 트랜지스터(PQ2)는 외부 전압(Vcc) 레벨의 제1 딥 파워다운 신호(PDPDE1)에 응답하여 턴 온 되어 구동 노드(Node31)의 내부 전압(Vint)을 내부 전압 노드(Node32)로 인가한다.
반도체 장치가 딥 파워다운 모드 시에 제1 딥 파워다운 신호(PDPDE1)는 "하이"레벨로 내부 전압 발생기에 인가된다. 제1 인버터(INV1)는 "하이"레벨의 제1 딥 파워다운 신호(PDPDE1)를 반전하여, 기판 전압(Vbb) 레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)를 PMOS 트랜지스터(PM)에 인가한다. PMOS 트랜지스터(PM)는 기판 전압(Vbb)레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)에 응답하여 턴 온 되어, 외부 전압(Vcc)을 제1 노드(Node1)에 인가한다.
구동 PMOS 트랜지스터(PD1 ~ PDn)는 제1 노드(Node1)의 외부 전압(Vcc) 레벨에 응답하여 모두 턴 오프 되어, 외부 전압(Vcc)을 차단하므로 구동 노드(Node31)의 전압은 플로팅 상태가 되고 전류가 흐르지 않는다.
누설 전류 방지부(33)의 제2 인버터(INV2)는 제1 인버터(INV1)에서 출력되는 기판 전압(Vbb)레벨의 반전된 제1 딥 파워다운 신호(PDPDE1)를 반전하여 외부 전압(Vcc)레벨의 제1 딥 파워다운 신호(PDPDE1)를 출력한다. 제어 PMOS 트랜지스터(PQ2)는 외부 전압 레벨의 제1 딥 파워다운 신호(PDPDE1)에 응답하여 턴 오프 되어 구동 노드(Node31)에서 내부 전압 노드(Node32)로 흐르는 전류를 차단한다.
도2 는 누설 전류 방지부(23)가 외부 전압(Vcc)과 내부 전압 구동부(22)사이에 위치하여 딥 파워다운 모드 시에 외부 전압(Vcc)이 내부 전압 구동부(22)에 인가되지 않도록 하였으나, 도3 에서는 누설 전류 방지부(33)는 구동 노드(Node31)와 내부 전압 노드(Node32) 사이에 위치하여 구동 노드(Node31)에서 내부 전압 노드(Node32)로 흐르는 전류를 차단하도록 하였다. 따라서 도2 의 내부 전압 발생기와 같이 딥 파워다운 모드 시에 누설 전류 방지부(33)와 내부 전압 구동부(32)에서 반도체 장치의 내부로 흐르는 전류를 차단하도록 하여 누설 전류를 완전히 차단할 수 있다.
그리고 도2 내지 도3에서는 제1 딥 파워다운 신호(PDPDE1)만이 인가되도록 하였으나, 별도의 제2 딥 파워다운 신호(PDPDE2)를 구비할 수도 있다. 딥 파워다운 신호를 제1 및 제2 딥 파워 다운 신호로 구분하여 사용하는 경우에 제1 딥 파워다운 신호(PDPDE1)는 외부 전압(Vcc) 레벨과 접지 전압(Vss) 레벨을 스윙하도록 하고, 제2 딥 파워다운 신호(PDPDE2)는 외부 전압(Vcc) 레벨과 기판 전압(Vbb) 레벨을 스윙하도록 한다. 제1 딥 파워다운 신호(PDPDE1)를 제1 인버터(INV1)에 인가하고, 제2 딥 파워다운 신호(PDPDE2)를 제어 PMOS 트랜지스터(PQ1, PQ2)에 인가하도록 하면 누설 전류 방지부(23, 33)가 제2 인버터(INV2)를 구비하지 않아도 되며, 제1 인버터(INV1)는 외부 전압(Vcc)과 접지 전압(Vss)을 구동 전압으로 인가받을 수 있다.
도4 는 본 발명에 따른 내부 전압 발생기의 제3 실시예를 나타내는 도면으로, 모드 판별부(41), 비교기(AMP), 및 내부 전압 구동부(42)는 도1 과 동일한 구성을 가진다. 도4 에서 누설 전류 방지부(43)는 도2 나 도3 의 누설 전류 방지부(23, 33)와는 달리 제어 NMOS 트랜지스터(NQ1)를 구비한다. 그리고 도4 의 내부 전압 발생기는 2가지의 딥 파워다운 신호(PDPDE1, PDPDE2)를 인가받는다. 제1 딥 파워다운 신호(PDPDE1)는 도1 의 딥 파워다운 신호(PDPDE)와 동일하게 외부 전압(Vcc)과 접지 전압(Vss) 사이의 전압 레벨을 스윙하는 신호이며, 제2 딥 파워다운 신호(PDPDE2)는 승압 전압(Vpp)과 접지 전압(Vss)사이의 전압 레벨을 스윙하는 신호이다.
도4 에서 누설 전류 방지부(43)는 제2 딥 파워다운 신호(PDPDE2)를 인가받아 반전된 제2 딥 파워다운 신호(PDPDE2)를 출력하는 제3 인버터(INV3)와, 제3 인버터(INV3)에서 출력되는 반전된 제2 딥 파워다운 신호(PDPDE2)에 응답하여 외부 전압(Vcc)을 구동 노드(Node21)에 인가하는 제어 NMOS 트랜지스터(NQ1)를 구비한다.
제어 NMOS 트랜지스터(NQ1)는 정상 모드 시에 인가되는 승압(Vpp) 레벨의 반전된 제2 딥 파워다운 신호(PDPDE2)에 응답하여 턴 온 되어 구동 노드(Node41)에 외부 전압(Vcc)에서 제어 NMOS 트랜지스터(NQ1)의 문턱 전압을 뺀 전압(Vcc-Vth)을 인가한다. 그리고 딥 파워다운 모드 시에는 접지 전압(Vss) 레벨의 반전된 제2 딥 파워다운 신호(PDPDE2)에 응답하여 외부 전압(Vcc)이 구동 노드(Node41)에 인가되는 것을 차단한다.
도4 에서도 제어 NMOS 트랜지스터(NQ1)를 하나만 구비하는 것으로 도시하였으나, 제어 NMOS 트랜지스터(NQ1)는 내부 전압 구동부(42)를 통하여 반도체 장치의 내부로 충분한 전류를 공급할 수 있도록 복수개로 구비할 수 있다. 또한 제어 NMOS 트랜지스터(NQ1)의 크기를 크게 하여 내부 전압 구동부(42)로 충분한 전류를 공급하도록 할 수 있다.
제어 NMOS 트랜지스터(NQ1)가 내부 전압 구동부(42)로 전류 공급을 용이하게 하기위하여 제어 NMOS 트랜지스터(NQ1)에 인가되는 반전된 제2 딥 파워다운 신호(PDPDE2)는 승압 전압(Vpp) 레벨에서 접지 전압(Vss) 레벨을 스윙하도록 인가된다. 즉 외부 전압(Vcc) 레벨 보다 높은 전압 레벨을 갖는 승압 전압(Vpp)을 제어 NMOS 트랜지스터(NQ1)의 게이트 단자로 인가하여 제어 NMOS 트랜지스터(NQ1)의 턴 온 동작을 원활히 하도록 한다.
제어 NMOS 트랜지스터(NQ1)로 승압 전압(Vpp) 레벨에서 접지 전압(Vss) 레벨을 스윙하는 반전된 제2 딥 파워다운 신호(PDPDE2)를 인가할 수 있도록 제3 인버터(INV3)는 승압 전압(Vpp)과 접지 전압(Vss)에 의해 구동되며, 제3 인버터(INV3)의 입력 신호인 제2 딥 파워다운 신호(PDPDE2)도 제3 인버터(INV3)를 제어할 수 있도록 승압 전압(Vpp) 레벨에서 접지 전압(Vss) 레벨을 스윙하도록 인가된다.
즉 제2 딥 파워다운 신호(PDPDE2)의 스윙 전압 레벨과 제3 인버터(INV3)의 구동 전압의 전압 레벨은 제어 NMOS 트랜지스터(NQ1)가 내부 전압 구동부(42)로 전류 공급을 용이하게 하기 위하여 승압 전압(Vpp) 레벨과 접지 전압(Vss) 레벨로 설정되었다. 그러나 제어 NMOS 트랜지스터(NQ1)가 외부 전압(Vcc) 레벨에서도 안정적으로 턴 온 될 수 있으면, 제2 딥 파워다운 신호(PDPDE2)의 스윙 전압 레벨과 제3 인버터(INV3)의 구동 전압의 전압 레벨은 외부 전압(Vcc) 레벨과 접지 전압(Vss) 레벨로 설정될 수 있다. 제2 딥 파워다운 신호(PDPDE2)가 외부 전압(Vcc) 레벨과 접지 전압(Vss) 레벨로 설정로 설정되면 제1 딥 파워다운 신호(PDPDE1)와 제2 딥파워다운 신호(PDPDE2)는 동일한 신호가 되므로 제2 딥 파워다운 신호(PDPDE2)를 별도로 인가받지 않아도 되며, 제1 인버터(INV1)의 출력을 제어 NMOS 트랜지스 터(NQ1)의 게이트로 바로 인가할 수 있으므로 제3 인버터(INV3)를 구비하지 않아도 된다.
도4 에 도시된 본 발명의 제3 실시예에 따른 내부 전압 발생기에서 모드 판별부(41)와 비교기(AMP) 및 내부 전압 구동부(42)의 동작은 도2 와 유사하므로 별도로 설명하지 않는다.
제1 및 제2 딥 파워다운 신호(PDPDE2)는 정상 모드 시에는 "로우"레벨로, 딥 파워다운 모드 시에는 "하이"레벨로 내부 전압 발생기에 인가된다. 내부 전압 발생기에 인가되는 제1 딥 파워다운 신호(PDPDE1)는 제1 인버터(INV1)의 입력신호이므로 "로우"레벨은 접지 전압(Vss) 레벨이며, "하이"레벨은 외부 전압(Vcc) 레벨이다. 그리고 제2 딥 파워다운 신호(PDPDE2)는 제3 인버터(INV3)의 입력신호이므로 "로우"레벨은 접지 전압(Vss) 레벨이며, "하이"레벨은 승압 전압(Vpp) 레벨이다. 반도체 장치가 정상 모드 시에 접지 전압(Vss) 레벨의 제1 및 제2 딥 파워다운 신호(PDPDE1, PDPDE2)가 각각 제1 인버터(INV1) 및 제3 인버터(INV3)에 인가된다. 제3 인버터(INV3)는 접지 전압(Vss) 레벨의 제2 딥 파워다운 신호(PDPDE2)를 반전하여 승압 전압(Vpp) 레벨의 반전된 제2 딥 파워다운 신호(PDPDE2)를 제어 NMOS 트랜지스터(NQ1)에 인가한다. 제어 NMOS 트랜지스터(NQ1)는 승압 전압(Vpp)레벨의 반전된 제2 딥 파워다운 신호(PDPDE2)에 응답하여 외부 전압(Vcc)에서 제어 NMOS 트랜지스터(NQ1)의 문턱 전압(Vth)을 뺀 전압(Vcc-Vth)을 구동 노드(Node41)에 인가한다.
반도체 장치가 딥 파워다운 모드 시에 승압 전압(Vpp)레벨의 제2 딥 파워다 운 신호(PDPDE2)가 제3 인버터(INV3)에 인가된다. 제어 NMOS 트랜지스터(NQ1)는 제3 인버터(INV3)에 의해 반전된 접지 전압(Vss)레벨의 반전된 제2 딥 파워다운 신호(PDPDE2)에 응답하여 외부 전압(Vcc)을 차단하고 구동 노드(Node41)는 플로팅 상태가 된다.
따라서 도4 의 내부 전압 발생기도 딥 파워다운 모드 시에 누설 전류 방지부(43)와 내부 전압 구동부(42)에서 반도체 장치의 내부로 흐르는 전류를 차단하도록 하여 누설 전류를 완전히 차단할 수 있다.
도5 는 본 발명에 따른 내부 전압 발생기의 제4 실시예를 나타내는 도면으로, 모드 판별부(51), 비교기(AMP), 및 내부 전압 구동부(52)는 도1 과 동일한 구성을 가진다. 도5 에서 누설 전류 방지부(53)는 도4 에서와 같이 제어 NMOS 트랜지스터(NQ2)를 구비한다. 그리고 도5 의 내부 전압 발생기 또한 2가지의 딥 파워다운 신호(PDPDE1, PDPDE2)를 인가받는다. 제1 딥 파워다운 신호(PDPDE1)는 외부 전압(Vcc)과 접지 전압(Vss) 사이의 전압 레벨을 스윙하는 신호이며, 제2 딥 파워다운 신호(PDPDE2)는 승압 전압(Vpp)과 접지 전압(Vss)사이의 전압 레벨을 스윙하는 신호이다.
도5 에서 누설 전류 방지부(53)는 제2 딥 파워다운 신호(PDPDE2)를 인가받아 반전된 제2 딥 파워다운 신호(PDPDE2)를 출력하는 제3 인버터(INV3)와, 제3 인버터(INV3)에서 출력되는 반전된 제2 딥 파워다운 신호(PDPDE2)에 응답하여 구동 노드(Node51)의 전압 레벨에서 제어 NMOS 트랜지스터(NQ2)의 문턱 전압(Vth)을 뺀 전압을 내부 전압 노드(Node52)로 인가하는 제어 NMOS 트랜지스터(NQ2)를 구비한다.
제어 NMOS 트랜지스터(NQ2)는 정상 모드 시에 인가되는 승압(Vpp) 레벨의 반전된 제2 딥 파워다운 신호(PDPDE2)에 응답하여 턴 온 되어 구동 노드(Node51)에 인가된 외부 전압(Vcc)에서 제어 NMOS 트랜지스터(NQ2)의 문턱 전압을 뺀 전압(Vcc-Vth)을 내부 전압 노드(Node52)로 인가한다. 그리고 딥 파워다운 모드 시에는 접지 전압(Vss) 레벨의 반전된 제2 딥 파워다운 신호(PDPDE2)에 응답하여 구동 노드(Node51)에서 내부 전압 노드(Node52)로 흐르는 전류를 차단한다.
도5 의 제어 NMOS 트랜지스터(NQ2) 또한 도4 에서 설명한 바와 같이 복수개로 구비할 수 있다. 또한 내부 전압 구동부(52)로 충분한 전류를 공급할 수 있도록 제어 NMOS 트랜지스터(NQ1)의 크기를 크게 할 수도 있다.
제어 NMOS 트랜지스터(NQ2)가 내부 전압 구동부(52)로 전류 공급을 용이하게 하기위하여 제어 NMOS 트랜지스터(NQ2)에 인가되는 반전된 제2 딥 파워다운 신호(PDPDE2)는 승압 전압(Vpp) 레벨에서 접지 전압(Vss) 레벨을 스윙하도록 인가된다.
제어 NMOS 트랜지스터(NQ2)로 승압 전압(Vpp) 레벨에서 접지 전압(Vss) 레벨을 스윙하는 반전된 제2 딥 파워다운 신호(PDPDE2)를 인가할 수 있도록 제3 인버터(INV3)는 승압 전압(Vpp)과 접지 전압(Vss)에 의해 구동되며, 제3 인버터(INV3)의 입력 신호인 제2 딥 파워다운 신호(PDPDE2)도 제3 인버터(INV3)를 제어할 수 있도록 승압 전압(Vpp) 레벨에서 접지 전압(Vss) 레벨을 스윙하도록 인가된다.
즉 제2 딥 파워다운 신호(PDPDE2)의 스윙 전압 레벨과 제3 인버터(INV3)의 구동 전압의 전압 레벨은 제어 NMOS 트랜지스터(NQ2)가 내부 전압 구동부(52)로 전 류 공급을 용이하게 하기 위하여 승압 전압(Vpp) 레벨과 접지 전압(Vss) 레벨로 설정되었다. 그러나 제어 NMOS 트랜지스터(NQ2)가 외부 전압(Vcc) 레벨에서도 안정적으로 턴 온 될 수 있으면, 제2 딥 파워다운 신호(PDPDE2)의 스윙 전압 레벨과 제3 인버터(INV3)의 구동 전압의 전압 레벨은 외부 전압(Vcc) 레벨과 접지 전압(Vss) 레벨로 설정될 수 있다. 제2 딥 파워다운 신호(PDPDE2)가 외부 전압(Vcc) 레벨과 접지 전압(Vss) 레벨로 설정로 설정되면 제1 딥 파워다운 신호(PDPDE1)와 제2 딥 파워다운 신호(PDPDE2)는 동일한 신호가 되므로 제2 딥 파워다운 신호(PDPDE2)를 별도로 인가받지 않아도 되며, 제1 인버터(INV1)의 출력을 제어 NMOS 트랜지스터(NQ2)의 게이트로 바로 인가할 수 있으므로 제3 인버터(INV3)를 구비하지 않아도 된다.
도5 에 도시된 본 발명의 제3 실시예에 따른 내부 전압 발생기에서 모드 판별부(51)와 비교기(AMP) 및 내부 전압 구동부(52)의 동작은 도3 과 유사하므로 별도로 설명하지 않는다.
제1 및 제2 딥 파워다운 신호(PDPDE2)는 정상 모드 시에는 "로우"레벨로, 딥 파워다운 모드 시에는 "하이"레벨로 내부 전압 발생기에 인가된다. 내부 전압 발생기에 인가되는 제1 딥 파워다운 신호(PDPDE1)는 제1 인버터(INV1)의 입력신호이므로 "로우"레벨은 접지 전압(Vss) 레벨이며, "하이"레벨은 외부 전압(Vcc) 레벨이다. 그리고 제2 딥 파워다운 신호(PDPDE2)는 제3 인버터(INV3)의 입력신호이므로 "로우"레벨은 접지 전압(Vss) 레벨이며, "하이"레벨은 승압 전압(Vpp) 레벨이다. 반도체 장치가 정상 모드 시에 접지 전압(Vss) 레벨의 제1 및 제2 딥 파워다운 신 호(PDPDE1, PDPDE2)가 각각 제1 인버터(INV1) 및 제3 인버터(INV3)에 인가된다. 제3 인버터(INV3)는 접지 전압(Vss) 레벨의 제2 딥 파워다운 신호(PDPDE2)를 반전하여 승압 전압(Vpp) 레벨의 반전된 제2 딥 파워다운 신호(PDPDE2)를 제어 NMOS 트랜지스터(NQ2)에 인가한다. 제어 NMOS 트랜지스터(NQ2)는 승압 전압(Vpp)레벨의 반전된 제2 딥 파워다운 신호(PDPDE2)에 응답하여 내부 전압 구동부(52)에 의해 구동 노드(Node51)에 인가된 전압에서 제어 NMOS 트랜지스터(NQ2)의 문턱 전압(Vth)을 뺀 전압을 내부 전압 노드(Node52)에 인가한다.
반도체 장치가 딥 파워다운 모드 시에 승압 전압(Vpp)레벨의 제2 딥 파워다운 신호(PDPDE2)가 제3 인버터(INV3)에 인가된다. 제어 NMOS 트랜지스터(NQ2)는 제3 인버터(INV3)에 의해 반전된 접지 전압(Vss) 레벨의 반전된 제2 딥 파워다운 신호(PDPDE2)에 응답하여 구동 노드(Node51)에 인가된 전압을 차단하고 내부 전압 노드(Node52)는 플로팅 상태가 된다.
따라서 도5 의 내부 전압 발생기도 딥 파워다운 모드 시에 누설 전류 방지부(53)와 내부 전압 구동부(52)에서 반도체 장치의 내부로 흐르는 전류를 차단하도록 하여 누설 전류를 완전히 차단할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 내부 전압 발생회로는 누설 전류 방지부를 구비하여 내부 전압 구동부와 함께 딥 파워다운 모드 시에 내부 전압 노드로 흐르는 누설 전류를 차단한다.

Claims (16)

  1. 기준 전압과 내부 전압 사이의 전압차에 응답하여 제1 노드의 전압을 제어하는 비교기;
    구동 노드와 내부 전압 노드 사이에 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 내부 전압 노드로 상기 내부 전압을 인가하는 내부 전압 구동부; 및
    딥 파워다운 모드 시에 상기 제1 노드에 외부 전압을 인가하여 상기 내부 전압 구동부를 비활성화하고, 상기 구동 노드에 인가되는 상기 외부 전압을 차단하여 누설 전류를 차단하는 누설 전류 차단부를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  2. 제1 항에 있어서, 상기 내부 전압 구동부는
    상기 구동 노드와 상기 내부 전압 노드 사이에 병렬로 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 구동 노드의 전압을 제어하여 상기 내부 전압을 상기 내부 전압 노드로 인가하는 적어도 하나의 구동 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  3. 제2 항에 있어서, 상기 누설 전류 차단부는
    상기 딥 파워다운 모드 시에 제1 딥 파워다운 신호에 응답하여 상기 제1 노드로 상기 외부 전압을 인가하고, 반전된 제1 딥 파워다운 신호를 출력하는 모드 판별부; 및
    상기 반전된 제1 딥 파워다운 신호에 응답하여 상기 구동 노드로 인가되는 상기 외부 전압을 차단하는 누설 전류 방지부를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  4. 제3 항에 있어서, 상기 모드 판별부는
    상기 외부 전압과 기판 전압 사이에 연결되고, 상기 제1 딥 파워다운 신호를 반전하여 상기 반전된 제1 딥 파워다운 신호를 출력하는 제1 인버터; 및
    상기 외부 전압과 상기 제1 노드 사이에 연결되고, 상기 반전된 제1 딥 파워다운 신호에 응답하여 상기 외부 전압을 상기 제1 노드로 인가하는 모드 판별 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  5. 제3 항에 있어서, 상기 누설 전류 방지부는
    상기 외부 전압과 기판 전압 사이에 연결되고, 상기 반전된 제1 딥 파워다운 신호를 반전하여 출력하는 제2 인버터; 및
    상기 외부 전압과 상기 구동 노드 사이에 병렬로 연결되고, 상기 제2 인버터의 출력 신호에 응답하여 상기 구동 노드로 인가되는 전압을 차단하는 적어도 하나의 제어 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  6. 제2 항에 있어서, 상기 누설 전류 차단부는
    상기 딥 파워다운 모드 시에 제1 딥 파워다운 신호에 응답하여 상기 제1 노드로 상기 외부 전압을 인가하는 모드 판별부; 및
    상기 딥 파워다운 모드 시에 상기 제1 딥 파워다운 신호와 동일한 위상을 가지는 제2 딥 파워다운 신호에 응답하여 상기 구동 노드로 인가되는 상기 외부 전압을 차단하는 누설 전류 방지부를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  7. 제6 항에 있어서, 상기 모드 판별부는
    상기 외부 전압과 접지 전압 사이에 연결되고, 상기 제1 딥 파워다운 신호를 반전하여 상기 반전된 제1 딥 파워다운 신호를 출력하는 제1 인버터; 및
    상기 외부 전압과 상기 제1 노드 사이에 연결되고, 상기 반전된 제1 딥 파워다운 신호에 응답하여 상기 외부 전압을 상기 제1 노드로 인가하는 모드 판별 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  8. 제6 항에 있어서, 상기 누설 전류 방지부는
    승압 전압과 접지 전압 사이에 연결되고, 상기 제2 딥 파워다운 신호를 반전하여 출력하는 제2 인버터; 및
    상기 외부 전압과 상기 구동 노드 사이에 병렬로 연결되고, 상기 반전된 제2 딥 파워다운 신호에 응답하여 상기 구동 노드로 인가되는 전압을 차단하는 적어도 하나의 제어 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  9. 기준 전압과 내부 전압 사이의 전압차에 응답하여 제1 노드의 전압을 제어하는 비교기;
    외부 전압과 구동 노드 사이에 연결되고, 상기 제1 노드의 전압에 응답하여 상기 구동 노드로 상기 내부 전압을 인가하는 내부 전압 구동부; 및
    딥 파워다운 모드 시에 상기 제1 노드에 상기 외부 전압을 인가하여 상기 내부 전압 구동부를 비활성화하고, 상기 내부 전압 노드에 인가되는 상기 내부 전압을 차단하여 누설 전류를 차단하는 누설 전류 차단부를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  10. 제9 항에 있어서, 상기 내부 전압 구동부는
    상기 구동 노드와 상기 내부 전압 노드 사이에 병렬로 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 구동 노드의 전압을 제어하여 상기 내부 전압을 상기 내부 전압 노드로 인가하는 적어도 하나의 구동 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  11. 제10 항에 있어서, 상기 누설 전류 차단부는
    상기 딥 파워다운 모드 시에 제1 딥 파워다운 신호에 응답하여 상기 제1 노드로 상기 외부 전압을 인가하고, 반전된 제1 딥 파워다운 신호를 출력하는 모드 판별부; 및
    상기 반전된 제1 딥 파워다운 신호에 응답하여 상기 내부 전압 노드로 인가 되는 상기 내부 전압을 차단하는 누설 전류 방지부를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  12. 제11 항에 있어서, 상기 모드 판별부는
    상기 외부 전압과 기판 전압 사이에 연결되고, 상기 제1 딥 파워다운 신호를 반전하여 상기 반전된 제1 딥 파워다운 신호를 출력하는 제1 인버터; 및
    상기 외부 전압과 상기 제1 노드 사이에 연결되고, 상기 반전된 제1 딥 파워다운 신호에 응답하여 상기 외부 전압을 상기 제1 노드로 인가하는 모드 판별 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  13. 제11 항에 있어서, 상기 누설 전류 방지부는
    상기 외부 전압과 기판 전압 사이에 연결되고, 상기 반전된 제1 딥 파워다운 신호를 반전하여 출력하는 제2 인버터; 및
    상기 구동 노드와 상기 내부 전압 노드 사이에 병렬로 연결되고, 상기 제2 인버터의 출력 신호에 응답하여 상기 내부 전압 노드로 인가되는 전압을 차단하는 적어도 하나의 제어 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  14. 제10 항에 있어서, 상기 누설 전류 차단부는
    상기 딥 파워다운 모드 시에 제1 딥 파워다운 신호에 응답하여 상기 제1 노 드로 상기 외부 전압을 인가하는 모드 판별부; 및
    상기 딥 파워다운 모드 시에 상기 제1 딥 파워다운 신호와 동일한 위상을 가지는 제2 딥 파워다운 신호에 응답하여 상기 구동 노드로 인가되는 상기 외부 전압을 차단하는 누설 전류 방지부를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  15. 제14 항에 있어서, 상기 모드 판별부는
    상기 외부 전압과 접지 전압 사이에 연결되고, 상기 제1 딥 파워다운 신호를 반전하여 상기 반전된 제1 딥 파워다운 신호를 출력하는 제1 인버터; 및
    상기 외부 전압과 상기 제1 노드 사이에 연결되고, 상기 반전된 제1 딥 파워다운 신호에 응답하여 상기 외부 전압을 상기 제1 노드로 인가하는 모드 판별 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생기.
  16. 제14 항에 있어서, 상기 누설 전류 방지부는
    승압 전압과 접지 전압 사이에 연결되고, 상기 제2 딥 파워다운 신호를 반전하여 출력하는 제2 인버터; 및
    상기 구동 노드와 상기 내부 전압 노드 사이에 병렬로 연결되고, 상기 반전된 제2 딥 파워다운 신호에 응답하여 상기 구동 노드로 인가되는 전압을 차단하는 적어도 하나의 제어 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 발생기.
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