KR20110066522A - 내부전압발생회로 - Google Patents

Abstract

본 발명은 칼럼 디코더에 사용되는 파워를 감소시키는 내부전압발생회로에 관한 것이다. 본 발명에 따른 내부전압발생회로는, 칼럼 디코더에 공급되는 내부전압을 생성하기 위한 드라이버; 상기 드라이버의 동작이 차단되었을 때, 칼럼 디코더의 입력 전압이 플로팅 되지 않도록 조절하는 플로팅제어부; 및 칼럼 디코더 동작시에, 상기 드라이버의 구동을 위한 인에이블신호를 발생하는 인에이블제어부를 포함하는 것을 특징으로 한다. 본 발명에서 생성되는 내부전압은, 제품의 동작상태(아이들상태, 셀프 리프레쉬 상태, 파워 다운 상태)에 연계해서 제어되므로서, 로우 파워 설계에 적합함은 물론 특히 대기전원을 감소시킬 수 있는 효과를 얻는다.

반도체, 메모리장치, 칼럼 디코더, 내부전압

Description

내부전압발생회로{INTERNAL VOLTAGE GENERATOR CIRCUIT}

본 발명은 내부전압발생회로에 관한 것으로, 더욱 상세하게는 칼럼 디코더에 사용되는 파워를 감소시키는 내부전압발생회로에 관한 것이다.

반도체장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.

그리고 반도체장치는 외부에서 공급되는 전원전압을 이용하여 여러 종류 레벨의 내부전압을 만들어서 사용하고 있다. 특히, 반도체 메모리장치(DRAM)의 경우는, 메모리장치의 코어(core) 지역에서 사용하는 전압인 VCORE, 셀 트랜지스터 게이트(워드라인)에 인가되는 외부전위(VDD)보다 높은 전압인 VPP전압, 셀 트랜지스터의 벌크에 사용되는 접지전압(VSS)보다 낮은 전압인 음전압(VBB) 등을 만들어 사용하고 있다. 이와 같이 생성되어지는 내부전압은 각기 다양한 회로들에서 이용되 어진다.

한편, 종래 반도체장치의 칼럼 디코더(Y DECODER)에서는 별도 생성된 내부전압을 이용하지 않고 외부 공급전압(VDD)을 그대로 사용하였다. 그러나 상기 칼럼 디코더에서 외부 공급전압(VDD)의 이용은, 로우 파워 설계에 적합하지 않고, 특히 대기전원을 감소시키기 위한 최근의 제품 사양을 만족시키지 못하는 문제점이 있다.

따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 칼럼 디코더에 이용될 내부전압을 생성하기 위한 내부전압발생회로를 제공함에 그 목적이 있다.

본 발명의 다른 목적은 로우 파워 설계와 대기전원을 감소시킬 수 있도록 칼럼 디코더에 이용되는 내부전압을 생성하기 위한 내부전압발생회로를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 내부전압발생회로는, 칼럼 디코더에 공급되는 내부전압을 생성하기 위한 드라이버; 상기 드라이버의 동작이 차단되었을 때, 칼럼 디코더의 입력 전압이 플로팅 되지 않도록 조절하는 플로팅제어부; 및 칼럼 디코더 동작시에, 상기 드라이버의 구동을 위한 인에이블신호를 발생하는 인에이블제어부를 포함하는 것을 특징으로 한다.

본 발명은 외부 전원전압을 이용하여 칼럼 디코더에 사용될 내부전압(VDDY)을 생성하는 것을 특징으로 한다. 본 발명에서 생성되는 내부전압은, 제품의 동작상태에 연계해서 제어되므로서, 로우 파워 설계에 적합함은 물론 특히 대기전원을 감소시킬 수 있는 효과를 얻는다.

이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 1은 본 발명에 따른 내부전압(VDDY)을 생성하기 위한 제어 회로도이다.

본 발명은 도시하고 있는 바와 같이, 클램프용 트랜지스터(M0)를 이용하여 내부전압(VDDY)을 생성하도록 구성된다. 즉, 외부공급전원(VDD)에 PMOS 트랜지스터(M0)가 연결되고, SCRC 제어신호가 게이트단자로 공급되어서 내부전압(VDDY)이 생성되도록 구성된다.

그리고 외부공급전원(VDD)에 NMOS 트랜지스터(M1,M2)가 각각 연결되고, 상기 NMOS 트랜지스터(M1)는 게이트단과 드레인단이 연결되며, 상기 NMOS 트랜지스터(M2)는 게이트단과 소스단이 연결되도록 구성된다. 상기 트랜지스터(M1)는 다이오드 기능을 갖으며, 상기 트랜지스터(M2)는 출력전압(VDDY)의 전류 조절 기능을 갖는다.

도 2는 도 1에 도시된 SCRC 제어신호를 생성하기 위한 제어 구성도이다.

파워 다운(POWER DOWN)이나 아이들(IDLE) 상태에서 하이레벨상태를 갖는 SPPDEX 신호와 셀프 리프레쉬 동작시에 하이레벨상태를 갖는 SREF 신호가 노아게이트(10)에서 연산된다. 상기 노아게이트(10)의 신호는 인버터(20)를 통과한다.

테스트 모드신호인 TSCRC 신호는 인버터(22)를 통과하도록 구성된다. 그리고 상기 두 인버터(20,22)의 신호가 낸드게이트(15)에서 연산되고, 인버터(24)를 통과하면서 상기 내부전압(VDDY) 생성에 이용될 제어신호인 SCRC 신호를 생성한다.

상기 구성에 따른 본 발명의 내부전압발생회로는 다음과 같이 동작된다.

반도체 메모리장치에서 외부전압을 이용하여 생성되어지는 내부전압 중의 하나가 VDDY 전압이다. 상기 VDDY 전압은 반도체장치에서 칼럼 디코더(Y DECODER)에 사용되며, 외부 공급전원(VDD)과 같은 레벨을 갖는다.

먼저 테스트 동작상태의 동작 과정을 설명하면, 테스트신호(TSCRC)가 인에이블되면, 낸드게이트(15)는 다른 입력신호의 상태와 관계없이 하이신호를 출력한다. 상기 하이신호는 인버터(24)를 경유하면서 로우신호로 천이되어 SCRC 신호를 발생한다.

상기 로우상태의 SCRC 신호는 PMOS 트랜지스터(M0)를 턴-온 시키고, 따라서 출력전압(VDDY)은 외부전원전압(VDD)과 같은 레벨을 유지한다.

파워 다운(POWER DOWN) 동작 및 아이들(IDLE) 상태에서, SPPDEX 신호는 하이레벨상태를 갖는다. 상기 하이신호를 입력한 노아게이트(10)는 로우신호를 발생하고, 다시 인버터(20)에서 천이되어서 낸드게이트(15)에 하이신호가 입력된다. 이렇게 하여 상기 파워 다운 동작 및 아이들 상태에서 상기 SCRC 신호는 하이신호를 발생한다.

마찬가지로 셀프 리프레쉬 동작상태에서, SREF 신호는 하이레벨상태를 갖는다. 상기 하이신호를 입력한 노아게이트(10)는 로우신호를 발생하고, 다시 인버터(20)에서 천이되어서 낸드게이트(15)에 하이신호가 입력된다. 이렇게 하여 상기 셀프 리프레쉬 동작상태에서 상기 SCRC 신호는 하이신호를 발생한다.

이와 같이 파워 다운 동작, 아이들 상태 그리고 셀프 리프레쉬 동작상태에서 상기 SCRC 신호는 하이신호를 발생하고, 이렇게 발생된 하이신호가 PMOS 트랜지스터(M0)를 턴-오프 상태로 제어한다. 이때 출력전압(VDDY)은 차단된 상태가 된다.

한편, 상기 외부공급전압(VDD)과 출력전압(VDDY)이 상기 PMOS 트랜지스터(M0)가 턴-오프 상태에 의해서 차단되었을 때, 트랜지스터(M1)는 출력전압(VDDY)이 플로팅(FLOATING) 되지 않도록 외부공급전압(VDD)에서 문턱전압(Vt) 만큼 낮아진 VDDY를 유지하도록 제어한다.

또한 트랜지스터(M2)는, 상기 출력전압(VDDY)이 외부공급전압(VDD) 보다 높아졌을 때, 출력단(VDDY)으로부터 외부공급전압단(VDD)으로 전류가 흐르도록 조절한다.

즉, 본 발명에서 생성되어지는 내부전압(VDDY)은 칼럼 디코더에 이용되어진다. 상기 칼럼 디코더는, 반도체 메모리장치에서 많은 갯수 및 크기로 구성되어지며, 항시 동작상태를 갖는 것이 아니라, 동작모드에 따라서 동작이 이루어지지 않는 경우도 있다.

일 예로 파워 다운 동작상태, 아이들 상태, 셀프 리프레쉬 동작상태에서는 상기 칼럼 디코더는 동작을 하지 않는다. 따라서 본 발명에서는 상기 칼럼 디코더에 공급할 내부전압(VDDY)을 외부전원전압(VDD) 레벨과 같은 레벨을 갖도록 구성하고, 파워 다운 동작, 아이들 상태, 셀프 리프레쉬 동작상태에서는 칼럼 디코더에 공급되는 내부전압(VDDY)을 차단하는 제어를 수행한다.

이와 같은 제어를 통해서 본 발명은 로우 파워 설계에 적합하도록 하고, 또한 대기전원을 감소시키는 것이 가능하게 된다.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 칼럼 디코더에 공급되는 전압을 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.

도 1은 본 발명의 일 실시예에 따른 내부전압생성회로도,

도 2는 본 발명의 내부전압생성회로에 이용되는 인에이블신호의 제어 구성도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 노아게이트 15 : 낸드게이트

20,22,24 : 인버터 M0 : PMOS 트랜지스터

M1,M2 : NMOS 트랜지스터

Claims (10)

1. 칼럼 디코더에 공급되는 내부전압을 생성하기 위한 드라이버;

   상기 드라이버의 동작이 차단되었을 때, 칼럼 디코더의 입력 전압이 플로팅 되지 않도록 조절하는 플로팅제어부; 및

   칼럼 디코더 동작시에, 상기 드라이버의 구동을 위한 인에이블신호를 발생하는 인에이블제어부를 포함하는 것을 특징으로 하는 내부전압발생회로.
2. 제 1 항에 있어서,

   상기 드라이버는, 외부공급전원과 출력단 사이에 연결된 MOS 트랜지스터로 구성되는 것을 특징으로 하는 내부전압발생회로.
3. 제 2 항에 있어서,

   상기 드라이버에서 생성되는 내부전압은, 외부전원전압의 레벨과 같은 레벨인 것을 특징으로 하는 내부전압발생회로.
4. 제 3 항에 있어서,

   상기 드라이버에서 생성되는 내부전압이, 외부전원전압의 레벨보다 높아졌을 때, 상기 내부전압의 전류를 조절하는 전류조절부를 더 포함하는 것을 특징으로 하는 내부전압발생회로.
5. 제 4 항에 있어서,

   상기 전류조절부는, 외부전원전압과 상기 드라이버의 출력 전압단 사이에 연결된 NMOS 트랜지스터로 구성되고, 상기 NMOS 트랜지스터의 게이트단과 소스단이 상기 드라이버의 출력 전압단에 연결되는 것을 특징으로 하는 내부전압발생회로.
6. 제 1 항에 있어서,

   상기 인에이블제어부는, 파워 다운 동작시에 상기 드라이버에 공급될 제어신호를 디스에이블상태로 조절하는 것을 특징으로 하는 내부전압발생회로.
7. 제 1 항에 있어서,

   상기 인에이블제어부는, 아이들상태에 상기 드라이버에 공급될 제어신호를 디스에이블상태로 조절하는 것을 특징으로 하는 내부전압발생회로.
8. 제 1 항에 있어서,

   상기 인에이블제어부는, 셀프 리프레쉬 동작상태에 상기 드라이버에 공급될 제어신호를 디스에이블상태로 조절하는 것을 특징으로 하는 내부전압발생회로.
9. 제 1 항에 있어서,

   상기 플로팅제어부는, 외부공급전압 레벨보다 일정량만큼 낮은 상태로 제어되는 것을 특징으로 하는 내부전압발생회로.
10. 제 9 항에 있어서,

    상기 플로팅제어부는, 외부공급전원과 상기 내부전압 출력단 사이에 연결된 NMOS 트랜지스터로 구성되고, 상기 NMOS 트랜지스터의 게이트단과 드레인단이 상기 외부공급전압에 연결되는 것을 특징으로 하는 내부전압발생회로.

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