JP4105833B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4105833B2 JP4105833B2 JP25531799A JP25531799A JP4105833B2 JP 4105833 B2 JP4105833 B2 JP 4105833B2 JP 25531799 A JP25531799 A JP 25531799A JP 25531799 A JP25531799 A JP 25531799A JP 4105833 B2 JP4105833 B2 JP 4105833B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- integrated circuit
- semiconductor integrated
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に係わり、特に高速性と低電力性を兼ね備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
CMOS回路は低電圧になるにつれて速度が低下する。その速度低下を補うためにはMOSトランジスタ（またはMISトランジスタ）のしきい値電圧を低くしなければならないが、CMOS回路が動作しないときの消費電力がMOSトランジスタのサブスレッショルドリーク電流によって増加するという問題が発生する。この問題に対する一つの解決方法が、例えばIEEE Journal of Solid-State Circuits、 Vol． 31、 No． 11、 November 1996、 pp． 1770-1779（以下、文献１と記す）に記載されている。
【０００３】
図５に文献１の技術を示す。vddは電源電圧電位で本従来例では0.9V、vssは接地電位、vbpはPMOSの基板バイアス電位、vbnはNMOSの基板バイアス電位、200はMOSトランジスタで構成された回路、202は基板バイアス制御回路、203は状態制御線である。なお、一般にMOSトランジスタを形成しているウェルあるいは基板の電位とそのソース電位との電位差を基板バイアスと定義している場合があるが、ここではMOSトランジスタを形成しているウェルあるいは基板の絶対電位（接地電位0Vとの電位差）を基板バイアスと定義する。
【０００４】
この従来例ではCMOS回路が動作しない状態（以下、スタンバイ状態あるいはスタンバイ時と記す）のときに、CMOS回路を構成するMOSトランジスタの基板バイアスに動作している状態（以下、アクティブ状態あるいはアクティブ時と記す）の時よりも深い電圧を印加する。なお、ここで「深い基板バイアスを印加する」というのは、「PMOSについてはより高い電位を与える」ということを意味し、「NMOSについてはより低い電位を与える」ということを意味している。逆に、「浅い基板バイアスを印加する」というのは、「PMOSについてはより低い電位を与える」ということを意味し、「NMOSについてはより高い電位を与える」ということを意味している。以下、この表現を使うこととする。
【０００５】
文献１に記載された従来例では、アクティブ状態ではPMOS、NMOSの基板バイアスにはそれぞれ1.4V、−0.5Vが印加され、スタンバイ状態ではPMOS、NMOSの基板バイアスにはそれぞれ4.2V、−3.3Vが印加される。MOSトランジスタは基板バイアスが深く印加されると、そのしきい値電圧が増加するという基板バイアス効果がある。そのためスタンバイ状態ではアクティブ状態よりもサブスレッショルドリーク電流が小さくなる。
【０００６】
従来例の基板バイアスを用いたスタンバイ時の低電力化では、以下のような問題点がある。
【０００７】
(1) スタンバイ時とアクティブ時のしきい値電圧を基板バイアス効果で変化させているが、一般にしきい値電圧の基板バイアス依存性はMOSトランジスタのゲート長(Lg)が小さくなるにつれて小さくなってしまう。
【０００８】
(2) 一般にCMOS回路は基板バイアス効果が小さい方がより高速で動作するため、スタンバイ時のサブスレッショルドリーク電流を低減するために基板バイアス効果を大きくなるようにMOSトランジスタを設計するというのは相反する要求になる。
【０００９】
(3) スタンバイ時とアクティブ時でしきい値電圧をより大きく変化させるためには、より深い基板バイアスを印加すればよい。しかし、このような深い基板バイアスの印加はMOSトランジスタのドレイン・ウェルあるいはウェル・ウェル間等に大きな電位差を生じさせることになり、pn接合に多くの接合リークを生じさせる。
【００１０】
【発明が解決しようとする課題】
発明者らは、特に酸化膜厚（ゲート絶縁膜）の薄いMOSトランジスタにおいては、ある程度深い基板バイアスを印加してしまうとそれ以上の深い基板バイアスを印加してもリーク電流は低減されず、むしろ、Gate-Induced Drain Leakage 電流 (GIDL電流)と呼ばれるPN接合の接合リーク電流が流れることによりかえってリーク電流が増大し、スタンバイ時における消費電力が増大するおそれがあることを見出した。
【００１１】
図１９は、酸化膜厚の薄いMOSトランジスタのドレイン電流(Id)のゲート電圧(Vgs)依存性を示す図である。ドレイン・ゲート間電圧が大きな領域で、GIDL電流と呼ばれるドレインから基板へのリーク電流が流れている。
【００１２】
曲線(A)は、ドレイン電圧(Vds)が1.8Vで、かつ基板バイアスを印加しない(Vbb=0V)場合の依存特性を示している。ゲート電圧(Vgs)が0Vのときのドレイン電流(Id)がトランジスタのオフ時のリーク電流である。Vgs=0V付近ではサブスレッショルドリーク電流によるリーク電流が流れている。
【００１３】
曲線(B)は、Vds=1.8Vで、かつ基板バイアスを少し印加した場合、例えば、基板に-1.5Vの電位(Vbb=-1.5V)を印加した場合の依存特性を示している。この場合、基板効果によってサブスレッショルドリーク電流は減少する。曲線(B)の場合、トランジスタのオフ時に流れるリーク電流の大きさは、サブスレッショルドリーク電流によって決定されている。
【００１４】
曲線(C)は、Vds=1.8Vで、さらに基板バイアスを深く印加した場合、例えば、Vbb=-2.3Vを印加した場合の依存特性を示している。この場合、基板効果によりサブスレッショルドリーク電流が減少する一方、GIDL電流が増加する。曲線(C)の場合、トランジスタのオフ時に流れるリーク電流はGIDL電流が支配的になる。深い基板バイアスの印加により、トランジスタのオフ時のリーク電流は、より浅いバイアスを印加した場合（曲線(B)）よりも多くなってしまっている。
【００１５】
このように、酸化膜厚の薄いMOSトランジスタでは、基板バイアスを一定以上深く印加しても従来想定されていたようなリーク電流を低減することはできず、オフ時のリーク電流はGIDL電流によって逆に増加してしまうことが見出された。トランジスタのプロファイル（例えば、拡散層の不純物濃度等）にもよるが、酸化膜厚が5nm以下のMOSトランジスタでは、GIDL電流の値が無視できないほど大きくなるため、印加できる基板バイアスの範囲は制限されることになる。したがって、従来例の技術では酸化膜厚の薄いMOSトランジスタにおいてはリーク電流の低減効果も制限されざるを得ない。
【００１６】
(4)サブスレッショルドリーク電流や、pn接合リーク電流によって、回路に流れる電流値によって回路の不良判定を行うIDDQテストが困難になる。
【００１７】
オフ時に上記のようなドレイン電流(Id)−ゲート電圧(Vgs)依存特性を有する酸化膜厚の薄いMOSトランジスタにおいては、基板バイアスを深くかけるだけでは十分なリーク電流の低減効果を得ることができない。図１９において、曲線(D)は、基板バイアスを深く印加し(Vbb=-2.3V)、さらにドレイン電圧を小さく(Vds=1.0V)した場合の依存特性を示している。このように電源電圧を小さくすることで、MOSトランジスタの拡散層とウェル間にかかる電圧を小さく制限したままで(ここでは3.3V)深い基板バイアスをウェルに印加できる。さらにこのとき次のような特性が得られた。
【００１８】
(1) ゲート酸化膜にかかる電界量が小さくなるために、Vgs=0V付近におけるGIDL電流が減少した。
【００１９】
(2) ドレイン電圧の減少にともない、Drain Induced Barrier Lowering効果（DIBL効果）によってMOSトランジスタのしきい値電圧が上昇する。この場合、基板バイアスが印加されているために、DIBL効果が効果的に働く。（図１９において、曲線(C)、(D)とを比較すると、全体的にVdsを小さくした方がリーク電流が小さくなっている。）
かかる依存特性を利用することにより、酸化膜厚の薄いトランジスタのオフ時のリーク電流が大幅に減少させることができる。このような基板バイアス条件をチップのスタンバイ時に各MOSトランジスタで実現するためには、トランジスタの電源電圧を通常動作時よりも低くし、さらに基板バイアスを深く印加すればよい。
【００２０】
なお、特開平７−２５４６８５号公報には、スタンバイ時にはトランジスタのしきい値の絶対値を高くしてサブスレッショルド電流を低減するために基板バイアス電圧を制御し、あわせてゲートリーク電流やバンド−バンド間トンネルリーク電流を低減するためにトランジスタの電源電圧を低くすることが開示されている。しかしながら、本公知例には、それぞれの手段が独立して効果を有するものとして認識されており、薄膜トランジスタにおいては上記手段が相乗的にリーク電流を効果的に低減させることができることについては認識されていない。また、この公報ではアクティブ状態には内部電源電圧を従来の内部電源電圧IntVccよりもΔだけ高い、ホットエレクトロン効果によってきまる電圧を(IntVcc+Δ)印加し、スタンバイ状態には内部電源電圧をVccMINに近い値(IntVcc-Δ’)に設定している。このため、アクティブ状態では従来回路よりも高速に動作し、スタンバイ状態では低電力になることが言及されており、内部電源電圧の変化範囲(Δ+Δ’)を内部回路の動作電源範囲で変化させることしか認識されていない。
【００２１】
また、特開平１０−２２９１６５号公報には、スタンバイ時には基板バイアス電圧を制御するとともに電源電圧を制御することにより、基板バイアス電圧の変化量を少なくしてしきい値電圧の変化を得るようにしている。本公知例においても、薄膜トランジスタにおいては上記手段が相乗的にリーク電流を効果的に低減させることができることについては認識されておらず、従来基板バイアス電圧を変化させて得ていた変化量を基板バイアス電圧と電源電圧とを制御することにより得ることを開示している。
【００２２】
【課題を解決するための手段】
上記の課題を解決するために行った主な手段は、少なくとも一つのMOSトランジスタからなる第1の被制御回路と、MOSトランジスタの基板バイアス電位を発生する基板バイアス制御手段を具備し、基板バイアス制御手段を第1の状態に設置することにより、MOSトランジスタのドレイン・ソース間に比較的大きな電流が流れることを許容し、基板バイアス制御手段を第2の状態に設置することにより、MOSトランジスタのドレイン・ソース間に上記比較的大きな電流をより小さな値に制御する半導体集積回路装置において、第2の状態の時に第1の被制御回路に与える基板バイアスの値が第1の状態の時よりも、PMOSトランジスタの基板バイアスについては高い電圧値であり、NMOSトランジスタの基板バイアスについては低い電圧値であり、第2の状態の時に第1の被制御回路に与える電源電圧が第1の状態の時よりも小さい値であることを特徴とする。
【００２３】
さらに第３の状態を規定し、基板バイアス制御手段を第2あるいは第3の状態に設置することにより、MOSトランジスタのドレイン・ソース間の上記比較的大きな電流をより小さな値に制御する。このとき、第2あるいは第3の状態の時に第1の被制御回路に与える基板バイアスの値が第1の状態の時よりも、PMOSトランジスタの基板バイアスについては高い電圧値であり、NMOSトランジスタの基板バイアスについては低い電圧値である。
【００２４】
第2の状態の時に第1の被制御回路に与える電源電圧が第1の状態の時よりも小さい値であり、第3の状態の時に第1の被制御回路に与える電源電圧は第1の状態の時の値と同じ値とすることもできる。
【００２５】
さらに、第2の被制御回路と、この第2の被制御回路の電源電圧を制御する第2の電源電圧制御手段を具備し、第1の状態の時には、第2の電源電圧制御手段は第2の被制御回路中のMOSトランジスタのドレイン・ソース間に比較的大きな電流が流れることを許容し、第2の状態の時には、第2の電源電圧制御手段は該第2の被制御回路中のMOSトランジスタのドレイン・ソース間に上記比較的大きな電流をより小さな値に制御し、第2の状態の時に第2の被制御回路に与える電源電圧が第1の状態の時よりも小さい値であるようにすることもできる。
【００２６】
このとき、第2の被制御回路中のMOSトランジスタの基板バイアスは、基板バイアス制御手段によって制御されており、第2あるいは第3の状態の時には第1の状態の時よりも、PMOSトランジスタの基板バイアスについては高い電圧値であり、NMOSトランジスタの基板バイアスについては低い電圧値であるようにすることができる。
【００２７】
また、被制御回路にはデータパス回路が具備されており、第2の電源電圧制御手段によって制御された電源線のデータパス回路中での最下層金属配線層による電源ネットと、データパス回路のデータフロー方向が平行していることも好ましい。
【００２８】
数値的な例を示すと、第1の被制御回路を構成するMOSトランジスタのしきい値電圧が0.5V以下であり、第2の状態の時の第1の被制御回路の電源電圧は、1.0V以下かつ0.5V以上、第2の被制御回路を構成するMOSトランジスタのしきい値電圧が0.5V以下であるように構成することができる。
【００２９】
また、第2の電源電圧制御手段によって制御された第2の被制御回路の電源線は、第2の状態の時に0.5V以下である。第2の電源電圧制御手段によって制御された第2の被制御回路の電源線は、第1の状態の時に比べて第2の状態の時はそのインピーダンスを5倍以上高くすることが望ましい。
【００３０】
本発明の他の観点によると、MISトランジスタを含む被制御回路と、MISトランジスタの基板バイアス電位を制御する第１の制御回路と、MISトランジスタの電源電圧を制御する第２の制御回路と、被制御回路の状態を制御する状態制御信号入力手段とを有し、状態制御信号入力手段から得られる状態制御信号に基づいて形成される単一もしくは複数の制御信号により第１及び第２の制御回路を制御する。
【００３１】
また、MISトランジスタを含む被制御回路と、MISトランジスタの基板バイアス電位を制御する第１の制御回路と、MISトランジスタのドレイン・ソース間電圧を制御する第２の制御回路とを有し、第１の制御回路を第1の状態に設置することにより、MOSトランジスタのドレイン・ソース間に比較的大きな電流が流れることを許容し、第１の制御回路を第2の状態に設置することにより、MOSトランジスタのドレイン・ソース間に比較的大きな電流をより小さな値に制御し、第２の制御回路は、第１の制御回路が第２の状態に設置されいる期間の少なくとも一部の期間において、MOSトランジスタのドレイン・ソース間電圧が低くなるように制御する。
【００３２】
また、回路中の配線に着目すると、CMOSトランジスタ回路を含む半導体集積回路装置であって、CMOSトランジスタ回路のソース・ドレイン経路に接続された第１および第２の仮想電源配線と、CMOSトランジスタ回路を構成するPMOSトランジスタの基板バイアス電位を制御する第１の基板バイアス配線と、CMOSトランジスタ回路を構成するNMOSトランジスタの基板バイアス電位を制御する第２の基板バイアス配線と、制御回路を備え、制御回路は、所定の期間、第１及び第２の仮想電源配線の間の電位差が小さくなるように制御するとともに、第１及び第２の基板バイアス配線の電位差が大きくなるように制御する。
【００３３】
このとき、第１の仮想電源配線と第１のスイッチを介して接続され、第１の基板バイアス配線と第２のスイッチを介して接続された第１の電源配線と、第２の仮想電源配線と第３のスイッチを介して接続され、第３の基板バイアス配線と第４のスイッチを介して接続された第２の電源配線と、を有するように構成することができる。
【００３４】
さらに具体的なレイアウトとしては、第１〜第４のスイッチを含むスイッチセルと、CMOSトランジスタ回路を含む複数のセルを、第１及び第２の仮想電源配線及び第１及び第２の基板バイアス配線に沿って配置することができる。このとき、第１及び第２の仮想電源配線及び第１及び第２の基板バイアス配線が平行に配置し、第１及び第２の電源配線をこれらに対して垂直に配置し、スイッチセルは複数のセルよりも第１及び第２の電源配線に近い位置に配置することができる。
【００３５】
他の例としては、CMOSトランジスタ回路を含む半導体集積回路装置であって、CMOSトランジスタ回路のソース・ドレイン経路に接続された第１および第２の配線と、CMOSトランジスタ回路を構成するPMOSトランジスタの基板バイアス電位を制御する第１の基板バイアス配線と、CMOSトランジスタ回路を構成するNMOSトランジスタの基板バイアス電位を制御する第２の基板バイアス配線と、制御回路を備え、制御回路は、所定の期間、第１及び第２の配線の間の電位差が小さくなるように制御するとともに、第１及び第２の基板バイアス配線の電位差が大きくなるように制御する。
【００３６】
別の例としては、MISトランジスタを含む半導体集積回路装置の制御方法であって、MISトランジスタの基板バイアス電位を制御することによりMOSトランジスタのドレイン・ソース間に流れるサブスレッショルドリーク電流を低減する第１の動作を行うとともに、MISトランジスタのドレイン・ソース間電圧を減少させる第２の動作を行うものであり、第１の動作を行う期間と第２の動作を行う期間の少なくとも一部が重複するように制御される。
【００３７】
さらに、発展した例としては、CMOSトランジスタ回路を含む第１及び第２の回路ブロックを有し、各回路ブロックはCMOSトランジスタ回路のソース・ドレイン経路に接続された第１および第２の配線と、CMOSトランジスタ回路を構成するPMOSトランジスタの基板バイアス電位を制御する第１の基板バイアス配線と、CMOSトランジスタ回路を構成するNMOSトランジスタの基板バイアス電位を制御する第２の基板バイアス配線とを有し、第１の回路ブロックにおいては、所定の期間、第１及び第２の配線のうちの少なくとも一方に供給される電圧が変化するとともに、第１及び第２の基板バイアス配線の電位差が大きくなるように制御され、第２の回路ブロックにおいては、所定の期間、１及び第２の配線のうちの少なくとも一方に供給される電圧が遮断される。
【００３８】
【発明の実施の形態】
図１は本発明の基本的な実施例を表したものである。vddは電源電圧電位、vssは接地電位、vbpはPMOSの基板バイアス電位、vbnはNMOSの基板バイアス電位、100はMOSトランジスタを含んでなる回路、101は電源電圧制御回路、102は基板バイアス制御回路、103は状態制御線である。
【００３９】
状態制御線103が「L」の時、電源電圧制御回路101によりvddには1.8V、vssには0Vが印加される。また、基板バイアス制御回路102によりvbpには1.8V、vbnには0Vが印加される。回路100はアクティブ状態となり高速動作が可能である。
【００４０】
一方、状態制御線103が「H」の時、電源電圧制御回路101によりvddには0.9V、vssには0Vが印加される。また、基板バイアス制御回路102によりvbpには3.3V、vbnには-2.4Vが印加され、回路100はスタンバイ状態となる。この状態では、
1) 基板バイアス電位が各MOSトランジスタのソース電位よりも深くなるため、基板バイアス効果により回路100中のMOSトランジスタのしきい値電圧が高くなる。
【００４１】
2) ドレイン電圧が低下するため、DIBL（Drain Induced Barrier Lowering）現象により100中のMOSトランジスタのしきい値電圧が高くなる。
【００４２】
という二つの効果により、図５の従来例のスタンバイ状態よりもサブスレッショルドリーク電流による消費電力増加を大幅に抑えることができる。さらに、DIBL現象はゲート長Lgが短くなるほど大きくなるため、微細化が進めばそれだけ効果が増すという特徴がある。
【００４３】
本願発明は電源電圧の制御と基板バイアスの制御の相乗効果を利用しており、ドレイン・ソース間電圧が小さくなる状態と基板バイアスを深くする状態とが重複する期間が有れば、その範囲においてサブスレッショルドリーク電流低減の効果を得ることができる。各状態へ移行する際の、電源電圧値の変化させるタイミングと基板バイアス値の変化させるタイミングについては、どちらを先に変化させてもよい。
【００４４】
留意点としては、各状態へ移行させることで、回路100が誤作動しないようにすることが望ましい。たとえば、回路100の動作が完全に停止してから各状態へ移行させるという制御も有効である。移行中は電源電圧や基板バイアス値が変化するため、回路100の遅延特性等も変化する。回路100の動作マージンがそれらの電圧変動に対して十分に余裕があるのであれば、回路100を動作させたまま各状態へ遷移させることが可能であるが、通常は動作中に各状態に遷移させることは誤作動のもととなるおそれがある。
【００４５】
また、回路100の動作がアクティブ時の電源電圧値と基板バイアス値でしか保証されない場合には、スタンバイ状態からアクティブ状態に遷移したときに回路100を動作し始めるのは、電源電圧値と基板バイアス値がアクティブ状態の値に確定したことを検出してからにする必要がある。この検出は各電圧値をモニタしてもよいし、タイマ等で各電圧値が所定の電圧になるまでの時間だけ待つという方法でもよい。いずれの方法によっても、回路100の誤作動を防ぐことができる。
【００４６】
図２は本発明のより具体的な実施例である。ここでは例として、回路CKT0は高電圧系回路ブロックCKT1と低電圧系回路ブロックCKT2とを含む。高電圧系回路ブロックCKT1と低電圧系回路ブロックCKT2とではアクティブ時の動作電圧が異なる。また、低電圧系回路CKT2を構成するMOSトランジスタの基板バイアス電位のみを制御できるように構成し、高電圧系回路CKT1を構成するMOSトランジスタの基板バイアス電位は制御しない。
【００４７】
vddq、vddは電源電圧で、アクティブ時にはここに3.3Vおよび1.8Vが印加される。vssは接地電位、vbpqはスタンバイ時にPMOSの基板バイアスに印加する電圧を与える電源電圧で、特に限定しないが、ここではvddqと同様に3.3Vである。vbpはPMOSの基板バイアス電位、vbnはNMOSの基板バイアス電位である。STBC1はMOSトランジスタで構成された回路CKT2の基板バイアスを制御する基板バイアス制御回路、BAT1は電池、DC1、DC2はDC-DCコンバータ、STBC2はスタンバイ制御回路、D10〜D14はダイオードである。
【００４８】
まず図２の電源系について説明する。基板バイアス制御回路STBC1にはスタンバイ時の基板バイアス電位を発生させるための電源vbpqがDC-DCコンバータDC1より電池BAT1から昇圧されて供給されている。その電位はvddqの電位と同じ3.3Vである。また、高電圧系回路CKT1は3.3Vで動作する回路からなっており、vddq端子より給電されている。さらに、低電圧系回路CKT2の電源はvdd端子から供給され、vdd端子にはDC-DCコンバータDC1で昇圧された3.3Vの電源（V10）がDC-DCコンバータDC2で降圧されたのち、ダイオードD10を通して供給されている。DC-DCコンバータDC2の降圧電位はvddの値が1.8Vになるように設定されている。DC-DCコンバータDC2とダイオードD10からなるパスと並列にダイオードD11〜D14からなるパスが接続されている。
【００４９】
つぎに基板バイアス系について説明する。回路CKT2中のMOSトランジスタの基板バイアスvbp、vbnは、基板バイアス制御回路STBC1により制御されている。なお、高電圧系回路CKT1および基板バイアス制御回路STBC1中のMOSトランジスタの基板バイアスの値は特に限定しない。
【００５０】
なお、図２には上記した電源系および基板バイアス系の信号以外の信号配線等は特に記述していないが、その構成は特に限定しない。
【００５１】
図３は、図２の実施例の回路のアクティブ時およびスタンバイ時での制御方式を示す。回路CKT2がアクティブ状態の時には回路CKT2の電源端子vddに1.8Vを供給する。1.8Vの給電はDC-DCコンバータDC2で発生した電圧をダイオードDC10で降圧した後に給電することで行う。ダイオード一個分の電圧降下Vfは約0.6Vである。したがって、3つのダイオードD11〜D14の電圧降下は2.4Vとなり、V11の電位が1.8VになるようにDC-DCコンバータDC2が動作すればダイオードD11〜D14はオフ状態となる。一方、回路CKT2を構成するMOSトランジスタの基板バイアスvbp、vbnには、基板バイアス制御回路STBC1によりそれぞれ1.8Vおよび0Vが印加される。
【００５２】
回路CKT2がスタンバイ状態１の時には、回路CKT2の電源端子vddにアクティブ状態と同様に1.8Vを供給する。一方、回路CKT2を構成するMOSトランジスタの基板バイアスvbp、vbnには、基板バイアス制御回路STBC1によりそれぞれ3.3Vおよび−1.5Vが印加される。基板バイアス効果により回路CKT2を構成しているMOSトランジスタのしきい値電圧が高くなるため、回路CKT2のサブスレッショルドリーク電流による消費電力増加を抑えることができる。
【００５３】
また、回路CKT2がスタンバイ状態２の時には、スタンバイ制御回路STBC2がDC-DCコンバータDC2をオフさせ、ダイオードD10を通した1.8Vの給電を停止させる。これによりV11の電位が低下するが、ダイオードD11〜D14からなるパスがオンすることでV11の電位は0.9V（=3.3V−0.6V×4）以下には下がらない。結果的には、CKT2の電源端子vddには0.9Vが供給される。一方、回路CKT2を構成するMOSトランジスタの基板バイアスvbp、vbnには、スタンバイ状態１の時と同様に基板バイアス制御回路によりそれぞれ3.3Vおよび−1.5Vが印加される。
【００５４】
先に記述したように、ゲート長(Lg)が短いMOSトランジスタのサブスレッショルドリーク電流は、
(1)ゲート電圧だけではなくドレイン電圧に対しても指数関数的に変化する。
(2)基板バイアスを深くすると、上記ドレイン電圧依存性が大きくなる。
という、いわゆるDIBL（Drain Induced Barrier Lowering）による特徴を示す。
【００５５】
ここで、図３のスタンバイ状態２では、
(1)スタンバイ状態１と比較して、回路CKT2中のMOSトランジスタのドレイン電圧が低くなっている。
(2)PMOSの基板バイアス電位が、スタンバイ状態１では1.5V(=3.3V−1.8V)であるのに対し、2.4V(=3.3V−0.9V)となる。
【００５６】
スタンバイ状態２では、上記(1)および(2)によりDIBL現象の効果が大きくなり、スタンバイ状態２ではスタンバイ状態１よりもサブスレッショルドリーク電流による回路CKT2の消費電力増加を抑えることができる。また、図１９に示すようにトランジスタのオフ時にGIDL電流が流れないことによっても、スタンバイ状態２においてはリーク電流の削減が可能になっている。
【００５７】
図４は他の実施例を示している。図３ではスタンバイ状態２での基板バイアス電位vbp、vbnの値はスタンバイ状態１と同じ値に制御しているのに対して、図４のスタンバイ状態３ではNMOSの基板バイアス電位vbnをスタンバイ状態２の値（−1.5V）よりも深い値（−2.4V）になるように制御した実施例である。この制御は基板バイアス制御回路STBC1がvdd電位とvbpq電位をモニタして基板バイアス電位vbp、vbnを発生するように設計すれば実現できる。このようにすることで、図４のスタンバイ状態３では図３のスタンバイ状態２のときよりも、より深い基板バイアスが印加される。ここで、図４のスタンバイ状態３では、
(1)スタンバイ状態１と比較して、回路CKT2中のMOSトランジスタのドレイン電圧が低くなっている。
【００５８】
(2)PMOSの基板バイアス電位が、スタンバイ状態１では1.5V(=3.3V−1.8V)であるのに対し、2.4V(=3.3V−0.9V)となり、さらにNMOSの基板バイアス電位が、スタンバイ状態１では−1.5Vであるのに対し、−2.4Vとなる。
【００５９】
スタンバイ状態３では、上記(1)および(2)により、図３のスタンバイ状態２よりもさらにサブスレッショルドリーク電流による回路CKT2の消費電力増加を抑えることができる。
【００６０】
特に、スタンバイ状態３においては、上記(2)のように回路CKT2中のMOSトランジスタにはスタンバイ状態１の時よりも深い基板バイアスが印加されているが、MOSトランジスタのドレイン・ウェルあるいはウェル・ウェル間の電圧は、電源電圧vddが減少しているためにスタンバイ状態１の時と同じである。したがって、この深い基板バイアスの印加によってMOSトランジスタのドレイン・ウェルあるいはウェル・ウェル間に大きな電位差を生じさせることがない。これにより、pn接合に流れる接合リークを増加させることなく基板バイアスを深く印加できるという効果がある。
【００６１】
図２で回路CKT1は、回路CKT0が回路CKT0の外部に設置されている他のデバイスとの間で信号のやり取りをするときに使用するI/O回路として使用するのが好適である。I/O電圧は外部デバイスとの間で取り決められたある範囲内の値にする必要があるため、I/O電圧はvdd電圧がスタンバイ状態２あるいはスタンバイ状態３で変化した場合でもある決まった値でないと不都合が生じる。vddq電圧3.3Vは、上記スタンバイ状態２あるいはスタンバイ状態３の時でも電圧値が変化しないため、I/O回路の電源電圧として使用できる。
【００６２】
以上のように本発明では、スタンバイ時に基板バイアスをアクティブ時よりも深く印加し、さらにその回路に供給する電源電圧を低くする。従来例のように単に基板バイアスをスタンバイ時に印加したのと比較すると、前記DIBL現象による効果によりサブスレッショルドリーク電流を大幅に現象させることができる。さらに、MOSトランジスタのドレイン・ウェルあるいはウェル・ウェル間のpn接合の電位差をあまり大きくしないで(pn接合リークを大きくしないで)基板バイアスを従来方式と比較して深くできる。また、基板バイアス効果によりしきい値電圧を高くしてサブスレッショルドリーク電流を低減できるのに加えて、この深い基板バイアスによりさらに上記DIBL現象によるサブスレッショルドリーク電流減少効果を大きくできる。また、GIDL電流によるリーク電流の増大も抑制できる。
【００６３】
電源電圧を低くしたときの基板バイアス値については、その値は特に限定しない。電源電圧が低くなるスタンバイ状態の時に、アクティブ状態の時よりも深く基板バイアスが印加されていればよい。
【００６４】
スタンバイ時に電源電圧を低くする時の電源電圧値については、その電源電圧が印加される回路内のメモリ回路(ラッチやSRAMあるいはレジスタ等の情報を記憶している回路)の記憶内容が消去されない電源電圧値であればよい。あるいは、ソフトエラーに対して十分な耐性がある電圧値であればよい。電源電圧値があまり低くなると上記記憶内容の保持が難しくなるため、図１や図２の実施例では0. 9Vに設定した。この最低電圧値は回路を構成するMOSトランジスタのしきい値電圧にも依存するため、ここでは特に限定しない。
【００６５】
メモリ回路に記憶されている内容が保持できる電源電圧値に設定することで、スタンバイ状態２やスタンバイ状態３からアクティブ状態に移行したときに、スタンバイ状態に移行するまえの状態に完全に復帰することができる。スタンバイ状態とアクティブ状態の遷移時間を短くすることができる。
【００６６】
またさらに、スタンバイ状態２あるいはスタンバイ状態３の状態では、サブスレッショルドリーク電流あるいはpn接合リーク電流(GIDL電流を含む)が小さいので、電源vddに流れる電流値によって回路CKT0の半導体集積回路装置の選別を行うIDDQテストが容易にできるという特徴がある。なお、pn接合リーク電流の影響を解決する別の方法として、IDDQテストに伴う電源電流測定を、電源電流の測定と同時に基板に流れる基板電流を測定して演算により算出する方法も考えられるが、以下に示す本発明の手法で行えば、より簡単にIDDQテストが実現できる。
【００６７】
IDDQテストとは、トランジスタがスイッチングをしていない静止時にチップの電源電流を測って、故障の有無を検出するテスト手法である。故障がなければ、静止時には僅かな電流がながれるだけである。故障があると、大きな電流が流れる。LSIのテスト手法として主流の機能テスト(Function test)に比べると、少ないテストパターンで多くの故障を検出できるという特徴をもつ。しかし発明者により、従来のIDDQテストには以下のような問題があることが分かった。
【００６８】
(A) 低しきい値トランジスタで構成されたLSIでは、トランジスタがスイッチングをしていない静止時にもサブスレッショルドリーク電流によるリーク電流が流れるため、故障に伴う電流と上記サブスレッショルドリーク電流によるリーク電流の区別がつかなくなり、IDDQテストが困難になる。一方、IDDQテスト時に基板バイアスを印加して上記サブスレッショルドリーク電流によるリーク電流を削減する手法では、今度は上記pn接合リーク電流(GIDL電流を含む)によってIDDQテストが困難になる。
【００６９】
(B) 機能テストと比較して、IDDQ電流の測定に時間を要するためにテストコストが増加する。
【００７０】
(A)の問題は、 IDDQテストで電流を測定するときに本発明のスタンバイ状態２あるいはスタンバイ状態３の状態で測定する（以下、本発明のIDDQ電流測定方法と呼ぶ）ことで解決できる。この方法により、故障している場合に電源vddに流れる電流と、正常な場合に電源vddに流れる電流との比が大きくなるため、故障検出が容易になる。
【００７１】
一方、エージングは、チップに通常よりも高い電圧あるいは時には低い電圧を印加し、チップに対して過酷な条件を課して初期不良をあぶりだすことである。エージングの際の温度条件等については特にここでは限定しない。また、チップを動作させてエージングを行う方法と、動作させないでエージングを行う方法があるが、ここでは特にこれも限定しない。また、エージングを加速テストあるいはバーンインと呼ばれるのとは、ここでは同一のものを意味するものとする。
【００７２】
さらに、エージング時に基板バイアスを印加する方法と印加しない方法があるが、とくにそれも限定しない。サブスレッショルドリーク電流は高温になれば増加する傾向があるため、高温でエージングする場合にはサブスレッショルドリーク電流による熱暴走の危険性がある。そこで、基板バイアスを印加してエージングすればサブスレッショルドリーク電流を減少させることができ、熱暴走を防ぐことができる。
【００７３】
このエージングとIDDQテストの関係について、以下のような2種類の方法が選択できる。
【００７４】
(1)エージングを行った後にチップの電流値を測定して不良選別を行う。
【００７５】
(2)エージングの前後でチップの電流値を測定し、電流値の違いによって不良選別を行う。
【００７６】
(2)の方法では(1)の方法と比較してエージングによって潜在的不良の加速を検出しやすいという利点がある。一方、(1)の方法は一回の電流測定で不良選別が可能で、テスト時間を削減できるという利点がある。上記(1)(2)の両方の電流測定で本発明のIDDQ電流測定方法を用いることができる。
【００７７】
図１６に(1)の手法について、そのフローの一例をフローチャートで示す（ (2)の手法についても同様に行うことができるので、ここでは説明を省略する）。まず、ステップ1601、1602で、電源電圧を通常動作電圧の1.8Vよりも高くしてエージングを行い、故障をあぶりだす。次にステップ1603、1604で、電源電圧を通常動作電圧よりも低くしてさらに基板バイアスを印加して電流測定を行う（本発明のIDDQ電流測定方法）。ステップ1605で、測定した電流値がある値よりも大きければ不良品として選別する。その後、良品のものはステップ1606、1607でチップに通常電源電圧を印加して、さらに基板バイアスを印加せずに機能テスト(Function test)を行う。その後ステップ1608でその機能テスト結果によって選別を行う。ステップ1601〜1607の周囲温度等の環境については特に限定しない。
【００７８】
ここで、ステップ1602でのテストプログラムの実行によって、チップの選別を行ってもよい。また、このテストプログラムの実行には、IDDQテストに先立つチップへのテストパターン入力を含んでもよい。ある種のスキャンを用いてテストパターンを入力する場合にもステップ1602でその入力を行うことができる。さらに、ステップ1606のチップの電源電圧はチップの動作電源電圧範囲の中で、ワースト条件（たとえばvdd=1. 6V）を選んでもよい。
【００７９】
さらにまた、例えばステップ1605で選別するためには、ある絶対値よりも大きな電流が流れた場合に故障と判断する手法でもよいが、半導体集積回路装置がある製造単位で製造されている場合にはその製造単位（例えばロットあるいはウェハ単位）内で統計をとり、製造単位内で統計的に標準値よりもずれた電流値（例えば3σ以上ずれた電流値）を示したものを不良として判断すればよい。あるいは上記二つの方法の両方を用いて判断すればよい。リーク電流はMOSトランジスタのしきい値電圧がばらつくと大きく変化するため、製造単位で大きくばらつく。しかし、同じ製造単位内であれば比較的均一な特性を示すため、上記統計的な不良判定が有効になる。
【００８０】
IDDQテストの二つ目の問題点の(B)については、チップの電源電流を測定するICテスタ等の電流測定装置の改良によりある程度解決されるが、IDDQテストに先立って基板バイアスを変化させる場合には、基板を駆動するための時間が新たに必要である。基板電圧をそのチップ内部で発生させる場合（たとえば図１で、基板バイアス制御回路STBC1内に電圧発生回路がある場合）には、一般にチップ内の電圧発生回路の駆動能力は大きくないために、基板を所望の電圧まで駆動するのには比較的長い時間を要する。
【００８１】
この課題を解決するため、図１７の実施例では基板バイアス用の電源をチップ外部からでも供給できるようにする。図１７で、1700はチップを示している。このチップ1700は電源パッド1701、1702に加えて、基板パッド1703、1704を持っている。
【００８２】
電源パッド1701、1702は回路の電源端子に、基板パッド1703、1704は回路を構成しているトランジスタの基板端子に、それぞれ接続されている。1706は特に必要ではないが、図２の基板バイアス制御回路STBC1に相当するもので、チップ内部にある基板バイアス制御回路である。1705はチップ中の回路の例であるが、ここでは簡単化のためにCMOSインバータの例を図示している。
【００８３】
IDDQテスト時にはチップ外部から電源パッド1701、1702に電圧を供給すると同時に、基板パッド1703、1704にも電圧を供給する。一般にチップ外部の装置（例えばICテスタなど）の電圧供給能力は高いため、短い時間で電源電圧と基板バイアスの値の両方の値を所望の値に安定させることができる。
【００８４】
なお、このチップをパッケージングする際には、電源パッドはパッケージのピンにボンディング等で接続される。基板パッド1703、1704はパッケージのピンにボンディング等で接続する必要は特にないが、例えばIDDQテストの前にチップをパッケージングして動作させる必要がある場合は接続すればよい。
【００８５】
その他の本発明の解決策としては、テスト時に基板バイアスを高速に駆動できるように、チップ内に内蔵する電圧発生回路を構成する方法がある。具体的な一つの方法は、二種類以上の電圧発生回路を用意して、一方をIDDQテスト専用として用いる方法がある。その電圧発生回路の消費電力は気にならないことを利用して、高速に基板バイアスをある値に安定化できる回路構成にする。一方、チップの待機時電流を低減するために用いる電圧発生回路については低電力になるような構成にする。このように、用途によって電圧発生回路を使い分けることで前記問題点(B)を解決できる。もちろん、一つの電圧発生回路で、複数の動作状態を持たせて、用途ごとに最適な動作仕様で動作するように構成してもよい。
【００８６】
以上で説明した本発明のIDDQ電流測定方法を用いたIDDQテストを用いると、それと組み合わせる各種テスト項目（エージングを含む）によって、様々な組み合わせでチップのテストが可能である。しかし、本発明では少なくともIDDQテスト時に電源電圧をチップの通常動作時の電源電圧（通常電圧）よりも低くして、さらに基板バイアスをチップの通常動作時よりも深く印加して電流測定を行えば、その組み合わせは特に限定しない。またさらに、本発明のIDDQ電流測定方法の際に、基板バイアスはそのままで、電源電圧だけを通常電圧よりも低くして、基板バイアスは印加しないで測定してもよい。要はチップの選定テスト時に行うIDDQテスト時の電流測定を、チップの電源間に流れるサブスレッショルドリーク電流やpn接合リーク電流（GIDL電流を含む）が小さくなるように、電源電圧値と基板バイアス値を調整すればよい。
【００８７】
上記IDDQテスト時に電源電圧を低くする時の電源電圧値については、その電源電圧が印加されるチップ内のメモリ回路(ラッチやSRAMあるいはレジスタ等の情報を記憶している回路)の記憶内容が消去されない電源電圧値であればよい。一般には電源電圧値をあまり低くすると、上記記憶内容の保持が難しくなり、さらに回路の動作が不安定となってサブスレッショルドリーク電流以外の別の要因の電流が電源端子間に流れるおそれがある。この最低電圧値は回路を構成するMOSトランジスタのしきい値電圧にも依存するため、ここでは特に限定しない。故障を判別できるのであれば上記したメモリ回路の記憶内容が消去されない最低電圧よりもさらに低い電圧値でもよい。
【００８８】
また、チップの中には通常動作時に２種類以上の電源電圧で動作するものがあるが、それぞれの電源に対してIDDQテストを行う場合、すべての電源の電流を上記した本発明の種々の方法を用いて同時に測定してもよいし、１個づつあるいは数個づつ順番に測定してもよい。
【００８９】
またさらに、チップの中には定電流源回路のような、通常動作時にも少量の電流が電源端子間に流れる回路が含まれている場合がある（以下、これらの電流を定常電流と呼ぶ）。その場合には、故障による電流なのか定常電流なのかが区別できないために、IDDQテストが正常に機能できない。その場合には、図１８のようにチップを構成すればよい。図１８で、1800はそのようなチップを示す。回路群1801は上記した定常電流が流れる回路群を、回路群1802は定常電流が流れない回路群を示す。電源パッド1803と1804とは回路群1801に接続され、電源パッド1805と1806とは回路群1802に接続されている。1807と1808は半導体スイッチである。図１８ではそれぞれ一個づつのパットしかないが、これは図面を簡単にするためで、特にそれぞれの数は限定しない。また、基板バイアス関連端子の接続は図１から図１７までと同様にできるため、ここでは省略する。
【００９０】
IDDQテスト時にはスイッチ1807と1808をオフし、電源パッド1805と1806を用いて本発明のIDDQ電流測定方法を行う（当然その時、電源パッド1803と1804にも所定の電圧を印加する）。定常電流が流れる回路1801の影響を受けずにチップ1800のIDDQテストが可能になる。
【００９１】
一方、これらのテスト時以外の時には電源パッド1804と1806とをスイッチ1808をオンさせて接続し、電源パッド1803と1805とをスイッチ1807をオンさせて接続する。スイッチ1807、1808を用いずに、チップ外で電源パッド1804と1806、及び電源パッド1803と1805をそれぞれボンディングで接続したり、プリント基板（ＰＣＢ）上でそれらを接続してもよい。しかし、図１８のようにチップ内部でスイッチを用いて低抵抗に接続した方が、回路1801と回路1802の電源電圧レベルがノイズ等によってずれることを防ぐことができ、誤作動や消費電力の増加を防ぐことができる。
【００９２】
スイッチ1807や1808の構成方法は特に限定しないが、CMOSスイッチで構成してもよい。また、電源パッド1803が正電源側(vdd)で、電源パッド1804が負電源側(vss)であれば、スイッチ1807はPMOSで、スイッチ1808はNMOSで構成するのがよい。それらのスイッチの制御方法も特に限定しない。
【００９３】
図２ではDC-DCコンバータDC1で昇圧した電圧をDC-DCコンバータDC2で降圧してvdd電圧として供給している。これに対してDC-DCコンバータDC2は電池BAT1からの電圧を直接降圧あるいは昇圧してvdd電圧を作るようにしてもよい。この場合、電池BAT1からDC-DCコンバータ１段でvdd電圧が得られるため高効率な電圧変換が可能である。
【００９４】
図１３は図２とは異なる別の実施例である。BAT2は電池で、図２との違いはスタンバイ時のvddへの電源供給をDC-DCコンパータDC1からではなく、電池BAT2から行っている点である。スタンバイ時には電池BAT1とは別の電池から回路CKT0の電源が供給される。電池の開路電圧のより小さい電池を電池BAT2に使用することができる。電池BAT2は特に限定しないが、ニッケル水素電池やニッケルカドニウム電池がその開路電圧から好適である。
【００９５】
本発明のスタンバイ状態２あるいはスタンバイ状態３の実現手段については、図２や図１３の構成に限定しない。たとえば図２のDC-DCコンバータDC2とダイオードD10からなるパスと、ダイオードD11〜D14からなるパスを用いた電源電圧の切り替え方法については、DC-DCコンバータDC2に出力電圧切り替え機能を持たせれば同様のことが実現できる。
【００９６】
図１４にこの実施例を示す。図１４では図１３に示したダイオードスイッチの代わりに電源切り替え器PSWを用いている。電源切り替え器PSWはVinの電圧がある基準電圧よりも高い時にはVinとVoutをショートさせる。また、ある基準値よりも小さい時にはVbatとVoutをショートさせる。この方法によって電源の切り替えをダイオードスイッチを使用した場合と同様に自動的に行うことが可能になる。
【００９７】
図１４(B)は電源切り替え器PSWの実施例である。301はコンパレータ、302は基準電圧発生器、305と306はインバータ、307と310はPMOSトランジスタ、308と309はダイオードである。Vinの電圧値と基準電圧発生器302の出力とがコンパレータ301で比較され、比較結果を304に出力している。この比較結果によりPMOSトランジスタ307と310のどちらかをオンする。ダイオード308、309はPMOSトランジスタの電流駆動能力以上の電流が流れたときのバイパスとして使用されている。PMOSトランジスタは電流駆動能力が必要になるため、プロセス的に使用可能であればバイポーラトランジスタを使用してもよい。ダイオードスイッチを用いた図２の方法ではダイオードの電圧ドロップVfが問題となるが、図１４の方式ではこの問題が生じない。
【００９８】
図１５はさらに別の実施例である。ここでは電池はBAT1とBAT3の二つで構成され、アクティブ時には電池BAT1が使用され、スタンバイ時には電池BAT3が使用される。また、回路CKT0にはスタンバイ時の回路CKT2の電源電圧を発生する電源回路320が内蔵されている。電源回路320はオペアンプ322とPMOSトランジスタ323および基準電圧発生器321によって構成されている。ここでは基準電圧発生器321の出力電圧は0.9Vである。324はvdd電位モニタで、vddが0.9V以上であれば電源回路320の動作がオフされ、0.9V以上であれば電源回路320の動作がオンされる。電源切り替え器PSWは図１４(B)に示したものである。
【００９９】
図１５では図２と比較するとスタンバイ制御回路STBC2がなく、DC-DCコンバータDC1からの電源供給によってスタンバイ制御を行っている。すなわち、アクティブ状態では、電池BAT1からの電源がDC-DCコンバータDC1によって昇圧あるいは降圧されて3.3Vに安定化された後に、電源切り替え器PSWを通ってvddqおよびvbpqに供給される。また、DC-DCコンバータDC1の出力はDC-DCコンバータDC2にも入力され、そこで1.8Vに降圧されてvddとして回路CKT0に供給される。vdd電位モニタ324はvddの電位をモニタし、vddが0.9V以上であるため電源回路320はオフされている。 一方、スタンバイ状態では、DC-DCコンバータDC1からの電源供給が停止される。これにより、電源切り替え器PSWは電池BAT3の出力VbatとVoutをショートし、vddqおよびvdpqに電池BAT3の電源が供給される。また、DC-DCコンバータDC2には電源が供給されなくなるため、 DC-DCコンバータDC2によるvddへの電源供給が無くなる。vdd電位モニタ324はvddの電位をモニタし、vddが0.9V以下になるために電源回路320をオンする。これによってvddには基準電圧発生器321の出力電圧と同じ電位0.9VがPMOSトランジスタ323から供給される。電池BAT3には特に限定しないが、リチウム電池がその開路電圧およびエネルギー密度から好適である。
【０１００】
電源回路320はコイル等を必要としないために集積回路化しやすい。回路CKT0を一つの半導体チップとすれば、回路CKT0以外にスタンバイ時に使用するための特別な電源回路が必要ないという利点がある。また、図１４と同様に、ダイオードスイッチを用いた図２の方法と比較すると、ダイオードの電圧ドロップVfの問題がないという利点がある。
【０１０１】
図２、図１４において、スタンバイ制御回路STBC2は回路CKT0の外に記述されているが、回路CKT0内に設けてもよい。その場合、回路CKT0からの信号によって自らの電源電圧を変化させることになる。また、回路CKT1内に内蔵してもよい。回路CKT1の電源電位はvdd電位ほど変動しないため、回路CKT1の回路設計が容易にできる。また当然、回路CKT0内にあってもvddとは別系統の電源がスタンバイ制御回路STBC2に供給されていてもよい。
【０１０２】
以上、図２、図１３、図１４、図１５で示した実施例以外にも種々の構成が取り得る。以下、図２の構成を元に他の実施例を示すが、基板バイアスをアクティブ時よりも深く印加し、さらにその回路に供給する電源電圧を低くするという電力低減モードを備えてスタンバイ時の低電力化が実現できれば特にその構成は限定しない。
【０１０３】
図６は図２の回路CKT2を、スタンバイ状態で電源をオフにすると回路内に保持されている情報が消去されて電源電圧の復元によってアクティブ状態に移行するのに支障がある回路CKT3と、そうではない回路CKT4に分離した場合の実施例である。
【０１０４】
スタンバイ時には、電源を消去しても支障がない回路CKT4には電源スイッチSW1を介して電源vddcが供給されている。電源スイッチSW1はスタンバイ制御回路STBC2によって制御されており、スタンバイ時には電源スイッチSW1をオフにすることで回路CKT4の電源供給が遮断される。これにより回路CKT4に流れるサブスレッショルドリーク電流による電力消費を削減できる。
【０１０５】
スタンバイ時に回路CKT3の電源をオフした時、通電されている回路CKT3が誤作動しないように回路CKT3と回路CKT4間でのインターフェースに出力固定回路や入力固定回路が必要であるが、NANDやNORといったCMOS回路を使用すれば簡単に実現できるのでここでは省略している。
【０１０６】
スタンバイ時のサブスレッショルドリーク電流を、本発明の図１の方法を用いて削減し、さらに図６の方式のように電源を切っても支障がない回路の電源を切るという方法を組み合わせることで、システム全体としてより低電力化が達成できる。
【０１０７】
図７は図６の電源スイッチSW1を回路CKT0内に設けた場合の実施例である。STBC2はスタンバイ電源制御回路で、回路CKT4の電源電圧vdd_vおよびvss_vを制御する。スタンバイ状態では回路CKT4の電源電圧vdd_vおよびvss_vに例えば1.0Vおよび0.8Vが印加されるようにする。0.2Vの電位差しか回路CKT4には供給されないため回路CKT4内に記憶された情報は記憶されないが、回路CKT4内に流れるサブスレッショルドリーク電流を大幅に低減できる。もちろん、図６の場合と同様にvdd_v、vss_vに0.9Vを印加して電源を完全に遮断してもよい。
【０１０８】
図８は回路CKT4およびスタンバイ電源制御回路STBC2の実現方法の実施例を示したものである。ncell1〜ncellnはCMOS論理回路であり、その基板バイアスはvbpおよびvbnに接続されている。また、それぞれのセルの電源端子は仮想電源vdd_vおよびvss_vに接続されている。CMOS論理回路（標準セル）ncellの一つまたはそれらの組合せが回路CKT4に相当し、またスイッチセル（電源電圧制御手段）swcellはスタンバイ電源制御回路STBC2の一部を構成する。
【０１０９】
スイッチセルswcellにおいて、PMOS基板バイアスvbpおよびNMOS基板バイアスvbnはそれぞれMOSトランジスタMP1およびMN1を介して電源vddおよびvssに接続されている。したがって、PMOS基板制御信号cbpおよびNMOS基板制御信号cbnがそれぞれ'L'および'H'のときには基板バイアスvbp、vbnには電源電位が印加されることになる。また、 PMOS基板制御信号cbpおよびNMOS基板制御信号cbnがそれぞれ'H'および'L'のときには、図８に示されていない外部の回路からvbpおよびvbn電位が供給される。
【０１１０】
一方、仮想電源vdd_vおよびvss_vは、それぞれMOSトランジスタMP2およびMN2を介して電源vddおよびvssに接続されている。したがって、電源切換信号pwswが'H'の時には仮想電源vdd_vおよびvss_vはそれぞれ電源vddおよびvssに接続されることになる。また、電源切換信号pwswが'L'の時には仮想電源vdd_vおよびvss_vはハイインピーダンス状態となり、その電位は仮想電源vdd_vおよびvss_v間に接続されている回路のリーク電流等により決定される値となる。
【０１１１】
図８でCP1とCP2は電源電圧変動を少なくするために用いているいわゆるバイパスコンデンサであるが、特に無くてもよいが、バイパスコンデンサCP1はvdd_vおよびvss_vのAC的なインピーダンスを下げるのに効果的である。
【０１１２】
図９は動作波形の実施例を示している。アクティブ状態ではPMOS基板制御信号cbpおよびNMOS基板制御信号cbnはそれぞれ0V、1.8Vとなり、基板バイアスvbp、vbnは電源電位1.8Vおよび0Vが印加される。このとき、電源切換信号pwswは1.8Vで仮想電源vdd_vおよびvss_vにはそれぞれ電源1.8Vおよび0Vが供給される。
【０１１３】
スタンバイ状態４ではPMOS基板制御信号cbpおよびNMOS基板制御信号cbnには3.3Vおよび−1.5Vが印加され、vbpおよびvbnにはそれぞれ3.3Vおよび−1.5Vが印加される。標準セルncell1〜ncellnの回路中のMOSトランジスタの基板バイアスは深くなり、基板バイアス効果によりしきい値が高くなってサブスレッショルドリーク電流が低減できる。
【０１１４】
スタンバイ状態５ではスタンバイ状態４の状態に加えて、電源切換信号pwswが0Vになる。これにより、仮想電源vdd_vおよびvss_vは電源vddおよびvssから切り放される。それにより、仮想電源vdd_vおよびvss_vの電位はリーク等によって決まるある値(ここでは1.0Vおよび0.8V)になる。標準セルncell1〜ncellnの回路中のMOSトランジスタの基板バイアスは深くなり、基板バイアス効果によりしきい値が高くなるのに加え、DIBL現象によってncell1〜ncellnの回路中のMOSトランジスタのしきい値はかなり高くなる。これによりサブスレッショルドリーク電流が大幅に低減できる。
【０１１５】
MOSトランジスタMP1、MP2、MN1、MN2のしきい値電圧については、特に限定しないが、低しきい値に設定するとリーク電流が流れるために全体として低電力化が図り難くなる。そのため高しきい値のMOSトランジスタを使用するのがよい。ただし、MOSトランジスタMP2およびMN2についてはスタンバイ時にはその基板バイアスが深く印加されるため、MP2とMN2のしきい値電圧は高くなる。したがって、MOSトランジスタMP2、MN2には低しきい値MOSトランジスタを使用できる。
【０１１６】
MOSトランジスタの酸化膜厚については、スタンバイ時に高電圧がゲート・ソースあるいはゲート・ドレイン間に印加されるため、MOSトランジスタMP1およびMN1の酸化膜は標準セルncell1中のMOSトランジスタの酸化膜よりも厚くする必要がある。一方、MOSトランジスタMP2およびMN2の酸化膜については、ゲート・ソースあるいはゲート・ドレイン間に高電圧が印加されることがないため、標準セルncell1中のMOSトランジスタの酸化膜と同じ酸化膜厚でよい。
【０１１７】
図８のスイッチセルswcell1を多数設けることで、アクティブ時に基板バイアスvbpおよびvbnと仮想電源vdd_vおよびvss_vをそれぞれ低インピーダンスに電源vdd、vssに接続できる。
【０１１８】
図１０および図１１はスイッチセルswcell1の配置方法の実施例である。仮想電源vdd_vおよびvss_vはncell1〜ncellnにとって電源線となるため、高速動作のためにはそのインピーダンスは出来るだけ小さくする必要がある。スイッチセルswcell1を多数配置すればそれだけ低インピーダンスとなるが、数には限りがあり、さらに多数のswcell1の配置は面積増加を招く。
【０１１９】
図１０は効率的なスイッチセルswcell1の配置方法を示したものである。図１０では処理される信号の流れが図に示すＸ方向であるものとする。図１０でncell2とncell5あるいはncell1とncell4は同時に動作するが、ncell2とncell1およびncell5とncell4は同時には動作しない。したがって、一本の仮想電源vdd_vおよびvss_vに接続された回路の中で同時に動作する回路数は少なくなる。
【０１２０】
図１１は他の例を示す。図１１では処理される信号の流れが図に示すＹ方向であるものとする。図１１でncell2とncell3あるいはncell4とncell5は同時に動作する可能性が高い。したがって、一本の仮想電源vdd_vおよびvss_vに接続されたCMOS回路が同時に多数動作する。
【０１２１】
一本の仮想電源に接続された回路が同時に多数動作しないように信号の流れの方向と仮想電源の方向を平行になるように設計することで、仮想電源に流れる電流ピークを抑えることができる。電流ピークが低くなると同じ電源インピーダンスの場合には発生する電源バンプの量を減らせることになるため、実効的には仮想電源を低インピーダンスにしたことと等価になる。この観点からは図１１は図１０よりも非効率的なswcell1の配置方法といえる。
【０１２２】
図１０の電源ネットと信号の流れの設計は、たとえばデータパスの設計で容易に実現できる。データパスの信号の流れは規則的であるため、容易に仮想電源とを平行になるように設計できる。
【０１２３】
図１２は電源配線vdd,vss、基板バイアス制御線vbp,vbn,cbp,cbn及び電源切換線pwswのレイアウト例である。図の横方向にはＭ１（第１層メタル配線）で配線されたvdd,vss,vbp,vbnが平行に配線されている。縦方向にはＭ２（第２層メタル配線）で配線されたvdd,vss,vbp,vbn,cbp,cbn,pwswがswcell上を配線されており、Ｍ１とＭ２との交点で、それぞれvdd,vss,vbp,vbnがメッシュ状に接続されている。データパスの信号の流れを図のSignal flowの矢印方向にすることで、一本の仮想電源に接続された回路の同時動作数を抑えることができる。図中の符号は図１１以前に示したものと同様のものを示す。
【０１２４】
【発明の効果】
本発明の方法の主な効果は以下の通りである。
【０１２５】
(1)基板バイアス効果とDIBL現象によるしきい値電圧の変化により、スタンバイ状態でのサブスレッショルドリーク電流による消費電力増加を抑えることができる。
【０１２６】
(2)MOSトランジスタのドレイン・ウェルあるいはウェル・ウェル間の電圧を大きくすることなく、実効的に深い基板バイアスをMOSトランジスタに印加することができる。
【図面の簡単な説明】
【図１】本発明のもっとも基本的な実施例を示す図である。
【図２】本発明のより具体的な実施例を示す図である。
【図３】図２の制御波形を示す図である。
【図４】図３とは異なる制御例を示す図である。
【図５】従来例を示す図である。
【図６】図２の実施例に、電源電圧制御手段を具備した場合の実施例を示す図である。
【図７】電源電圧制御手段の図６とは異なる別の実施例を示す図である。
【図８】電源電圧制御手段のより具体的な実施例を示す図である。
【図９】図８の制御波形を示す図である。
【図１０】図８のswcell1の効率的な配置方法の実施例を示す図である。
【図１１】図８のswcell1の非効率的な配置方法の実施例を示す図である。
【図１２】データパス回路に図８の実施例を適用した場合のレイアウト例を示す図である。
【図１３】電源電圧制御手段の図６とは異なる別の実施例を示す図である。
【図１４】電源電圧制御手段の図６とは異なる別の実施例を示す図である。
【図１５】電源電圧制御手段の図６とは異なる別の実施例を示す図である。
【図１６】本発明のチップのテストシーケンスの実施例を示す図である。
【図１７】本発明のチップ端子構造の実施例を示す図である。
【図１８】本発明のチップ電源端子構造の実施例を示す図である。
【図１９】酸化膜厚の薄いMOSトランジスタのドレイン電流(Id)のゲート電圧(Vgs)依存性を示す図である。
【符号の説明】
vbp……PMOS基板バイアス電位、
vbn……NMOS基板バイアス電位、
STBC1……基板バイアス制御回路、
STBC2……スタンバイ制御回路、
DC1、DC2……DC-DCコンバータ、
BAT1、BAT2、BAT3……電池、
D10、D11、D12、D13、D14……ダイオード、
swcell、swcell1、swcell2……電源電圧制御手段。
【発明の属する技術分野】
本発明は半導体集積回路装置に係わり、特に高速性と低電力性を兼ね備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
CMOS回路は低電圧になるにつれて速度が低下する。その速度低下を補うためにはMOSトランジスタ（またはMISトランジスタ）のしきい値電圧を低くしなければならないが、CMOS回路が動作しないときの消費電力がMOSトランジスタのサブスレッショルドリーク電流によって増加するという問題が発生する。この問題に対する一つの解決方法が、例えばIEEE Journal of Solid-State Circuits、 Vol． 31、 No． 11、 November 1996、 pp． 1770-1779（以下、文献１と記す）に記載されている。
【０００３】
図５に文献１の技術を示す。vddは電源電圧電位で本従来例では0.9V、vssは接地電位、vbpはPMOSの基板バイアス電位、vbnはNMOSの基板バイアス電位、200はMOSトランジスタで構成された回路、202は基板バイアス制御回路、203は状態制御線である。なお、一般にMOSトランジスタを形成しているウェルあるいは基板の電位とそのソース電位との電位差を基板バイアスと定義している場合があるが、ここではMOSトランジスタを形成しているウェルあるいは基板の絶対電位（接地電位0Vとの電位差）を基板バイアスと定義する。
【０００４】
この従来例ではCMOS回路が動作しない状態（以下、スタンバイ状態あるいはスタンバイ時と記す）のときに、CMOS回路を構成するMOSトランジスタの基板バイアスに動作している状態（以下、アクティブ状態あるいはアクティブ時と記す）の時よりも深い電圧を印加する。なお、ここで「深い基板バイアスを印加する」というのは、「PMOSについてはより高い電位を与える」ということを意味し、「NMOSについてはより低い電位を与える」ということを意味している。逆に、「浅い基板バイアスを印加する」というのは、「PMOSについてはより低い電位を与える」ということを意味し、「NMOSについてはより高い電位を与える」ということを意味している。以下、この表現を使うこととする。
【０００５】
文献１に記載された従来例では、アクティブ状態ではPMOS、NMOSの基板バイアスにはそれぞれ1.4V、−0.5Vが印加され、スタンバイ状態ではPMOS、NMOSの基板バイアスにはそれぞれ4.2V、−3.3Vが印加される。MOSトランジスタは基板バイアスが深く印加されると、そのしきい値電圧が増加するという基板バイアス効果がある。そのためスタンバイ状態ではアクティブ状態よりもサブスレッショルドリーク電流が小さくなる。
【０００６】
従来例の基板バイアスを用いたスタンバイ時の低電力化では、以下のような問題点がある。
【０００７】
(1) スタンバイ時とアクティブ時のしきい値電圧を基板バイアス効果で変化させているが、一般にしきい値電圧の基板バイアス依存性はMOSトランジスタのゲート長(Lg)が小さくなるにつれて小さくなってしまう。
【０００８】
(2) 一般にCMOS回路は基板バイアス効果が小さい方がより高速で動作するため、スタンバイ時のサブスレッショルドリーク電流を低減するために基板バイアス効果を大きくなるようにMOSトランジスタを設計するというのは相反する要求になる。
【０００９】
(3) スタンバイ時とアクティブ時でしきい値電圧をより大きく変化させるためには、より深い基板バイアスを印加すればよい。しかし、このような深い基板バイアスの印加はMOSトランジスタのドレイン・ウェルあるいはウェル・ウェル間等に大きな電位差を生じさせることになり、pn接合に多くの接合リークを生じさせる。
【００１０】
【発明が解決しようとする課題】
発明者らは、特に酸化膜厚（ゲート絶縁膜）の薄いMOSトランジスタにおいては、ある程度深い基板バイアスを印加してしまうとそれ以上の深い基板バイアスを印加してもリーク電流は低減されず、むしろ、Gate-Induced Drain Leakage 電流 (GIDL電流)と呼ばれるPN接合の接合リーク電流が流れることによりかえってリーク電流が増大し、スタンバイ時における消費電力が増大するおそれがあることを見出した。
【００１１】
図１９は、酸化膜厚の薄いMOSトランジスタのドレイン電流(Id)のゲート電圧(Vgs)依存性を示す図である。ドレイン・ゲート間電圧が大きな領域で、GIDL電流と呼ばれるドレインから基板へのリーク電流が流れている。
【００１２】
曲線(A)は、ドレイン電圧(Vds)が1.8Vで、かつ基板バイアスを印加しない(Vbb=0V)場合の依存特性を示している。ゲート電圧(Vgs)が0Vのときのドレイン電流(Id)がトランジスタのオフ時のリーク電流である。Vgs=0V付近ではサブスレッショルドリーク電流によるリーク電流が流れている。
【００１３】
曲線(B)は、Vds=1.8Vで、かつ基板バイアスを少し印加した場合、例えば、基板に-1.5Vの電位(Vbb=-1.5V)を印加した場合の依存特性を示している。この場合、基板効果によってサブスレッショルドリーク電流は減少する。曲線(B)の場合、トランジスタのオフ時に流れるリーク電流の大きさは、サブスレッショルドリーク電流によって決定されている。
【００１４】
曲線(C)は、Vds=1.8Vで、さらに基板バイアスを深く印加した場合、例えば、Vbb=-2.3Vを印加した場合の依存特性を示している。この場合、基板効果によりサブスレッショルドリーク電流が減少する一方、GIDL電流が増加する。曲線(C)の場合、トランジスタのオフ時に流れるリーク電流はGIDL電流が支配的になる。深い基板バイアスの印加により、トランジスタのオフ時のリーク電流は、より浅いバイアスを印加した場合（曲線(B)）よりも多くなってしまっている。
【００１５】
このように、酸化膜厚の薄いMOSトランジスタでは、基板バイアスを一定以上深く印加しても従来想定されていたようなリーク電流を低減することはできず、オフ時のリーク電流はGIDL電流によって逆に増加してしまうことが見出された。トランジスタのプロファイル（例えば、拡散層の不純物濃度等）にもよるが、酸化膜厚が5nm以下のMOSトランジスタでは、GIDL電流の値が無視できないほど大きくなるため、印加できる基板バイアスの範囲は制限されることになる。したがって、従来例の技術では酸化膜厚の薄いMOSトランジスタにおいてはリーク電流の低減効果も制限されざるを得ない。
【００１６】
(4)サブスレッショルドリーク電流や、pn接合リーク電流によって、回路に流れる電流値によって回路の不良判定を行うIDDQテストが困難になる。
【００１７】
オフ時に上記のようなドレイン電流(Id)−ゲート電圧(Vgs)依存特性を有する酸化膜厚の薄いMOSトランジスタにおいては、基板バイアスを深くかけるだけでは十分なリーク電流の低減効果を得ることができない。図１９において、曲線(D)は、基板バイアスを深く印加し(Vbb=-2.3V)、さらにドレイン電圧を小さく(Vds=1.0V)した場合の依存特性を示している。このように電源電圧を小さくすることで、MOSトランジスタの拡散層とウェル間にかかる電圧を小さく制限したままで(ここでは3.3V)深い基板バイアスをウェルに印加できる。さらにこのとき次のような特性が得られた。
【００１８】
(1) ゲート酸化膜にかかる電界量が小さくなるために、Vgs=0V付近におけるGIDL電流が減少した。
【００１９】
(2) ドレイン電圧の減少にともない、Drain Induced Barrier Lowering効果（DIBL効果）によってMOSトランジスタのしきい値電圧が上昇する。この場合、基板バイアスが印加されているために、DIBL効果が効果的に働く。（図１９において、曲線(C)、(D)とを比較すると、全体的にVdsを小さくした方がリーク電流が小さくなっている。）
かかる依存特性を利用することにより、酸化膜厚の薄いトランジスタのオフ時のリーク電流が大幅に減少させることができる。このような基板バイアス条件をチップのスタンバイ時に各MOSトランジスタで実現するためには、トランジスタの電源電圧を通常動作時よりも低くし、さらに基板バイアスを深く印加すればよい。
【００２０】
なお、特開平７−２５４６８５号公報には、スタンバイ時にはトランジスタのしきい値の絶対値を高くしてサブスレッショルド電流を低減するために基板バイアス電圧を制御し、あわせてゲートリーク電流やバンド−バンド間トンネルリーク電流を低減するためにトランジスタの電源電圧を低くすることが開示されている。しかしながら、本公知例には、それぞれの手段が独立して効果を有するものとして認識されており、薄膜トランジスタにおいては上記手段が相乗的にリーク電流を効果的に低減させることができることについては認識されていない。また、この公報ではアクティブ状態には内部電源電圧を従来の内部電源電圧IntVccよりもΔだけ高い、ホットエレクトロン効果によってきまる電圧を(IntVcc+Δ)印加し、スタンバイ状態には内部電源電圧をVccMINに近い値(IntVcc-Δ’)に設定している。このため、アクティブ状態では従来回路よりも高速に動作し、スタンバイ状態では低電力になることが言及されており、内部電源電圧の変化範囲(Δ+Δ’)を内部回路の動作電源範囲で変化させることしか認識されていない。
【００２１】
また、特開平１０−２２９１６５号公報には、スタンバイ時には基板バイアス電圧を制御するとともに電源電圧を制御することにより、基板バイアス電圧の変化量を少なくしてしきい値電圧の変化を得るようにしている。本公知例においても、薄膜トランジスタにおいては上記手段が相乗的にリーク電流を効果的に低減させることができることについては認識されておらず、従来基板バイアス電圧を変化させて得ていた変化量を基板バイアス電圧と電源電圧とを制御することにより得ることを開示している。
【００２２】
【課題を解決するための手段】
上記の課題を解決するために行った主な手段は、少なくとも一つのMOSトランジスタからなる第1の被制御回路と、MOSトランジスタの基板バイアス電位を発生する基板バイアス制御手段を具備し、基板バイアス制御手段を第1の状態に設置することにより、MOSトランジスタのドレイン・ソース間に比較的大きな電流が流れることを許容し、基板バイアス制御手段を第2の状態に設置することにより、MOSトランジスタのドレイン・ソース間に上記比較的大きな電流をより小さな値に制御する半導体集積回路装置において、第2の状態の時に第1の被制御回路に与える基板バイアスの値が第1の状態の時よりも、PMOSトランジスタの基板バイアスについては高い電圧値であり、NMOSトランジスタの基板バイアスについては低い電圧値であり、第2の状態の時に第1の被制御回路に与える電源電圧が第1の状態の時よりも小さい値であることを特徴とする。
【００２３】
さらに第３の状態を規定し、基板バイアス制御手段を第2あるいは第3の状態に設置することにより、MOSトランジスタのドレイン・ソース間の上記比較的大きな電流をより小さな値に制御する。このとき、第2あるいは第3の状態の時に第1の被制御回路に与える基板バイアスの値が第1の状態の時よりも、PMOSトランジスタの基板バイアスについては高い電圧値であり、NMOSトランジスタの基板バイアスについては低い電圧値である。
【００２４】
第2の状態の時に第1の被制御回路に与える電源電圧が第1の状態の時よりも小さい値であり、第3の状態の時に第1の被制御回路に与える電源電圧は第1の状態の時の値と同じ値とすることもできる。
【００２５】
さらに、第2の被制御回路と、この第2の被制御回路の電源電圧を制御する第2の電源電圧制御手段を具備し、第1の状態の時には、第2の電源電圧制御手段は第2の被制御回路中のMOSトランジスタのドレイン・ソース間に比較的大きな電流が流れることを許容し、第2の状態の時には、第2の電源電圧制御手段は該第2の被制御回路中のMOSトランジスタのドレイン・ソース間に上記比較的大きな電流をより小さな値に制御し、第2の状態の時に第2の被制御回路に与える電源電圧が第1の状態の時よりも小さい値であるようにすることもできる。
【００２６】
このとき、第2の被制御回路中のMOSトランジスタの基板バイアスは、基板バイアス制御手段によって制御されており、第2あるいは第3の状態の時には第1の状態の時よりも、PMOSトランジスタの基板バイアスについては高い電圧値であり、NMOSトランジスタの基板バイアスについては低い電圧値であるようにすることができる。
【００２７】
また、被制御回路にはデータパス回路が具備されており、第2の電源電圧制御手段によって制御された電源線のデータパス回路中での最下層金属配線層による電源ネットと、データパス回路のデータフロー方向が平行していることも好ましい。
【００２８】
数値的な例を示すと、第1の被制御回路を構成するMOSトランジスタのしきい値電圧が0.5V以下であり、第2の状態の時の第1の被制御回路の電源電圧は、1.0V以下かつ0.5V以上、第2の被制御回路を構成するMOSトランジスタのしきい値電圧が0.5V以下であるように構成することができる。
【００２９】
また、第2の電源電圧制御手段によって制御された第2の被制御回路の電源線は、第2の状態の時に0.5V以下である。第2の電源電圧制御手段によって制御された第2の被制御回路の電源線は、第1の状態の時に比べて第2の状態の時はそのインピーダンスを5倍以上高くすることが望ましい。
【００３０】
本発明の他の観点によると、MISトランジスタを含む被制御回路と、MISトランジスタの基板バイアス電位を制御する第１の制御回路と、MISトランジスタの電源電圧を制御する第２の制御回路と、被制御回路の状態を制御する状態制御信号入力手段とを有し、状態制御信号入力手段から得られる状態制御信号に基づいて形成される単一もしくは複数の制御信号により第１及び第２の制御回路を制御する。
【００３１】
また、MISトランジスタを含む被制御回路と、MISトランジスタの基板バイアス電位を制御する第１の制御回路と、MISトランジスタのドレイン・ソース間電圧を制御する第２の制御回路とを有し、第１の制御回路を第1の状態に設置することにより、MOSトランジスタのドレイン・ソース間に比較的大きな電流が流れることを許容し、第１の制御回路を第2の状態に設置することにより、MOSトランジスタのドレイン・ソース間に比較的大きな電流をより小さな値に制御し、第２の制御回路は、第１の制御回路が第２の状態に設置されいる期間の少なくとも一部の期間において、MOSトランジスタのドレイン・ソース間電圧が低くなるように制御する。
【００３２】
また、回路中の配線に着目すると、CMOSトランジスタ回路を含む半導体集積回路装置であって、CMOSトランジスタ回路のソース・ドレイン経路に接続された第１および第２の仮想電源配線と、CMOSトランジスタ回路を構成するPMOSトランジスタの基板バイアス電位を制御する第１の基板バイアス配線と、CMOSトランジスタ回路を構成するNMOSトランジスタの基板バイアス電位を制御する第２の基板バイアス配線と、制御回路を備え、制御回路は、所定の期間、第１及び第２の仮想電源配線の間の電位差が小さくなるように制御するとともに、第１及び第２の基板バイアス配線の電位差が大きくなるように制御する。
【００３３】
このとき、第１の仮想電源配線と第１のスイッチを介して接続され、第１の基板バイアス配線と第２のスイッチを介して接続された第１の電源配線と、第２の仮想電源配線と第３のスイッチを介して接続され、第３の基板バイアス配線と第４のスイッチを介して接続された第２の電源配線と、を有するように構成することができる。
【００３４】
さらに具体的なレイアウトとしては、第１〜第４のスイッチを含むスイッチセルと、CMOSトランジスタ回路を含む複数のセルを、第１及び第２の仮想電源配線及び第１及び第２の基板バイアス配線に沿って配置することができる。このとき、第１及び第２の仮想電源配線及び第１及び第２の基板バイアス配線が平行に配置し、第１及び第２の電源配線をこれらに対して垂直に配置し、スイッチセルは複数のセルよりも第１及び第２の電源配線に近い位置に配置することができる。
【００３５】
他の例としては、CMOSトランジスタ回路を含む半導体集積回路装置であって、CMOSトランジスタ回路のソース・ドレイン経路に接続された第１および第２の配線と、CMOSトランジスタ回路を構成するPMOSトランジスタの基板バイアス電位を制御する第１の基板バイアス配線と、CMOSトランジスタ回路を構成するNMOSトランジスタの基板バイアス電位を制御する第２の基板バイアス配線と、制御回路を備え、制御回路は、所定の期間、第１及び第２の配線の間の電位差が小さくなるように制御するとともに、第１及び第２の基板バイアス配線の電位差が大きくなるように制御する。
【００３６】
別の例としては、MISトランジスタを含む半導体集積回路装置の制御方法であって、MISトランジスタの基板バイアス電位を制御することによりMOSトランジスタのドレイン・ソース間に流れるサブスレッショルドリーク電流を低減する第１の動作を行うとともに、MISトランジスタのドレイン・ソース間電圧を減少させる第２の動作を行うものであり、第１の動作を行う期間と第２の動作を行う期間の少なくとも一部が重複するように制御される。
【００３７】
さらに、発展した例としては、CMOSトランジスタ回路を含む第１及び第２の回路ブロックを有し、各回路ブロックはCMOSトランジスタ回路のソース・ドレイン経路に接続された第１および第２の配線と、CMOSトランジスタ回路を構成するPMOSトランジスタの基板バイアス電位を制御する第１の基板バイアス配線と、CMOSトランジスタ回路を構成するNMOSトランジスタの基板バイアス電位を制御する第２の基板バイアス配線とを有し、第１の回路ブロックにおいては、所定の期間、第１及び第２の配線のうちの少なくとも一方に供給される電圧が変化するとともに、第１及び第２の基板バイアス配線の電位差が大きくなるように制御され、第２の回路ブロックにおいては、所定の期間、１及び第２の配線のうちの少なくとも一方に供給される電圧が遮断される。
【００３８】
【発明の実施の形態】
図１は本発明の基本的な実施例を表したものである。vddは電源電圧電位、vssは接地電位、vbpはPMOSの基板バイアス電位、vbnはNMOSの基板バイアス電位、100はMOSトランジスタを含んでなる回路、101は電源電圧制御回路、102は基板バイアス制御回路、103は状態制御線である。
【００３９】
状態制御線103が「L」の時、電源電圧制御回路101によりvddには1.8V、vssには0Vが印加される。また、基板バイアス制御回路102によりvbpには1.8V、vbnには0Vが印加される。回路100はアクティブ状態となり高速動作が可能である。
【００４０】
一方、状態制御線103が「H」の時、電源電圧制御回路101によりvddには0.9V、vssには0Vが印加される。また、基板バイアス制御回路102によりvbpには3.3V、vbnには-2.4Vが印加され、回路100はスタンバイ状態となる。この状態では、
1) 基板バイアス電位が各MOSトランジスタのソース電位よりも深くなるため、基板バイアス効果により回路100中のMOSトランジスタのしきい値電圧が高くなる。
【００４１】
2) ドレイン電圧が低下するため、DIBL（Drain Induced Barrier Lowering）現象により100中のMOSトランジスタのしきい値電圧が高くなる。
【００４２】
という二つの効果により、図５の従来例のスタンバイ状態よりもサブスレッショルドリーク電流による消費電力増加を大幅に抑えることができる。さらに、DIBL現象はゲート長Lgが短くなるほど大きくなるため、微細化が進めばそれだけ効果が増すという特徴がある。
【００４３】
本願発明は電源電圧の制御と基板バイアスの制御の相乗効果を利用しており、ドレイン・ソース間電圧が小さくなる状態と基板バイアスを深くする状態とが重複する期間が有れば、その範囲においてサブスレッショルドリーク電流低減の効果を得ることができる。各状態へ移行する際の、電源電圧値の変化させるタイミングと基板バイアス値の変化させるタイミングについては、どちらを先に変化させてもよい。
【００４４】
留意点としては、各状態へ移行させることで、回路100が誤作動しないようにすることが望ましい。たとえば、回路100の動作が完全に停止してから各状態へ移行させるという制御も有効である。移行中は電源電圧や基板バイアス値が変化するため、回路100の遅延特性等も変化する。回路100の動作マージンがそれらの電圧変動に対して十分に余裕があるのであれば、回路100を動作させたまま各状態へ遷移させることが可能であるが、通常は動作中に各状態に遷移させることは誤作動のもととなるおそれがある。
【００４５】
また、回路100の動作がアクティブ時の電源電圧値と基板バイアス値でしか保証されない場合には、スタンバイ状態からアクティブ状態に遷移したときに回路100を動作し始めるのは、電源電圧値と基板バイアス値がアクティブ状態の値に確定したことを検出してからにする必要がある。この検出は各電圧値をモニタしてもよいし、タイマ等で各電圧値が所定の電圧になるまでの時間だけ待つという方法でもよい。いずれの方法によっても、回路100の誤作動を防ぐことができる。
【００４６】
図２は本発明のより具体的な実施例である。ここでは例として、回路CKT0は高電圧系回路ブロックCKT1と低電圧系回路ブロックCKT2とを含む。高電圧系回路ブロックCKT1と低電圧系回路ブロックCKT2とではアクティブ時の動作電圧が異なる。また、低電圧系回路CKT2を構成するMOSトランジスタの基板バイアス電位のみを制御できるように構成し、高電圧系回路CKT1を構成するMOSトランジスタの基板バイアス電位は制御しない。
【００４７】
vddq、vddは電源電圧で、アクティブ時にはここに3.3Vおよび1.8Vが印加される。vssは接地電位、vbpqはスタンバイ時にPMOSの基板バイアスに印加する電圧を与える電源電圧で、特に限定しないが、ここではvddqと同様に3.3Vである。vbpはPMOSの基板バイアス電位、vbnはNMOSの基板バイアス電位である。STBC1はMOSトランジスタで構成された回路CKT2の基板バイアスを制御する基板バイアス制御回路、BAT1は電池、DC1、DC2はDC-DCコンバータ、STBC2はスタンバイ制御回路、D10〜D14はダイオードである。
【００４８】
まず図２の電源系について説明する。基板バイアス制御回路STBC1にはスタンバイ時の基板バイアス電位を発生させるための電源vbpqがDC-DCコンバータDC1より電池BAT1から昇圧されて供給されている。その電位はvddqの電位と同じ3.3Vである。また、高電圧系回路CKT1は3.3Vで動作する回路からなっており、vddq端子より給電されている。さらに、低電圧系回路CKT2の電源はvdd端子から供給され、vdd端子にはDC-DCコンバータDC1で昇圧された3.3Vの電源（V10）がDC-DCコンバータDC2で降圧されたのち、ダイオードD10を通して供給されている。DC-DCコンバータDC2の降圧電位はvddの値が1.8Vになるように設定されている。DC-DCコンバータDC2とダイオードD10からなるパスと並列にダイオードD11〜D14からなるパスが接続されている。
【００４９】
つぎに基板バイアス系について説明する。回路CKT2中のMOSトランジスタの基板バイアスvbp、vbnは、基板バイアス制御回路STBC1により制御されている。なお、高電圧系回路CKT1および基板バイアス制御回路STBC1中のMOSトランジスタの基板バイアスの値は特に限定しない。
【００５０】
なお、図２には上記した電源系および基板バイアス系の信号以外の信号配線等は特に記述していないが、その構成は特に限定しない。
【００５１】
図３は、図２の実施例の回路のアクティブ時およびスタンバイ時での制御方式を示す。回路CKT2がアクティブ状態の時には回路CKT2の電源端子vddに1.8Vを供給する。1.8Vの給電はDC-DCコンバータDC2で発生した電圧をダイオードDC10で降圧した後に給電することで行う。ダイオード一個分の電圧降下Vfは約0.6Vである。したがって、3つのダイオードD11〜D14の電圧降下は2.4Vとなり、V11の電位が1.8VになるようにDC-DCコンバータDC2が動作すればダイオードD11〜D14はオフ状態となる。一方、回路CKT2を構成するMOSトランジスタの基板バイアスvbp、vbnには、基板バイアス制御回路STBC1によりそれぞれ1.8Vおよび0Vが印加される。
【００５２】
回路CKT2がスタンバイ状態１の時には、回路CKT2の電源端子vddにアクティブ状態と同様に1.8Vを供給する。一方、回路CKT2を構成するMOSトランジスタの基板バイアスvbp、vbnには、基板バイアス制御回路STBC1によりそれぞれ3.3Vおよび−1.5Vが印加される。基板バイアス効果により回路CKT2を構成しているMOSトランジスタのしきい値電圧が高くなるため、回路CKT2のサブスレッショルドリーク電流による消費電力増加を抑えることができる。
【００５３】
また、回路CKT2がスタンバイ状態２の時には、スタンバイ制御回路STBC2がDC-DCコンバータDC2をオフさせ、ダイオードD10を通した1.8Vの給電を停止させる。これによりV11の電位が低下するが、ダイオードD11〜D14からなるパスがオンすることでV11の電位は0.9V（=3.3V−0.6V×4）以下には下がらない。結果的には、CKT2の電源端子vddには0.9Vが供給される。一方、回路CKT2を構成するMOSトランジスタの基板バイアスvbp、vbnには、スタンバイ状態１の時と同様に基板バイアス制御回路によりそれぞれ3.3Vおよび−1.5Vが印加される。
【００５４】
先に記述したように、ゲート長(Lg)が短いMOSトランジスタのサブスレッショルドリーク電流は、
(1)ゲート電圧だけではなくドレイン電圧に対しても指数関数的に変化する。
(2)基板バイアスを深くすると、上記ドレイン電圧依存性が大きくなる。
という、いわゆるDIBL（Drain Induced Barrier Lowering）による特徴を示す。
【００５５】
ここで、図３のスタンバイ状態２では、
(1)スタンバイ状態１と比較して、回路CKT2中のMOSトランジスタのドレイン電圧が低くなっている。
(2)PMOSの基板バイアス電位が、スタンバイ状態１では1.5V(=3.3V−1.8V)であるのに対し、2.4V(=3.3V−0.9V)となる。
【００５６】
スタンバイ状態２では、上記(1)および(2)によりDIBL現象の効果が大きくなり、スタンバイ状態２ではスタンバイ状態１よりもサブスレッショルドリーク電流による回路CKT2の消費電力増加を抑えることができる。また、図１９に示すようにトランジスタのオフ時にGIDL電流が流れないことによっても、スタンバイ状態２においてはリーク電流の削減が可能になっている。
【００５７】
図４は他の実施例を示している。図３ではスタンバイ状態２での基板バイアス電位vbp、vbnの値はスタンバイ状態１と同じ値に制御しているのに対して、図４のスタンバイ状態３ではNMOSの基板バイアス電位vbnをスタンバイ状態２の値（−1.5V）よりも深い値（−2.4V）になるように制御した実施例である。この制御は基板バイアス制御回路STBC1がvdd電位とvbpq電位をモニタして基板バイアス電位vbp、vbnを発生するように設計すれば実現できる。このようにすることで、図４のスタンバイ状態３では図３のスタンバイ状態２のときよりも、より深い基板バイアスが印加される。ここで、図４のスタンバイ状態３では、
(1)スタンバイ状態１と比較して、回路CKT2中のMOSトランジスタのドレイン電圧が低くなっている。
【００５８】
(2)PMOSの基板バイアス電位が、スタンバイ状態１では1.5V(=3.3V−1.8V)であるのに対し、2.4V(=3.3V−0.9V)となり、さらにNMOSの基板バイアス電位が、スタンバイ状態１では−1.5Vであるのに対し、−2.4Vとなる。
【００５９】
スタンバイ状態３では、上記(1)および(2)により、図３のスタンバイ状態２よりもさらにサブスレッショルドリーク電流による回路CKT2の消費電力増加を抑えることができる。
【００６０】
特に、スタンバイ状態３においては、上記(2)のように回路CKT2中のMOSトランジスタにはスタンバイ状態１の時よりも深い基板バイアスが印加されているが、MOSトランジスタのドレイン・ウェルあるいはウェル・ウェル間の電圧は、電源電圧vddが減少しているためにスタンバイ状態１の時と同じである。したがって、この深い基板バイアスの印加によってMOSトランジスタのドレイン・ウェルあるいはウェル・ウェル間に大きな電位差を生じさせることがない。これにより、pn接合に流れる接合リークを増加させることなく基板バイアスを深く印加できるという効果がある。
【００６１】
図２で回路CKT1は、回路CKT0が回路CKT0の外部に設置されている他のデバイスとの間で信号のやり取りをするときに使用するI/O回路として使用するのが好適である。I/O電圧は外部デバイスとの間で取り決められたある範囲内の値にする必要があるため、I/O電圧はvdd電圧がスタンバイ状態２あるいはスタンバイ状態３で変化した場合でもある決まった値でないと不都合が生じる。vddq電圧3.3Vは、上記スタンバイ状態２あるいはスタンバイ状態３の時でも電圧値が変化しないため、I/O回路の電源電圧として使用できる。
【００６２】
以上のように本発明では、スタンバイ時に基板バイアスをアクティブ時よりも深く印加し、さらにその回路に供給する電源電圧を低くする。従来例のように単に基板バイアスをスタンバイ時に印加したのと比較すると、前記DIBL現象による効果によりサブスレッショルドリーク電流を大幅に現象させることができる。さらに、MOSトランジスタのドレイン・ウェルあるいはウェル・ウェル間のpn接合の電位差をあまり大きくしないで(pn接合リークを大きくしないで)基板バイアスを従来方式と比較して深くできる。また、基板バイアス効果によりしきい値電圧を高くしてサブスレッショルドリーク電流を低減できるのに加えて、この深い基板バイアスによりさらに上記DIBL現象によるサブスレッショルドリーク電流減少効果を大きくできる。また、GIDL電流によるリーク電流の増大も抑制できる。
【００６３】
電源電圧を低くしたときの基板バイアス値については、その値は特に限定しない。電源電圧が低くなるスタンバイ状態の時に、アクティブ状態の時よりも深く基板バイアスが印加されていればよい。
【００６４】
スタンバイ時に電源電圧を低くする時の電源電圧値については、その電源電圧が印加される回路内のメモリ回路(ラッチやSRAMあるいはレジスタ等の情報を記憶している回路)の記憶内容が消去されない電源電圧値であればよい。あるいは、ソフトエラーに対して十分な耐性がある電圧値であればよい。電源電圧値があまり低くなると上記記憶内容の保持が難しくなるため、図１や図２の実施例では0. 9Vに設定した。この最低電圧値は回路を構成するMOSトランジスタのしきい値電圧にも依存するため、ここでは特に限定しない。
【００６５】
メモリ回路に記憶されている内容が保持できる電源電圧値に設定することで、スタンバイ状態２やスタンバイ状態３からアクティブ状態に移行したときに、スタンバイ状態に移行するまえの状態に完全に復帰することができる。スタンバイ状態とアクティブ状態の遷移時間を短くすることができる。
【００６６】
またさらに、スタンバイ状態２あるいはスタンバイ状態３の状態では、サブスレッショルドリーク電流あるいはpn接合リーク電流(GIDL電流を含む)が小さいので、電源vddに流れる電流値によって回路CKT0の半導体集積回路装置の選別を行うIDDQテストが容易にできるという特徴がある。なお、pn接合リーク電流の影響を解決する別の方法として、IDDQテストに伴う電源電流測定を、電源電流の測定と同時に基板に流れる基板電流を測定して演算により算出する方法も考えられるが、以下に示す本発明の手法で行えば、より簡単にIDDQテストが実現できる。
【００６７】
IDDQテストとは、トランジスタがスイッチングをしていない静止時にチップの電源電流を測って、故障の有無を検出するテスト手法である。故障がなければ、静止時には僅かな電流がながれるだけである。故障があると、大きな電流が流れる。LSIのテスト手法として主流の機能テスト(Function test)に比べると、少ないテストパターンで多くの故障を検出できるという特徴をもつ。しかし発明者により、従来のIDDQテストには以下のような問題があることが分かった。
【００６８】
(A) 低しきい値トランジスタで構成されたLSIでは、トランジスタがスイッチングをしていない静止時にもサブスレッショルドリーク電流によるリーク電流が流れるため、故障に伴う電流と上記サブスレッショルドリーク電流によるリーク電流の区別がつかなくなり、IDDQテストが困難になる。一方、IDDQテスト時に基板バイアスを印加して上記サブスレッショルドリーク電流によるリーク電流を削減する手法では、今度は上記pn接合リーク電流(GIDL電流を含む)によってIDDQテストが困難になる。
【００６９】
(B) 機能テストと比較して、IDDQ電流の測定に時間を要するためにテストコストが増加する。
【００７０】
(A)の問題は、 IDDQテストで電流を測定するときに本発明のスタンバイ状態２あるいはスタンバイ状態３の状態で測定する（以下、本発明のIDDQ電流測定方法と呼ぶ）ことで解決できる。この方法により、故障している場合に電源vddに流れる電流と、正常な場合に電源vddに流れる電流との比が大きくなるため、故障検出が容易になる。
【００７１】
一方、エージングは、チップに通常よりも高い電圧あるいは時には低い電圧を印加し、チップに対して過酷な条件を課して初期不良をあぶりだすことである。エージングの際の温度条件等については特にここでは限定しない。また、チップを動作させてエージングを行う方法と、動作させないでエージングを行う方法があるが、ここでは特にこれも限定しない。また、エージングを加速テストあるいはバーンインと呼ばれるのとは、ここでは同一のものを意味するものとする。
【００７２】
さらに、エージング時に基板バイアスを印加する方法と印加しない方法があるが、とくにそれも限定しない。サブスレッショルドリーク電流は高温になれば増加する傾向があるため、高温でエージングする場合にはサブスレッショルドリーク電流による熱暴走の危険性がある。そこで、基板バイアスを印加してエージングすればサブスレッショルドリーク電流を減少させることができ、熱暴走を防ぐことができる。
【００７３】
このエージングとIDDQテストの関係について、以下のような2種類の方法が選択できる。
【００７４】
(1)エージングを行った後にチップの電流値を測定して不良選別を行う。
【００７５】
(2)エージングの前後でチップの電流値を測定し、電流値の違いによって不良選別を行う。
【００７６】
(2)の方法では(1)の方法と比較してエージングによって潜在的不良の加速を検出しやすいという利点がある。一方、(1)の方法は一回の電流測定で不良選別が可能で、テスト時間を削減できるという利点がある。上記(1)(2)の両方の電流測定で本発明のIDDQ電流測定方法を用いることができる。
【００７７】
図１６に(1)の手法について、そのフローの一例をフローチャートで示す（ (2)の手法についても同様に行うことができるので、ここでは説明を省略する）。まず、ステップ1601、1602で、電源電圧を通常動作電圧の1.8Vよりも高くしてエージングを行い、故障をあぶりだす。次にステップ1603、1604で、電源電圧を通常動作電圧よりも低くしてさらに基板バイアスを印加して電流測定を行う（本発明のIDDQ電流測定方法）。ステップ1605で、測定した電流値がある値よりも大きければ不良品として選別する。その後、良品のものはステップ1606、1607でチップに通常電源電圧を印加して、さらに基板バイアスを印加せずに機能テスト(Function test)を行う。その後ステップ1608でその機能テスト結果によって選別を行う。ステップ1601〜1607の周囲温度等の環境については特に限定しない。
【００７８】
ここで、ステップ1602でのテストプログラムの実行によって、チップの選別を行ってもよい。また、このテストプログラムの実行には、IDDQテストに先立つチップへのテストパターン入力を含んでもよい。ある種のスキャンを用いてテストパターンを入力する場合にもステップ1602でその入力を行うことができる。さらに、ステップ1606のチップの電源電圧はチップの動作電源電圧範囲の中で、ワースト条件（たとえばvdd=1. 6V）を選んでもよい。
【００７９】
さらにまた、例えばステップ1605で選別するためには、ある絶対値よりも大きな電流が流れた場合に故障と判断する手法でもよいが、半導体集積回路装置がある製造単位で製造されている場合にはその製造単位（例えばロットあるいはウェハ単位）内で統計をとり、製造単位内で統計的に標準値よりもずれた電流値（例えば3σ以上ずれた電流値）を示したものを不良として判断すればよい。あるいは上記二つの方法の両方を用いて判断すればよい。リーク電流はMOSトランジスタのしきい値電圧がばらつくと大きく変化するため、製造単位で大きくばらつく。しかし、同じ製造単位内であれば比較的均一な特性を示すため、上記統計的な不良判定が有効になる。
【００８０】
IDDQテストの二つ目の問題点の(B)については、チップの電源電流を測定するICテスタ等の電流測定装置の改良によりある程度解決されるが、IDDQテストに先立って基板バイアスを変化させる場合には、基板を駆動するための時間が新たに必要である。基板電圧をそのチップ内部で発生させる場合（たとえば図１で、基板バイアス制御回路STBC1内に電圧発生回路がある場合）には、一般にチップ内の電圧発生回路の駆動能力は大きくないために、基板を所望の電圧まで駆動するのには比較的長い時間を要する。
【００８１】
この課題を解決するため、図１７の実施例では基板バイアス用の電源をチップ外部からでも供給できるようにする。図１７で、1700はチップを示している。このチップ1700は電源パッド1701、1702に加えて、基板パッド1703、1704を持っている。
【００８２】
電源パッド1701、1702は回路の電源端子に、基板パッド1703、1704は回路を構成しているトランジスタの基板端子に、それぞれ接続されている。1706は特に必要ではないが、図２の基板バイアス制御回路STBC1に相当するもので、チップ内部にある基板バイアス制御回路である。1705はチップ中の回路の例であるが、ここでは簡単化のためにCMOSインバータの例を図示している。
【００８３】
IDDQテスト時にはチップ外部から電源パッド1701、1702に電圧を供給すると同時に、基板パッド1703、1704にも電圧を供給する。一般にチップ外部の装置（例えばICテスタなど）の電圧供給能力は高いため、短い時間で電源電圧と基板バイアスの値の両方の値を所望の値に安定させることができる。
【００８４】
なお、このチップをパッケージングする際には、電源パッドはパッケージのピンにボンディング等で接続される。基板パッド1703、1704はパッケージのピンにボンディング等で接続する必要は特にないが、例えばIDDQテストの前にチップをパッケージングして動作させる必要がある場合は接続すればよい。
【００８５】
その他の本発明の解決策としては、テスト時に基板バイアスを高速に駆動できるように、チップ内に内蔵する電圧発生回路を構成する方法がある。具体的な一つの方法は、二種類以上の電圧発生回路を用意して、一方をIDDQテスト専用として用いる方法がある。その電圧発生回路の消費電力は気にならないことを利用して、高速に基板バイアスをある値に安定化できる回路構成にする。一方、チップの待機時電流を低減するために用いる電圧発生回路については低電力になるような構成にする。このように、用途によって電圧発生回路を使い分けることで前記問題点(B)を解決できる。もちろん、一つの電圧発生回路で、複数の動作状態を持たせて、用途ごとに最適な動作仕様で動作するように構成してもよい。
【００８６】
以上で説明した本発明のIDDQ電流測定方法を用いたIDDQテストを用いると、それと組み合わせる各種テスト項目（エージングを含む）によって、様々な組み合わせでチップのテストが可能である。しかし、本発明では少なくともIDDQテスト時に電源電圧をチップの通常動作時の電源電圧（通常電圧）よりも低くして、さらに基板バイアスをチップの通常動作時よりも深く印加して電流測定を行えば、その組み合わせは特に限定しない。またさらに、本発明のIDDQ電流測定方法の際に、基板バイアスはそのままで、電源電圧だけを通常電圧よりも低くして、基板バイアスは印加しないで測定してもよい。要はチップの選定テスト時に行うIDDQテスト時の電流測定を、チップの電源間に流れるサブスレッショルドリーク電流やpn接合リーク電流（GIDL電流を含む）が小さくなるように、電源電圧値と基板バイアス値を調整すればよい。
【００８７】
上記IDDQテスト時に電源電圧を低くする時の電源電圧値については、その電源電圧が印加されるチップ内のメモリ回路(ラッチやSRAMあるいはレジスタ等の情報を記憶している回路)の記憶内容が消去されない電源電圧値であればよい。一般には電源電圧値をあまり低くすると、上記記憶内容の保持が難しくなり、さらに回路の動作が不安定となってサブスレッショルドリーク電流以外の別の要因の電流が電源端子間に流れるおそれがある。この最低電圧値は回路を構成するMOSトランジスタのしきい値電圧にも依存するため、ここでは特に限定しない。故障を判別できるのであれば上記したメモリ回路の記憶内容が消去されない最低電圧よりもさらに低い電圧値でもよい。
【００８８】
また、チップの中には通常動作時に２種類以上の電源電圧で動作するものがあるが、それぞれの電源に対してIDDQテストを行う場合、すべての電源の電流を上記した本発明の種々の方法を用いて同時に測定してもよいし、１個づつあるいは数個づつ順番に測定してもよい。
【００８９】
またさらに、チップの中には定電流源回路のような、通常動作時にも少量の電流が電源端子間に流れる回路が含まれている場合がある（以下、これらの電流を定常電流と呼ぶ）。その場合には、故障による電流なのか定常電流なのかが区別できないために、IDDQテストが正常に機能できない。その場合には、図１８のようにチップを構成すればよい。図１８で、1800はそのようなチップを示す。回路群1801は上記した定常電流が流れる回路群を、回路群1802は定常電流が流れない回路群を示す。電源パッド1803と1804とは回路群1801に接続され、電源パッド1805と1806とは回路群1802に接続されている。1807と1808は半導体スイッチである。図１８ではそれぞれ一個づつのパットしかないが、これは図面を簡単にするためで、特にそれぞれの数は限定しない。また、基板バイアス関連端子の接続は図１から図１７までと同様にできるため、ここでは省略する。
【００９０】
IDDQテスト時にはスイッチ1807と1808をオフし、電源パッド1805と1806を用いて本発明のIDDQ電流測定方法を行う（当然その時、電源パッド1803と1804にも所定の電圧を印加する）。定常電流が流れる回路1801の影響を受けずにチップ1800のIDDQテストが可能になる。
【００９１】
一方、これらのテスト時以外の時には電源パッド1804と1806とをスイッチ1808をオンさせて接続し、電源パッド1803と1805とをスイッチ1807をオンさせて接続する。スイッチ1807、1808を用いずに、チップ外で電源パッド1804と1806、及び電源パッド1803と1805をそれぞれボンディングで接続したり、プリント基板（ＰＣＢ）上でそれらを接続してもよい。しかし、図１８のようにチップ内部でスイッチを用いて低抵抗に接続した方が、回路1801と回路1802の電源電圧レベルがノイズ等によってずれることを防ぐことができ、誤作動や消費電力の増加を防ぐことができる。
【００９２】
スイッチ1807や1808の構成方法は特に限定しないが、CMOSスイッチで構成してもよい。また、電源パッド1803が正電源側(vdd)で、電源パッド1804が負電源側(vss)であれば、スイッチ1807はPMOSで、スイッチ1808はNMOSで構成するのがよい。それらのスイッチの制御方法も特に限定しない。
【００９３】
図２ではDC-DCコンバータDC1で昇圧した電圧をDC-DCコンバータDC2で降圧してvdd電圧として供給している。これに対してDC-DCコンバータDC2は電池BAT1からの電圧を直接降圧あるいは昇圧してvdd電圧を作るようにしてもよい。この場合、電池BAT1からDC-DCコンバータ１段でvdd電圧が得られるため高効率な電圧変換が可能である。
【００９４】
図１３は図２とは異なる別の実施例である。BAT2は電池で、図２との違いはスタンバイ時のvddへの電源供給をDC-DCコンパータDC1からではなく、電池BAT2から行っている点である。スタンバイ時には電池BAT1とは別の電池から回路CKT0の電源が供給される。電池の開路電圧のより小さい電池を電池BAT2に使用することができる。電池BAT2は特に限定しないが、ニッケル水素電池やニッケルカドニウム電池がその開路電圧から好適である。
【００９５】
本発明のスタンバイ状態２あるいはスタンバイ状態３の実現手段については、図２や図１３の構成に限定しない。たとえば図２のDC-DCコンバータDC2とダイオードD10からなるパスと、ダイオードD11〜D14からなるパスを用いた電源電圧の切り替え方法については、DC-DCコンバータDC2に出力電圧切り替え機能を持たせれば同様のことが実現できる。
【００９６】
図１４にこの実施例を示す。図１４では図１３に示したダイオードスイッチの代わりに電源切り替え器PSWを用いている。電源切り替え器PSWはVinの電圧がある基準電圧よりも高い時にはVinとVoutをショートさせる。また、ある基準値よりも小さい時にはVbatとVoutをショートさせる。この方法によって電源の切り替えをダイオードスイッチを使用した場合と同様に自動的に行うことが可能になる。
【００９７】
図１４(B)は電源切り替え器PSWの実施例である。301はコンパレータ、302は基準電圧発生器、305と306はインバータ、307と310はPMOSトランジスタ、308と309はダイオードである。Vinの電圧値と基準電圧発生器302の出力とがコンパレータ301で比較され、比較結果を304に出力している。この比較結果によりPMOSトランジスタ307と310のどちらかをオンする。ダイオード308、309はPMOSトランジスタの電流駆動能力以上の電流が流れたときのバイパスとして使用されている。PMOSトランジスタは電流駆動能力が必要になるため、プロセス的に使用可能であればバイポーラトランジスタを使用してもよい。ダイオードスイッチを用いた図２の方法ではダイオードの電圧ドロップVfが問題となるが、図１４の方式ではこの問題が生じない。
【００９８】
図１５はさらに別の実施例である。ここでは電池はBAT1とBAT3の二つで構成され、アクティブ時には電池BAT1が使用され、スタンバイ時には電池BAT3が使用される。また、回路CKT0にはスタンバイ時の回路CKT2の電源電圧を発生する電源回路320が内蔵されている。電源回路320はオペアンプ322とPMOSトランジスタ323および基準電圧発生器321によって構成されている。ここでは基準電圧発生器321の出力電圧は0.9Vである。324はvdd電位モニタで、vddが0.9V以上であれば電源回路320の動作がオフされ、0.9V以上であれば電源回路320の動作がオンされる。電源切り替え器PSWは図１４(B)に示したものである。
【００９９】
図１５では図２と比較するとスタンバイ制御回路STBC2がなく、DC-DCコンバータDC1からの電源供給によってスタンバイ制御を行っている。すなわち、アクティブ状態では、電池BAT1からの電源がDC-DCコンバータDC1によって昇圧あるいは降圧されて3.3Vに安定化された後に、電源切り替え器PSWを通ってvddqおよびvbpqに供給される。また、DC-DCコンバータDC1の出力はDC-DCコンバータDC2にも入力され、そこで1.8Vに降圧されてvddとして回路CKT0に供給される。vdd電位モニタ324はvddの電位をモニタし、vddが0.9V以上であるため電源回路320はオフされている。 一方、スタンバイ状態では、DC-DCコンバータDC1からの電源供給が停止される。これにより、電源切り替え器PSWは電池BAT3の出力VbatとVoutをショートし、vddqおよびvdpqに電池BAT3の電源が供給される。また、DC-DCコンバータDC2には電源が供給されなくなるため、 DC-DCコンバータDC2によるvddへの電源供給が無くなる。vdd電位モニタ324はvddの電位をモニタし、vddが0.9V以下になるために電源回路320をオンする。これによってvddには基準電圧発生器321の出力電圧と同じ電位0.9VがPMOSトランジスタ323から供給される。電池BAT3には特に限定しないが、リチウム電池がその開路電圧およびエネルギー密度から好適である。
【０１００】
電源回路320はコイル等を必要としないために集積回路化しやすい。回路CKT0を一つの半導体チップとすれば、回路CKT0以外にスタンバイ時に使用するための特別な電源回路が必要ないという利点がある。また、図１４と同様に、ダイオードスイッチを用いた図２の方法と比較すると、ダイオードの電圧ドロップVfの問題がないという利点がある。
【０１０１】
図２、図１４において、スタンバイ制御回路STBC2は回路CKT0の外に記述されているが、回路CKT0内に設けてもよい。その場合、回路CKT0からの信号によって自らの電源電圧を変化させることになる。また、回路CKT1内に内蔵してもよい。回路CKT1の電源電位はvdd電位ほど変動しないため、回路CKT1の回路設計が容易にできる。また当然、回路CKT0内にあってもvddとは別系統の電源がスタンバイ制御回路STBC2に供給されていてもよい。
【０１０２】
以上、図２、図１３、図１４、図１５で示した実施例以外にも種々の構成が取り得る。以下、図２の構成を元に他の実施例を示すが、基板バイアスをアクティブ時よりも深く印加し、さらにその回路に供給する電源電圧を低くするという電力低減モードを備えてスタンバイ時の低電力化が実現できれば特にその構成は限定しない。
【０１０３】
図６は図２の回路CKT2を、スタンバイ状態で電源をオフにすると回路内に保持されている情報が消去されて電源電圧の復元によってアクティブ状態に移行するのに支障がある回路CKT3と、そうではない回路CKT4に分離した場合の実施例である。
【０１０４】
スタンバイ時には、電源を消去しても支障がない回路CKT4には電源スイッチSW1を介して電源vddcが供給されている。電源スイッチSW1はスタンバイ制御回路STBC2によって制御されており、スタンバイ時には電源スイッチSW1をオフにすることで回路CKT4の電源供給が遮断される。これにより回路CKT4に流れるサブスレッショルドリーク電流による電力消費を削減できる。
【０１０５】
スタンバイ時に回路CKT3の電源をオフした時、通電されている回路CKT3が誤作動しないように回路CKT3と回路CKT4間でのインターフェースに出力固定回路や入力固定回路が必要であるが、NANDやNORといったCMOS回路を使用すれば簡単に実現できるのでここでは省略している。
【０１０６】
スタンバイ時のサブスレッショルドリーク電流を、本発明の図１の方法を用いて削減し、さらに図６の方式のように電源を切っても支障がない回路の電源を切るという方法を組み合わせることで、システム全体としてより低電力化が達成できる。
【０１０７】
図７は図６の電源スイッチSW1を回路CKT0内に設けた場合の実施例である。STBC2はスタンバイ電源制御回路で、回路CKT4の電源電圧vdd_vおよびvss_vを制御する。スタンバイ状態では回路CKT4の電源電圧vdd_vおよびvss_vに例えば1.0Vおよび0.8Vが印加されるようにする。0.2Vの電位差しか回路CKT4には供給されないため回路CKT4内に記憶された情報は記憶されないが、回路CKT4内に流れるサブスレッショルドリーク電流を大幅に低減できる。もちろん、図６の場合と同様にvdd_v、vss_vに0.9Vを印加して電源を完全に遮断してもよい。
【０１０８】
図８は回路CKT4およびスタンバイ電源制御回路STBC2の実現方法の実施例を示したものである。ncell1〜ncellnはCMOS論理回路であり、その基板バイアスはvbpおよびvbnに接続されている。また、それぞれのセルの電源端子は仮想電源vdd_vおよびvss_vに接続されている。CMOS論理回路（標準セル）ncellの一つまたはそれらの組合せが回路CKT4に相当し、またスイッチセル（電源電圧制御手段）swcellはスタンバイ電源制御回路STBC2の一部を構成する。
【０１０９】
スイッチセルswcellにおいて、PMOS基板バイアスvbpおよびNMOS基板バイアスvbnはそれぞれMOSトランジスタMP1およびMN1を介して電源vddおよびvssに接続されている。したがって、PMOS基板制御信号cbpおよびNMOS基板制御信号cbnがそれぞれ'L'および'H'のときには基板バイアスvbp、vbnには電源電位が印加されることになる。また、 PMOS基板制御信号cbpおよびNMOS基板制御信号cbnがそれぞれ'H'および'L'のときには、図８に示されていない外部の回路からvbpおよびvbn電位が供給される。
【０１１０】
一方、仮想電源vdd_vおよびvss_vは、それぞれMOSトランジスタMP2およびMN2を介して電源vddおよびvssに接続されている。したがって、電源切換信号pwswが'H'の時には仮想電源vdd_vおよびvss_vはそれぞれ電源vddおよびvssに接続されることになる。また、電源切換信号pwswが'L'の時には仮想電源vdd_vおよびvss_vはハイインピーダンス状態となり、その電位は仮想電源vdd_vおよびvss_v間に接続されている回路のリーク電流等により決定される値となる。
【０１１１】
図８でCP1とCP2は電源電圧変動を少なくするために用いているいわゆるバイパスコンデンサであるが、特に無くてもよいが、バイパスコンデンサCP1はvdd_vおよびvss_vのAC的なインピーダンスを下げるのに効果的である。
【０１１２】
図９は動作波形の実施例を示している。アクティブ状態ではPMOS基板制御信号cbpおよびNMOS基板制御信号cbnはそれぞれ0V、1.8Vとなり、基板バイアスvbp、vbnは電源電位1.8Vおよび0Vが印加される。このとき、電源切換信号pwswは1.8Vで仮想電源vdd_vおよびvss_vにはそれぞれ電源1.8Vおよび0Vが供給される。
【０１１３】
スタンバイ状態４ではPMOS基板制御信号cbpおよびNMOS基板制御信号cbnには3.3Vおよび−1.5Vが印加され、vbpおよびvbnにはそれぞれ3.3Vおよび−1.5Vが印加される。標準セルncell1〜ncellnの回路中のMOSトランジスタの基板バイアスは深くなり、基板バイアス効果によりしきい値が高くなってサブスレッショルドリーク電流が低減できる。
【０１１４】
スタンバイ状態５ではスタンバイ状態４の状態に加えて、電源切換信号pwswが0Vになる。これにより、仮想電源vdd_vおよびvss_vは電源vddおよびvssから切り放される。それにより、仮想電源vdd_vおよびvss_vの電位はリーク等によって決まるある値(ここでは1.0Vおよび0.8V)になる。標準セルncell1〜ncellnの回路中のMOSトランジスタの基板バイアスは深くなり、基板バイアス効果によりしきい値が高くなるのに加え、DIBL現象によってncell1〜ncellnの回路中のMOSトランジスタのしきい値はかなり高くなる。これによりサブスレッショルドリーク電流が大幅に低減できる。
【０１１５】
MOSトランジスタMP1、MP2、MN1、MN2のしきい値電圧については、特に限定しないが、低しきい値に設定するとリーク電流が流れるために全体として低電力化が図り難くなる。そのため高しきい値のMOSトランジスタを使用するのがよい。ただし、MOSトランジスタMP2およびMN2についてはスタンバイ時にはその基板バイアスが深く印加されるため、MP2とMN2のしきい値電圧は高くなる。したがって、MOSトランジスタMP2、MN2には低しきい値MOSトランジスタを使用できる。
【０１１６】
MOSトランジスタの酸化膜厚については、スタンバイ時に高電圧がゲート・ソースあるいはゲート・ドレイン間に印加されるため、MOSトランジスタMP1およびMN1の酸化膜は標準セルncell1中のMOSトランジスタの酸化膜よりも厚くする必要がある。一方、MOSトランジスタMP2およびMN2の酸化膜については、ゲート・ソースあるいはゲート・ドレイン間に高電圧が印加されることがないため、標準セルncell1中のMOSトランジスタの酸化膜と同じ酸化膜厚でよい。
【０１１７】
図８のスイッチセルswcell1を多数設けることで、アクティブ時に基板バイアスvbpおよびvbnと仮想電源vdd_vおよびvss_vをそれぞれ低インピーダンスに電源vdd、vssに接続できる。
【０１１８】
図１０および図１１はスイッチセルswcell1の配置方法の実施例である。仮想電源vdd_vおよびvss_vはncell1〜ncellnにとって電源線となるため、高速動作のためにはそのインピーダンスは出来るだけ小さくする必要がある。スイッチセルswcell1を多数配置すればそれだけ低インピーダンスとなるが、数には限りがあり、さらに多数のswcell1の配置は面積増加を招く。
【０１１９】
図１０は効率的なスイッチセルswcell1の配置方法を示したものである。図１０では処理される信号の流れが図に示すＸ方向であるものとする。図１０でncell2とncell5あるいはncell1とncell4は同時に動作するが、ncell2とncell1およびncell5とncell4は同時には動作しない。したがって、一本の仮想電源vdd_vおよびvss_vに接続された回路の中で同時に動作する回路数は少なくなる。
【０１２０】
図１１は他の例を示す。図１１では処理される信号の流れが図に示すＹ方向であるものとする。図１１でncell2とncell3あるいはncell4とncell5は同時に動作する可能性が高い。したがって、一本の仮想電源vdd_vおよびvss_vに接続されたCMOS回路が同時に多数動作する。
【０１２１】
一本の仮想電源に接続された回路が同時に多数動作しないように信号の流れの方向と仮想電源の方向を平行になるように設計することで、仮想電源に流れる電流ピークを抑えることができる。電流ピークが低くなると同じ電源インピーダンスの場合には発生する電源バンプの量を減らせることになるため、実効的には仮想電源を低インピーダンスにしたことと等価になる。この観点からは図１１は図１０よりも非効率的なswcell1の配置方法といえる。
【０１２２】
図１０の電源ネットと信号の流れの設計は、たとえばデータパスの設計で容易に実現できる。データパスの信号の流れは規則的であるため、容易に仮想電源とを平行になるように設計できる。
【０１２３】
図１２は電源配線vdd,vss、基板バイアス制御線vbp,vbn,cbp,cbn及び電源切換線pwswのレイアウト例である。図の横方向にはＭ１（第１層メタル配線）で配線されたvdd,vss,vbp,vbnが平行に配線されている。縦方向にはＭ２（第２層メタル配線）で配線されたvdd,vss,vbp,vbn,cbp,cbn,pwswがswcell上を配線されており、Ｍ１とＭ２との交点で、それぞれvdd,vss,vbp,vbnがメッシュ状に接続されている。データパスの信号の流れを図のSignal flowの矢印方向にすることで、一本の仮想電源に接続された回路の同時動作数を抑えることができる。図中の符号は図１１以前に示したものと同様のものを示す。
【０１２４】
【発明の効果】
本発明の方法の主な効果は以下の通りである。
【０１２５】
(1)基板バイアス効果とDIBL現象によるしきい値電圧の変化により、スタンバイ状態でのサブスレッショルドリーク電流による消費電力増加を抑えることができる。
【０１２６】
(2)MOSトランジスタのドレイン・ウェルあるいはウェル・ウェル間の電圧を大きくすることなく、実効的に深い基板バイアスをMOSトランジスタに印加することができる。
【図面の簡単な説明】
【図１】本発明のもっとも基本的な実施例を示す図である。
【図２】本発明のより具体的な実施例を示す図である。
【図３】図２の制御波形を示す図である。
【図４】図３とは異なる制御例を示す図である。
【図５】従来例を示す図である。
【図６】図２の実施例に、電源電圧制御手段を具備した場合の実施例を示す図である。
【図７】電源電圧制御手段の図６とは異なる別の実施例を示す図である。
【図８】電源電圧制御手段のより具体的な実施例を示す図である。
【図９】図８の制御波形を示す図である。
【図１０】図８のswcell1の効率的な配置方法の実施例を示す図である。
【図１１】図８のswcell1の非効率的な配置方法の実施例を示す図である。
【図１２】データパス回路に図８の実施例を適用した場合のレイアウト例を示す図である。
【図１３】電源電圧制御手段の図６とは異なる別の実施例を示す図である。
【図１４】電源電圧制御手段の図６とは異なる別の実施例を示す図である。
【図１５】電源電圧制御手段の図６とは異なる別の実施例を示す図である。
【図１６】本発明のチップのテストシーケンスの実施例を示す図である。
【図１７】本発明のチップ端子構造の実施例を示す図である。
【図１８】本発明のチップ電源端子構造の実施例を示す図である。
【図１９】酸化膜厚の薄いMOSトランジスタのドレイン電流(Id)のゲート電圧(Vgs)依存性を示す図である。
【符号の説明】
vbp……PMOS基板バイアス電位、
vbn……NMOS基板バイアス電位、
STBC1……基板バイアス制御回路、
STBC2……スタンバイ制御回路、
DC1、DC2……DC-DCコンバータ、
BAT1、BAT2、BAT3……電池、
D10、D11、D12、D13、D14……ダイオード、
swcell、swcell1、swcell2……電源電圧制御手段。
Claims (14)
- 通常動作時の論理回路の供給電圧が第１の電圧とされる上記論理回路からなる半導体集積回路装置を用意し、
ＭＯＳトランジスタのしきい値電圧を大きくするために、上記論理回路のＭＯＳトランジスタに基板バイアス電圧を印加し、
上記論理回路の供給電圧として、上記第１の電圧より低い第２の電圧を上記論理回路に印加し、
上記論理回路のＭＯＳトランジスタの静止時に、上記半導体集積回路装置の電源電流を測定することを特徴とする半導体集積回路装置の検査方法。 - 上記半導体集積回路装置は、上記基板バイアス電圧が印加可能にされる第１のパッドと、上記供給電圧が印加可能にされる第２のパッドと、を有することを特徴とする請求項１に記載の半導体集積回路装置の検査方法。
- 上記第１のパッドは、上記半導体集積回路装置のパッケージのいかなるピンとも接続されず、上記第２のパッドは、上記パッケージのピンのいずれか１つと接続されることを特徴とする請求項２に記載の半導体集積回路装置の検査方法。
- 上記測定された電源電流がある値より低いときには、上記半導体集積回路装置を良品として選別することを特徴とする請求項１に記載の半導体集積回路装置の検査方法。
- 通常動作時の上記選別された半導体集積回路装置の論理回路のＭＯＳトランジスタに基板バイアス電圧を印加し、
上記論理回路の供給電圧として、上記選別された半導体集積回路装置の論理回路に上記第１の電圧を印加し、
上記選別された半導体集積回路装置に対して機能テストを実行することを特徴とする請求項４に記載の半導体集積回路装置の検査方法。 - 通常動作時の論理回路の供給電圧が第１の電圧とされ、通常動作時の上記論理回路のＭＯＳとランジスタのしきい値電圧の絶対値が第２の電圧とされる上記論理回路からなる半導体集積回路を用意し、
上記半導体集積回路装置の第１のＩＤＤＱテストを実行し、
上記実行された第１のＩＤＤＱテストにおいて、上記供給電圧は、上記第１の電圧より低い第３の電圧に設定され、上記しきい値電圧の絶対値は、上記第２の電圧より高い第４の電圧に設定されることを特徴とする半導体集積回路装置の検査方法。 - 上記ＭＯＳトランジスタに印加される基板バイアス電圧は、上記ＭＯＳトランジスタのしきい値電圧を制御するために、制御されることを特徴とする請求項６に記載の半導体集積回路装置の検査方法。
- 上記半導体集積回路装置は、上記基板バイアス電圧が印加可能にされる第１のパッドと、上記供給電圧が印加可能にされる第２のパッドと、を有することを特徴とする請求項７に記載の半導体集積回路装置の検査方法。
- 上記第１のパッドは、上記半導体集積回路装置のパッケージのいかなるピンとも接続されず、上記第２のパッドは、上記パッケージのピンのいずれか１つと接続されることを特徴とする請求項８に記載の半導体集積回路装置の検査方法。
- 上記第１のＩＤＤＱテストの実行前に、上記論理回路の供給電圧として、上記第１の電圧より高い第５の電圧を上記論理回路に印加することを特徴とする請求項６に記載の半導体集積回路装置の検査方法。
- 上記実行された第１のＩＤＤＱテストで測定された電源電流がある値より低いときには、上記半導体集積回路装置を良品として選別することを特徴とする請求項６に記載の半導体集積回路装置の検査方法。
- 上記半導体集積回路装置の第２のＩＤＤＱテストを実行し、
上記第２のＩＤＤＱテストにおいて、上記供給電圧は、上記第１の電圧より低い第３の電圧に設定され、上記しきい値電圧の絶対値は、上記第２の電圧より高い第４の電圧に設定されることを特徴とする請求項６に記載の半導体集積回路の検査方法。 - 上記実行された第１のＩＤＤＱテストで測定された第１の電源電流と、上記実行された第２のＩＤＤＱテストで測定された第２の電源電流との電流差に基づいて、上記半導体集積回路装置を良品として選別することを特徴とする請求項１２に記載の半導体集積回路装置の検査方法。
- 上記半導体集積回路装置の機能テストを実行し、
上記実行された機能テストにおいて、上記供給電圧は、上記第１の電圧に設定され、上記しきい値電圧の絶対値は、そのときの上記第２の電圧に設定されることを特徴とする請求項１１に記載の半導体集積回路装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25531799A JP4105833B2 (ja) | 1998-09-09 | 1999-09-09 | 半導体集積回路装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-254844 | 1998-09-09 | ||
| JP25484498 | 1998-09-09 | ||
| JP10891699 | 1999-04-16 | ||
| JP11-108916 | 1999-04-16 | ||
| JP25531799A JP4105833B2 (ja) | 1998-09-09 | 1999-09-09 | 半導体集積回路装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000357962A JP2000357962A (ja) | 2000-12-26 |
| JP2000357962A5 JP2000357962A5 (ja) | 2006-03-30 |
| JP4105833B2 true JP4105833B2 (ja) | 2008-06-25 |
Family
ID=27311353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25531799A Expired - Fee Related JP4105833B2 (ja) | 1998-09-09 | 1999-09-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4105833B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4353393B2 (ja) | 2001-06-05 | 2009-10-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2003031681A (ja) * | 2001-07-16 | 2003-01-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2003086706A (ja) * | 2001-09-13 | 2003-03-20 | Sharp Corp | 半導体装置及びその製造方法、スタティック型ランダムアクセスメモリ装置並びに携帯電子機器 |
| US7064984B2 (en) * | 2002-01-16 | 2006-06-20 | Micron Technology, Inc. | Circuit and method for reducing leakage current in a row driver circuit in a flash memory during a standby mode of operation |
| JP4401621B2 (ja) | 2002-05-07 | 2010-01-20 | 株式会社日立製作所 | 半導体集積回路装置 |
| US6970034B1 (en) * | 2003-07-07 | 2005-11-29 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption due to gate leakage during sleep mode |
| JP4637512B2 (ja) * | 2003-11-13 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP4337709B2 (ja) | 2004-11-01 | 2009-09-30 | 日本電気株式会社 | 半導体集積回路装置 |
| JP4237221B2 (ja) * | 2006-11-20 | 2009-03-11 | エルピーダメモリ株式会社 | 半導体装置 |
| US7898013B2 (en) * | 2007-01-01 | 2011-03-01 | Sandisk Corporation | Integrated circuits and methods with two types of decoupling capacitors |
| US8787096B1 (en) * | 2013-01-16 | 2014-07-22 | Qualcomm Incorporated | N-well switching circuit |
| WO2016110968A1 (ja) * | 2015-01-07 | 2016-07-14 | 株式会社日立製作所 | プログラマブルデバイス及びそれを用いた制御装置、及びその障害対策方法 |
| EP3187960B1 (en) * | 2015-12-29 | 2019-04-17 | GN Hearing A/S | Dynamic back-biasing in fd-soi process for optimizing psu ratio |
| CN115910143B (zh) * | 2021-08-20 | 2024-06-21 | 长鑫存储技术有限公司 | 驱动电路、存储设备及驱动电路控制方法 |
-
1999
- 1999-09-09 JP JP25531799A patent/JP4105833B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000357962A (ja) | 2000-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100712091B1 (ko) | 반도체 집적회로장치 | |
| JP4105833B2 (ja) | 半導体集積回路装置 | |
| JP5057430B2 (ja) | 半導体集積回路とその製造方法 | |
| US7282905B2 (en) | System and method for IDDQ measurement in system on a chip (SOC) design | |
| US20080143423A1 (en) | Semiconductor integrated circuit and manufacturing method therefor | |
| US7812628B2 (en) | Method of on-chip current measurement and semiconductor IC | |
| KR100470997B1 (ko) | 웨이퍼 번인 테스트에 사용하기 적합한 전압 발생기제어방법 및 전압 발생기의 동작제어를 위한 제어회로를갖는 반도체 메모리 장치 | |
| JP2009044220A (ja) | 半導体集積回路 | |
| US7737721B2 (en) | Latch circuit and semiconductor integrated circuit device that has it | |
| US7107467B2 (en) | Semiconductor memory device having a circuit for removing noise from a power line of the memory device using a plurality of decoupling capactors | |
| Sumita et al. | Mixed body bias techniques with fixed V/sub t/and I/sub ds/generation circuits | |
| JP3759069B2 (ja) | 内部電圧制御回路 | |
| US6982555B2 (en) | Semiconductor device | |
| US6738280B2 (en) | Read only memory | |
| US20010011905A1 (en) | Semiconductor integrated circuit device and testing method therefor | |
| US6914844B2 (en) | Deep power down switch for memory device | |
| KR100610005B1 (ko) | 반도체 메모리 소자의 네거티브 전압 발생장치 및네거티브 전압 생성제어방법 | |
| JP3980560B2 (ja) | テスト可能なカスコード回路およびそれをテストする方法 | |
| JP2023093164A (ja) | 半導体装置 | |
| JP2024134706A (ja) | 半導体装置 | |
| JP2001060628A (ja) | 半導体集積回路装置 | |
| JP2007322435A (ja) | 半導体集積回路装置の検査装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060210 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060210 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060210 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080229 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080318 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080328 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140404 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |