JP2009044220A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】入力データをクロック信号に同期して記憶可能な第1フリップフロップ(FF1)と、上記第1フリップフロップの出力信号を取り込む組み合わせ回路(LOGIC1)と、上記組み合わせ回路の出力信号を上記クロック信号に同期して記憶可能な第2フリップフロップ(FF2)とを備える。そして、上記第1フリップフロップと上記第2フリップフロップとで挟まれた上記組み合わせ回路毎に、上記組み合わせ回路を構成するトランジスタのしきい値電圧を調整可能なしきい値調整回路(100)を設ける。上記MOSトランジスタのVthばらつき補償により、回路設計時の性能を確保することができ、それによって製造歩留りの向上を図ることができる。
【選択図】図1
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
<第1実施形態>
図22には、本発明にかかる半導体集積回路の一例とされるマイクロコンピュータが示される。
上記第2調整回路20は、上記REG2と上記VBNCNTとを含んで成る。上記VBNCNTは、VBNSELに従ってVBNS1,VBNS2,VBNS3を選択可能なセレクタSEL2を含む。
図10には、CPUの制御回路などのFF間にはさまれる組み合わせ回路が、規則的にはレイアウトできない回路に適用した場合のレイアウト例が示される。
図11には、タイミング制約を満たすかどうかをチェック可能なフリップフロップ回路の構成例が示される。
図14には、基板バイアスを制御するための回路が示される。
図15には、第5実施形態で使用されるMOSトランジスタの断面が示される。
図19には、第2実施形態で説明した場合の回路と同等の回路構成で、CPUの制御回路などのFF間にはさまれる組み合わせ回路が規則的にはレイアウトできない回路に薄膜BOX・FD−SOIトランジスタを用いた場合のレイアウト例が示される。図19では、deep−nwellがディープnウエルの領域を、AREAAがディープnウエル中の実際にトランジスタを配置することのできる領域を、psubがp型のシリコン基板をそれぞれ示している。CPUの制御回路等では、論理的にはFF間に挟まれてひとまとめになっている回路が、実際のシリコン上のレイアウトでは図10のディープnウエルで囲まれた領域で示されるように入り組んで配置される。このため、各組み合わせ回路間でディープnウエルを分離するための余裕を設ける必要がある。薄膜BOX・FD−SOIトランジスタを用いた場合には組み合わせ回路間のウエルを素子分離を用いて絶縁できるため、ディープnウエルを組み合わせ回路によって変える必要が無くなり、面積オーバヘッドが非常に小さくなり、トランジスタが配置できる領域がLSI中の大きな面積を占めることができる。この様子は図10と図19を比較することで一目瞭然であり、薄膜BOX・FD−SOIトランジスタを適用することにより、面積オーバヘッドを大きく低減することができる。
図20には、第1実施形態の中のVBP電位を制御する回路の別の構成例が示される。
図23には、基板バイアスを印加する際の回路を構成する論理セルのレイアウト例が示される。
図24には、Vthの状態とそれぞれの状態での図1中の各ノードの電位との関係が示される。
20 第2調整回路
100 しきい値調整回路
SOC 半導体集積回路
FF1,FF2 フリップフロップ
LOGIC1 組み合わせ回路
PMOS pチャネル型MOSトランジスタ
NMOS nチャネル型MOSトランジスタ
REG1,REG2 レジスタ
VBPCNT,VBNCNT 制御回路
BOX 埋め込み酸化膜
EOR エクスクルージブオア
Claims (10)
- 入力データをクロック信号に同期して記憶可能な第1フリップフロップと、
上記第1フリップフロップの出力信号を取り込む組み合わせ回路と、
上記組み合わせ回路の出力信号を上記クロック信号に同期して記憶可能な第2フリップフロップと、を複数備えた半導体集積回路であって、
上記第1フリップフロップと上記第2フリップフロップとで挟まれた上記組み合わせ回路毎に、上記組み合わせ回路を構成するトランジスタのしきい値電圧を調整可能なしきい値調整回路を含むことを特徴とする半導体集積回路。 - 上記組み合わせ回路には、pチャネル型MOSトランジスタと、nチャネル型MOSトランジスタとが含まれ、
互いに導電型が等しいMOSトランジスタ毎にバックゲートが共通接続されて成る請求項1記載の半導体集積回路。 - 上記しきい値調整回路は、pチャネル型MOSトランジスタのバックゲートを調整可能な第1調整回路と、
nチャネル型MOSトランジスタのバックゲートを調整可能な第2調整回路と、を含んで成る請求項1記載の半導体集積回路。 - 上記第1調整回路は、pチャネル型MOSトランジスタについてのバックゲート電位制御情報を保持可能な第1レジスタと、
上記第1レジスタの保持情報に基づいて、上記pチャネル型MOSトランジスタのバックゲートの電位を変更可能な第1制御回路と、
上記nチャネル型MOSトランジスタについてのバックゲート電位制御情報を保持可能な第2レジスタと、
上記第2レジスタ保持情報に基づいて、上記nチャネル型MOSトランジスタのバックゲートの電位を変更可能な第2制御回路と、を含んで成る請求項1記載の半導体集積回路。 - 上記第1制御回路及び上記第2制御回路は、上記バックゲート電位制御情報に基づいて、互いにレベルが異なる複数の電位を選択的に上記複数のトランジスタのバックゲートに供給可能なセレクタを含んで成る請求項4記載の半導体集積回路。
- 上記組み合わせ回路は、上記トランジスタによってデータパスを形成する請求項1記載の半導体集積回路。
- 上記組み合わせ回路を形成するトランジスタは、拡散層、ウエル領域、及び上記拡散層とウエル領域との間に介在された絶縁膜を含み、上記ウエル領域がバックゲートとされる請求項1記載の半導体集積回路。
- 上記第1フリップフロップ及び第2フリップフロップ回路は、入力された信号がタイミング制約を満たすか否かの判別を可能とする判定回路を含んで成る請求項1記載の半導体集積回路。
- 上記組み合わせ回路は、上記バックゲートに給電するための給電セルを含み、
上記給電セルは、それぞれ所定の論理機能を有する複数の論理セルに対し1個の割合で配置される請求項1記載の半導体集積回路。 - 上記組み合わせ回路の動作速度が設計値より早い場合、上記しきい値調整回路により、上記トランジスタのバックゲートに負のバイアス電圧が供給されることでしきい値電圧が上昇され、上記組み合わせ回路の動作速度が設計値より遅い場合、上記しきい値調整回路により、上記トランジスタのバックゲートに正のバイアス電圧が供給されることでしきい値電圧が低下されて成る請求項1記載の半導体集積回路。
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