JP4492837B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4492837B2 JP4492837B2 JP2001230745A JP2001230745A JP4492837B2 JP 4492837 B2 JP4492837 B2 JP 4492837B2 JP 2001230745 A JP2001230745 A JP 2001230745A JP 2001230745 A JP2001230745 A JP 2001230745A JP 4492837 B2 JP4492837 B2 JP 4492837B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mosfet
- gate
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、主として情報処理装置に使用される大規模集積回路装置における高速動作化と低消費電力化及び動作の安定化技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願出願人においては、先にＭＯＳＦＥＴのリーク電流による消費電力の増加と動作速度との調和を好適に図った半導体集積回路装置を特開平１１−１９５９７６号公報において提案している。上記公報に従えば、半導体集積回路装置中の複数の信号経路について、信号経路に沿って信号が伝わるディレイに余裕のある経路においては、高しきい値電圧のＭＯＳＦＥＴにより構成し、逆に、ディレイに余裕の無い経路においては、サブスレッショルドリーク電流は大きいが動作速度が速いような低しきい値電圧のＭＯＳＦＥＴにより構成する。上記のようなＭＯＳＦＥＴの高しきい値電圧と低しきい値電圧を実現する手段としては、ゲート酸化膜下の半導体基板の不純物濃度を変えること、ゲート酸化膜厚寸法を変えること、ウェル領域に与えられる基板バイアス電圧を変えること、ゲート長を変えること及びこれらの組み合わせにより構成される。
【０００３】
【発明が解決しようとする課題】
上記公報においては、ＭＯＳＦＥＴのしきい値電圧を低くすると、サブスレッショルド特性（テーリング特性）によって、ＭＯＳＦＥＴを完全にオフすることができなくなり、ソース−ドレイン経路を通したサブスレッショルドリーク電流が増大することを前提としている。かかる観点から、サブスレッショルドリーク電流を必要最小に設定するようＭＯＳＦＥＴのしきい値電圧の制御が行われるものである。このように従来技術においては、しきい値電圧の低下によるサブスレッショルドリーク電流の増加が消費電力を増大させるものと考えられていたため、専らしきい値電圧の制御によって消費電力の増加と動作速度との調和が可能であるとの認識に止まるものである。
【０００４】
半導体技術のいっそうの進展に伴い、素子は益々微細化される傾向にある。かかる素子の微細化は、ゲート絶縁膜の膜厚を薄くする関係にあり、このようにゲート絶縁膜の膜厚が薄くなってくると必然的にしきい値電圧が低下してしまう。したがって、本願発明者においては、前記公報の技術を用いてしきい値電圧の制御によって、消費電力の増加と動作速度との調和を図ることを検討した。
【０００５】
しかしながら、素子の微細化によるゲート絶縁膜の薄膜化を進めていくと、しきい値電圧の制御のみでは消費電力が低減しなくなることが判明した。つまり、ゲート絶縁膜を薄くしていくと、ゲート絶縁膜を通過するダイレクトトンネル電流が無視できなくなり、上記ＭＯＳＦＥＴのドレイン−ソース間に流れるサブスレッショルドリーク電流に匹敵するような電流が流れてしまう。このダイレクトトンネル電流は、前段回路の直流電流として消費されるものであるので消費電力を増大させる。
【０００６】
したがって、前記公報に記載の従来技術においては、基板濃度、基板バイアス電圧、ゲート長により高しきい値電圧としても上記ダイレクトトンネル電流を減少させることはできない。ゲート酸化膜の膜厚を厚くして高しきい値電圧にした場合、相対的関係では低しきい値電圧にしたＭＯＳＦＥＴに比べてダイレクトトンネル電流は低下する。しかし、ダイレクトトンネル電流とゲート絶縁膜との関係が認識されていないため、ゲート絶縁膜の膜厚の設定によっては、必ずしも消費電力の増加と動作速度との調和とが図られるものとは限らず、常に一定の技術的効果を期待できるものにはならない。
【０００７】
上記素子の微細化に伴うゲート絶縁膜の薄膜化は、上記ダイレクトトンネル電流の増加の他にピンホールによる絶縁破壊などの不良原因を多発をもたらす。つまり、このようなダイレクトトンネル電流を含むリーク電流の増大をそのままにしておくと、単に半導体集積回路装置で消費される消費電流を大きくすることの他に、直流試験を不能にしてしまうという別の問題を有する。半導体集積回路装置に電源電圧を供給して、その電源電流を測定することにより、ＭＯＳＦＥＴのゲートや層間絶縁膜での絶縁不良を間接的に判定しようとする場合に、上記リーク電流の電流値が大きくなると、必然的にプロセスバラツキ等によってその分布幅も広がるので、上記回路の部分的な絶縁不良によるリーク電流の判定を不能にしてしまう。
【０００８】
この発明の目的は、素子の微細化に適合し、回路の高速動作化と低消費電力と高信頼性を実現した半導体集積回路装置を提供することにある。この発明の他の目的は、素子の微細化、回路の高速動作化と低消費電力に加えて直流試験を容易にした半導体集積回路装置を提供することにある。発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ＭＯＳＦＥＴのソース−ドレイン経路を通して流れるリーク電流との相対的関係において、そのゲート絶縁膜で生じるリーク電流を無視できる程度に膜厚を厚くした第１ＭＯＳＦＥＴと、それよりゲート絶縁膜の膜厚が薄く形成されてなる第２ＭＯＳＦＥＴとを用い、クロック信号の１周期に対して一対のフリップフロップ回路及びその間に設けられた論理ゲートの段数との関係で時間的に余裕のある論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第１ＭＯＳＦＥＴを用いて構成し、上記時間的に余裕の無い論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第２ＭＯＳＦＥＴを用いて構成し、電圧保持に用いられる容量素子を上記第１ＭＯＳＦＥＴのゲート容量を用いて構成する。
【００１０】
【発明の実施の形態】
図１に、この発明に係る半導体集積回路装置の一実施例の概略素子構造断面図が示されている。同図には、この発明に係る半導体集積回路装置に用いられるｐチャンネル型ＭＯＳＦＥＴを例にした３つのＭＯＳトランジスタ（以下、ＦＥＴを単にトランジスタという）Ｔｐ１〜Ｔｐ３とｎチャネル型ＭＯＳトランジスタを例にした１つのＭＯＳトランジスタＴｎ１が例示的に示されている。
【００１１】
この実施例のＣＭＯＳ型の半導体集積回路装置は、特に制限されないが、ｐ型半導体基板１にｎ型ウエル２とｐ型ウエル３とが形成されている。また、ｐ型半導体基板１の表面には、ｎ型ウエル２とｐ型ウエル３との境界領域などにフィールド絶縁膜４が形成されている。上記ｎ型ウエル２には、ｐチャネルＭＯＳトランジスタＴｐ１ないしＴｐ３が設けられる。ｐ型ウエル３には、ｎチャネルＭＯＳトランジスタＴｎ１が設けられる。
【００１２】
上記ＭＯＳトランジスタＴｐ１は、そのゲート酸化膜（絶縁膜）１７の膜厚が、上記ＣＭＯＳ型の半導体集積回路装置のプロセスで可能とされる最も薄い膜厚に形成される。ＭＯＳトランジスタＴｐ２は、上記ＭＯＳトランジスタＴｐ１に比べてゲート酸化膜１６の膜厚が厚く形成される。この膜厚の設定は、ゲート酸化膜１６でのダイレクトトンネルによるリーク電流が、上記ＭＯＳトランジスタＴｐ１のサブスレッショルドリーク電流に比べて無視できる程度に小さくなるように設定される。言い換えるならば、ＭＯＳトランジスタＴｐ２のゲート容量を用いてキャパシタを構成した場合、そのリーク電流が無視できる程度の膜厚を持つようにされる。
【００１３】
上記のようにＭＯＳトランジスタＴｐ１のゲート酸化膜１７は、ＭＯＳトランジスタの微細化に対応して設定されるものであり、それを形成するプロセス技術での最小膜厚にされる。つまり、ＭＯＳトランジスタのサイズは、チャネル長で世代が表されるものであり、チャネル長が短くなる対応してゲート酸化膜１７の膜厚も薄く形成される。上記ＭＯＳトランジスタＴｐ１は、そのゲート長Ｌｇが使用するプロセス技術での最小寸法にされ、そのゲート酸化膜１７の膜厚が最小膜厚に形成される。
【００１４】
これに対して、ＭＯＳトランジスタＴｐ２は、ダイレクトトンネルによるリーク電流の観点からゲート酸化膜１６の膜厚が設定される。つまり、ダイレクトトンネルによるリーク電流が、ＭＯＳトランジスタＴｐ１のサブスレッショルドリーク電流に比べて大幅に小さくて無視できる程度、あるいはゲート容量をキャパシタとして用いた場合に必要な電圧保持特性を持つか否かの観点でゲート酸化膜１６の膜厚が設定される。
【００１５】
ＭＯＳトランジスタＴｐ３は、上記ＭＯＳトランジスタＴｐ１やＴｐ２とは異なる別の観点からゲート酸化膜１５の膜厚が設定される。このＭＯＳトランジスタＴｐ３のゲート酸化膜１５の膜厚は、ゲートに印加される電圧を考慮して設定される。例えば、半導体集積回路装置の外部端子から入力される入力信号の信号レベルが３．３Ｖのような比較的大きな信号振幅とされ、これに対して内部回路を２．０Ｖや１．８Ｖのような低電源電圧で動作させるようにした場合、ＭＯＳトランジスタＴｐ３は、上記比較的大きな信号振幅に対して充分な耐圧を持つようにゲート酸化膜１５の膜厚が形成される。
【００１６】
つまり、ＭＯＳトランジスタＴｐ１やＴｐ２のゲート酸化膜１６、１７は、上記のような低電源電圧で動作するようにされ、そのゲートとソース間に印加される電圧が、２．０Ｖや１．８Ｖのような比較的小さな電圧とされるので、かかる電圧に対応した耐圧を持つようにされる。その上で、ＭＯＳトランジスタＴｐ２は、上記のようにダイレクトトンネルによるリーク電流が実質的に無視できる程度のゲート酸化膜１６の膜厚を持てばよいのである。
【００１７】
特に制限されないが、上記ＭＯＳトランジスタＴｐ２とＴｐ３とは、直列形態に接続される例が示されている。つまり、上記２つのＭＯＳトランジスタＴｐ２とＴｐ３の接続点であるソース，ドレイン領域５が共通の拡散層により構成される。これに対して、ＭＯＳトランジスタＴｐ１は、その素子形成領域がフィールド絶縁膜４により分離されている。
【００１８】
上記ｎ型ウエル２には、次に説明するｎチャネル型ＭＯＳトランジスタＴｎ１ののソース，ドレイン拡散層１３と同じｎ型の拡散層８が設けられ、そこにバイアス電圧ＶＰが印加される。上記電圧ＶＰは、内部電源電圧のような固定電圧にされてもよいし、後述するように内部回路が何も動作を行わないスタンバイ状態のときに、主にオフ状態のＭＯＳトランジスタＴｐ１のソース，ドレイン経路を通して流れるリーク電流を削減するよう、上記内部電圧よりも高い、つまり外部端子から供給される電圧又はそれを分圧して形成されたバックバイアス電圧に切り替えるようにしてもよい。
【００１９】
ｎチャネル型のＭＯＳトランジスタＴｎ１は、ｐ型ウエル３に形成されており、そのゲート酸化膜（絶縁膜）１８の膜厚は、上記ｐチャネル型ＭＯＳトランジスタＴｐ１と同様にＣＭＯＳ型の半導体集積回路装置のプロセスで可能とされる最も薄い膜厚に形成される。つまり、上記ＭＯＳトランジスタＴｎ１は、上記ＭＯＳトランジスタＴｐ１とペアで使用されて、例えばインバータ回路等のようなＣＭＯＳ回路を構成する。上記ＭＯＳトランジスタＴｐ２やＴｐ３と組み合わされて用いられるｎチャネル型ＭＯＳトランジスタは同図では省略されているが、上記ｐチャネル型ＭＯＳトランジスタＴｐ２及びＴｐ３と同様なゲート酸化膜を持つようにそれぞれ形成されるものである。
【００２０】
ｎ型ウエル２にＣＭＯＳ回路を構成するｐチャネルＭＯＳトランジスタＴｐ３、Ｔｐ２の高濃度のｐ型半導体領域であるソース，ドレイン５、６及び７のゲート電極Ｇとオーバーラップする部分には、それよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Lighly Doped Drain Structure）構造のＭＯＳトランジスタとっている。このことは、ｐチャネルＭＯＳトランジスタＴｐ１のソース，ドレインについても同様である。また、ｐ型ウエル３にＣＭＯＳ回路を構成するｎチャネルＭＯＳトランジスタＴｎ１の高濃度のｎ型半導体領域であるソース，ドレイン１３のゲート電極Ｇとオーバーラップする部分には、それよりも低濃度のｎ型半導体領域が形成されており、ＬＤＤ構造のＭＯＳトランジスタとなっている。前述のＭＯＳトランジスタＴｐ１〜Ｔｐ３及びＴｎ１におけるゲート電極Ｇの下部には、それぞれ前述のような観点で決められて膜厚が異なるゲート酸化膜１５〜１８が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００２１】
図２には、この発明に係る半導体集積回路装置における内部回路の一実施例の回路図が示されている。この実施例の内部回路は、論理ゲートとして、たとえばインバータ回路ＩＮＶ、２入力ＮＡＮＤゲート回路ＮＡおよび２入力ＮＯＲゲート回路ＮＯが示されている。ただし、上記内部回路に用いられる論理ゲートの種類は、これらに限定されるものではなく種々変更可能である。
【００２２】
インバータ回路ＩＮＶは、ＭＯＳトランジスタＴｐ１，Ｔｎ１が電源電圧線Ｖｄｄ，Ｖｓｓの間に直列に接続されて構成されている。ＭＯＳトランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮに電気的に接続されている。
【００２３】
２入力ＮＡＮＤゲート回路ＮＡは、互いに並列に接続された２つのＭＯＳトランジスタＴｐ１，Ｔｐ２と、互いに直列に接続された２つのＭＯＳトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。ＭＯＳトランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。ＭＯＳトランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。ＭＯＳトランジスタＴｐ１，Ｔｐ２のドレインと、ＭＯＳトランジスタＴｎ１のドレインとは電気的に接続されている。
【００２４】
２入力ＮＯＲゲート回路ＮＯは、互いに直列に接続された２つのＭＯＳトランジスタＴｐ１，Ｔｐ２と、互いに並列に接続された２つのＭＯＳトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。ＭＯＳトランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。ＭＯＳトランジスタＴｐ２のドレインと、ＭＯＳトランジスタＴｎ１，Ｔｎ２のドレインとは電気的に接続されている。
【００２５】
これらインバータ回路１ＮＶ、２入力ＮＡＮＤ回路ＮＡ、２入力ＮＯＲ回路ＮＯのＭＯＳトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２の基板電位は、ウエル給電用線ＶＰ，Ｖｎから供給されるようになっている。ウエル給電用線ＶＰと電源電圧線ＶＮは、特に制限されないが、回路が通常動作のときには電源電圧ＶｄｄとＶｓｓにされ、回路が動作を行わないときつまりスタンバイ状態のときには、上記Ｖｄｄはｐチャネル型ＭＯＳトランジスタの基板とソース間に逆バイアス電圧を与えるような高電圧に切り替えられ、上記Ｖｓｓはｎチャネル型ＭＯＳトランジスタの基板とソース間に逆バイアス電圧を与えるような負電圧に切り替えられる。
【００２６】
上記インバータ回路１ＮＶ、２入力ＮＡＮＤ回路ＮＡ、２入力ＮＯＲ回路ＮＯのＭＯＳトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２は、後述するようにそれが用いられる信号経路でのゲート段数に対応して、前記ゲート酸化膜が薄く形成されたもの、ゲート酸化膜が中間膜厚に形成されたもの、あるいはゲート酸化膜が厚く形成されたもののいずれかが選ばれる。上記ゲート酸化膜が厚く形成されたものは、上記のようなゲート段数の他に、入力端子に供給される入力電圧が高い電圧い場合にも使用される。つまり、上記ゲート酸化膜が厚く形成されたものは、本来は前記のように入力端子に供給される入力電圧が高い電圧に対応して形成されたものであり、それを上記ゲート段数が極端に少ない場合の信号伝送経路に流用するというべきものである。
【００２７】
図３には、図２に示した回路に対応した各素子と配線の一実施例のレイアウト図が示されている。ｐチャネル型ＭＯＳトランジスタＴｐ１，Ｔｐ２等は、ｎ型ウエル２内に形成され、ｎチャネル型ＭＯＳトランジスタＴｎ１，Ｔｎ２等は、ｐ型ウエル３内に形成される。ゲート電極Ｇが対応するｐチャネル型ＭＯＳトランジスタＴｐ１，Ｔｐ２とｎチャネル型ＭＯＳトランジスタＴｎ１，Ｔｎ２のそれぞれにおいて共通に形成される。直列形態と並列形態の２つのＭＯＳトランジスタは同じパターンとされるが、直列回路では２つのゲート電極Ｇに挟まれた拡散層が接続部を構成し、並列回路ではは、２つのゲートに挟まれた拡散層がドレイン（出力部）とされる。
【００２８】
図４には、ＣＭＯＳ回路での接合電流特性図が示され、図５には、ＣＭＯＳ回路でのトンネル電流特性図が示されている。現状のＣＭＯＳプロセスで形成されるＭＯＳトランジスタの接合リーク電流（Ｉｏｆｆ）は、ｐチャネル型及びｎチャネル型ＭＯＳトランジスタは、ともに１．Ｅ−９〜１．Ｅ−８（Ａ／μｍ）程度に対して、ゲート電極でのトンネル電流は、１．Ｅ−１０（Ａ／μｍ）と１桁ないし２桁小さい。しかしながら、接合リーク電流の増加率に対してゲートリーク電流の増加率のほうが大きいため、素子の微細化によるゲート酸化膜の薄膜化によって上記電流比率は逆転してしまう。
【００２９】
例えば、ＥＯＴ＝１．９ｎｍ、Ｌｇ＝０．１μｍ、Ｉｄｓ＝０．６ｍＡ／μｍのｎチャンネル型ＭＯＳトランジスタでＷｇ＝２μｍの場合、接合リーク電流Ｉｏｆｆは、約１．Ｅ−９（ｍＡ／μｍ）×２μｍ＝２．Ｅ−９ｍＡである。一方、ゲート酸化膜を流れるトンネルリーク電流Ｉｇは、約１．Ｅ−２（ｍＡ／ｃｍ２）×０．１μｍ×２μｍ＝２．Ｅ−１１ｍＡとなる。この場合、ゲート酸化膜を流れるトンネルリーク電流はチャネルリーク電流に比べて無視できるくらい小さい。
【００３０】
しかし、素子微細化が進み、ＥＯＴが例えば１．５ｎｍになった時には、接合リーク電流Ｉｏｆｆの増加に比べてゲート酸化膜を流れるトンネルリーク電流の増加率の方が著しく大きいため、ゲート酸化膜を流れるトンネルリーク電流Ｉｇも、約１．Ｅ−０（ｍＡ／ｃｍ２）×０．１μｍ×２μｍ＝２．Ｅ−９ｍＡと１．Ｅ−９のレベルに達し、電力消費の主要因となるため無視できなくなる。さらにＥＯＴが小さくなれば、接合リーク電流とゲート酸化膜を流れるトンネルリーク電流の大小関係は逆転する。このため、素子の微細化とともに本願発明によるゲート酸化膜の膜厚の制御による高速化と低消費電力及び回路動作の安定化が重要となるものである。
【００３１】
図６〜図９には、この発明に係るＣＭＯＳ型の半導体集積回路装置の製造工程を説明するための一実施例の概略断面図が示されている。図６に示すように、ｐ型半導体基板１を用意し、先行技術を用いて、そのｐ型半導体基板１の表面にイオン注入法によりｎ型ウエル２およびｐ型ウエル３を形成した後、その表面の選択的な領域に例えば酸化シリコン膜からなるフィールド絶縁膜４を形成する。
【００３２】
次に、図７に示すように、ｎ型ウエル２にＣＭＯＳ回路を構成するｐチャネルＭＯＳトランジスタＴｐ形成する。ｐ型ウエル３にＣＭＯＳ回路を構成するｎチャネルＭＯＳトランジスタＴｎを形成する。この場合、前述した種々のＭＯＳトランジスタにおけるゲート電極Ｇの下部には、それぞれの回路に対応した膜厚に制御されたゲート酸化膜が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００３３】
ゲート酸化膜の膜厚を前記のような３種類にする方法の１つは、全ＭＯＳトランジスタのゲート酸化膜の膜厚を最も厚い前記ＭＯＳトランジスタＴｐ３等のように形成する。上記ＭＯＳトランジスタＴｐ３にすべきＭＯＳトランジスタのゲート酸化膜にマスクを形成し、他のＭＯＳトランジスタのゲート酸化膜をエッチングにより薄して、前記ＭＯＳトランジスタＴｐ２等のような中間膜厚のゲート酸化膜とする。そして、上記ＭＯＳトランジスタＴｐ２にすべきＭＯＳトランジスタのゲート酸化膜にマスクを形成し、他のＭＯＳトランジスタのゲート酸化膜をエッチングにより薄して、前記ＭＯＳトランジスタＴｐ１等のような薄い膜厚のゲート酸化膜とする。これにより、前記のような３種類のゲート酸化膜を持つＭＯＳトランジスタを１つの半導体集積回路装置に形成することができる。
【００３４】
ゲート酸化膜の膜厚を前記のような３種類にする方法の他の１つは、全ＭＯＳトランジスタのゲート酸化膜の膜厚を最も薄い前記ＭＯＳトランジスタＴｐ１等のように形成する。上記ＭＯＳトランジスタＴｐ１にすべきＭＯＳトランジスタのゲート酸化膜にマスクを形成し、他のＭＯＳトランジスタのゲート酸化膜を厚くするような熱処理を行って前記ＭＯＳトランジスタＴｐ２等のような中間膜厚のゲート酸化膜とする。そして、上記ＭＯＳトランジスタＴｐ２にすべきＭＯＳトランジスタのゲート酸化膜にマスクを形成し、他のＭＯＳトランジスタのゲート酸化膜を厚くするような熱処理を行って前記ＭＯＳトランジスタＴｐ３等のような厚い膜厚のゲート酸化膜とする。これにより、前記のような３種類のゲート酸化膜を持つＭＯＳトランジスタを１つの半導体集積回路装置に形成することができる。
【００３５】
ゲート酸化膜の膜厚を前記のような３種類にする方法の更に他の１つは、上記ＭＯＳトランジスタＴｐ１にすべきＭＯＳトランジスタのゲート電極を形成する部分を除いて他をマスクして薄いゲート酸化膜を形成する。上記ＭＯＳトランジスタＴｐ２にすべきＭＯＳトランジスタのゲート電極を形成する部分を除いて上記ＭＯＳトランジスタＴｐ１及びＴｐ３が形成される部分にマスクして中間膜厚のゲート酸化膜を形成する。上記ＭＯＳトランジスタＴｐ３にすべきＭＯＳトランジスタのゲート電極を形成する部分を除いて上記ＭＯＳトランジスタＴｐ２及びＴｐ３が形成される部分にマスクして厚い膜厚のゲート酸化膜を形成する。これらのゲート酸化膜を形成する順序は、その組み合わせがいずれでもよい。
【００３６】
上記３つのゲート酸化膜をうち１つだけを独立に形成しておいて、他の２つは前記のような厚く形成して、それのうち薄いゲート酸化膜にすべきＭＯＳトランジスタのゲート酸化膜について選択的にエッチングして薄くしてもよい。また、上記他の２つは前記のような薄く形成して、それのうち厚いゲート酸化膜にすべきＭＯＳトランジスタのゲート酸化膜について選択的に熱処理を加えて厚く形成してもよい。
【００３７】
ｎ型ウエル２にＣＭＯＳ回路を構成するｐチャネルＭＯＳトランジスタＴｐの高濃度のｐ型半導体領域であるソース５およびドレイン６をイオン注入法により形成する工程と同一工程によりｐ型ウエル３にｐ型半導体領域８を同時に形成している。また、上記ＭＯＳトランジスタＴｐのソース５を構成する高濃度のｐ型半導体領域にはそれよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Lighly Doped Drain Structure）構造のＭＯＳトランジスタとして形成している。
【００３８】
ｐ型ウエル３にＣＭＯＳ回路を構成するｎチャネルＭＯＳトランジスタＴｎの高濃度のｎ型半導体領域であるソース１０およびドレイン１１をイオン注入法により形成する工程と同一工程によりｎ型ウエル２にｎ型半導体領域１３を同時に形成している。また、ＭＯＳトランジスタＴｎのソース１０を構成する高濃度のｎ型半導体領域にはそれよりも低濃度のｎ型半導体領域１４が形成されており、ＬＤＤ構造のＭＯＳトランジスタとして形成している。
【００３９】
図８に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ（Chemica1 Vapor Deposition)法により堆積して絶縁膜１５を形成する。続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１５の選択的な領域にスルーホールを形成する。その後、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１６を形成する。次いで、フォトリソグラフイ技術と選択エッチング技術を用いて、配線層１６の選択的な領域を取り除くことにより、パターン化された配線層１６を形成する。
【００４０】
図９に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ法により堆積して絶縁膜１７を形成する。その後、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１７の選択的な領域にスルーホールを形成する。次いで、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１８を形成する。続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層１８の選択的な領域を取り除くことにより、パターン化された配線層１８を形成する。この場合、配線層１６および配線層１８により、ＣＭＯＳ回路における電源電圧線Ｖｄｄ、第２の電源電圧線Ｖｓｓ、入力線ＩＮ、出力線ＯＵＴが同一工程により形成している。その後、ｐ型半導体基板１の上に多層配線技術を用いて、多層配線層を形成した後、表面保護膜を形成すること（図示を省略）により、ＣＭＯＳ型の半導体集積回路装置の製造工程を終了する。
【００４１】
前述した製造工程は、ｐ型半導体基板１を使用した態様のものであるが、それとは逆の導電型のｎ型半導体基板を使用して前述した製造工程とは逆の導電型のウエルなどの半導体領域を形成する態様とすることができる。また、ｐ型ウエル３及びｎ型ウエル２を深い深さに形成されたｎ型ウエル内に形成し、上記ｐ型ウエルをｐ型半導体基板１から電気的に分離した、いわゆる３重ウエル構造としてもよい。このような３重ウエル構造においては、半導体集積回路装置の前記薄いゲート酸化膜にされたｐチャネル型のＭＯＳトランジスタで構成された部分的な回路について、スタンバイ時の前記サブスレッショルドリーク電流を削減するためのバックバイアス電圧を供給することができる。
【００４２】
図１０には、この発明に係る半導体集積回路装置に設けられるＰＬＬ（位相・ロックド・ループ）回路の一実施例のブロック図が示されている。この実施例の各回路ブロックは、半導体集積回路装置を構成する他の回路とともに１つの半導体基板上において形成される。この実施例のＰＬＬ回路は、次の各回路ブロックから構成される。
【００４３】
外部端子には、基準クロックｆINが供給される。この基準クロックｆINは、入力回路による遅延回路を通して位相比較器の一方の入力に供給される。内部クロック信号を形成するクロック分配系からの帰還クロックｆFBは、可変Ｍ分周回路を通して上記位相比較器の他方の入力に供給される。特に制限されないが、上記可変Ｍ分周器には、外部端子から供給される逓倍比Ｍによりその分周比（Ｍ）が設定される。分周比Ｍは、１、２、３、４等である。このような分周比Ｍの設定によりＰＬＬ回路にあっては、複数通りの内部クロック信号の周波数を設定することができる。
【００４４】
上記位相比較器で形成された位相比較結果に対応してチャージポンプ回路が動作し、位相差に対応してチャージアップ電流又はディスチャージ電流を形成する。このチャージアップ電流又はディスチャージ電流がキャパシタＣF に伝えられ、制御電圧ＶF が生成される。この制御電圧ＶF は、電圧電流変換器を通して電流制御発振器に伝えられ、その発振周波数を制御する。特に制限されないが、上記位相比較器の出力信号は、パルス幅電流変換器を通して上記電流制御発振器に伝えられる。このパルス幅電流変換器により、位相差が急激に大きくなったときに上記パルス幅電流変換器が検知して電流制御発振器の周波数（位相）を制御するのでＰＬＬループの高周波数応答性が改善させられる。
【００４５】
上記電流制御発振器の出力信号は、２分周回路を通して出力される。この分周回路は、レベル増幅回路を兼ねており、デューティ５０％のパルス信号を形成する。この２分周器の出力信号は、クロック分配系を介して図示しない内部回路に伝えられる。このようなＰＬＬ回路では、基準クロックｆINと、Ｍ分周された帰還クロックｆFBとを位相比較（周波数比較）し、その位相差（周波数差）に対応した位相出力によりロウパスフィルタを構成するチャージホンプ回路とキャパシタＣF 及び電圧電流変換器（パルス幅電流変換器）を介して電流制御発振器を制御するので、両クロックｆINとｆFBの位相（周波数）が一致するように電流制御発振器の発振動作が行われる。
【００４６】
この実施例では、前記キャパシタＣF が前記中間膜厚のゲート酸化膜を持つようにされたＭＯＳトランジスタＴｐ２（又はＴｎ２）ゲート容量が利用される。このような中間膜厚のＭＯＳトランジスタＴｐ２等のゲート容量を利用した場合には、ダイレクトトンネルによるリーク電流が発生しないため、安定した制御電圧ＶF を得ることができる。つまり、キャパシタＣF においてリーク電流が生じるものでは、ジッタが大きくなってしまう。例えば、０．１４ｕｍのゲート長のプロセスで形成された薄いゲート酸化膜のＭＯＳトランジスタ（Ｔｐ１等）のゲート容量をキャパシタＣF に用いた場合のＰＬＬ位相変動が、数値解析結果としてジッタ６０ｐｓにもなってしまうが、中間膜厚のＭＯＳトランジスタＴｐ２等のゲート容量に置き換えてトンネルリーク電流が実質的に無視できるようにしたときのＰＬＬ回路での位相変動は、上記同じ条件での数値解析結果ではジッタ５ｐｓ以下に小さくできる。
【００４７】
例えば、５００ＭＨｚ以上の周波数でのクロック信号に同期したデータの入出力を行うようにした半導体集積回路装置では、クロック周期に対して外部端子から入力されたクロック信号を集積回路の内部に取り込む入力回路での信号遅延の占める割合が無視できなくなりＰＬＬ回路あるいはＤＬＬ回路を用いることにより、入力回路での信号遅延を補償した内部クロック信号を形成することができる。しかしながら、上記ジッタが大きいとその分時間マージンを設定することとなり、ＰＬＬ回路やＤＬＬ回路を設ける意味が薄れてしまう。したがって、本願発明に係るキャパシタＣF を用いてＰＬＬ回路やＤＬＬ回路を構成した場合には、上記クロック信号の高周波数化、ひいては半導体集積回路装置の高速動作が可能なるものである。
【００４８】
図１１には、この発明に係る半導体集積回路装置の設計方法の一実施例の概念図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、厚膜、中間膜厚及び薄膜の３種類のゲート絶縁膜を持つ、言い換えるならば、上記ゲート絶縁膜の膜厚に対応した高しきてい値電圧、中しきい値電圧及び低しきい値電圧のＭＯＳトランジスタの組み合わせによって構成される。半導体集積回路装置は、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタにより構成されたＣＭＯＳ回路で構成される。
【００４９】
ステップ（１）では、所望のデジタル信号処理を行なう信号処理回路の回路設計が行なわれ、全ての信号処理回路を構成するＭＯＳトランジスタを前記薄膜とされたゲート酸化膜による低しきい値電圧にした場合について、フリップフロップ回路６５１とフリップフロップ回路６５８のような２つのフリップフロップ回路と、その間に設けられた論理ゲート回路又は論理回路６５２〜６５８とで構成される信号伝達経路（信号伝搬経路又はパスともいう）に対して、高速計算器を用いた回路動作シュミレーションによってその信号伝達時間の算出が行なわれる。上記信号処理回路を構成する全ての前記のような信号伝達経路を抽出し、それぞれに対して上記信号伝達時間の算出が行なわれ、その中で最も長い信号伝達時間の抽出がなされる。この信号伝達時間が、上記信号処理回路での信号伝達経路の上限遅延時間とされる。
【００５０】
ステップ（２）では、上記信号処理回路を構成するＭＯＳトランジスタを厚膜のゲート酸化膜による高しきい値電圧に設定した場合について、上記同様なフリップフロップ回路６５１とフリップフロップ回路６５８のような２つのフリップフロップ回路と、その間に設けられた論理ゲート回路６５２〜６５８とで構成される信号伝達経路に対して、その信号伝達時間の算出が行なわれて、上記上限遅延時間と大小比較が行なわれる。前記上記信号処理回路を構成する全ての前記のような信号伝達経路を抽出し、それぞれに対して上記信号伝達時間の算出と上記上限遅延時間と大小比較が行なわれる。
【００５１】
ステップ（３）では、上記上限遅延時間を超えた信号伝達時間を持つ信号伝達経路が抽出され、個々のフリップフロップ回路６５１、論理ゲート回路６５３〜６５７及びフリップフロップ回路６５８に対して、逐一にＭＯＳトランジスタのしきい値電圧を中しきい値電圧に設定し、そこでの信号伝達時間の算出が行なわれて、上限遅延時間との大小比較が行なわれる。例えば、信号伝達経路に沿って、フリップフロップ回路６５１から順に中しきい値電圧のＭＯＳトランジスタに置き換え、その都度上記信号伝達時間を算出し、上記大小比較によって上限遅延時間よりも短くなる時点で、当該信号伝達経路での上記遅延時間の算出と大小比較処理を終わり、次の信号伝達経路の上記のような検証に移行する。
【００５２】
上記信号伝達経路での信号伝達時間が上記上限遅延時間より小さくなる組み合わせは、特定の１つの論理ゲート回路を中間厚膜のゲート酸化膜による中しきい値電圧にした場合、あるいは複数の論理ゲート回路を上記中しきい値電圧にした場合等、複数通りの組み合わせが予測される。したがって、その全ての組み合わせを抽出し、その中でリーク電流が最も小さくなるものを抽出して、次の信号伝達経路の上記のような検証に移行するようにしてもよい。
【００５３】
例えば、フリップフロップ回路６５１のＭＯＳトランジスタのしきい値電圧、論理ゲート回路６５４、論理ゲート回路６５７の組み合わせがリーク電流が最も小さくて、しかもその信号伝達時間が上記上限遅延時間内に入るなら、これらのセル６５１、６５６、６５７を構成するＭＯＳトランジスタが前記中間厚膜のゲート酸化膜による中しきい値電圧とされ、残りは上記厚膜のゲート酸化膜による高しきい値電圧のようにされる。ステップ（３）において、同図のように全てのセル６５１〜６５８を中しきい値電圧としても、上記上限遅延時間を超えるものは次のステップ（４）での処理がなされる。
【００５４】
ステップ（４）では、上記上限遅延時間を超えた信号伝達時間を持つ信号伝達経路が抽出され、上記ステップ（３）にて前記中しきい値電圧のＭＯＳトランジスタで構成された個々のフリップフロップ回路６５１、論理ゲート回路６５３〜６５７及びフリップフロップ回路６５８に対して、個々にしきい値電圧を低しきい値電圧に設定し、そこでの信号伝達時間の算出が行なわれて、上限遅延時間との大小比較が行なわれる。この場合も、前記同様に信号伝達経路に沿って、フリップフロップ回路６５１から順に中しきい値電圧のＭＯＳトランジスタに置き換え、その都度上記信号伝達時間を算出し、上記大小比較によって上限遅延時間よりも短くなる時点で、当該信号伝達経路での上記遅延時間の算出と大小比較処理を終わり、次の信号伝達経路に対する上記のような検証に移行する。
【００５５】
あるいは、前記同様に上記信号伝達経路での信号伝達時間が上記上限遅延時間より小さくなる組み合わせは、上記中しきい値電圧の場合と同様に特定の１つの論理ゲート回路を低しきい値電圧にした場合、あるいは複数の論理ゲート回路を低しきい値電圧にした場合等、複数通りの組み合わせが予測される。したがって、その全ての組み合わせを抽出し、その中でリーク電流が最も小さくなるものを抽出して、次の信号伝達経路の検証に移行するようにしてもよい。このような全ての組み合わせを抽出した場合には、同図のようにフリップフロップ回路６５１と論理ゲート回路６５４を低しきい値電圧とし、他は前記中しきい値電圧とするよう信号伝達経路でみると飛び飛びの論理回路を構成するＭＯＳトランジスタの組み合わせが選ばれる。
【００５６】
上記ステップ（４）においては、少なくとも１つの信号伝達経路に対して、それを構成する全ての論理回路を構成するＭＯＳトランジスタを前記薄膜のゲート酸化膜による低しきい値電圧にするものが抽出される。つまり、ステップ（１）のように全ての論理回路を構成するＭＯＳトランジスタを低しきい値電圧とし、上記下限遅延時間を決める要因となった信号伝達経路が検出される。
【００５７】
図１２には、この発明に係る半導体集積回路装置の設計方法の一実施例の特性図が示されている。同図の特性図は、横軸が個々の信号伝達経路でのディレイ値（信号伝達時間）であり、縦軸には信号伝達経路（パス）数が示されている。
【００５８】
特性１０００は、前記図１のステップ（１）に対応し、２つのフリップフロップ回路及びその間に設けられた複数の論理ゲート回路をそれぞれ構成する全ＭＯＳトランジスタに対して、ＭＯＳトランジスタを前記薄膜のゲート酸化膜による低しきい値電圧にした場合の遅延時間の分布が示されている。つまり、信号処理回路を構成するパス（信号伝達経路）の中で、最も長い信号伝達時間（ディレイ値）が上限遅延時間として求められる。
【００５９】
特性１００１は、前記図１のステップ（２）に対応し、信号処理回路を構成する上記全てのＭＯＳトランジスタを厚膜のゲート酸化膜による高しきい値電圧にした場合の遅延時間の分布が示されている。このようにＭＯＳトランジスタのしきい値電圧を高くすると、各論理ゲート回路での遅延時間が増加して、１００４で示した面積に相当する数の信号伝達経路において、その信号遅延時間が上記特性１０００で求められた上限遅延時間を超えるものが存在する。逆の見方をすると、ＭＯＳトランジスタを高しきい値電圧としても、上記上限遅延時間の範囲に入る信号伝達経路が存在することを意味しており、しかも数は上記１００４で示したパスの数よりもはるかに多いことが判る。
【００６０】
この実施例では、低消費電力化としつつ高速動作化を図るために、従来のように信号処理回路を同じしきい値電圧のＭＯＳトランジスタで構成するのではなく、その信号伝達経路毎であって、しかも論理ゲート回路毎にそれを構成するＭＯＳトランジスタのしきい値電圧を最適とする組み合わせを簡単に見つ出すために、上記少ない数の１００４の中の信号伝達経路に対して、フリップフロップ回路や論理ゲート回路毎に、それを構成するＭＯＳトランジスタのしきい値電圧を前記中間膜厚のゲート酸化膜による中しきい値とする。
【００６１】
このような中しきい値電圧の論理ゲート回路を組み合わせることで、特性１００２のようなディレイ分布を得ることができる。つまり、１００５の面積で示したような信号伝達経路において、全ての論理ゲート回路を中しきい値電圧としても未だ上記上限遅延時間を超えてしまうようなものが残る。逆の見方をすると、上記のように１００４に存在する論理ゲート回路を高しきい値電圧から中しきい値電圧に変更することにより、１００４に存在する多くの数のパスは上記上限遅延時間内に入ることが判る。
【００６２】
上記の中しきい値電圧への変更によって、いっそう少ない数の１００５の中の信号伝達経路に対して、フリップフロップ回路や論理ゲート回路毎に、それを構成するＭＯＳトランジスタのしきい値電圧を低しきい値とする。これにより、特性１００３で示したような分布の遅延時間を持つパスの組み合わせにより、上記全ての論理ゲート回路を低しきい値電圧とした場合と同じ周波数のクロック信号で動作する信号処理回路を得ることができる。
【００６３】
結果的に各フリップフロップ間に設けられる複数の論理ゲート回路とそれぞれの論理回ゲート路を構成するＭＯＳトランジスタのしきい値電圧の値との関係は、以下の表１のような１から７つの種類のパスが存在すると見なされる。
【００６４】
すなわち、表１に示したように、第１種類のパスは、低しきい値電圧（薄膜）のＭＯＳトランジスタのみを利用して、そのパス内の複数の論理ゲート回路が構成される。第２種類のパスは、中しきい値電圧（中間膜厚）のＭＯＳトランジスタのみを利用して、そのパス内の複数の論理ゲート回路が構成される。第３種類のパスは、高しきい値電圧（厚膜）のＭＯＳトランジスタのみを利用して、そのパス内の複数の論理ゲート回路が構成される。
【００６５】
【００６６】
第４種類のパスは、低しきい値電圧（薄膜）のＭＯＳトランジスタで構成された論理ゲート回路と中しきい値電圧（中間膜厚）のＭＯＳトランジスタで構成された論理ゲート回路とがそのパス内のに混在する構成とされる。第５種類のパスは、中しきい値電圧（中間膜厚）のＭＯＳトランジスタで構成された論理ゲート回路と高しきい値電圧（厚膜）のＭＯＳトランジスタで構成された論理ゲート回路とがそのパス内に混在する構成とされる。
【００６７】
第６種類のパスは、低しきい値電圧（薄膜）のＭＯＳトランジスタで構成された論理ゲート回路と高しきい値電圧（厚膜）のＭＯＳトランジスタで構成された論理ゲート回路とがそのパス内に混在する構成とされる。第７種類のパスは、低しきい値電圧（薄膜）のＭＯＳトランジスタで構成された論理ゲート回路と中しきい値電圧（中間膜厚）のＭＯＳトランジスタで構成された論理ゲート回路と高しきい値電圧（厚膜）のＭＯＳトランジスタで構成された論理ゲート回路とがそのパス内に混在する構成とされる。
【００６８】
上記においては、低、中、高の３種類しきい値電圧の場合について記載したが、低、高の２種類しきい値電圧の場合には、たとえば、第１種類のパスと、第３種類のパスと、第６種類との３種類のパスがあると見なされる。
【００６９】
本願発明では、ディレイ値を考慮して、ディレイ値の大きなパス中のＭＯＳトランジスタはしきい値を小さく、ディレイ値の速いパス中のＭＯＳトランジスタはしきい値を大きく設定することで、チップのディレイ値性能は向上させながら、スタンバイ電流を最小限に抑えるようにするものである。
【００７０】
図１３には、この発明に係る半導体集積回路装置のスタンバイ電流の削減効果を説明するための分布図が示されている。同図において、各論理ゲート回路を構成するＭＯＳトランジスタのしきい値の設計は、高しきい値電圧と低しきい値電圧の差電圧ΔＶth＝０．１Ｖにしている。複数のチップのリーク電流を測定し、その度数分布を縦軸を％で示している。しきい値切替えをしたチップのリーク電流の度数分布は、切替え前のチップのリーク電流の度数分布に比べてリーク電流が小さい方に移動しているのが明白に示されている。
【００７１】
複数チップの測定結果の平均リーク電流は、しきい値電圧の切替えをしたチップで５５０μＡ、切替え前のチップで３８００μＡであり、切替えにより約１／７となっている。このことは、単に消費電流が低減することに止まらず、微細化された半導体集積回路装置での直流試験を可能にするものである。上記のようにリーク電流が小さくなることによって、回路の一部に絶縁不良等による直流電流が発生した場合には、上記度数分布を外れたものとして識別することが可能になるものである。つまり、上記しきい値切替えをしたチップのリーク電流の度数分布を外れたリーク電流を流すものは、回路の一部に絶縁不良による直流電流が流れていることに他ならない。
【００７２】
図１４には、この発明に係る半導体集積回路装置の基本的なクロック供給経路の一実施例のレイアウト図が示されている。同図のクロック供給経路は、半導体基板上の実際の幾何学的な配置に合わせて描かれている。特に制限されないが、縦と横方向に１６個ずつのブロックが碁盤目状に配置される。上記回路ブロックには、配線設計のみによって必要な論理ゲート回路を形成することができる下地となる素子領域が作り込まれてなるゲートアレイによって構成される。
【００７３】
上記半導体チップＬＳＩの中央部には、クロック入力回路ＣＬＩＮが設けられる。半導体チップＬＳＩの中央部とは、四角形のチップにおける対角線の交点付近の領域と見做される。このクロック入力回路ＣＫＩＮを中心にして、左右に上記半導体チップの横辺の１／４ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、４個分のブロックに対応した長さの第１配線Ｌ１が形成される。
【００７４】
この第１配線Ｌ１の他端では、上下に分岐する第２配線Ｌ２が設けられる。この第２配線Ｌ２は、上記第１配線Ｌ１の他端から上記半導体チップの縦辺の１／４の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、４個分のブロックに対応した長さにされ、かかる第２配線Ｌ２の他端側には第１中継アンプＡＭＰ１が設けられる。上記のように第１配線Ｌ１は、左右に２本延びてそれぞれから第２配線Ｌ２が上下に２本ずつ延びるので、ＬＳＩ全体では合計４個の第１中継アンプＡＭＰ１が設けられるが、同図においては半導体基板を上下左右に４等分したエリア（８×８ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ１が代表として描かれている。
【００７５】
上記第１中継アンプＡＭＰ１を中心にして、左右に上記半導体チップの横辺の１／８ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、２個分のブロックに対応した長さの第３配線Ｌ３が形成される。この第３配線Ｌ３の他端では、上下に分岐する第４配線Ｌ４が設けられる。この第４配線Ｌ４は、上記第３配線Ｌ３の他端から上記半導体チップの縦辺の１／８の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、２個分のブロックに対応した長さにされ、かかる第４配線Ｌ４の他端側には第２中継アンプＡＭＰ２が設けられる。上記のように第３配線Ｌ３は、左右に２本延びてそれぞれから第４配線Ｌ４が上下に２本ずつ延びるので、上記４等分したエリア（８×８ブロック）内においては、合計４個の第２中継アンプＡＭＰ２が設けられるが、同図においては上記エリアを上下左右に４等分したエリア（４×４ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ２が代表として描かれている。
【００７６】
上記第２中継アンプＡＭＰ２を中心にして、左右に上記半導体チップの横辺の１／１６ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、１個分のブロックに対応した長さの第５配線Ｌ５が形成される。この第５配線Ｌ５の他端では、上下に分岐する第６配線Ｌ６が設けられる。この第６配線Ｌ６は、上記第５配線Ｌ５の他端から上記半導体チップの縦辺の１／１６の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、１個分のブロックに対応した長さにされ、かかる第６配線Ｌ６の他端側には第３中継アンプＡＭＰ３が設けられる。上記のように第５配線Ｌ５は、左右に２本延びてそれぞれから第６配線Ｌ６が上下に２本ずつ延びるので、上記エリアを更に４等分したエリア（４×４ブロック）内においては、合計４個の第３中継アンプＡＭＰ３が設けられるが、同図においては上記エリア（４×４ブロック）を上下左右に４等分したエリア（２×２ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ３が代表として描かれている。
【００７７】
そして、上記第３中継アンプＡＭＰ２を中心にして、左右に上記半導体チップの横辺の１／３２ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、１ブロックの半分に対応した長さの第７配線Ｌ７が形成される。この第７配線Ｌ７の他端では、上下に分岐する第８配線Ｌ８が設けられる。この第８配線Ｌ８は、上記第７配線Ｌ７の他端から上記半導体チップの縦辺の１／３２の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、１ブロックの半分に対応した長さにされ、かかる第８配線Ｌ８の他端側は、上記１ブロックの中心とされて、クロックドライバＣＫＤが設けられる。上記のように第７配線Ｌ７は、左右に２本延びてそれぞれから第８配線Ｌ８が上下に２本ずつ延びるので、結局４個のブロックのそれぞれの中央部に上記クロックドライバＣＫＤが設けられることになる。
【００７８】
この構成では、１つのクロック入力回路ＣＫＩＮに対して、第１及び第２配線Ｌ１＋Ｌ２を介して４個の第１中継アンプＡＭＰ１が設けられる。上記４個の第１中継アンプＡＭＰ１に対して、第３及び第４配線Ｌ３＋Ｌ４を介して４個ずつ、全体で４×４＝１６個の第２中継アンプＡＭＰ２が設けられる。上記第２中継アンプＡＭＰ２に対して、第５及び第６配線Ｌ５＋Ｌ６を介して４個ずつ、全体で４×４×４＝６４個の第３中継アンプＡＭＰ３が設けられる。そして、上記第３中継アンプＡＭＰ３に対して、第７及び第８配線Ｌ７＋Ｌ８を介して４個ずつ、全体で４×４×４×４＝２５６個のクロックドライバＣＫＤが設けられる。上記クロックドライバＣＫＤは、上記１６×１６＝２５６個の各ブロックに一対一に対応してそれぞれのブロックの中央部分に配置されることになる。
【００７９】
このようなクロック供給経路は、上記第１と第２配線（Ｌ１＋Ｌ２）とでＨの文字を形作るものであり、同様に第３と第４配線（Ｌ３＋Ｌ４）、第５と第６配線（Ｌ５＋Ｌ６）及び第７と第８配線（Ｌ７＋Ｌ８）のそれぞれでもＨの文字を形作ってそれらがトリー状に接続されることから本願出願人等にあっては、Ｈトリークロック供給と呼ぶものである。このＨトリークロック供給においては、クロック入力回路ＣＫＩＮから各第８配線の末端のクロックドライバＣＫＤまでのクロック信号の信号遅延がほぼ均等にされるので、等ディレイなクロック給電方式と見做される。
【００８０】
上記のようなＨトリークロック供給構造の半導体集積回路装置では、フリップフロップ回路に供給されるクロック信号が相互に正確に一致していると見做されることから、論理設計ではクロック信号の周波数を、フリップフロップ回路の間に設けられる論理回路での最大信号遅延にほぼ一致するように時間マージンを最小に設定して高い周波数に設定して高速動作を図るようにすることができる。
【００８１】
本願発明に係る半導体集積回路装置の設定手順は、前記のように低しきい値電圧のＭＯＳトランジスタで構成し、前記フリップフロップ回路間に設けられる論理回路をゲートアレイに作り込まれた素子を用い、上記必要な論理ゲート回路を構成する配線、及び配置設計をコンピュータを用いた自動設計技術により形成し、前記のように上限遅延時間を求めて、上記クロック信号の周波数を設定する。しきい値電圧を高しきい値電圧に変更し、上記上限遅延時間を超えるパスの論理ゲート回路のしきい値電圧を中しきい値電圧又は低しきい値電圧としてそこでの信号遅延が上記クロック信号の一周期内に収まるようにする。
【００８２】
しかしながら、上限遅延時間が必要とされるクロック信号の動作周波数に収まらない場合、言い換えるならば、多数のパスのうち極一部のパスの遅延時間が長いことによって、上記クロック信号の一周期に収まらない場合には、かかる論理パスに対して、本願発明を利用して前記末端のクロックドライバＣＫＤを構成するＭＯＳトランジスタをしきい値電圧の調整を行なうことによって、クロック信号の調整を行なうようにすることができる。
【００８３】
図１５には、この発明に係る半導体集積回路装置におけるクロック供給回路の一実施例のブロック図が示されている。前記と同様な中継アンプＣＫ１ないしＣＫ８によりＨトリーを構成し、クロッドライバＣＫＤ１〜４を構成するＭＯＳトランジスタのしきい値を低しきい値電圧（薄膜絶縁膜厚セル）と、中しきい値電圧（中間絶縁膜厚セル）及び高しきい値電圧（厚膜絶縁膜セル）のものを組み合わせることにより、フリップフロップ回路ＦＦに供給されるクロック信号の位相をずらすようにするものである。
【００８４】
上記中継アンプＣＫ１ないしＣＫ８は、特に制限されないが、低しきい値電圧のＭＯＳトランジスタ（薄膜絶縁膜セル）により構成し、そこでの信号遅延を最も小さくかつ均等にするものである。これにより、中継アンプＣＫ８で出力されるクロック信号は、互いに同期したものとすることができる。特に制限されないが、上記中継アンプＣＫ８から出力されるクロック信号を受けるクロックドライバＣＫＤ１とＣＫＤ３は、低しきい値電圧（薄膜絶縁膜セル）のＭＯＳトランジスタで構成し、クロックドライバＣＫ２は中しきい値電圧（中間絶縁膜セル）のＭＯＳトランジスタで構成し、クロックドライバＣＫＤ４は、高しきい値電圧（厚膜絶縁膜セル）のＭＯＳトランジスタで構成される。
【００８５】
上記各クロックドライバＣＫＤ１ないしＣＤＫ４で形成された各クロック信号は、それぞれの周期は同一であるが、クロックドライバＣＫＤ１とＣＤＫ３で形成されるクロック信号に対して、クロックドライバＣＫ２で形成されるクロック信号はΔｔ１だけ遅れたものとされる。かかるクロックドライバＣＫ２で形成されるクロック信号に対してクロックドライバＣＫＤ４で形成されたクロック信号はΔｔ２だけ遅れたものとされる。したがって、クロックドライバＣＫＤ１とＣＫＤ３で形成されるクロック信号に対して、クロックドライバＣＫＤ４で形成されるクロック信号はΔｔ１＋Δｔ２だけ遅れたものとされる。
【００８６】
したがって、クロックドライバＣＫＤ１又はＣＤＫ３からのクロック信号を受けるフリップフロップ回路ＦＦ１又はＦＦ３と、クロックドライバＣＫＤ２で形成されるクロック信号を受けるフリップフロップ回路ＦＦ２の間での信号パスの遅延時間は、上記クロック信号の周波数の１周期Ｔに対してＴ＋Δｔ１だけ長くなり、Δｔ１分だけ遅延時間を長くすることができる。
【００８７】
同様に、クロックドライバＣＫＤ１又はＣＤＫ３からのクロック信号を受けるフリップフロップ回路ＦＦ１又はＦＦ３と、クロックドライバＣＫＤ４で形成されるクロック信号を受けるフリップフロップ回路ＦＦ４の間での信号パスの遅延時間は、上記クロック信号の周波数の１周期Ｔに対してＴ＋Δｔ１＋Δｔ２だけ長くなり、Δｔ１＋Δｔ２分だけ遅延時間を長くすることができる。
【００８８】
この場合に注意することは、上記クロックドライバＣＫＤ２で形成されたクロック信号を受けるフリップフロップ回路ＦＦ２と、上記クロックドライバＣＫＤ１又はＣＤＫ３からのクロック信号を受けるフリップフロップ回路ＦＦ１又はＦＦ３との間での信号パスの遅延時間は、Ｔ−Δｔ１だけ短くなる。それ故、上記フリップフロップ回路ＦＦ２とＦＦ１又ＦＦ３の間に設けられる信号パスは、上記クロック信号の一周期Ｔに対してΔｔ１以上の余裕時間を持つ信号パスを割り当てる必要がある。
【００８９】
同様に、上記クロックドライバＣＫＤ４で形成されたクロック信号を受けるフリップフロップ回路ＦＦ４と、上記クロックドライバＣＫＤ１又はＣＤＫ３からのクロック信号を受けるフリップフロップ回路ＦＦ１又はＦＦ３との間での信号パスの遅延時間は、Ｔ−Δｔ１−Δｔ２だけ短くなる。それ故、侍医フリップフロップ回路ＦＦ４とＦＦ１又ＦＦ３の間に設けられる信号パスは、上記クロック信号の一周期Ｔに対してΔｔ１＋Δｔ２以上の余裕時間を持つ信号パスを割り当てる必要がある。また、クロックドライバＣＫＤ２とＣＫＤ４で形成されたクロック信号を組み合わせるものであってもよい。
【００９０】
上記のようなクロックドライバＣＫＤ１ないしＣＫＤ４に対しも、ＭＯＳトランジスタのしきい値電圧を、前記のような信号パスでの遅延時間ではなく、クロック信号の観点からクロック信号相互の遅延時間を調整することにより、前記信号パスの全てを低しきい値電圧にした場合の上限遅延時間よりも長い極く一部の信号パスを上記クロック信号間の時間調整を利用して救済することができる。
【００９１】
図１６には、本発明に係る半導体集積回路装置の他の一実施例の要部平面図が示されている。半導体チップには、ｎ型ウエル２およびｐ型ウエル３が、図面の表示方向の横方向に沿って、すなわち、セル領域ＣＬの配列方向に沿つて延在した状態で形成されている。
【００９２】
図１６においてはｎ型ウエル２およびｐ型ウエル３の各々が複数個に分割されているように示されているが、これは１個のセル領域ＣＬの区切りを示すもので、ｎ型ウエル２およびｐ型ウエル３のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する半導体領域として電気的にも接続された状態で形成されている。このセル領域ＣＬは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、ｎ型ウエル２およびｐ型ウエル３の両方を含むように設定されている。
【００９３】
また、半導体チップの主面上には、上述のセル領域ＣＬの一群を取り囲むように、電源電圧線Ｖｄｄ，Ｖss、ウエル給電用線Ｖｗｌ，Ｖｓｕおよびコントロール信号線Ｃｗｌ，Ｃｓｕが配置されている。半導体チップの主面上には、電源電圧線Ｖｄｄ，Ｖｓｓ，ウエル給電用線Ｖｗｌ，Ｖｓｕおよびコントロール信号線Ｃｗｌ，Ｃｓｕが格子状に配置されている。
【００９４】
電源電圧線Ｖｄｄ1 、ウエル給電用線Ｖｗｌ１およびコントロール信号線Ｃｗｌ１は、セル領域ＣＬの長手方向の端部（図面上方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｄｄ１、ウエル給電用線Ｖｗｌ１およびコントロール信号線Ｃｗｌ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【００９５】
電源電圧線Ｖｓｓ１、ウエル給電用線Ｖｓｕ１およびコントロール信号線Ｃｓｕ１は、セル領域ＣＬの長手方向の端部（図１９の下方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｓｓ１、ウエル給電用線Ｖｓｕ１およびコントロール信号線Ｃｓｕ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【００９６】
これら電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ１，Ｃｓｕ１は、たとえばアルミニウムまたはアルミニウム合金からなり、第１配線層に形成されている。一方、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２、Ｃｗｌ２は、セル領域ＣＬの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２は、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントローリレ信号線Ｃｗｌ２，Ｃｗｌ２が電源電圧線Ｖｄｄ２，Ｖｓｓ２によって挾まれた状態で配置されている。これら電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、たとえばアルミニウムまたはアルミニウム合金からなり、第２配線層に形成されている。
【００９７】
第２配線層に配置された電源電圧線Ｖｄｄ２，Ｖｓｓ２，ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、それぞれ第１配線層に配置された電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ１，Ｃｓｕｌ１との交差点において接続孔ＴＨを通じて電気的に接続されている。
【００９８】
ところで、本実施の形態においては、前記のように薄膜のゲート酸化膜のＭＯＳＦＥＴでのサブスレシッルドリーク電流を削減するために、上記コントロール信号線Ｃｗｌ１，Ｃｓｕｌ１を用いて、通常動作時にはｐ型ウエルに電源電圧Ｖｄｄを供給し、スタンバイ時にはそれより高いバックバイアス電圧を印加するように切り替えられる。例えば、信号線Ｃｗｌ１により電源電圧Ｖｄｄとバックバイアス電圧の切り替えを行うスイッチＭＯＳＦＥＴを制御し、信号線Ｃｓｕｌ１により上記バックバイアス電圧を供給する。このような切り替えは、特に、上記低しきい値電圧のＭＯＳトランジスタＴｐ１等において効果的であるので、上記のようにコントロール信号線Ｃｗｌ１，Ｃｓｕｌ１を用いて選択的に行うようにする。
【００９９】
上記のように低しきい値電圧のＭＯＳトランジスタＴｐ１等が形成れるセルに選択的に行うもの他、全トランジスタについて一律にバックバイアス電圧を供給する構成としてもよい。ただし、このようにすると、時にｎチャネル型ＭＯＳＦＥＴが形成されたウエルを負電圧にするための負電圧発生回路の負荷が重くなり、負電圧を発生させるためのチャージポンプ回路等での消費電流が増大してしまうので、チャージポンプ回路での消費電流の増加と、サブスレッショルドリーク電流の低減との兼ね合いで、最も効果的な組み合わせが選ばれる。なお、ｐチャネル型のＭＯＳトランジスタＴｐ１において、前記のように外部端子から供給される電源電圧を降圧して内部電源電圧Ｖｄｄ１等を形成する場合には、上記外部から供給される電源電圧をバックバイアス電圧としてそのまま利用できる。
【０１００】
前記説明したように素子微細化に伴い、ＭＯＳトランジスタのゲート酸化膜はますます薄くなっており、ピンホールによる絶縁破壊などが原因の不良が多発している。また、ダイレクトトンネルによるゲート絶縁膜のリーク電流の増加は、ゲート絶縁膜を薄膜化することで生じる物理原理で決まっていることから回避は困難である。
【０１０１】
従来技術のようディレイ値の小さなパス上のＭＯＳトランジスタのしきい値電圧を大きくすることで、チャネルリーク電流を低減し、スタンバイ時のリーク電流を抑制する技術だけでは、前記ダイレクトトンネル電流は抑止できない。今後さらにゲート酸化膜の薄膜化が進めば、チャネルリークを上回る絶縁膜のダイレクトリークが発生することからこれを抑制する技術の開発が急務である。消費電力低減のための技術として、使用しないブロックのクロックを止める技術や、回路の一部の電源電圧を下げる技術もあるが、これらは制御が難しく、アプリケーシヨンによっては使用しないブロックが少なくなったりして効果が出ない。
【０１０２】
本願発明においては、前記のようにディレイ値の小さなパス上のＭＯＳトランジスタのゲート絶縁膜の膜厚が、ディレイ値の大きなパス上のＭＯＳトランジスタのゲート絶縁膜厚より厚いことを特徴とする。この構成では、半導体チップ上の８〜９割のＭＯＳトランジスタのゲート絶縁膜の膜厚を厚くすることが可能となり、ピンホール欠陥等によるゲート酸化膜の信頼性が向上し、歩留まりの飛躍的向上が期待できる。
【０１０３】
半導体チップ上の８〜９割のＭＯＳトランジスタのゲート絶縁膜の膜厚を厚くすることが可能となり、たとえ欠陥がなくとも発生するダイレクトトンネルによるリーク電流を１桁低減できる。そして、上記リーク電流低減により、ゲート酸化膜の信頼性テスト（Ｉｄｄｑテスト）が可能となり、不良を市場に出す危険性がなくなる。上記のようにチップ上の８〜９割のＭＯＳトランジスタのゲート絶縁膜の膜厚を厚くすることが可能となり、このような膜厚を厚くすることにより入力容量も低減され、消費電力の減少も期待できる。
【０１０４】
半導体チップ上の８〜９割のＭＯＳトランジスタのゲート絶縁膜の膜厚を厚くすることが可能となり、クリティカルパスにつながっているゲートの入力容量が低減され、クリティカルパスの低減・動作周波数の向上が期待できる。そして、アナログ電圧を絶縁膜ゲート容量に蓄える必要のあるアナログデバイス部分の絶縁膜の膜厚を選択的に厚くする事で精度向上が期待できる。
【０１０５】
上記のようにアナログ電圧をゲート絶縁膜を利用した容量に蓄える必要のあるアナログデバイス部分の絶縁膜厚を選択的に厚くする事で精度向上を図ることができる。たとえば、一般的なＬＳＩで使用されているＰＬＬ回路中にも、基準クロックと帰還クロックの位相誤差を電圧変換し、容量部分に蓄えるチャージポンプ回路が使用されている。この容量部分は一般的にはゲート絶縁膜で作成されるため、トンネルリークが発生すると正しい電圧が蓄えられずに出力クロックの発振周期が不安定となり誤動作が発生するが、上記のようなゲート酸化膜を厚くすることにより、正確な電圧を出力させＰＬＬ回路の安定化が可能となる。クロックを１周期遅らせて内部クロックと同期化させるＤＬＬ回路においても、同様なキャパシタが用いられるので同様に適用できる。
【０１０６】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） ＭＯＳＦＥＴのソース−ドレイン経路を通して流れるリーク電流との相対的関係において、そのゲート絶縁膜で生じるリーク電流を無視できる程度に膜厚を厚くした第１ＭＯＳＦＥＴと、それよりゲート絶縁膜の膜厚が薄く形成されてなる第２ＭＯＳＦＥＴとを用い、クロック信号の１周期に対して一対のフリップフロップ回路及びその間に設けられた論理ゲートの段数との関係で時間的に余裕のある論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第１ＭＯＳＦＥＴを用いて構成し、上記時間的に余裕の無い論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第２ＭＯＳＦＥＴを用いて構成し、電圧保持に用いられる容量素子を上記第１ＭＯＳＦＥＴのゲート容量を用いて構成することにより、素子の微細化に適合し回路の高速動作化と低消費電力と高信頼性を実現しつつ、直流試験を容易にすることができるという効果が得られる。
【０１０７】
（２） 上記に加えて、上記第１ＭＯＳＦＥＴに比べて、ゲート絶縁膜の膜厚が厚く形成されてなる第１導電型及び第２導電型の第３ＭＯＳＦＥＴを更に設け、上記第３ＭＯＳＦＥＴを半導体集積回路装置の外部端子から供給される入力信号を受ける入力回路及び高耐圧が必要とされる経路に用いるようにすることにより、個々の回路機能に合わせた実質的な回路の高速動作化と低消費電力と高信頼性を実現することができるという効果が得られる。
【０１０８】
（３） 上記に加えて、上記第３ＭＯＳＦＥＴを時間的に余裕のあることを条件にして上記第１信号伝達経路にも用いるようにすることにより、入力容量が低減して低消費電力化を図ることができるという効果が得られる。
【０１０９】
（４） 上記に加えて、上記第１ＭＯＳＦＥＴないし第３ＭＯＳＦＥＴのそれぞれをｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとしてＣＭＯＳ回路を構成することにより低消費電力化を図ることができるという効果が得られる。
【０１１０】
（５） 上記に加えて、上記第２ＭＯＳＦＥＴは、それにより構成される回路が信号処理を行わないスタンバイ時において、しきい値電圧を高くする方向に基板バックバイアス電圧を印加することにより、スタンバイ時の低消費電力化を図ることができるという効果が得られる。
【０１１１】
（６） 上記に加えて、外部端子から入力された入力クロック信号と内部で形成されたクロック信号との位相比較し、その比較出力によりチャージ／ディスチャージされるキャパシタと、かかるキャパシタに保持された電圧に対応して上記内部クロック信号が形成されるクロック発生回路を更に備えて、上記第１ＭＯＳＦＥＴを上記キャパシタとしての容量素子として用いることにより、動作の安定化と実質的な動作の高速化を図ることができるという効果が得られる。
【０１１２】
（７） 上記に加えて、外部端子から入力された入力クロック信号と、内部クロック信号を形成する発振回路を制御して両者が一致するように上記発振回路の発振動作を制御するＰＬＬ回路で上記クロック発生回路を構成することにより、クロックの安定化を図ることができるという効果が得られる。
【０１１３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、デジタル集積化回路は、前記のようなゲートアレイの他に、ランダム・ロジック回路で構成されたものであってもよい。外部端子から供給される電源電圧で内部回路が動作させられるものであってもよい。この場合、前記のようなゲート酸化膜が薄いＭＯＳＦＥＴのサブスレッショルドリーク電流を低減させるためのバックバイアス電圧は、昇圧回路により形成するようにすればよい。
【０１１４】
ゲートアレイの場合、クロック給電が行われる最小ブロックは、図１４のように縦横の比がほぼ１対１である必要はなく、縦横の長さが異なる長方形であってもよい。ただし、ブロック内のクロック信号のスキューを最小にするには、なるべく正方形に近い形が有利となる。ゲートアレイは、全ての回路がゲートアレイで構成される必要はなく、メモリ回路等特有の機能を持つ回路については、予め設計された回路ブロックが適宜にゲートアレイの一部に組み込まれるようにされるものであってもよい。この発明は、ＭＯＳトランジスタで構成された半導体集積回路装置に広く利用することができる。
【０１１５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ＭＯＳＦＥＴのソース−ドレイン経路を通して流れるリーク電流との相対的関係において、そのゲート絶縁膜で生じるリーク電流を無視できる程度に膜厚を厚くした第１ＭＯＳＦＥＴと、それよりゲート絶縁膜の膜厚が薄く形成されてなる第２ＭＯＳＦＥＴとを用い、クロック信号の１周期に対して一対のフリップフロップ回路及びその間に設けられた論理ゲートの段数との関係で時間的に余裕のある論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第１ＭＯＳＦＥＴを用いて構成し、上記時間的に余裕の無い論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第２ＭＯＳＦＥＴを用いて構成し、電圧保持に用いられる容量素子を上記第１ＭＯＳＦＥＴのゲート容量を用いて構成することにより、素子の微細化に適合し回路の高速動作化と低消費電力と高信頼性を実現しつつ、直流試験を容易にすることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置の一実施例を示す概略素子構造断面図である。
【図２】この発明に係る半導体集積回路装置における内部回路の一実施例を示す回路図である。
【図３】図２に示した回路に対応した各素子と配線の一実施例を示すレイアウト図である。
【図４】この発明を説明するためのＣＭＯＳ回路での接合電流特性図である。
【図５】この発明を説明するためのＣＭＯＳ回路でのトンネル電流特性図である。
【図６】この発明に係るＣＭＯＳ型の半導体集積回路装置の製造工程を説明するための一実施例の一部を示す概略断面図である。
【図７】この発明に係るＣＭＯＳ型の半導体集積回路装置の製造工程を説明するための一実施例の一部を示す概略断面図である。
【図８】この発明に係るＣＭＯＳ型の半導体集積回路装置の製造工程を説明するための一実施例の一部を示す概略断面図である。
【図９】この発明に係るＣＭＯＳ型の半導体集積回路装置の製造工程を説明するための一実施例の一部を示す概略断面図である。
【図１０】この発明に係る半導体集積回路装置に設けられるＰＬＬ回路の一実施例を示すブロック図である。
【図１１】この発明に係るデジタル集積回路の設計方法の一実施例を説明するための概念図である。
【図１２】この発明に係るデジタル集積回路の設計方法の一実施例を説明するための特性図である。
【図１３】この発明に係る半導体集積回路装置のスタンバイ電流の削減効果を説明するための分布図である。
【図１４】この発明に係る半導体集積回路装置の基本的なクロック供給経路の一実施例を示すレイアウト図である。
【図１５】この発明に係る半導体集積回路装置におけるクロック供給回路の一実施例を示すブロック図である。
【図１６】本発明に係る半導体集積回路装置の他の一実施例を示す要部平面図である。
【符号の説明】
１…半導体基板、２…ｎ型ウエル、３…ｐ型ウエル、４…フィールド絶縁膜、５〜８…高濃度の半導体領域（ソース，ドレイン）、９…低濃度の半導体領域、１０〜１３…高濃度の半導体領域（ソース，ドレイン）、１４…低濃度の半導体領域、１５〜１８…ゲート酸化膜、Ｔｐ１〜Ｔｐ３…ｐチャネル型ＭＯＳトランジスタ、Ｔｎ１…ｎチャネル型ＭＯＳトランジスタ、Ｇ…ゲート電極
ＩＮＶ…インバータ回路、ＮＡ…ＮＡＮＤゲート回路、ＮＯ…ＮＯＲゲート回路、ＣF …キャパシタ、
６５１，６５８…フリップフロップ回路、６５２〜６５７…論理ゲート回路、
ＣＫＩＮ…クロック入力回路、ＣＫ１〜ＣＫ８…中継アンプ、ＣＫＤ１〜４…クロックドライバ。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、主として情報処理装置に使用される大規模集積回路装置における高速動作化と低消費電力化及び動作の安定化技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願出願人においては、先にＭＯＳＦＥＴのリーク電流による消費電力の増加と動作速度との調和を好適に図った半導体集積回路装置を特開平１１−１９５９７６号公報において提案している。上記公報に従えば、半導体集積回路装置中の複数の信号経路について、信号経路に沿って信号が伝わるディレイに余裕のある経路においては、高しきい値電圧のＭＯＳＦＥＴにより構成し、逆に、ディレイに余裕の無い経路においては、サブスレッショルドリーク電流は大きいが動作速度が速いような低しきい値電圧のＭＯＳＦＥＴにより構成する。上記のようなＭＯＳＦＥＴの高しきい値電圧と低しきい値電圧を実現する手段としては、ゲート酸化膜下の半導体基板の不純物濃度を変えること、ゲート酸化膜厚寸法を変えること、ウェル領域に与えられる基板バイアス電圧を変えること、ゲート長を変えること及びこれらの組み合わせにより構成される。
【０００３】
【発明が解決しようとする課題】
上記公報においては、ＭＯＳＦＥＴのしきい値電圧を低くすると、サブスレッショルド特性（テーリング特性）によって、ＭＯＳＦＥＴを完全にオフすることができなくなり、ソース−ドレイン経路を通したサブスレッショルドリーク電流が増大することを前提としている。かかる観点から、サブスレッショルドリーク電流を必要最小に設定するようＭＯＳＦＥＴのしきい値電圧の制御が行われるものである。このように従来技術においては、しきい値電圧の低下によるサブスレッショルドリーク電流の増加が消費電力を増大させるものと考えられていたため、専らしきい値電圧の制御によって消費電力の増加と動作速度との調和が可能であるとの認識に止まるものである。
【０００４】
半導体技術のいっそうの進展に伴い、素子は益々微細化される傾向にある。かかる素子の微細化は、ゲート絶縁膜の膜厚を薄くする関係にあり、このようにゲート絶縁膜の膜厚が薄くなってくると必然的にしきい値電圧が低下してしまう。したがって、本願発明者においては、前記公報の技術を用いてしきい値電圧の制御によって、消費電力の増加と動作速度との調和を図ることを検討した。
【０００５】
しかしながら、素子の微細化によるゲート絶縁膜の薄膜化を進めていくと、しきい値電圧の制御のみでは消費電力が低減しなくなることが判明した。つまり、ゲート絶縁膜を薄くしていくと、ゲート絶縁膜を通過するダイレクトトンネル電流が無視できなくなり、上記ＭＯＳＦＥＴのドレイン−ソース間に流れるサブスレッショルドリーク電流に匹敵するような電流が流れてしまう。このダイレクトトンネル電流は、前段回路の直流電流として消費されるものであるので消費電力を増大させる。
【０００６】
したがって、前記公報に記載の従来技術においては、基板濃度、基板バイアス電圧、ゲート長により高しきい値電圧としても上記ダイレクトトンネル電流を減少させることはできない。ゲート酸化膜の膜厚を厚くして高しきい値電圧にした場合、相対的関係では低しきい値電圧にしたＭＯＳＦＥＴに比べてダイレクトトンネル電流は低下する。しかし、ダイレクトトンネル電流とゲート絶縁膜との関係が認識されていないため、ゲート絶縁膜の膜厚の設定によっては、必ずしも消費電力の増加と動作速度との調和とが図られるものとは限らず、常に一定の技術的効果を期待できるものにはならない。
【０００７】
上記素子の微細化に伴うゲート絶縁膜の薄膜化は、上記ダイレクトトンネル電流の増加の他にピンホールによる絶縁破壊などの不良原因を多発をもたらす。つまり、このようなダイレクトトンネル電流を含むリーク電流の増大をそのままにしておくと、単に半導体集積回路装置で消費される消費電流を大きくすることの他に、直流試験を不能にしてしまうという別の問題を有する。半導体集積回路装置に電源電圧を供給して、その電源電流を測定することにより、ＭＯＳＦＥＴのゲートや層間絶縁膜での絶縁不良を間接的に判定しようとする場合に、上記リーク電流の電流値が大きくなると、必然的にプロセスバラツキ等によってその分布幅も広がるので、上記回路の部分的な絶縁不良によるリーク電流の判定を不能にしてしまう。
【０００８】
この発明の目的は、素子の微細化に適合し、回路の高速動作化と低消費電力と高信頼性を実現した半導体集積回路装置を提供することにある。この発明の他の目的は、素子の微細化、回路の高速動作化と低消費電力に加えて直流試験を容易にした半導体集積回路装置を提供することにある。発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ＭＯＳＦＥＴのソース−ドレイン経路を通して流れるリーク電流との相対的関係において、そのゲート絶縁膜で生じるリーク電流を無視できる程度に膜厚を厚くした第１ＭＯＳＦＥＴと、それよりゲート絶縁膜の膜厚が薄く形成されてなる第２ＭＯＳＦＥＴとを用い、クロック信号の１周期に対して一対のフリップフロップ回路及びその間に設けられた論理ゲートの段数との関係で時間的に余裕のある論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第１ＭＯＳＦＥＴを用いて構成し、上記時間的に余裕の無い論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第２ＭＯＳＦＥＴを用いて構成し、電圧保持に用いられる容量素子を上記第１ＭＯＳＦＥＴのゲート容量を用いて構成する。
【００１０】
【発明の実施の形態】
図１に、この発明に係る半導体集積回路装置の一実施例の概略素子構造断面図が示されている。同図には、この発明に係る半導体集積回路装置に用いられるｐチャンネル型ＭＯＳＦＥＴを例にした３つのＭＯＳトランジスタ（以下、ＦＥＴを単にトランジスタという）Ｔｐ１〜Ｔｐ３とｎチャネル型ＭＯＳトランジスタを例にした１つのＭＯＳトランジスタＴｎ１が例示的に示されている。
【００１１】
この実施例のＣＭＯＳ型の半導体集積回路装置は、特に制限されないが、ｐ型半導体基板１にｎ型ウエル２とｐ型ウエル３とが形成されている。また、ｐ型半導体基板１の表面には、ｎ型ウエル２とｐ型ウエル３との境界領域などにフィールド絶縁膜４が形成されている。上記ｎ型ウエル２には、ｐチャネルＭＯＳトランジスタＴｐ１ないしＴｐ３が設けられる。ｐ型ウエル３には、ｎチャネルＭＯＳトランジスタＴｎ１が設けられる。
【００１２】
上記ＭＯＳトランジスタＴｐ１は、そのゲート酸化膜（絶縁膜）１７の膜厚が、上記ＣＭＯＳ型の半導体集積回路装置のプロセスで可能とされる最も薄い膜厚に形成される。ＭＯＳトランジスタＴｐ２は、上記ＭＯＳトランジスタＴｐ１に比べてゲート酸化膜１６の膜厚が厚く形成される。この膜厚の設定は、ゲート酸化膜１６でのダイレクトトンネルによるリーク電流が、上記ＭＯＳトランジスタＴｐ１のサブスレッショルドリーク電流に比べて無視できる程度に小さくなるように設定される。言い換えるならば、ＭＯＳトランジスタＴｐ２のゲート容量を用いてキャパシタを構成した場合、そのリーク電流が無視できる程度の膜厚を持つようにされる。
【００１３】
上記のようにＭＯＳトランジスタＴｐ１のゲート酸化膜１７は、ＭＯＳトランジスタの微細化に対応して設定されるものであり、それを形成するプロセス技術での最小膜厚にされる。つまり、ＭＯＳトランジスタのサイズは、チャネル長で世代が表されるものであり、チャネル長が短くなる対応してゲート酸化膜１７の膜厚も薄く形成される。上記ＭＯＳトランジスタＴｐ１は、そのゲート長Ｌｇが使用するプロセス技術での最小寸法にされ、そのゲート酸化膜１７の膜厚が最小膜厚に形成される。
【００１４】
これに対して、ＭＯＳトランジスタＴｐ２は、ダイレクトトンネルによるリーク電流の観点からゲート酸化膜１６の膜厚が設定される。つまり、ダイレクトトンネルによるリーク電流が、ＭＯＳトランジスタＴｐ１のサブスレッショルドリーク電流に比べて大幅に小さくて無視できる程度、あるいはゲート容量をキャパシタとして用いた場合に必要な電圧保持特性を持つか否かの観点でゲート酸化膜１６の膜厚が設定される。
【００１５】
ＭＯＳトランジスタＴｐ３は、上記ＭＯＳトランジスタＴｐ１やＴｐ２とは異なる別の観点からゲート酸化膜１５の膜厚が設定される。このＭＯＳトランジスタＴｐ３のゲート酸化膜１５の膜厚は、ゲートに印加される電圧を考慮して設定される。例えば、半導体集積回路装置の外部端子から入力される入力信号の信号レベルが３．３Ｖのような比較的大きな信号振幅とされ、これに対して内部回路を２．０Ｖや１．８Ｖのような低電源電圧で動作させるようにした場合、ＭＯＳトランジスタＴｐ３は、上記比較的大きな信号振幅に対して充分な耐圧を持つようにゲート酸化膜１５の膜厚が形成される。
【００１６】
つまり、ＭＯＳトランジスタＴｐ１やＴｐ２のゲート酸化膜１６、１７は、上記のような低電源電圧で動作するようにされ、そのゲートとソース間に印加される電圧が、２．０Ｖや１．８Ｖのような比較的小さな電圧とされるので、かかる電圧に対応した耐圧を持つようにされる。その上で、ＭＯＳトランジスタＴｐ２は、上記のようにダイレクトトンネルによるリーク電流が実質的に無視できる程度のゲート酸化膜１６の膜厚を持てばよいのである。
【００１７】
特に制限されないが、上記ＭＯＳトランジスタＴｐ２とＴｐ３とは、直列形態に接続される例が示されている。つまり、上記２つのＭＯＳトランジスタＴｐ２とＴｐ３の接続点であるソース，ドレイン領域５が共通の拡散層により構成される。これに対して、ＭＯＳトランジスタＴｐ１は、その素子形成領域がフィールド絶縁膜４により分離されている。
【００１８】
上記ｎ型ウエル２には、次に説明するｎチャネル型ＭＯＳトランジスタＴｎ１ののソース，ドレイン拡散層１３と同じｎ型の拡散層８が設けられ、そこにバイアス電圧ＶＰが印加される。上記電圧ＶＰは、内部電源電圧のような固定電圧にされてもよいし、後述するように内部回路が何も動作を行わないスタンバイ状態のときに、主にオフ状態のＭＯＳトランジスタＴｐ１のソース，ドレイン経路を通して流れるリーク電流を削減するよう、上記内部電圧よりも高い、つまり外部端子から供給される電圧又はそれを分圧して形成されたバックバイアス電圧に切り替えるようにしてもよい。
【００１９】
ｎチャネル型のＭＯＳトランジスタＴｎ１は、ｐ型ウエル３に形成されており、そのゲート酸化膜（絶縁膜）１８の膜厚は、上記ｐチャネル型ＭＯＳトランジスタＴｐ１と同様にＣＭＯＳ型の半導体集積回路装置のプロセスで可能とされる最も薄い膜厚に形成される。つまり、上記ＭＯＳトランジスタＴｎ１は、上記ＭＯＳトランジスタＴｐ１とペアで使用されて、例えばインバータ回路等のようなＣＭＯＳ回路を構成する。上記ＭＯＳトランジスタＴｐ２やＴｐ３と組み合わされて用いられるｎチャネル型ＭＯＳトランジスタは同図では省略されているが、上記ｐチャネル型ＭＯＳトランジスタＴｐ２及びＴｐ３と同様なゲート酸化膜を持つようにそれぞれ形成されるものである。
【００２０】
ｎ型ウエル２にＣＭＯＳ回路を構成するｐチャネルＭＯＳトランジスタＴｐ３、Ｔｐ２の高濃度のｐ型半導体領域であるソース，ドレイン５、６及び７のゲート電極Ｇとオーバーラップする部分には、それよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Lighly Doped Drain Structure）構造のＭＯＳトランジスタとっている。このことは、ｐチャネルＭＯＳトランジスタＴｐ１のソース，ドレインについても同様である。また、ｐ型ウエル３にＣＭＯＳ回路を構成するｎチャネルＭＯＳトランジスタＴｎ１の高濃度のｎ型半導体領域であるソース，ドレイン１３のゲート電極Ｇとオーバーラップする部分には、それよりも低濃度のｎ型半導体領域が形成されており、ＬＤＤ構造のＭＯＳトランジスタとなっている。前述のＭＯＳトランジスタＴｐ１〜Ｔｐ３及びＴｎ１におけるゲート電極Ｇの下部には、それぞれ前述のような観点で決められて膜厚が異なるゲート酸化膜１５〜１８が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００２１】
図２には、この発明に係る半導体集積回路装置における内部回路の一実施例の回路図が示されている。この実施例の内部回路は、論理ゲートとして、たとえばインバータ回路ＩＮＶ、２入力ＮＡＮＤゲート回路ＮＡおよび２入力ＮＯＲゲート回路ＮＯが示されている。ただし、上記内部回路に用いられる論理ゲートの種類は、これらに限定されるものではなく種々変更可能である。
【００２２】
インバータ回路ＩＮＶは、ＭＯＳトランジスタＴｐ１，Ｔｎ１が電源電圧線Ｖｄｄ，Ｖｓｓの間に直列に接続されて構成されている。ＭＯＳトランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮに電気的に接続されている。
【００２３】
２入力ＮＡＮＤゲート回路ＮＡは、互いに並列に接続された２つのＭＯＳトランジスタＴｐ１，Ｔｐ２と、互いに直列に接続された２つのＭＯＳトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。ＭＯＳトランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。ＭＯＳトランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。ＭＯＳトランジスタＴｐ１，Ｔｐ２のドレインと、ＭＯＳトランジスタＴｎ１のドレインとは電気的に接続されている。
【００２４】
２入力ＮＯＲゲート回路ＮＯは、互いに直列に接続された２つのＭＯＳトランジスタＴｐ１，Ｔｐ２と、互いに並列に接続された２つのＭＯＳトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。ＭＯＳトランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。ＭＯＳトランジスタＴｐ２のドレインと、ＭＯＳトランジスタＴｎ１，Ｔｎ２のドレインとは電気的に接続されている。
【００２５】
これらインバータ回路１ＮＶ、２入力ＮＡＮＤ回路ＮＡ、２入力ＮＯＲ回路ＮＯのＭＯＳトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２の基板電位は、ウエル給電用線ＶＰ，Ｖｎから供給されるようになっている。ウエル給電用線ＶＰと電源電圧線ＶＮは、特に制限されないが、回路が通常動作のときには電源電圧ＶｄｄとＶｓｓにされ、回路が動作を行わないときつまりスタンバイ状態のときには、上記Ｖｄｄはｐチャネル型ＭＯＳトランジスタの基板とソース間に逆バイアス電圧を与えるような高電圧に切り替えられ、上記Ｖｓｓはｎチャネル型ＭＯＳトランジスタの基板とソース間に逆バイアス電圧を与えるような負電圧に切り替えられる。
【００２６】
上記インバータ回路１ＮＶ、２入力ＮＡＮＤ回路ＮＡ、２入力ＮＯＲ回路ＮＯのＭＯＳトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２は、後述するようにそれが用いられる信号経路でのゲート段数に対応して、前記ゲート酸化膜が薄く形成されたもの、ゲート酸化膜が中間膜厚に形成されたもの、あるいはゲート酸化膜が厚く形成されたもののいずれかが選ばれる。上記ゲート酸化膜が厚く形成されたものは、上記のようなゲート段数の他に、入力端子に供給される入力電圧が高い電圧い場合にも使用される。つまり、上記ゲート酸化膜が厚く形成されたものは、本来は前記のように入力端子に供給される入力電圧が高い電圧に対応して形成されたものであり、それを上記ゲート段数が極端に少ない場合の信号伝送経路に流用するというべきものである。
【００２７】
図３には、図２に示した回路に対応した各素子と配線の一実施例のレイアウト図が示されている。ｐチャネル型ＭＯＳトランジスタＴｐ１，Ｔｐ２等は、ｎ型ウエル２内に形成され、ｎチャネル型ＭＯＳトランジスタＴｎ１，Ｔｎ２等は、ｐ型ウエル３内に形成される。ゲート電極Ｇが対応するｐチャネル型ＭＯＳトランジスタＴｐ１，Ｔｐ２とｎチャネル型ＭＯＳトランジスタＴｎ１，Ｔｎ２のそれぞれにおいて共通に形成される。直列形態と並列形態の２つのＭＯＳトランジスタは同じパターンとされるが、直列回路では２つのゲート電極Ｇに挟まれた拡散層が接続部を構成し、並列回路ではは、２つのゲートに挟まれた拡散層がドレイン（出力部）とされる。
【００２８】
図４には、ＣＭＯＳ回路での接合電流特性図が示され、図５には、ＣＭＯＳ回路でのトンネル電流特性図が示されている。現状のＣＭＯＳプロセスで形成されるＭＯＳトランジスタの接合リーク電流（Ｉｏｆｆ）は、ｐチャネル型及びｎチャネル型ＭＯＳトランジスタは、ともに１．Ｅ−９〜１．Ｅ−８（Ａ／μｍ）程度に対して、ゲート電極でのトンネル電流は、１．Ｅ−１０（Ａ／μｍ）と１桁ないし２桁小さい。しかしながら、接合リーク電流の増加率に対してゲートリーク電流の増加率のほうが大きいため、素子の微細化によるゲート酸化膜の薄膜化によって上記電流比率は逆転してしまう。
【００２９】
例えば、ＥＯＴ＝１．９ｎｍ、Ｌｇ＝０．１μｍ、Ｉｄｓ＝０．６ｍＡ／μｍのｎチャンネル型ＭＯＳトランジスタでＷｇ＝２μｍの場合、接合リーク電流Ｉｏｆｆは、約１．Ｅ−９（ｍＡ／μｍ）×２μｍ＝２．Ｅ−９ｍＡである。一方、ゲート酸化膜を流れるトンネルリーク電流Ｉｇは、約１．Ｅ−２（ｍＡ／ｃｍ２）×０．１μｍ×２μｍ＝２．Ｅ−１１ｍＡとなる。この場合、ゲート酸化膜を流れるトンネルリーク電流はチャネルリーク電流に比べて無視できるくらい小さい。
【００３０】
しかし、素子微細化が進み、ＥＯＴが例えば１．５ｎｍになった時には、接合リーク電流Ｉｏｆｆの増加に比べてゲート酸化膜を流れるトンネルリーク電流の増加率の方が著しく大きいため、ゲート酸化膜を流れるトンネルリーク電流Ｉｇも、約１．Ｅ−０（ｍＡ／ｃｍ２）×０．１μｍ×２μｍ＝２．Ｅ−９ｍＡと１．Ｅ−９のレベルに達し、電力消費の主要因となるため無視できなくなる。さらにＥＯＴが小さくなれば、接合リーク電流とゲート酸化膜を流れるトンネルリーク電流の大小関係は逆転する。このため、素子の微細化とともに本願発明によるゲート酸化膜の膜厚の制御による高速化と低消費電力及び回路動作の安定化が重要となるものである。
【００３１】
図６〜図９には、この発明に係るＣＭＯＳ型の半導体集積回路装置の製造工程を説明するための一実施例の概略断面図が示されている。図６に示すように、ｐ型半導体基板１を用意し、先行技術を用いて、そのｐ型半導体基板１の表面にイオン注入法によりｎ型ウエル２およびｐ型ウエル３を形成した後、その表面の選択的な領域に例えば酸化シリコン膜からなるフィールド絶縁膜４を形成する。
【００３２】
次に、図７に示すように、ｎ型ウエル２にＣＭＯＳ回路を構成するｐチャネルＭＯＳトランジスタＴｐ形成する。ｐ型ウエル３にＣＭＯＳ回路を構成するｎチャネルＭＯＳトランジスタＴｎを形成する。この場合、前述した種々のＭＯＳトランジスタにおけるゲート電極Ｇの下部には、それぞれの回路に対応した膜厚に制御されたゲート酸化膜が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００３３】
ゲート酸化膜の膜厚を前記のような３種類にする方法の１つは、全ＭＯＳトランジスタのゲート酸化膜の膜厚を最も厚い前記ＭＯＳトランジスタＴｐ３等のように形成する。上記ＭＯＳトランジスタＴｐ３にすべきＭＯＳトランジスタのゲート酸化膜にマスクを形成し、他のＭＯＳトランジスタのゲート酸化膜をエッチングにより薄して、前記ＭＯＳトランジスタＴｐ２等のような中間膜厚のゲート酸化膜とする。そして、上記ＭＯＳトランジスタＴｐ２にすべきＭＯＳトランジスタのゲート酸化膜にマスクを形成し、他のＭＯＳトランジスタのゲート酸化膜をエッチングにより薄して、前記ＭＯＳトランジスタＴｐ１等のような薄い膜厚のゲート酸化膜とする。これにより、前記のような３種類のゲート酸化膜を持つＭＯＳトランジスタを１つの半導体集積回路装置に形成することができる。
【００３４】
ゲート酸化膜の膜厚を前記のような３種類にする方法の他の１つは、全ＭＯＳトランジスタのゲート酸化膜の膜厚を最も薄い前記ＭＯＳトランジスタＴｐ１等のように形成する。上記ＭＯＳトランジスタＴｐ１にすべきＭＯＳトランジスタのゲート酸化膜にマスクを形成し、他のＭＯＳトランジスタのゲート酸化膜を厚くするような熱処理を行って前記ＭＯＳトランジスタＴｐ２等のような中間膜厚のゲート酸化膜とする。そして、上記ＭＯＳトランジスタＴｐ２にすべきＭＯＳトランジスタのゲート酸化膜にマスクを形成し、他のＭＯＳトランジスタのゲート酸化膜を厚くするような熱処理を行って前記ＭＯＳトランジスタＴｐ３等のような厚い膜厚のゲート酸化膜とする。これにより、前記のような３種類のゲート酸化膜を持つＭＯＳトランジスタを１つの半導体集積回路装置に形成することができる。
【００３５】
ゲート酸化膜の膜厚を前記のような３種類にする方法の更に他の１つは、上記ＭＯＳトランジスタＴｐ１にすべきＭＯＳトランジスタのゲート電極を形成する部分を除いて他をマスクして薄いゲート酸化膜を形成する。上記ＭＯＳトランジスタＴｐ２にすべきＭＯＳトランジスタのゲート電極を形成する部分を除いて上記ＭＯＳトランジスタＴｐ１及びＴｐ３が形成される部分にマスクして中間膜厚のゲート酸化膜を形成する。上記ＭＯＳトランジスタＴｐ３にすべきＭＯＳトランジスタのゲート電極を形成する部分を除いて上記ＭＯＳトランジスタＴｐ２及びＴｐ３が形成される部分にマスクして厚い膜厚のゲート酸化膜を形成する。これらのゲート酸化膜を形成する順序は、その組み合わせがいずれでもよい。
【００３６】
上記３つのゲート酸化膜をうち１つだけを独立に形成しておいて、他の２つは前記のような厚く形成して、それのうち薄いゲート酸化膜にすべきＭＯＳトランジスタのゲート酸化膜について選択的にエッチングして薄くしてもよい。また、上記他の２つは前記のような薄く形成して、それのうち厚いゲート酸化膜にすべきＭＯＳトランジスタのゲート酸化膜について選択的に熱処理を加えて厚く形成してもよい。
【００３７】
ｎ型ウエル２にＣＭＯＳ回路を構成するｐチャネルＭＯＳトランジスタＴｐの高濃度のｐ型半導体領域であるソース５およびドレイン６をイオン注入法により形成する工程と同一工程によりｐ型ウエル３にｐ型半導体領域８を同時に形成している。また、上記ＭＯＳトランジスタＴｐのソース５を構成する高濃度のｐ型半導体領域にはそれよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Lighly Doped Drain Structure）構造のＭＯＳトランジスタとして形成している。
【００３８】
ｐ型ウエル３にＣＭＯＳ回路を構成するｎチャネルＭＯＳトランジスタＴｎの高濃度のｎ型半導体領域であるソース１０およびドレイン１１をイオン注入法により形成する工程と同一工程によりｎ型ウエル２にｎ型半導体領域１３を同時に形成している。また、ＭＯＳトランジスタＴｎのソース１０を構成する高濃度のｎ型半導体領域にはそれよりも低濃度のｎ型半導体領域１４が形成されており、ＬＤＤ構造のＭＯＳトランジスタとして形成している。
【００３９】
図８に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ（Chemica1 Vapor Deposition)法により堆積して絶縁膜１５を形成する。続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１５の選択的な領域にスルーホールを形成する。その後、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１６を形成する。次いで、フォトリソグラフイ技術と選択エッチング技術を用いて、配線層１６の選択的な領域を取り除くことにより、パターン化された配線層１６を形成する。
【００４０】
図９に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ法により堆積して絶縁膜１７を形成する。その後、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１７の選択的な領域にスルーホールを形成する。次いで、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１８を形成する。続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層１８の選択的な領域を取り除くことにより、パターン化された配線層１８を形成する。この場合、配線層１６および配線層１８により、ＣＭＯＳ回路における電源電圧線Ｖｄｄ、第２の電源電圧線Ｖｓｓ、入力線ＩＮ、出力線ＯＵＴが同一工程により形成している。その後、ｐ型半導体基板１の上に多層配線技術を用いて、多層配線層を形成した後、表面保護膜を形成すること（図示を省略）により、ＣＭＯＳ型の半導体集積回路装置の製造工程を終了する。
【００４１】
前述した製造工程は、ｐ型半導体基板１を使用した態様のものであるが、それとは逆の導電型のｎ型半導体基板を使用して前述した製造工程とは逆の導電型のウエルなどの半導体領域を形成する態様とすることができる。また、ｐ型ウエル３及びｎ型ウエル２を深い深さに形成されたｎ型ウエル内に形成し、上記ｐ型ウエルをｐ型半導体基板１から電気的に分離した、いわゆる３重ウエル構造としてもよい。このような３重ウエル構造においては、半導体集積回路装置の前記薄いゲート酸化膜にされたｐチャネル型のＭＯＳトランジスタで構成された部分的な回路について、スタンバイ時の前記サブスレッショルドリーク電流を削減するためのバックバイアス電圧を供給することができる。
【００４２】
図１０には、この発明に係る半導体集積回路装置に設けられるＰＬＬ（位相・ロックド・ループ）回路の一実施例のブロック図が示されている。この実施例の各回路ブロックは、半導体集積回路装置を構成する他の回路とともに１つの半導体基板上において形成される。この実施例のＰＬＬ回路は、次の各回路ブロックから構成される。
【００４３】
外部端子には、基準クロックｆINが供給される。この基準クロックｆINは、入力回路による遅延回路を通して位相比較器の一方の入力に供給される。内部クロック信号を形成するクロック分配系からの帰還クロックｆFBは、可変Ｍ分周回路を通して上記位相比較器の他方の入力に供給される。特に制限されないが、上記可変Ｍ分周器には、外部端子から供給される逓倍比Ｍによりその分周比（Ｍ）が設定される。分周比Ｍは、１、２、３、４等である。このような分周比Ｍの設定によりＰＬＬ回路にあっては、複数通りの内部クロック信号の周波数を設定することができる。
【００４４】
上記位相比較器で形成された位相比較結果に対応してチャージポンプ回路が動作し、位相差に対応してチャージアップ電流又はディスチャージ電流を形成する。このチャージアップ電流又はディスチャージ電流がキャパシタＣF に伝えられ、制御電圧ＶF が生成される。この制御電圧ＶF は、電圧電流変換器を通して電流制御発振器に伝えられ、その発振周波数を制御する。特に制限されないが、上記位相比較器の出力信号は、パルス幅電流変換器を通して上記電流制御発振器に伝えられる。このパルス幅電流変換器により、位相差が急激に大きくなったときに上記パルス幅電流変換器が検知して電流制御発振器の周波数（位相）を制御するのでＰＬＬループの高周波数応答性が改善させられる。
【００４５】
上記電流制御発振器の出力信号は、２分周回路を通して出力される。この分周回路は、レベル増幅回路を兼ねており、デューティ５０％のパルス信号を形成する。この２分周器の出力信号は、クロック分配系を介して図示しない内部回路に伝えられる。このようなＰＬＬ回路では、基準クロックｆINと、Ｍ分周された帰還クロックｆFBとを位相比較（周波数比較）し、その位相差（周波数差）に対応した位相出力によりロウパスフィルタを構成するチャージホンプ回路とキャパシタＣF 及び電圧電流変換器（パルス幅電流変換器）を介して電流制御発振器を制御するので、両クロックｆINとｆFBの位相（周波数）が一致するように電流制御発振器の発振動作が行われる。
【００４６】
この実施例では、前記キャパシタＣF が前記中間膜厚のゲート酸化膜を持つようにされたＭＯＳトランジスタＴｐ２（又はＴｎ２）ゲート容量が利用される。このような中間膜厚のＭＯＳトランジスタＴｐ２等のゲート容量を利用した場合には、ダイレクトトンネルによるリーク電流が発生しないため、安定した制御電圧ＶF を得ることができる。つまり、キャパシタＣF においてリーク電流が生じるものでは、ジッタが大きくなってしまう。例えば、０．１４ｕｍのゲート長のプロセスで形成された薄いゲート酸化膜のＭＯＳトランジスタ（Ｔｐ１等）のゲート容量をキャパシタＣF に用いた場合のＰＬＬ位相変動が、数値解析結果としてジッタ６０ｐｓにもなってしまうが、中間膜厚のＭＯＳトランジスタＴｐ２等のゲート容量に置き換えてトンネルリーク電流が実質的に無視できるようにしたときのＰＬＬ回路での位相変動は、上記同じ条件での数値解析結果ではジッタ５ｐｓ以下に小さくできる。
【００４７】
例えば、５００ＭＨｚ以上の周波数でのクロック信号に同期したデータの入出力を行うようにした半導体集積回路装置では、クロック周期に対して外部端子から入力されたクロック信号を集積回路の内部に取り込む入力回路での信号遅延の占める割合が無視できなくなりＰＬＬ回路あるいはＤＬＬ回路を用いることにより、入力回路での信号遅延を補償した内部クロック信号を形成することができる。しかしながら、上記ジッタが大きいとその分時間マージンを設定することとなり、ＰＬＬ回路やＤＬＬ回路を設ける意味が薄れてしまう。したがって、本願発明に係るキャパシタＣF を用いてＰＬＬ回路やＤＬＬ回路を構成した場合には、上記クロック信号の高周波数化、ひいては半導体集積回路装置の高速動作が可能なるものである。
【００４８】
図１１には、この発明に係る半導体集積回路装置の設計方法の一実施例の概念図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、厚膜、中間膜厚及び薄膜の３種類のゲート絶縁膜を持つ、言い換えるならば、上記ゲート絶縁膜の膜厚に対応した高しきてい値電圧、中しきい値電圧及び低しきい値電圧のＭＯＳトランジスタの組み合わせによって構成される。半導体集積回路装置は、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタにより構成されたＣＭＯＳ回路で構成される。
【００４９】
ステップ（１）では、所望のデジタル信号処理を行なう信号処理回路の回路設計が行なわれ、全ての信号処理回路を構成するＭＯＳトランジスタを前記薄膜とされたゲート酸化膜による低しきい値電圧にした場合について、フリップフロップ回路６５１とフリップフロップ回路６５８のような２つのフリップフロップ回路と、その間に設けられた論理ゲート回路又は論理回路６５２〜６５８とで構成される信号伝達経路（信号伝搬経路又はパスともいう）に対して、高速計算器を用いた回路動作シュミレーションによってその信号伝達時間の算出が行なわれる。上記信号処理回路を構成する全ての前記のような信号伝達経路を抽出し、それぞれに対して上記信号伝達時間の算出が行なわれ、その中で最も長い信号伝達時間の抽出がなされる。この信号伝達時間が、上記信号処理回路での信号伝達経路の上限遅延時間とされる。
【００５０】
ステップ（２）では、上記信号処理回路を構成するＭＯＳトランジスタを厚膜のゲート酸化膜による高しきい値電圧に設定した場合について、上記同様なフリップフロップ回路６５１とフリップフロップ回路６５８のような２つのフリップフロップ回路と、その間に設けられた論理ゲート回路６５２〜６５８とで構成される信号伝達経路に対して、その信号伝達時間の算出が行なわれて、上記上限遅延時間と大小比較が行なわれる。前記上記信号処理回路を構成する全ての前記のような信号伝達経路を抽出し、それぞれに対して上記信号伝達時間の算出と上記上限遅延時間と大小比較が行なわれる。
【００５１】
ステップ（３）では、上記上限遅延時間を超えた信号伝達時間を持つ信号伝達経路が抽出され、個々のフリップフロップ回路６５１、論理ゲート回路６５３〜６５７及びフリップフロップ回路６５８に対して、逐一にＭＯＳトランジスタのしきい値電圧を中しきい値電圧に設定し、そこでの信号伝達時間の算出が行なわれて、上限遅延時間との大小比較が行なわれる。例えば、信号伝達経路に沿って、フリップフロップ回路６５１から順に中しきい値電圧のＭＯＳトランジスタに置き換え、その都度上記信号伝達時間を算出し、上記大小比較によって上限遅延時間よりも短くなる時点で、当該信号伝達経路での上記遅延時間の算出と大小比較処理を終わり、次の信号伝達経路の上記のような検証に移行する。
【００５２】
上記信号伝達経路での信号伝達時間が上記上限遅延時間より小さくなる組み合わせは、特定の１つの論理ゲート回路を中間厚膜のゲート酸化膜による中しきい値電圧にした場合、あるいは複数の論理ゲート回路を上記中しきい値電圧にした場合等、複数通りの組み合わせが予測される。したがって、その全ての組み合わせを抽出し、その中でリーク電流が最も小さくなるものを抽出して、次の信号伝達経路の上記のような検証に移行するようにしてもよい。
【００５３】
例えば、フリップフロップ回路６５１のＭＯＳトランジスタのしきい値電圧、論理ゲート回路６５４、論理ゲート回路６５７の組み合わせがリーク電流が最も小さくて、しかもその信号伝達時間が上記上限遅延時間内に入るなら、これらのセル６５１、６５６、６５７を構成するＭＯＳトランジスタが前記中間厚膜のゲート酸化膜による中しきい値電圧とされ、残りは上記厚膜のゲート酸化膜による高しきい値電圧のようにされる。ステップ（３）において、同図のように全てのセル６５１〜６５８を中しきい値電圧としても、上記上限遅延時間を超えるものは次のステップ（４）での処理がなされる。
【００５４】
ステップ（４）では、上記上限遅延時間を超えた信号伝達時間を持つ信号伝達経路が抽出され、上記ステップ（３）にて前記中しきい値電圧のＭＯＳトランジスタで構成された個々のフリップフロップ回路６５１、論理ゲート回路６５３〜６５７及びフリップフロップ回路６５８に対して、個々にしきい値電圧を低しきい値電圧に設定し、そこでの信号伝達時間の算出が行なわれて、上限遅延時間との大小比較が行なわれる。この場合も、前記同様に信号伝達経路に沿って、フリップフロップ回路６５１から順に中しきい値電圧のＭＯＳトランジスタに置き換え、その都度上記信号伝達時間を算出し、上記大小比較によって上限遅延時間よりも短くなる時点で、当該信号伝達経路での上記遅延時間の算出と大小比較処理を終わり、次の信号伝達経路に対する上記のような検証に移行する。
【００５５】
あるいは、前記同様に上記信号伝達経路での信号伝達時間が上記上限遅延時間より小さくなる組み合わせは、上記中しきい値電圧の場合と同様に特定の１つの論理ゲート回路を低しきい値電圧にした場合、あるいは複数の論理ゲート回路を低しきい値電圧にした場合等、複数通りの組み合わせが予測される。したがって、その全ての組み合わせを抽出し、その中でリーク電流が最も小さくなるものを抽出して、次の信号伝達経路の検証に移行するようにしてもよい。このような全ての組み合わせを抽出した場合には、同図のようにフリップフロップ回路６５１と論理ゲート回路６５４を低しきい値電圧とし、他は前記中しきい値電圧とするよう信号伝達経路でみると飛び飛びの論理回路を構成するＭＯＳトランジスタの組み合わせが選ばれる。
【００５６】
上記ステップ（４）においては、少なくとも１つの信号伝達経路に対して、それを構成する全ての論理回路を構成するＭＯＳトランジスタを前記薄膜のゲート酸化膜による低しきい値電圧にするものが抽出される。つまり、ステップ（１）のように全ての論理回路を構成するＭＯＳトランジスタを低しきい値電圧とし、上記下限遅延時間を決める要因となった信号伝達経路が検出される。
【００５７】
図１２には、この発明に係る半導体集積回路装置の設計方法の一実施例の特性図が示されている。同図の特性図は、横軸が個々の信号伝達経路でのディレイ値（信号伝達時間）であり、縦軸には信号伝達経路（パス）数が示されている。
【００５８】
特性１０００は、前記図１のステップ（１）に対応し、２つのフリップフロップ回路及びその間に設けられた複数の論理ゲート回路をそれぞれ構成する全ＭＯＳトランジスタに対して、ＭＯＳトランジスタを前記薄膜のゲート酸化膜による低しきい値電圧にした場合の遅延時間の分布が示されている。つまり、信号処理回路を構成するパス（信号伝達経路）の中で、最も長い信号伝達時間（ディレイ値）が上限遅延時間として求められる。
【００５９】
特性１００１は、前記図１のステップ（２）に対応し、信号処理回路を構成する上記全てのＭＯＳトランジスタを厚膜のゲート酸化膜による高しきい値電圧にした場合の遅延時間の分布が示されている。このようにＭＯＳトランジスタのしきい値電圧を高くすると、各論理ゲート回路での遅延時間が増加して、１００４で示した面積に相当する数の信号伝達経路において、その信号遅延時間が上記特性１０００で求められた上限遅延時間を超えるものが存在する。逆の見方をすると、ＭＯＳトランジスタを高しきい値電圧としても、上記上限遅延時間の範囲に入る信号伝達経路が存在することを意味しており、しかも数は上記１００４で示したパスの数よりもはるかに多いことが判る。
【００６０】
この実施例では、低消費電力化としつつ高速動作化を図るために、従来のように信号処理回路を同じしきい値電圧のＭＯＳトランジスタで構成するのではなく、その信号伝達経路毎であって、しかも論理ゲート回路毎にそれを構成するＭＯＳトランジスタのしきい値電圧を最適とする組み合わせを簡単に見つ出すために、上記少ない数の１００４の中の信号伝達経路に対して、フリップフロップ回路や論理ゲート回路毎に、それを構成するＭＯＳトランジスタのしきい値電圧を前記中間膜厚のゲート酸化膜による中しきい値とする。
【００６１】
このような中しきい値電圧の論理ゲート回路を組み合わせることで、特性１００２のようなディレイ分布を得ることができる。つまり、１００５の面積で示したような信号伝達経路において、全ての論理ゲート回路を中しきい値電圧としても未だ上記上限遅延時間を超えてしまうようなものが残る。逆の見方をすると、上記のように１００４に存在する論理ゲート回路を高しきい値電圧から中しきい値電圧に変更することにより、１００４に存在する多くの数のパスは上記上限遅延時間内に入ることが判る。
【００６２】
上記の中しきい値電圧への変更によって、いっそう少ない数の１００５の中の信号伝達経路に対して、フリップフロップ回路や論理ゲート回路毎に、それを構成するＭＯＳトランジスタのしきい値電圧を低しきい値とする。これにより、特性１００３で示したような分布の遅延時間を持つパスの組み合わせにより、上記全ての論理ゲート回路を低しきい値電圧とした場合と同じ周波数のクロック信号で動作する信号処理回路を得ることができる。
【００６３】
結果的に各フリップフロップ間に設けられる複数の論理ゲート回路とそれぞれの論理回ゲート路を構成するＭＯＳトランジスタのしきい値電圧の値との関係は、以下の表１のような１から７つの種類のパスが存在すると見なされる。
【００６４】
すなわち、表１に示したように、第１種類のパスは、低しきい値電圧（薄膜）のＭＯＳトランジスタのみを利用して、そのパス内の複数の論理ゲート回路が構成される。第２種類のパスは、中しきい値電圧（中間膜厚）のＭＯＳトランジスタのみを利用して、そのパス内の複数の論理ゲート回路が構成される。第３種類のパスは、高しきい値電圧（厚膜）のＭＯＳトランジスタのみを利用して、そのパス内の複数の論理ゲート回路が構成される。
【００６５】
第４種類のパスは、低しきい値電圧（薄膜）のＭＯＳトランジスタで構成された論理ゲート回路と中しきい値電圧（中間膜厚）のＭＯＳトランジスタで構成された論理ゲート回路とがそのパス内のに混在する構成とされる。第５種類のパスは、中しきい値電圧（中間膜厚）のＭＯＳトランジスタで構成された論理ゲート回路と高しきい値電圧（厚膜）のＭＯＳトランジスタで構成された論理ゲート回路とがそのパス内に混在する構成とされる。
【００６７】
第６種類のパスは、低しきい値電圧（薄膜）のＭＯＳトランジスタで構成された論理ゲート回路と高しきい値電圧（厚膜）のＭＯＳトランジスタで構成された論理ゲート回路とがそのパス内に混在する構成とされる。第７種類のパスは、低しきい値電圧（薄膜）のＭＯＳトランジスタで構成された論理ゲート回路と中しきい値電圧（中間膜厚）のＭＯＳトランジスタで構成された論理ゲート回路と高しきい値電圧（厚膜）のＭＯＳトランジスタで構成された論理ゲート回路とがそのパス内に混在する構成とされる。
【００６８】
上記においては、低、中、高の３種類しきい値電圧の場合について記載したが、低、高の２種類しきい値電圧の場合には、たとえば、第１種類のパスと、第３種類のパスと、第６種類との３種類のパスがあると見なされる。
【００６９】
本願発明では、ディレイ値を考慮して、ディレイ値の大きなパス中のＭＯＳトランジスタはしきい値を小さく、ディレイ値の速いパス中のＭＯＳトランジスタはしきい値を大きく設定することで、チップのディレイ値性能は向上させながら、スタンバイ電流を最小限に抑えるようにするものである。
【００７０】
図１３には、この発明に係る半導体集積回路装置のスタンバイ電流の削減効果を説明するための分布図が示されている。同図において、各論理ゲート回路を構成するＭＯＳトランジスタのしきい値の設計は、高しきい値電圧と低しきい値電圧の差電圧ΔＶth＝０．１Ｖにしている。複数のチップのリーク電流を測定し、その度数分布を縦軸を％で示している。しきい値切替えをしたチップのリーク電流の度数分布は、切替え前のチップのリーク電流の度数分布に比べてリーク電流が小さい方に移動しているのが明白に示されている。
【００７１】
複数チップの測定結果の平均リーク電流は、しきい値電圧の切替えをしたチップで５５０μＡ、切替え前のチップで３８００μＡであり、切替えにより約１／７となっている。このことは、単に消費電流が低減することに止まらず、微細化された半導体集積回路装置での直流試験を可能にするものである。上記のようにリーク電流が小さくなることによって、回路の一部に絶縁不良等による直流電流が発生した場合には、上記度数分布を外れたものとして識別することが可能になるものである。つまり、上記しきい値切替えをしたチップのリーク電流の度数分布を外れたリーク電流を流すものは、回路の一部に絶縁不良による直流電流が流れていることに他ならない。
【００７２】
図１４には、この発明に係る半導体集積回路装置の基本的なクロック供給経路の一実施例のレイアウト図が示されている。同図のクロック供給経路は、半導体基板上の実際の幾何学的な配置に合わせて描かれている。特に制限されないが、縦と横方向に１６個ずつのブロックが碁盤目状に配置される。上記回路ブロックには、配線設計のみによって必要な論理ゲート回路を形成することができる下地となる素子領域が作り込まれてなるゲートアレイによって構成される。
【００７３】
上記半導体チップＬＳＩの中央部には、クロック入力回路ＣＬＩＮが設けられる。半導体チップＬＳＩの中央部とは、四角形のチップにおける対角線の交点付近の領域と見做される。このクロック入力回路ＣＫＩＮを中心にして、左右に上記半導体チップの横辺の１／４ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、４個分のブロックに対応した長さの第１配線Ｌ１が形成される。
【００７４】
この第１配線Ｌ１の他端では、上下に分岐する第２配線Ｌ２が設けられる。この第２配線Ｌ２は、上記第１配線Ｌ１の他端から上記半導体チップの縦辺の１／４の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、４個分のブロックに対応した長さにされ、かかる第２配線Ｌ２の他端側には第１中継アンプＡＭＰ１が設けられる。上記のように第１配線Ｌ１は、左右に２本延びてそれぞれから第２配線Ｌ２が上下に２本ずつ延びるので、ＬＳＩ全体では合計４個の第１中継アンプＡＭＰ１が設けられるが、同図においては半導体基板を上下左右に４等分したエリア（８×８ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ１が代表として描かれている。
【００７５】
上記第１中継アンプＡＭＰ１を中心にして、左右に上記半導体チップの横辺の１／８ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、２個分のブロックに対応した長さの第３配線Ｌ３が形成される。この第３配線Ｌ３の他端では、上下に分岐する第４配線Ｌ４が設けられる。この第４配線Ｌ４は、上記第３配線Ｌ３の他端から上記半導体チップの縦辺の１／８の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、２個分のブロックに対応した長さにされ、かかる第４配線Ｌ４の他端側には第２中継アンプＡＭＰ２が設けられる。上記のように第３配線Ｌ３は、左右に２本延びてそれぞれから第４配線Ｌ４が上下に２本ずつ延びるので、上記４等分したエリア（８×８ブロック）内においては、合計４個の第２中継アンプＡＭＰ２が設けられるが、同図においては上記エリアを上下左右に４等分したエリア（４×４ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ２が代表として描かれている。
【００７６】
上記第２中継アンプＡＭＰ２を中心にして、左右に上記半導体チップの横辺の１／１６ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、１個分のブロックに対応した長さの第５配線Ｌ５が形成される。この第５配線Ｌ５の他端では、上下に分岐する第６配線Ｌ６が設けられる。この第６配線Ｌ６は、上記第５配線Ｌ５の他端から上記半導体チップの縦辺の１／１６の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、１個分のブロックに対応した長さにされ、かかる第６配線Ｌ６の他端側には第３中継アンプＡＭＰ３が設けられる。上記のように第５配線Ｌ５は、左右に２本延びてそれぞれから第６配線Ｌ６が上下に２本ずつ延びるので、上記エリアを更に４等分したエリア（４×４ブロック）内においては、合計４個の第３中継アンプＡＭＰ３が設けられるが、同図においては上記エリア（４×４ブロック）を上下左右に４等分したエリア（２×２ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ３が代表として描かれている。
【００７７】
そして、上記第３中継アンプＡＭＰ２を中心にして、左右に上記半導体チップの横辺の１／３２ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、１ブロックの半分に対応した長さの第７配線Ｌ７が形成される。この第７配線Ｌ７の他端では、上下に分岐する第８配線Ｌ８が設けられる。この第８配線Ｌ８は、上記第７配線Ｌ７の他端から上記半導体チップの縦辺の１／３２の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、１ブロックの半分に対応した長さにされ、かかる第８配線Ｌ８の他端側は、上記１ブロックの中心とされて、クロックドライバＣＫＤが設けられる。上記のように第７配線Ｌ７は、左右に２本延びてそれぞれから第８配線Ｌ８が上下に２本ずつ延びるので、結局４個のブロックのそれぞれの中央部に上記クロックドライバＣＫＤが設けられることになる。
【００７８】
この構成では、１つのクロック入力回路ＣＫＩＮに対して、第１及び第２配線Ｌ１＋Ｌ２を介して４個の第１中継アンプＡＭＰ１が設けられる。上記４個の第１中継アンプＡＭＰ１に対して、第３及び第４配線Ｌ３＋Ｌ４を介して４個ずつ、全体で４×４＝１６個の第２中継アンプＡＭＰ２が設けられる。上記第２中継アンプＡＭＰ２に対して、第５及び第６配線Ｌ５＋Ｌ６を介して４個ずつ、全体で４×４×４＝６４個の第３中継アンプＡＭＰ３が設けられる。そして、上記第３中継アンプＡＭＰ３に対して、第７及び第８配線Ｌ７＋Ｌ８を介して４個ずつ、全体で４×４×４×４＝２５６個のクロックドライバＣＫＤが設けられる。上記クロックドライバＣＫＤは、上記１６×１６＝２５６個の各ブロックに一対一に対応してそれぞれのブロックの中央部分に配置されることになる。
【００７９】
このようなクロック供給経路は、上記第１と第２配線（Ｌ１＋Ｌ２）とでＨの文字を形作るものであり、同様に第３と第４配線（Ｌ３＋Ｌ４）、第５と第６配線（Ｌ５＋Ｌ６）及び第７と第８配線（Ｌ７＋Ｌ８）のそれぞれでもＨの文字を形作ってそれらがトリー状に接続されることから本願出願人等にあっては、Ｈトリークロック供給と呼ぶものである。このＨトリークロック供給においては、クロック入力回路ＣＫＩＮから各第８配線の末端のクロックドライバＣＫＤまでのクロック信号の信号遅延がほぼ均等にされるので、等ディレイなクロック給電方式と見做される。
【００８０】
上記のようなＨトリークロック供給構造の半導体集積回路装置では、フリップフロップ回路に供給されるクロック信号が相互に正確に一致していると見做されることから、論理設計ではクロック信号の周波数を、フリップフロップ回路の間に設けられる論理回路での最大信号遅延にほぼ一致するように時間マージンを最小に設定して高い周波数に設定して高速動作を図るようにすることができる。
【００８１】
本願発明に係る半導体集積回路装置の設定手順は、前記のように低しきい値電圧のＭＯＳトランジスタで構成し、前記フリップフロップ回路間に設けられる論理回路をゲートアレイに作り込まれた素子を用い、上記必要な論理ゲート回路を構成する配線、及び配置設計をコンピュータを用いた自動設計技術により形成し、前記のように上限遅延時間を求めて、上記クロック信号の周波数を設定する。しきい値電圧を高しきい値電圧に変更し、上記上限遅延時間を超えるパスの論理ゲート回路のしきい値電圧を中しきい値電圧又は低しきい値電圧としてそこでの信号遅延が上記クロック信号の一周期内に収まるようにする。
【００８２】
しかしながら、上限遅延時間が必要とされるクロック信号の動作周波数に収まらない場合、言い換えるならば、多数のパスのうち極一部のパスの遅延時間が長いことによって、上記クロック信号の一周期に収まらない場合には、かかる論理パスに対して、本願発明を利用して前記末端のクロックドライバＣＫＤを構成するＭＯＳトランジスタをしきい値電圧の調整を行なうことによって、クロック信号の調整を行なうようにすることができる。
【００８３】
図１５には、この発明に係る半導体集積回路装置におけるクロック供給回路の一実施例のブロック図が示されている。前記と同様な中継アンプＣＫ１ないしＣＫ８によりＨトリーを構成し、クロッドライバＣＫＤ１〜４を構成するＭＯＳトランジスタのしきい値を低しきい値電圧（薄膜絶縁膜厚セル）と、中しきい値電圧（中間絶縁膜厚セル）及び高しきい値電圧（厚膜絶縁膜セル）のものを組み合わせることにより、フリップフロップ回路ＦＦに供給されるクロック信号の位相をずらすようにするものである。
【００８４】
上記中継アンプＣＫ１ないしＣＫ８は、特に制限されないが、低しきい値電圧のＭＯＳトランジスタ（薄膜絶縁膜セル）により構成し、そこでの信号遅延を最も小さくかつ均等にするものである。これにより、中継アンプＣＫ８で出力されるクロック信号は、互いに同期したものとすることができる。特に制限されないが、上記中継アンプＣＫ８から出力されるクロック信号を受けるクロックドライバＣＫＤ１とＣＫＤ３は、低しきい値電圧（薄膜絶縁膜セル）のＭＯＳトランジスタで構成し、クロックドライバＣＫ２は中しきい値電圧（中間絶縁膜セル）のＭＯＳトランジスタで構成し、クロックドライバＣＫＤ４は、高しきい値電圧（厚膜絶縁膜セル）のＭＯＳトランジスタで構成される。
【００８５】
上記各クロックドライバＣＫＤ１ないしＣＤＫ４で形成された各クロック信号は、それぞれの周期は同一であるが、クロックドライバＣＫＤ１とＣＤＫ３で形成されるクロック信号に対して、クロックドライバＣＫ２で形成されるクロック信号はΔｔ１だけ遅れたものとされる。かかるクロックドライバＣＫ２で形成されるクロック信号に対してクロックドライバＣＫＤ４で形成されたクロック信号はΔｔ２だけ遅れたものとされる。したがって、クロックドライバＣＫＤ１とＣＫＤ３で形成されるクロック信号に対して、クロックドライバＣＫＤ４で形成されるクロック信号はΔｔ１＋Δｔ２だけ遅れたものとされる。
【００８６】
したがって、クロックドライバＣＫＤ１又はＣＤＫ３からのクロック信号を受けるフリップフロップ回路ＦＦ１又はＦＦ３と、クロックドライバＣＫＤ２で形成されるクロック信号を受けるフリップフロップ回路ＦＦ２の間での信号パスの遅延時間は、上記クロック信号の周波数の１周期Ｔに対してＴ＋Δｔ１だけ長くなり、Δｔ１分だけ遅延時間を長くすることができる。
【００８７】
同様に、クロックドライバＣＫＤ１又はＣＤＫ３からのクロック信号を受けるフリップフロップ回路ＦＦ１又はＦＦ３と、クロックドライバＣＫＤ４で形成されるクロック信号を受けるフリップフロップ回路ＦＦ４の間での信号パスの遅延時間は、上記クロック信号の周波数の１周期Ｔに対してＴ＋Δｔ１＋Δｔ２だけ長くなり、Δｔ１＋Δｔ２分だけ遅延時間を長くすることができる。
【００８８】
この場合に注意することは、上記クロックドライバＣＫＤ２で形成されたクロック信号を受けるフリップフロップ回路ＦＦ２と、上記クロックドライバＣＫＤ１又はＣＤＫ３からのクロック信号を受けるフリップフロップ回路ＦＦ１又はＦＦ３との間での信号パスの遅延時間は、Ｔ−Δｔ１だけ短くなる。それ故、上記フリップフロップ回路ＦＦ２とＦＦ１又ＦＦ３の間に設けられる信号パスは、上記クロック信号の一周期Ｔに対してΔｔ１以上の余裕時間を持つ信号パスを割り当てる必要がある。
【００８９】
同様に、上記クロックドライバＣＫＤ４で形成されたクロック信号を受けるフリップフロップ回路ＦＦ４と、上記クロックドライバＣＫＤ１又はＣＤＫ３からのクロック信号を受けるフリップフロップ回路ＦＦ１又はＦＦ３との間での信号パスの遅延時間は、Ｔ−Δｔ１−Δｔ２だけ短くなる。それ故、侍医フリップフロップ回路ＦＦ４とＦＦ１又ＦＦ３の間に設けられる信号パスは、上記クロック信号の一周期Ｔに対してΔｔ１＋Δｔ２以上の余裕時間を持つ信号パスを割り当てる必要がある。また、クロックドライバＣＫＤ２とＣＫＤ４で形成されたクロック信号を組み合わせるものであってもよい。
【００９０】
上記のようなクロックドライバＣＫＤ１ないしＣＫＤ４に対しも、ＭＯＳトランジスタのしきい値電圧を、前記のような信号パスでの遅延時間ではなく、クロック信号の観点からクロック信号相互の遅延時間を調整することにより、前記信号パスの全てを低しきい値電圧にした場合の上限遅延時間よりも長い極く一部の信号パスを上記クロック信号間の時間調整を利用して救済することができる。
【００９１】
図１６には、本発明に係る半導体集積回路装置の他の一実施例の要部平面図が示されている。半導体チップには、ｎ型ウエル２およびｐ型ウエル３が、図面の表示方向の横方向に沿って、すなわち、セル領域ＣＬの配列方向に沿つて延在した状態で形成されている。
【００９２】
図１６においてはｎ型ウエル２およびｐ型ウエル３の各々が複数個に分割されているように示されているが、これは１個のセル領域ＣＬの区切りを示すもので、ｎ型ウエル２およびｐ型ウエル３のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する半導体領域として電気的にも接続された状態で形成されている。このセル領域ＣＬは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、ｎ型ウエル２およびｐ型ウエル３の両方を含むように設定されている。
【００９３】
また、半導体チップの主面上には、上述のセル領域ＣＬの一群を取り囲むように、電源電圧線Ｖｄｄ，Ｖss、ウエル給電用線Ｖｗｌ，Ｖｓｕおよびコントロール信号線Ｃｗｌ，Ｃｓｕが配置されている。半導体チップの主面上には、電源電圧線Ｖｄｄ，Ｖｓｓ，ウエル給電用線Ｖｗｌ，Ｖｓｕおよびコントロール信号線Ｃｗｌ，Ｃｓｕが格子状に配置されている。
【００９４】
電源電圧線Ｖｄｄ1 、ウエル給電用線Ｖｗｌ１およびコントロール信号線Ｃｗｌ１は、セル領域ＣＬの長手方向の端部（図面上方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｄｄ１、ウエル給電用線Ｖｗｌ１およびコントロール信号線Ｃｗｌ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【００９５】
電源電圧線Ｖｓｓ１、ウエル給電用線Ｖｓｕ１およびコントロール信号線Ｃｓｕ１は、セル領域ＣＬの長手方向の端部（図１９の下方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｓｓ１、ウエル給電用線Ｖｓｕ１およびコントロール信号線Ｃｓｕ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【００９６】
これら電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ１，Ｃｓｕ１は、たとえばアルミニウムまたはアルミニウム合金からなり、第１配線層に形成されている。一方、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２、Ｃｗｌ２は、セル領域ＣＬの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２は、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントローリレ信号線Ｃｗｌ２，Ｃｗｌ２が電源電圧線Ｖｄｄ２，Ｖｓｓ２によって挾まれた状態で配置されている。これら電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、たとえばアルミニウムまたはアルミニウム合金からなり、第２配線層に形成されている。
【００９７】
第２配線層に配置された電源電圧線Ｖｄｄ２，Ｖｓｓ２，ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、それぞれ第１配線層に配置された電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ１，Ｃｓｕｌ１との交差点において接続孔ＴＨを通じて電気的に接続されている。
【００９８】
ところで、本実施の形態においては、前記のように薄膜のゲート酸化膜のＭＯＳＦＥＴでのサブスレシッルドリーク電流を削減するために、上記コントロール信号線Ｃｗｌ１，Ｃｓｕｌ１を用いて、通常動作時にはｐ型ウエルに電源電圧Ｖｄｄを供給し、スタンバイ時にはそれより高いバックバイアス電圧を印加するように切り替えられる。例えば、信号線Ｃｗｌ１により電源電圧Ｖｄｄとバックバイアス電圧の切り替えを行うスイッチＭＯＳＦＥＴを制御し、信号線Ｃｓｕｌ１により上記バックバイアス電圧を供給する。このような切り替えは、特に、上記低しきい値電圧のＭＯＳトランジスタＴｐ１等において効果的であるので、上記のようにコントロール信号線Ｃｗｌ１，Ｃｓｕｌ１を用いて選択的に行うようにする。
【００９９】
上記のように低しきい値電圧のＭＯＳトランジスタＴｐ１等が形成れるセルに選択的に行うもの他、全トランジスタについて一律にバックバイアス電圧を供給する構成としてもよい。ただし、このようにすると、時にｎチャネル型ＭＯＳＦＥＴが形成されたウエルを負電圧にするための負電圧発生回路の負荷が重くなり、負電圧を発生させるためのチャージポンプ回路等での消費電流が増大してしまうので、チャージポンプ回路での消費電流の増加と、サブスレッショルドリーク電流の低減との兼ね合いで、最も効果的な組み合わせが選ばれる。なお、ｐチャネル型のＭＯＳトランジスタＴｐ１において、前記のように外部端子から供給される電源電圧を降圧して内部電源電圧Ｖｄｄ１等を形成する場合には、上記外部から供給される電源電圧をバックバイアス電圧としてそのまま利用できる。
【０１００】
前記説明したように素子微細化に伴い、ＭＯＳトランジスタのゲート酸化膜はますます薄くなっており、ピンホールによる絶縁破壊などが原因の不良が多発している。また、ダイレクトトンネルによるゲート絶縁膜のリーク電流の増加は、ゲート絶縁膜を薄膜化することで生じる物理原理で決まっていることから回避は困難である。
【０１０１】
従来技術のようディレイ値の小さなパス上のＭＯＳトランジスタのしきい値電圧を大きくすることで、チャネルリーク電流を低減し、スタンバイ時のリーク電流を抑制する技術だけでは、前記ダイレクトトンネル電流は抑止できない。今後さらにゲート酸化膜の薄膜化が進めば、チャネルリークを上回る絶縁膜のダイレクトリークが発生することからこれを抑制する技術の開発が急務である。消費電力低減のための技術として、使用しないブロックのクロックを止める技術や、回路の一部の電源電圧を下げる技術もあるが、これらは制御が難しく、アプリケーシヨンによっては使用しないブロックが少なくなったりして効果が出ない。
【０１０２】
本願発明においては、前記のようにディレイ値の小さなパス上のＭＯＳトランジスタのゲート絶縁膜の膜厚が、ディレイ値の大きなパス上のＭＯＳトランジスタのゲート絶縁膜厚より厚いことを特徴とする。この構成では、半導体チップ上の８〜９割のＭＯＳトランジスタのゲート絶縁膜の膜厚を厚くすることが可能となり、ピンホール欠陥等によるゲート酸化膜の信頼性が向上し、歩留まりの飛躍的向上が期待できる。
【０１０３】
半導体チップ上の８〜９割のＭＯＳトランジスタのゲート絶縁膜の膜厚を厚くすることが可能となり、たとえ欠陥がなくとも発生するダイレクトトンネルによるリーク電流を１桁低減できる。そして、上記リーク電流低減により、ゲート酸化膜の信頼性テスト（Ｉｄｄｑテスト）が可能となり、不良を市場に出す危険性がなくなる。上記のようにチップ上の８〜９割のＭＯＳトランジスタのゲート絶縁膜の膜厚を厚くすることが可能となり、このような膜厚を厚くすることにより入力容量も低減され、消費電力の減少も期待できる。
【０１０４】
半導体チップ上の８〜９割のＭＯＳトランジスタのゲート絶縁膜の膜厚を厚くすることが可能となり、クリティカルパスにつながっているゲートの入力容量が低減され、クリティカルパスの低減・動作周波数の向上が期待できる。そして、アナログ電圧を絶縁膜ゲート容量に蓄える必要のあるアナログデバイス部分の絶縁膜の膜厚を選択的に厚くする事で精度向上が期待できる。
【０１０５】
上記のようにアナログ電圧をゲート絶縁膜を利用した容量に蓄える必要のあるアナログデバイス部分の絶縁膜厚を選択的に厚くする事で精度向上を図ることができる。たとえば、一般的なＬＳＩで使用されているＰＬＬ回路中にも、基準クロックと帰還クロックの位相誤差を電圧変換し、容量部分に蓄えるチャージポンプ回路が使用されている。この容量部分は一般的にはゲート絶縁膜で作成されるため、トンネルリークが発生すると正しい電圧が蓄えられずに出力クロックの発振周期が不安定となり誤動作が発生するが、上記のようなゲート酸化膜を厚くすることにより、正確な電圧を出力させＰＬＬ回路の安定化が可能となる。クロックを１周期遅らせて内部クロックと同期化させるＤＬＬ回路においても、同様なキャパシタが用いられるので同様に適用できる。
【０１０６】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） ＭＯＳＦＥＴのソース−ドレイン経路を通して流れるリーク電流との相対的関係において、そのゲート絶縁膜で生じるリーク電流を無視できる程度に膜厚を厚くした第１ＭＯＳＦＥＴと、それよりゲート絶縁膜の膜厚が薄く形成されてなる第２ＭＯＳＦＥＴとを用い、クロック信号の１周期に対して一対のフリップフロップ回路及びその間に設けられた論理ゲートの段数との関係で時間的に余裕のある論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第１ＭＯＳＦＥＴを用いて構成し、上記時間的に余裕の無い論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第２ＭＯＳＦＥＴを用いて構成し、電圧保持に用いられる容量素子を上記第１ＭＯＳＦＥＴのゲート容量を用いて構成することにより、素子の微細化に適合し回路の高速動作化と低消費電力と高信頼性を実現しつつ、直流試験を容易にすることができるという効果が得られる。
【０１０７】
（２） 上記に加えて、上記第１ＭＯＳＦＥＴに比べて、ゲート絶縁膜の膜厚が厚く形成されてなる第１導電型及び第２導電型の第３ＭＯＳＦＥＴを更に設け、上記第３ＭＯＳＦＥＴを半導体集積回路装置の外部端子から供給される入力信号を受ける入力回路及び高耐圧が必要とされる経路に用いるようにすることにより、個々の回路機能に合わせた実質的な回路の高速動作化と低消費電力と高信頼性を実現することができるという効果が得られる。
【０１０８】
（３） 上記に加えて、上記第３ＭＯＳＦＥＴを時間的に余裕のあることを条件にして上記第１信号伝達経路にも用いるようにすることにより、入力容量が低減して低消費電力化を図ることができるという効果が得られる。
【０１０９】
（４） 上記に加えて、上記第１ＭＯＳＦＥＴないし第３ＭＯＳＦＥＴのそれぞれをｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとしてＣＭＯＳ回路を構成することにより低消費電力化を図ることができるという効果が得られる。
【０１１０】
（５） 上記に加えて、上記第２ＭＯＳＦＥＴは、それにより構成される回路が信号処理を行わないスタンバイ時において、しきい値電圧を高くする方向に基板バックバイアス電圧を印加することにより、スタンバイ時の低消費電力化を図ることができるという効果が得られる。
【０１１１】
（６） 上記に加えて、外部端子から入力された入力クロック信号と内部で形成されたクロック信号との位相比較し、その比較出力によりチャージ／ディスチャージされるキャパシタと、かかるキャパシタに保持された電圧に対応して上記内部クロック信号が形成されるクロック発生回路を更に備えて、上記第１ＭＯＳＦＥＴを上記キャパシタとしての容量素子として用いることにより、動作の安定化と実質的な動作の高速化を図ることができるという効果が得られる。
【０１１２】
（７） 上記に加えて、外部端子から入力された入力クロック信号と、内部クロック信号を形成する発振回路を制御して両者が一致するように上記発振回路の発振動作を制御するＰＬＬ回路で上記クロック発生回路を構成することにより、クロックの安定化を図ることができるという効果が得られる。
【０１１３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、デジタル集積化回路は、前記のようなゲートアレイの他に、ランダム・ロジック回路で構成されたものであってもよい。外部端子から供給される電源電圧で内部回路が動作させられるものであってもよい。この場合、前記のようなゲート酸化膜が薄いＭＯＳＦＥＴのサブスレッショルドリーク電流を低減させるためのバックバイアス電圧は、昇圧回路により形成するようにすればよい。
【０１１４】
ゲートアレイの場合、クロック給電が行われる最小ブロックは、図１４のように縦横の比がほぼ１対１である必要はなく、縦横の長さが異なる長方形であってもよい。ただし、ブロック内のクロック信号のスキューを最小にするには、なるべく正方形に近い形が有利となる。ゲートアレイは、全ての回路がゲートアレイで構成される必要はなく、メモリ回路等特有の機能を持つ回路については、予め設計された回路ブロックが適宜にゲートアレイの一部に組み込まれるようにされるものであってもよい。この発明は、ＭＯＳトランジスタで構成された半導体集積回路装置に広く利用することができる。
【０１１５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ＭＯＳＦＥＴのソース−ドレイン経路を通して流れるリーク電流との相対的関係において、そのゲート絶縁膜で生じるリーク電流を無視できる程度に膜厚を厚くした第１ＭＯＳＦＥＴと、それよりゲート絶縁膜の膜厚が薄く形成されてなる第２ＭＯＳＦＥＴとを用い、クロック信号の１周期に対して一対のフリップフロップ回路及びその間に設けられた論理ゲートの段数との関係で時間的に余裕のある論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第１ＭＯＳＦＥＴを用いて構成し、上記時間的に余裕の無い論理ゲート回路又はそれに加えて上記フリップフロップ回路を上記第２ＭＯＳＦＥＴを用いて構成し、電圧保持に用いられる容量素子を上記第１ＭＯＳＦＥＴのゲート容量を用いて構成することにより、素子の微細化に適合し回路の高速動作化と低消費電力と高信頼性を実現しつつ、直流試験を容易にすることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置の一実施例を示す概略素子構造断面図である。
【図２】この発明に係る半導体集積回路装置における内部回路の一実施例を示す回路図である。
【図３】図２に示した回路に対応した各素子と配線の一実施例を示すレイアウト図である。
【図４】この発明を説明するためのＣＭＯＳ回路での接合電流特性図である。
【図５】この発明を説明するためのＣＭＯＳ回路でのトンネル電流特性図である。
【図６】この発明に係るＣＭＯＳ型の半導体集積回路装置の製造工程を説明するための一実施例の一部を示す概略断面図である。
【図７】この発明に係るＣＭＯＳ型の半導体集積回路装置の製造工程を説明するための一実施例の一部を示す概略断面図である。
【図８】この発明に係るＣＭＯＳ型の半導体集積回路装置の製造工程を説明するための一実施例の一部を示す概略断面図である。
【図９】この発明に係るＣＭＯＳ型の半導体集積回路装置の製造工程を説明するための一実施例の一部を示す概略断面図である。
【図１０】この発明に係る半導体集積回路装置に設けられるＰＬＬ回路の一実施例を示すブロック図である。
【図１１】この発明に係るデジタル集積回路の設計方法の一実施例を説明するための概念図である。
【図１２】この発明に係るデジタル集積回路の設計方法の一実施例を説明するための特性図である。
【図１３】この発明に係る半導体集積回路装置のスタンバイ電流の削減効果を説明するための分布図である。
【図１４】この発明に係る半導体集積回路装置の基本的なクロック供給経路の一実施例を示すレイアウト図である。
【図１５】この発明に係る半導体集積回路装置におけるクロック供給回路の一実施例を示すブロック図である。
【図１６】本発明に係る半導体集積回路装置の他の一実施例を示す要部平面図である。
【符号の説明】
１…半導体基板、２…ｎ型ウエル、３…ｐ型ウエル、４…フィールド絶縁膜、５〜８…高濃度の半導体領域（ソース，ドレイン）、９…低濃度の半導体領域、１０〜１３…高濃度の半導体領域（ソース，ドレイン）、１４…低濃度の半導体領域、１５〜１８…ゲート酸化膜、Ｔｐ１〜Ｔｐ３…ｐチャネル型ＭＯＳトランジスタ、Ｔｎ１…ｎチャネル型ＭＯＳトランジスタ、Ｇ…ゲート電極
ＩＮＶ…インバータ回路、ＮＡ…ＮＡＮＤゲート回路、ＮＯ…ＮＯＲゲート回路、ＣF …キャパシタ、
６５１，６５８…フリップフロップ回路、６５２〜６５７…論理ゲート回路、
ＣＫＩＮ…クロック入力回路、ＣＫ１〜ＣＫ８…中継アンプ、ＣＫＤ１〜４…クロックドライバ。
Claims (7)
- ＭＯＳＦＥＴで構成された半導体集積回路装置であって、
ＭＯＳＦＥＴのソース−ドレイン経路を通して流れるリーク電流との相対的関係において、そのゲート絶縁膜で生じるリーク電流を無視できる程度に膜厚が厚く形成されてなる第１ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴに比べて、ゲート絶縁膜の膜厚が薄く形成されてなる第２ＭＯＳＦＥＴと、
クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と、上記フリップフロップ回路の間に設けられた論理ゲート回路とからなる複数の信号伝達経路と、
容量素子とを備え、
上記複数の信号伝達経路のそれぞれは、
上記クロック信号の１周期に対して上記フリップフロップ回路及び論理ゲートの段数との関係で時間的に余裕のある論理ゲート回路又はそれに加えて上記フリップフロップ回路は、上記第１ＭＯＳＦＥＴを用いて構成された第１信号伝達経路と、
上記クロック信号の１周期に対して上記フリップフロップ回路及び論理ゲートの段数との関係で時間的に余裕の無い論理ゲート回路又はそれに加えて上記フリップフロップ回路は、上記第２ＭＯＳＦＥＴを用いて構成された第２信号伝達経路とからなり、
上記容量素子は、上記第１ＭＯＳＦＥＴのゲート容量を用いて構成されてなることを特徴とする半導体集積回路装置。 - 請求項１において、
上記第１ＭＯＳＦＥＴに比べて、ゲート絶縁膜の膜厚が厚く形成されてなる第１導電型及び第２導電型の第３ＭＯＳＦＥＴを更に備え、
上記第３ＭＯＳＦＥＴは、半導体集積回路装置の外部端子から供給される入力信号を受ける入力回路及び高耐圧が必要とされる経路に用いられるものであることを特徴とする半導体集積回路装置。 - 請求項２において、
上記第３ＭＯＳＦＥＴは、時間的に余裕のあることを条件にして上記第１信号伝達経路にも用いられることを特徴とする半導体集積回路装置。 - 請求項２又は３において、
上記第１ＭＯＳＦＥＴないし第３ＭＯＳＦＥＴのそれぞれは、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴからなることを特徴とする半導体集積回路装置。 - 請求項１ないし４のいずれかにおいて、
上記第２ＭＯＳＦＥＴは、それにより構成される回路が信号処理を行わないスタンバイ時において、しきい値電圧を高くする方向に基板バックバイアス電圧が印加されてなることを特徴とする半導体集積回路装置。 - 請求項１ないし４のいずれかにおいて、
外部端子から入力された入力クロック信号と内部で形成されたクロック信号との位相比較し、その比較出力によりチャージ／ディスチャージされるキャパシタと、かかるキャパシタに保持された電圧に対応して上記内部クロック信号が形成されるクロック発生回路を更に備え、
上記キャパシタは、上記第１ＭＯＳＦＥＴで構成された容量素子が用いられるものであることを特徴とする半導体集積回路装置。 - 請求項６において、
上記クロック発生回路は、外部端子から入力された入力クロック信号と、内部クロック信号を形成する発振回路を制御して両者が一致するように上記発振回路の発振動作を制御するＰＬＬ回路を含むことを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230745A JP4492837B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体集積回路装置 |
| PCT/JP2002/002065 WO2003012872A1 (fr) | 2001-07-31 | 2002-03-06 | Dispositif a circuit integre a semi-conducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230745A JP4492837B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045997A JP2003045997A (ja) | 2003-02-14 |
| JP4492837B2 true JP4492837B2 (ja) | 2010-06-30 |
Family
ID=19062902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001230745A Expired - Fee Related JP4492837B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4492837B2 (ja) |
| WO (1) | WO2003012872A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010098325A (ja) * | 2003-03-28 | 2010-04-30 | Hitachi Ltd | 半導体集積回路装置とｃｍｏｓ回路の高速化方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0951072A1 (en) * | 1996-04-08 | 1999-10-20 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2001085625A (ja) * | 1999-09-13 | 2001-03-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2001203325A (ja) * | 2000-01-19 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置とデジタル集積回路の設計方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631744B2 (ja) * | 1972-12-04 | 1981-07-23 | ||
| JPH07240471A (ja) * | 1994-02-28 | 1995-09-12 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPH08139589A (ja) * | 1994-11-15 | 1996-05-31 | Toshiba Corp | Ｃ−ｍｏｓ論理回路及びその設計方法 |
| JP3350345B2 (ja) * | 1996-04-09 | 2002-11-25 | 株式会社東芝 | 半導体装置 |
| JP3777768B2 (ja) * | 1997-12-26 | 2006-05-24 | 株式会社日立製作所 | 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法 |
-
2001
- 2001-07-31 JP JP2001230745A patent/JP4492837B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-06 WO PCT/JP2002/002065 patent/WO2003012872A1/ja active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0951072A1 (en) * | 1996-04-08 | 1999-10-20 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2001085625A (ja) * | 1999-09-13 | 2001-03-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2001203325A (ja) * | 2000-01-19 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置とデジタル集積回路の設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003045997A (ja) | 2003-02-14 |
| WO2003012872A1 (fr) | 2003-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100570188B1 (ko) | 반도체 집적회로장치 | |
| US7342408B2 (en) | Semiconductor test device using leakage current and compensation system of leakage current | |
| US20010052623A1 (en) | Semiconductor integrated circuit | |
| US8134824B2 (en) | Decoupling capacitors | |
| US7786513B2 (en) | Semiconductor integrated circuit device and power source wiring method therefor | |
| JPH08274620A (ja) | 半導体集積回路装置及びマイクロコンピュータ | |
| KR20080069899A (ko) | 반도체 집적회로 | |
| JPH10135814A (ja) | 半導体集積回路 | |
| JP2001015704A (ja) | 半導体集積回路 | |
| US7703062B2 (en) | Semiconductor integrated circuit and method of designing layout of the same | |
| US7902861B2 (en) | Adiabatic CMOS design | |
| JP2005175003A (ja) | デカップリングコンデンサ及び半導体集積回路 | |
| US7906800B2 (en) | Semiconductor integrated circuit | |
| JP2003086699A (ja) | 半導体回路、半導体集積回路装置、半導体装置のマクロを記憶した記憶装置及びマクロを記憶した記憶媒体 | |
| JP4492837B2 (ja) | 半導体集積回路装置 | |
| JP3883114B2 (ja) | 半導体装置 | |
| JP3652668B2 (ja) | 半導体集積回路 | |
| JPH07106521A (ja) | セルベース設計半導体集積回路装置 | |
| JP4574734B2 (ja) | 半導体集積回路装置 | |
| JP2741712B2 (ja) | 半導体集積回路装置 | |
| TW200416512A (en) | Semiconductor integrated circuit device | |
| JPH04123466A (ja) | 半導体装置 | |
| JP2002064332A (ja) | 水晶発振器 | |
| JP3917985B2 (ja) | 半導体集積回路装置及びマイクロコンピュータ | |
| JPH01144667A (ja) | 基板電位検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060307 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100331 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100331 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140416 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |