JP2001203325A - 半導体集積回路装置とデジタル集積回路の設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速化と低消費電力化及び回路の高速動作化
と低消費電力に加えて直流試験を容易にした半導体集積
回路装置と、回路の高速動作化と低消費電力に加えて直
流試験を容易にしたデジタル集積回路を効率的に設計す
るデジタル集積回路の設計方法を提供する。 【解決手段】 クロック信号により信号の取り込みと保
持を行なうフリップフロップ回路の間に設けられた論理
ゲート回路とからなる信号伝達経路を持つ半導体集積回
路装置において、例えば上記信号伝達経路での信号遅延
が、上記クロック信号の周期との関係において信号遅延
に余裕があるものを第１のしきい値電圧のＭＯＳＦＥＴ
で構成し、上記信号遅延に余裕がないもを上記第１のし
きい値電圧より低い第２のしきい値電圧のＭＯＳＦＥＴ
で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置とデジタル集積回路の設計方法に関し、主として情
報処理装置に使用されるゲートアレイ等で構成された大
規模集積回路装置における高速動作化と低消費電力化に
有効な技術に関するものである。

【０００２】

【従来の技術】デジタル集積回路での消費電力を低減さ
せるための技術としては、デジタル集積回路を機能毎に
ブロック分割し、使用しないブロックのクロック信号の
供給を停止させるもの、あるいは回路の一部の電源電圧
を下げるるものがある。一方、半導体集積回路装置間で
の信号伝送遅延は物理的な大きさが制約されているため
に短くできないという問題を解決するために、半導体集
積回路装置の出力タイミングをクロック信号に対して位
相を進めたアーリィクロック信号を用い、半導体集積回
路装置の入力タイミングをクロック信号に対して遅延さ
せたディレイクロック信号を用いるようにし、上記半導
体集積回路装置間での実質的なクロック周期を長くして
そこでの許容信号伝送遅延を大きくできるようにして動
作の高速化を実現するクロック分配方式が、特開昭６３
−２２８２０６号公報によって開示されている。

【０００３】

【発明が解決しようとする課題】デジタル信号処理回路
では、一般的に、タイミング信号としてのクロック信号
に同期して動作シーケンスの制御が行われる。つまり、
クロック信号により入力信号の取り込みを行う信号保持
回路としてのフリップフロップ回路の間に論理処理を行
なう論理ゲート段が設けられる。フリップフロップ回路
は、取り込んだ信号をクロック信号の１周期の間保持し
ているため、その保持時間内に上記論理ゲート段での所
定の論理動作が行われて次段のフリップフロップ回路の
入力に伝えられる必要がある。回路設計においては、上
記フリップフロップ回路と上記論理ゲート段での信号伝
達回路での遅延時間は使用するクロック周期に対して短
くなるようにしなければならない。上記論理設計におい
て、素子定数のバラツキを考慮した一定の時間マージン
を設けて論理回路の設計を行う必要があり、高速化を妨
げる大きな要因になっている。

【０００４】一方、Ｐチャンネル型ＭＯＳＦＥＴとＮチ
ャンネル型ＭＯＳＦＥＴとで構成されたＣＭＯＳ回路が
動作を行なわないときには、Ｐチャンネル型ＭＯＳＦＥ
Ｔ又はＮチャンネル型ＭＯＳＦＥＴのいずれか一方がオ
フ状態になるので理論的には直流電流が流れない。しか
しながら、素子の微細化に伴い、上記オフ状態のＭＯＳ
ＦＥＴのドレイン−ソース経路に流れるサブスレッショ
ルドリーク電流又はテーリング電流と呼ばれるリーク電
流が増大する傾向にあり、上記回路の高速化のためにＭ
ＯＳＦＥＴのしきい値電圧を低くすると、上記リーク電
流も増大してしまう。

【０００５】このようなリーク電流の増大は、単に半導
体集積回路装置で消費される消費電流を大きくすること
の他に、直流試験を不能にしてしまうという問題を有す
る。上記デジタル集積回路での消費電力を低減させるた
めの技術は、素子の微細化によるリーク電流の増加には
無力である。つまり、半導体集積回路装置に電源電圧を
供給して、その電源電流を測定することにより、ＭＯＳ
ＦＥＴのゲートや層間絶縁膜での絶縁不良を間接的に判
定しようとする場合に、上記リーク電流の電流値が大き
くなると、必然的にプロセスバラツキ等によってその分
布幅も広がるので、上記回路の部分的な絶縁不良による
リーク電流の判定を不能にしてしまう。そこで、本願発
明者等においては、素子の微細化に適合し、回路の高速
動作化と低消費電力に加えて、上記直流試験を容易にし
た半導体集積回路装置と、それを形成するためのデジタ
ル集積回路の設計方法を開発するに至った。

【０００６】この発明の目的は、高速かつ低消費電力な
半導体集積回路装置を提供することにある。この発明の
他の目的は、回路の高速動作化と低消費電力に加えて直
流試験を容易にした半導体集積回路装置を提供すること
にある。この発明のさらに他の目的は、回路の高速動作
化と低消費電力に加えて直流試験を容易にしたデジタル
集積回路を効率的に設計するデジタル集積回路の設計方
法を提供することにある。発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、タイミング信号とされるク
ロック信号により信号の取り込みと保持を行なう信号保
持回路としてのフリップフロップ回路の間に設けられた
論理ゲート回路とからなる複数からなる信号伝達経路を
持つ半導体集積回路装置において、第１のしきい値電圧
のＭＯＳＦＥＴにより構成されてなる第１信号伝達経路
と、上記第１のしきい値電圧よりも小さな第２のしきい
値電圧のＭＯＳＦＥＴで構成されたフリップフロップ回
路又は論理ゲート回路を含んでなる第１の信号伝達経路
とを設ける。

【０００８】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、タイミング信号とれるクロック信号によ
り信号の取り込みと保持を行なう信号保持回路としての
フリップフロップ回路の間に設けられた論理ゲート回路
とからなる信号伝達経路を持つデジタル集積回路の設計
方法であって、第１の工程では上記フリップフロップ回
路及び論理ゲート回路のＭＯＳＦＥＴを第２のしきい値
電圧に設定し、第２の工程では上記第２のしきい値電圧
のＭＯＳＦＥＴを用いたときの信号伝達経路の中で最も
大きな第１の信号遅延値を算出し、第３の工程では上記
ＭＯＳＦＥＴを上記第２のしきい値電圧よりも高い第１
のしきい値電圧に置き換え、第４の工程では上記第１の
しきい値電圧のＭＯＳＦＥＴのもとで、各信号伝達経路
での信号遅延が、上記第１の信号遅延値より超えたもの
を抽出し、第５の工程では上記抽出された信号伝達経路
の各々において、その遅延時間が上記第１の遅延時間値
よりも小さくなるまで、かかる信号伝達経路を構成する
フリップフロップ回路及び論理ゲート回路を構成する各
論理回路のＭＯＳＦＥＴを上記第２のしきい値電圧に変
更する。

【０００９】

【発明の実施の形態】図１には、この発明に係るデジタ
ル集積回路の設計方法の一実施例の概念図が示されてい
る。この実施例のデジタル集積回路は、特に制限されな
いが、高、中及び低の３種類のしきい値電圧を持つＭＯ
ＳＦＥＴによって構成される。デジタル集積回路は、Ｐ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔにより構成されたＣＭＯＳ回路で構成される。

【００１０】ステップ（１）では、所望のデジタル信号
処理を行なう信号処理回路の回路設計が行なわれ、全て
の信号処理回路を構成するＭＯＳＦＥＴを低しきい値電
圧にした場合について、フリップフロップ回路６５１と
フリップフロップ回路６５８のような２つのフリップフ
ロップ回路と、その間に設けられた論理ゲート回路又は
論理回路６５２〜６５８とで構成される信号伝達経路
（信号伝搬経路又はパスともいう）に対して、高速計算
器を用いた回路動作シュミレーションによってその信号
伝達時間の算出が行なわれる。上記信号処理回路を構成
する全ての前記のような信号伝達経路を抽出し、それぞ
れに対して上記信号伝達時間の算出が行なわれ、その中
で最も長い信号伝達時間の抽出がなされる。この信号伝
達時間が、上記信号処理回路での信号伝達経路の上限遅
延時間とされる。

【００１１】ステップ（２）では、上記信号処理回路を
構成するＭＯＳＦＥＴを高しきい値電圧に設定した場合
について、上記同様なフリップフロップ回路６５１とフ
リップフロップ回路６５８のような２つのフリップフロ
ップ回路と、その間に設けられた論理ゲート回路６５２
〜６５８とで構成される信号伝達経路に対して、その信
号伝達時間の算出が行なわれて、上記上限遅延時間と大
小比較が行なわれる。前記上記信号処理回路を構成する
全ての前記のような信号伝達経路を抽出し、それぞれに
対して上記信号伝達時間の算出と上記上限遅延時間と大
小比較が行なわれる。

【００１２】ステップ（３）では、上記上限遅延時間を
超えた信号伝達時間を持つ信号伝達経路が抽出され、個
々のフリップフロップ回路６５１、論理ゲート回路６５
３〜６５７及びフリップフロップ回路６５８に対して、
逐一にＭＯＳＦＥＴのしきい値電圧を中しきい値電圧に
設定し、そこでの信号伝達時間の算出が行なわれて、上
限遅延時間との大小比較が行なわれる。例えば、信号伝
達経路に沿って、フリップフロップ回路６５１から順に
中しきい値電圧のＭＯＳＦＥＴに置き換え、その都度上
記信号伝達時間を算出し、上記大小比較によって上限遅
延時間よりも短くなる時点で、当該信号伝達経路での上
記遅延時間の算出と大小比較処理を終わり、次の信号伝
達経路の上記のような検証に移行する。

【００１３】上記信号伝達経路での信号伝達時間が上記
上限遅延時間より小さくなる組み合わせは、特定の１つ
の論理ゲート回路を中しきい値電圧にした場合、あるい
は複数の論理ゲート回路を中しきい値電圧にした場合
等、複数通りの組み合わせが予測される。したがって、
その全ての組み合わせを抽出し、その中でリーク電流が
最も小さくなるものを抽出して、次の信号伝達経路の上
記のような検証に移行するようにしてもよい。

【００１４】例えば、フリップフロップ回路６５１のＭ
ＯＳＦＥＴのしきい値電圧、論理ゲート回路６５４、論
理ゲート回路６５７の組み合わせがリーク電流が最も小
さくて、しかもその信号伝達時間が上記上限遅延時間内
に入るなら、これらのセル６５１、６５６、６５７を構
成するＭＯＳＦＥＴが中しきい値電圧とされ、残りは上
記高しきい値電圧のようにされる。ステップ（３）にお
いて、同図のように全てのセル６５１〜６５８を中しき
い値電圧としても、上記上限遅延時間を超えるものは次
のステップ（４）での処理がなされる。

【００１５】ステップ（４）では、上記上限遅延時間を
超えた信号伝達時間を持つ信号伝達経路が抽出され、上
記ステップ（３）にて中しきい値電圧のＭＯＳＦＥＴで
構成された個々のフリップフロップ回路６５１、論理ゲ
ート回路６５３〜６５７及びフリップフロップ回路６５
８に対して、個々にしきい値電圧を低しきい値電圧に設
定し、そこでの信号伝達時間の算出が行なわれて、上限
遅延時間との大小比較が行なわれる。この場合も、前記
同様に信号伝達経路に沿って、フリップフロップ回路６
５１から順に中しきい値電圧のＭＯＳＦＥＴに置き換
え、その都度上記信号伝達時間を算出し、上記大小比較
によって上限遅延時間よりも短くなる時点で、当該信号
伝達経路での上記遅延時間の算出と大小比較処理を終わ
り、次の信号伝達経路に対する上記のような検証に移行
する。

【００１６】あるいは、前記同様に上記信号伝達経路で
の信号伝達時間が上記上限遅延時間より小さくなる組み
合わせは、上記中しきい値電圧の場合と同様に特定の１
つの論理ゲート回路を低しきい値電圧にした場合、ある
いは複数の論理ゲート回路を低しきい値電圧にした場合
等、複数通りの組み合わせが予測される。したがって、
その全ての組み合わせを抽出し、その中でリーク電流が
最も小さくなるものを抽出して、次の信号伝達経路の検
証に移行するようにしてもよい。このような全ての組み
合わせを抽出した場合には、同図のようにフリップフロ
ップ回路６５１と論理ゲート回路６５４を低しきい値電
圧とし、他は前記中しきい値電圧とするよう信号伝達経
路でみると飛び飛びの論理回路を構成するＭＯＳＦＥＴ
の組み合わせが選ばれる。

【００１７】上記ステップ（４）においては、少なくと
も１つの信号伝達経路に対して、それを構成する全ての
論理回路を構成するＭＯＳＦＥＴを低しきい値電圧にす
るものが抽出される。つまり、ステップ（１）のように
全ての論理回路を構成するＭＯＳＦＥＴを低しきい値電
圧とし、上記下限遅延時間を決める要因となった信号伝
達経路が検出される。

【００１８】図２には、この発明に係るデジタル集積回
路の設計方法の一実施例の特性図が示されている。同図
の特性図は、横軸が個々の信号伝達経路でのディレイ値
（信号伝達時間）であり、縦軸には信号伝達経路（パ
ス）数が示されている。

【００１９】特性１０００は、前記図１のステップ
（１）に対応し、２つのフリップフロップ回路及びその
間に設けられた複数の論理ゲート回路をそれぞれ構成す
る全ＭＯＳＦＥＴに対して、ＭＯＳＦＥＴを低しきい値
電圧にした場合の遅延時間の分布が示されている。つま
り、信号処理回路を構成するパス（信号伝達経路）の中
で、最も長い信号伝達時間（ディレイ値）が上限遅延時
間として求められる。

【００２０】特性１００１は、前記図１のステップ
（２）に対応し、信号処理回路を構成する上記全てのＭ
ＯＳＦＥＴを高しきい値電圧にした場合の遅延時間の分
布が示されている。このようにＭＯＳＦＥＴのしきい値
電圧を高くすると、各論理ゲート回路での遅延時間が増
加して、１００４で示した面積に相当する数の信号伝達
経路において、その信号遅延時間が上記特性１０００で
求められた上限遅延時間を超えるものが存在する。逆の
見方をすると、ＭＯＳＦＥＴを高しきい値電圧として
も、上記上限遅延時間の範囲に入る信号伝達経路が存在
することを意味しており、しかも数は上記１００４で示
したパスの数よりもはるかに多いことが判る。

【００２１】この実施例では、低消費電力化としつつ高
速動作化を図るために、従来のように信号処理回路を同
じしきい値電圧のＭＯＳＦＥＴで構成するのではなく、
その信号伝達経路毎であって、しかも論理ゲート回路毎
にそれを構成するＭＯＳＦＥＴのしきい値電圧を最適と
する組み合わせを簡単に見つ出すために、上記少ない数
の１００４の中の信号伝達経路に対して、フリップフロ
ップ回路や論理ゲート回路毎に、それを構成するＭＯＳ
ＦＥＴのしきい値電圧を中しきい値とする。

【００２２】このような中しきい値電圧の論理ゲート回
路を組み合わせることで、特性１００２のようなディレ
イ分布を得ることができる。つまり、１００５の面積で
示したような信号伝達経路において、全ての論理ゲート
回路を中しきい値電圧としても未だ上記上限遅延時間を
超えてしまうようなものが残る。逆の見方をすると、上
記のように１００４に存在する論理ゲート回路を高しき
い値電圧から中しきい値電圧に変更することにより、１
００４に存在する多くの数のパスは上記上限遅延時間内
に入ることが判る。

【００２３】上記の中しきい値電圧への変更によって、
いっそう少ない数の１００５の中の信号伝達経路に対し
て、フリップフロップ回路や論理ゲート回路毎に、それ
を構成するＭＯＳＦＥＴのしきい値電圧を低しきい値と
する。これにより、特性１００３で示したような分布の
遅延時間を持つパスの組み合わせにより、上記全ての論
理ゲート回路を低しきい値電圧とした場合と同じ周波数
のクロック信号で動作する信号処理回路を得ることがで
きる。

【００２４】結果的に各フリップフロップ間に設けられ
る複数の論理ゲート回路とそれぞれの論理回ゲート路を
構成するＭＯＳＦＥＴのしきい値電圧の値との関係は、
以下の表１のような１から７つの種類のパスが存在する
と見なされる。

【００２５】

【００２６】すなわち、表１に示したように、第１種類
のパスは、低しきい値電圧のＭＯＳＦＥＴのみを利用し
て、そのパス内の複数の論理ゲート回路が構成される。
第２種類のパスは、中しきい値電圧のＭＯＳＦＥＴのみ
を利用して、そのパス内の複数の論理ゲート回路が構成
される。第３種類のパスは、高しきい値電圧のＭＯＳＦ
ＥＴのみを利用して、そのパス内の複数の論理ゲート回
路が構成される。第４種類のパスは、低しきい値電圧の
ＭＯＳＦＥＴで構成された論理ゲート回路と中しきい値
電圧のＭＯＳＦＥＴで構成された論理ゲート回路とがそ
のパス内のに混在する構成とされる。第５種類のパス
は、中しきい値電圧のＭＯＳＦＥＴで構成された論理ゲ
ート回路と高しきい値電圧のＭＯＳＦＥＴで構成された
論理ゲート回路とがそのパス内に混在する構成とされ
る。第６種類のパスは、低しきい値電圧のＭＯＳＦＥＴ
で構成された論理ゲート回路と高しきい値電圧のＭＯＳ
ＦＥＴで構成された論理ゲート回路とがそのパス内に混
在する構成とされる。第７種類のパスは、低しきい値電
圧のＭＯＳＦＥＴで構成された論理ゲート回路と中しき
い値電圧のＭＯＳＦＥＴで構成された論理ゲート回路と
高しきい値電圧のＭＯＳＦＥＴで構成された論理ゲート
回路とがそのパス内に混在する構成とされる。

【００２７】上記においては、低、中、高の３種類しき
い値電圧の場合について記載したが、低、高の２種類し
きい値電圧の場合には、たとえば、第１種類のパスと、
第３種類のパスと、第６種類との３種類のパスがあると
見なされる。

【００２８】各ＭＯＳＦＥＴのしきい値電圧の制御は、
ＭＯＳＦＥＴのチャネル領域を構成する半導体領域への
不純物の導入、或いは、上記ＭＯＳＦＥＴのチャネル領
域を構成する半導体領域への電圧（基板電圧）の印可な
どの方法が有ることは当業者にとって容易に理解される
であろう。また、各ＭＯＳＦＥＴのしきい値電圧の制御
は、図４で説明される制御方法であっても良い。上記各
ＭＯＳＦＥＴのしきい値電圧（単位：Ｖ（ボルト））
は、たとえば、以下の表２ようにされる。

【００２９】

【００３０】本願発明では、ディレイ値を考慮して、デ
ィレイ値の大きなパス中のＭＯＳＦＥＴはしきい値を小
さく、ディレイ値の速いパス中のＭＯＳＦＥＴはしきい
値を大きく設定することで、チップのディレイ値性能は
向上させながら、スタンバイ電流を最小限に抑えるよう
にするものである。

【００３１】前記の低しきい値電圧のＭＯＳＦＥＴは、
基板電圧を例えば、Ｐチャンネル型ＭＯＳＦＥＴが形成
されるＮ型ウェル領域ＮＷＥＬはＶｄｄに、Ｎチャンネ
ル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域ＰＷＥＬ
は回路の接地電位Ｖｓｓに設定される。このような基板
電圧の設定によって低しきい値電圧とされて、パスディ
レイ値がこのパスが実現できるもっとも小さいディレイ
値となる。しかし、このディレイ値がチップ全体の中に
複数存在するパスのディレイ値の中で最も大きくない場
合には、最も大きいディレイ値まで大きくしてもチップ
のディレイ値性能に影響はない。

【００３２】そこで、前記のようにＭＯＳＦＥＴのしき
い値を高しきい値電圧、低しきい値電圧とすることでス
タンバイ電流を大幅に削減させることができる。なぜな
ら、高しきい値をＶthH ，低しきい値をＶthL 、サブス
レッショルド電圧をＳとすると、高しきい値のＭＯＳＦ
ＥＴのリーク電流Ｉｏｆｆ’は、 Ｉｏｆｆ’＝Ｉｏｆｆ×１０ ^{-( VthH-VthL)/S} ・・・・（１） となり、Ｉｏｆｆは低しきい値ＶthL のＭＯＳＦＥＴの
リーク電流である。

【００３３】例えば、ＶthH −ＶthL ＝８０ｍＶ，Ｓ＝
８０ｍＶとすると高しきい値のＭＯＳＦＥＴのリーク電
流は低しきい値ＭＯＳＦＥＴのリーク電流の１／１０と
なる。例えば、全体の９０％のＭＯＳＦＥＴが高しきい
値に置き換われば、リーク電流は、全て低しきい値の時
に比べて、０．９×０．１＋０．１＝０．１９倍とな
る。

【００３４】前記実施例のように高しきい値電圧と低し
きい値電圧に加えて中しきい値電圧を組み合わされるこ
とにより、上記リーク電流をいっそう小さくすることが
できる。回路設計においては、論理ゲート回路中のＭＯ
ＳＦＥＴのしきい値を小さくした場合の各論理ゲート回
路のディレイ値の短縮分を計算するものであってもよ
い。前記図１において、論理ゲート回路中のＭＯＳＦＥ
Ｔのしきい値を中しきい値電圧から低しきい値電圧に小
さくした時のディレイ値短縮分が、論理ゲート回路６５
１で５０ｐｓｅｃ、論理ゲート回路６５２で１０ｐｓｅ
ｃ、論理ゲート回路６５３で１０ｐｓｅｃ、論理ゲート
回路６５４で２０ｐｓｅｃ、論理ゲート回路６５５で２
０ｐｓｅｃ、論理ゲート回路６５６で２０ｐｓｅｃ，論
理ゲート回路６５７で１０ｐｓｅｃ、論理ゲート回路６
５８のセットアップ時間で１０ｐｓｅｃとする。

【００３５】上記パスでのディレイ値が上限遅延時間よ
りも例えば７０ｐｓｅｃ大きければ、論理ゲート回路中
のＭＯＳＦＥＴのしきい値を小さくした場合のディレイ
値短縮分が最も大きな論理ゲート回路から上記７０ｐｓ
ｅｃ分ディレイ値が小さくなるまでしきい値を小さくし
ていく。つまり、初めに論理ゲート回路６５１の論理ゲ
ート回路のＭＯＳＦＥＴのしきい値が小さく切り替わ
り、次に論理ゲート回路６５７が切り替わる。この結
果、該当パスのディレイ値は上記上記７０ｐｓｅｃ分デ
ィレイ値を小さくすることができる。

【００３６】上記のように論理ゲート回路での遅延時間
の解析から、出力ファンアウト数の多いフリップフロッ
プ回路及び論理ゲート回路は、ファンアウト数に対応し
て負荷容量が大きくなって信号遅延が大きくなる。ま
た、フリップフロップ回路と論理ゲート回路との段数が
多いものは、個々のフリップフロップ回路及び論理ゲー
ト回路に割り当てられる遅延時間が短くなる。また、フ
ァンアウトが１つでも、その信号線が長いものは、そこ
での信号遅延が大きくなる。

【００３７】したがって、コンピュータシュミレーショ
ンにより逐一に論理ゲート回路毎の遅延時間を算出する
ものの他、ファンアウト数、論理段数の組み合わせか
ら、前記のような伝達経路での遅延時間が長くなるもの
と、そうでは無いものの２種類、あるいは遅延時間が短
いもの、中程度のもの、長くなるものの３種類に分けて
それぞれの信号伝達経路を構成する論理ゲート回路のＭ
ＯＳＦＥＴを高しきい値電圧、中しきい値電圧及び低し
きい値電圧の３分類ＭＯＳＦＥＴに分けてデジタル集積
回路の回路設計を行なうようにするものであってもよ
い。この場合には、簡単な回路検証プログラムによって
デジタル集積回路の回路設計を行なうようにすることが
できる。

【００３８】図３には、基板バイアスによりＭＯＳＦＥ
Ｔのしきい値を変化させる場合のしきい値の変化量の決
定方法が示されている。簡単のため、Ｎチャンネル型Ｍ
ＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとそれぞれ２
種類のしきい値で考える。通常チップの中で最も小さい
しきい値はチップの目標性能から決定される。例えば動
作周波数の目標をある周波数に設定すると、目標ディレ
イ値＝１／動作周波数となる。

【００３９】チップ中の全てのＭＯＳＦＥＴを最も小さ
いしきい値に設定した時、ＭＯＳＦＥＴの電流は大きく
なるため、チップ中のどのパスも高しきい値ＭＯＳＦＥ
Ｔを使用する場合に比べてディレイ値は小さくなる。こ
の時、ディレイ値の最も大きなパスがチップの限界周波
数を決めるパス（クリティカルパス）であり、そのディ
レイ値がチップのディレイ値となる。この最大ディレイ
値が目標ディレイ値以内である必要から、それを実現す
るためのＭＯＳＦＥＴの低い側のしきい値は決定され
る。

【００４０】図３において７０３は高しきい値ＭＯＳＦ
ＥＴの使用率、７０１は低しきい値ＭＯＳＦＥＴによる
スタンバイ電流、７００は高しきい値ＭＯＳＦＥＴによ
るスタンバイ電流、７０２は高しきい値ＭＯＳＦＥＴに
よるスタンバイ電流と低しきい値ＭＯＳＦＥＴによるス
タンバイ電流の合計でこれがチップのスタンバイ電流と
なる。高しきい値と低しきい値とのしきい値の差分をΔ
Ｖthとすると、低しきい値を目標ディレイから設定した
値に固定した場合に、ΔＶthを大きくすると高しきい値
ＭＯＳＦＥＴの電流は小さくなり、ディレイ値は大きく
なる。この場合、低しきい値ＭＯＳＦＥＴを高しきい値
ＭＯＳＦＥＴに置き換えるとパスのディレイ値は急激に
大きくなり、ステップ（１）で見積もった最大ディレイ
値に直ぐに達してしまうため、多くのＭＯＳＦＥＴを置
きかえることは困難になる。

【００４１】つまり、ΔＶthを大きくすると、高しきい
値のＭＯＳＦＥＴ数は７０３に示すように減少し、逆に
低しきい値のＭＯＳＦＥＴ数は増加する。よって、高し
きい値ＭＯＳＦＥＴのリーク電流は７００のように減少
し、低しきい値ＭＯＳＦＥＴのリーク電流は７０１のよ
うに増加する。スタンバイ電流は高しきい値のＭＯＳＦ
ＥＴと、低しきい値のＭＯＳＦＥＴのリーク電流の合計
なので、７０２に示すようにΔＶth＝０．１Ｖ近辺で最
も小さくなる。以上から、大きなしきい値は小さなしき
い値より例えば０．１Ｖ大きく設計することが望まし
い。

【００４２】上記の実施例では簡単のため、しきい値の
種類をＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型Ｍ
ＯＳＦＥＴとで各２種類としたが、これは２種類に限定
されるものでなく、前記図１の実施例のように高しきい
値電圧、中しきい値電圧及び低しきい値電圧の３種類、
あるいはそれ以上にしてもよい。上記のように高しきい
値電圧、中しきい値電圧及び低しきい値電圧の３種類と
した場合には、高しきい値電圧と中しきい値電圧との差
分ΔＶthが上記のにように約０．１Ｖ程度となり、中し
きい値電圧と低しきい値電圧との差分ΔＶthも上記のよ
うに約０．１Ｖにすることが望ましいので、上記のよう
に３種類のしきい値電圧を用いるものでは、ＭＯＳＦＥ
Ｔのしきい値電圧の変化幅は、約０．２Ｖ程度必要にな
る。

【００４３】図４には、この発明に係る半導体集積回路
装置のしきい値電圧の設定方法を説明するための特性図
が示されている。ＭＯＳＦＥＴのしきい値電圧は、良く
知られているように基板バイアス電圧によって変化す
る。しかしながら、素子の微細化によって、基板電圧を
大きくすると耐圧破壊が生じる。この実施例では、基板
バイアス電圧の上限が約１．５Ｖ程度で微細化された素
子を用いた場合、前記ΔＶthは０．１Ｖ程度しか得られ
ない。つまり、特性Ｌ１で示したように高しきい値電圧
と低しきい値電圧との２種類のＭＯＳＦＥＴを用いて構
成する場合には、上記の基板バイアス電圧の変更によっ
て、上記０．１Ｖ程度のΔＶthを実現することができ
る。すなわち、図４中のＡで示されるＭＯＳＦＥＴが複
数形成され、その内の所定のＭＯＳＦＥＴに基板バイア
ス電圧１．５Ｖが印加され、Ｂで示される部分で、その
ＭＯＳＦＥＴが動作させられる。

【００４４】しかしながら、高しきい値電圧、中しきい
値電圧及び低しきい値電圧の３種類のしきい値電圧を切
り換えるようにした場合、それぞれの間で０．１Ｖ程度
のしきい値電圧の差分ΔＶthを得るために全体で０．２
Ｖの範囲でしきい値電圧を変化させることが必要とされ
る。そこで、ＭＯＳＦＥＴのチャンネル領域に不純物イ
オン注入によって特性Ｌ２に示したようにΔＶthが０．
１Ｖを持つＭＯＳＦＥＴ（Ｂ’で示される）を形成し、
そのＭＯＳＦＥＴの一部のＭＯＳＦＥＴに最大で１．５
Ｖの基板バイアス電圧を印加することにより更に０．１
ＶのΔＶthを得るようにして、全体で０．２Ｖの範囲で
のしきい値電圧の変更を可能にするものである。すなわ
ち、Ａ，Ｂ’，Ｃで示される部分の特性を有するＭＯＳ
ＦＥＴが利用されることとなる。

【００４５】上記のしきい値電圧の差分ΔＶthを０．３
Ｖまで拡大するなら、ＭＯＳＦＥＴのチャンネル領域に
不純物イオン注入によって特性Ｌ３に示したようにΔＶ
thが０．２Ｖを持つＭＯＳＦＥＴを更に形成し、それに
最大で１．５Ｖの基板バイアス電圧を印加することによ
り更に０．１ＶのΔＶthを得るようにして、全体で０．
３Ｖの範囲でのしきい値電圧の変更も可能になるもので
ある。

【００４６】以上のようにしきい値を変える手段は所望
の基板バイアスを印加する方法のみに限定するものでな
い。基板バイアスを印加する構造に加えて、プロセスに
よってあらかじめ大きなしきい値と小さなしきい値を作
り込んでおき、更に基板バイアスの印加によりしきい値
を変化させることにより、素子の耐圧を確保しつつより
大きいしきい値とより小さいしきい値を容易に作ること
ができる。

【００４７】図５には、この発明を説明するための遅延
時間とパス数の分布図が示されている。１つのしきい値
電圧を用いた場合のパス数の遅延時間との分布は、前記
図１のステップ（２）のように全論理ゲート回路のＭＯ
ＳＦＥＴを高しきい値電圧に設定した場合に対応してい
る。このとき、例えばパスでの最も遅延時間が約２．５
ｎｓｅｃとなって、動作周波数は約４００ＭＨｚに制約
される。

【００４８】上記と同じ信号処理回路に対して、例えば
図１のステップ（１）により求められた上限遅延時間が
約２．２ｎｓｅｃであるなら、それを超えるパスに対し
てしきい値電圧を中しきい値電圧又は低しきい値電圧の
ＭＯＳＦＥＴを用いた論理ゲート回路を組み合わせる本
願発明を技術を用いて、上記上限遅延時間を超える各パ
スでの遅延時間を上記上限遅延時間を満たすようにしき
い値電圧を変更するという簡単な手段によって、動作周
波数を４５０ＭＨｚまで向上させることができる。つま
り、信号処理回路の回路そのものは何ら変更しないまま
で、動作速度を１２．５％もの大幅な改善を行なうよう
にすることができる。

【００４９】図６には、この発明に係る半導体集積回路
装置のスタンバイ電流の削減効果を説明するための分布
図が示されている。同図において、各論理ゲート回路を
構成するＭＯＳＦＥＴのしきい値の設計は図３で示した
通り、高しきい値電圧と低しきい値電圧の差電圧ΔＶth
＝０．１Ｖにしている。複数のチップのリーク電流を測
定し、その度数分布を縦軸を％で示している。しきい値
切替えをしたチップのリーク電流の度数分布は、切替え
前のチップのリーク電流の度数分布に比べてリーク電流
が小さい方に移動しているのが明白に示されている。

【００５０】複数チップの測定結果の平均リーク電流
は、しきい値電圧の切替えをしたチップで５５０μＡ、
切替え前のチップで３８００μＡであり、切替えにより
約１／７となっている。このことは、単に消費電流が低
減することに止まらず、微細化された半導体集積回路装
置での直流試験を可能にするものである。上記のように
リーク電流が小さくなることによって、回路の一部に絶
縁不良等による直流電流が発生した場合には、上記度数
分布を外れたものとして識別することが可能になるもの
である。つまり、上記しきい値切替えをしたチップのリ
ーク電流の度数分布を外れたリーク電流を流すものは、
回路の一部に絶縁不良による直流電流が流れていること
に他ならない。

【００５１】図７には、この発明に係る半導体集積回路
装置の一実施例の概略レイアウト図が示されている。同
図は、前記論理ゲート回路を構成するＭＯＳＦＥＴのし
きい（閾）値を、ＭＯＳＦＥＴ毎に制御する場合に向け
られている。各論理ゲート回路は、Ｐチャンネル型ＭＯ
ＳＦＥＴの形成される領域と、Ｎチャンネル型ＭＯＳＦ
ＥＴの形成される領域とを含むセルによって構成され
る。

【００５２】Ｐチャンネル型ＭＯＳＦＥＴ（以下単にＰ
ＭＯＳという）１０１は、Ｎ型ウェル領域（以下、単に
ＮＷＥＬという）１０３中に有り、かかるＮＷＥＬ１０
３はＰ型領域１１７により周囲を囲まれている。ＮＷＥ
Ｌ１０３は、セル列に沿って横方向に延長されるウェル
（以下、ＷＥＬという）給電配線１１８、１１９のうち
ＷＥＬ給電線１１８から接続部１０９を通して給電され
ている。

【００５３】上記セル列の方向とは直交するよう縦方向
に延長されるチップの基板給電配線１１３，１１４，１
１５，１１６は、それぞれＶｓｂ１，Ｖｓｂ２，Ｖｄｂ
１，Ｖｄｂ２のような２種類ずつの基板バイアス電圧を
伝えるようにされる。ＷＥＬ給電配線１１８は、上記チ
ップの基板給電配線１１３，１１４，１１５及び１１６
のうちＶｄｂ２を供給する基板供給線１１６と接続部１
２１で接続されているため、ＮＷＥＬ１０３には基板電
圧Ｖｄｂ２が給電される。

【００５４】上記ＰＭＯＳ１０１に右横に隣接して設け
られるＰＭＯＳ１０２はＮＷＥＬ１０４中に有り、かか
るＮＷＥＬ１０４もＰ型領域１１７により周囲を囲まれ
ている。ＮＷＥＬ１０４は、ＷＥＬ給電配線１１８と１
１９のうちＷＥＬ給電線１１９から接続部１１０を通し
て給電されている。ＷＥＬ給電配線１１９は、上記のよ
うなチップの基板給電配線１１３、１１４、１１５及び
１１６のうち基板電圧Ｖｄｂ１を供給する基板給電線１
１５と接続部１２０で接続されているため、ＮＷＥＬ１
４０には基板電圧Ｖｄｂ１が給電される。上記Ｐ型領域
１１７には例えば回路の接地電位Ｖｓｓを印加すれば、
上記ＮＷＥＬ１０３と１０４とを電気的に分離する事が
でき、ＮＷＥＬ１０３と１０４に異なる基板電圧Ｖｄｂ
１とＶｄｂ２を印加した状態でもＮＷＥＬ１０３と１０
４の間に直流電流は流れない。

【００５５】上記ＰＭＯＳ１０１の下側に設けられるＮ
ＭＯＳ１０８は、ＰＷＥＬ１０６中に有り、かかるＰＷ
ＥＬ１０６はＮ型領域１２６により周囲を囲まれてい
る。上記ＰＷＥＬ１０６は、ＷＥＬ給電配線１２２、１
２３のうちＷＥＬ給電線１２３から接続部１１２を通し
て給電されている。ＷＥＬ給電配線１２３は、上記チッ
プの基板給電配線１１３、１１４、１１５及び１１６の
うち基板電圧Ｖｓｂ２を供給する基板給電線１１４と接
続部１２５で接続されているため、ＰＷＥＬ１０６には
基板電圧Ｖｓｂ２が給電される。

【００５６】上記ＮＭＯＳ１０８の右横に隣接するＮＭ
ＯＳ１０７は、ＰＷＥＬ１０５中に有り、かかるＰＷＥ
Ｌ１０５もＮ型領域１２６により周囲を囲まれている。
ＰＷＥＬ１０５はＷＥＬ給電配線１２２と１２３のうち
ＷＥＬ給電線１２２から接続部１１１を通して給電され
ている。ＷＥＬ給電配線１２２はチップの基板給電配線
１１３、１１４、１１５及び１１６のうち基板電圧Ｖｓ
ｂ１を供給する基板給電配線１１３と接続部１２４で接
続されているため、ＰＷＥＬ１０５には基板電圧Ｖｓｂ
１が給電される。

【００５７】上記Ｎ型領域１２６には例えば電源電圧Ｖ
ｄｄを印加すればＰＷＥＬ１０６と１０５とを電気的に
分離する事ができ、ＰＷＥＬ１０６と１０５に異なる基
板電圧Ｖｓｂ１とＶｓｂ２を印加した状態でもＰＷＥＬ
１０６と１０５の間に直流電流は流れない。以上の構造
により各ＭＯＳＦＥＴは接続部をマスタースライス方式
により打ち分けることで２通りのＷＥＬ電位を選択する
ことができる。このような２通りのＷＥＬ電位の切り換
えにより、同じ半導体基板上に形成されるＭＯＳＦＥＴ
を高しきい値電圧のものと、低しきい値電圧のものとに
使い分けてセルを構成することができる。

【００５８】図４で示されるＡ及びＢ’に示される特性
のＮＭＯＳＦＥＴ（Ｎチャンネル型ＭＯＳＦＥＴ）及び
ＰＭＯＳＦＥＴ（Ｐチャンネル型ＭＯＳＦＥＴ）を、図
７に適用した場合、３種類のしきい値電圧を有するのＮ
ＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを簡単に形成すること
ができる。例えば、Ａ及びＢ’に示される特性のＮＭＯ
ＳＦＥＴ及びＰＭＯＳＦＥＴが、対応するのＮ及びＰウ
ェル領域に適当に形成される。Ａで示される特性のＮＭ
ＯＳＦＥＴ及びＢ’に示される特性のＮＭＯＳＦＥＴの
１部が形成されたそれぞれのＰ型ウェル領域にはＶｓｂ
１からＶｓｓが供給され、Ａで示される特性のＰＭＯＳ
ＦＥＴ及びＢ’に示される特性のＰＭＯＳＦＥＴの１部
が形成されたそれぞれのＮ型ウェル領域にはＶｄｂ１か
らＶｄｄが供給される。一方、残りのＢ’に示される特
性のＮＭＯＳＦＥＴが形成されたそれぞれのＰ型ウェル
領域にはＶｓｂ２からＶｓｓ−△Ｖｓｂが供給され、残
りのＢ’に示される特性のＰＭＯＳＦＥＴが形成された
それぞれのＮ型ウェル領域にはＶｄｂ２からＶｄｄ＋△
Ｖｄｂが供給される。

【００５９】その結果、３種類のしきい値電圧を有する
のＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴは、図７に示され
るレイアウトによって達成することができる。なお、上
記の３種類のしきい値電圧を有するのＮＭＯＳＦＥＴ及
びＰＭＯＳＦＥＴの形成方法は、後述される図９，１０
及び１１に示されるレイアウトにも適用できることは、
容易に理解されるであろう。

【００６０】図８には、上記図７の拡大したレイアウト
と断面構造が示されている。（ａ）のレイアウトにおけ
るＡ−Ａ' は（ｂ）の断面構造の始点と終点を示してい
る。１１３、１１４、１１５、１１６及び１１８、１２
３は前記ＷＥＬ給電配線及び基板給電配線を示し、１５
２、１５５、１０３、１２６はそれぞれＮ型半導体、１
０６、１５４、１５３及び１１７はＰ型半導体、１２
１、１５０、１０９、１２５及び１１２は、基板給電配
線間および基板を接続しているスルーホール部である。

【００６１】この実施例では３重ウェル構造が採用され
る。つまり、Ｎ型半導体基板１２６に深い深さのＰ型ウ
ェル領域１１７が形成され、このＰ型ウェル領域１１７
の中に、Ｐチャンネル型ＭＯＳＦＥＴを形成するための
Ｎ型ウェル領域１５２と１０３が形成される。Ｎ型ウェ
ル領域１５５上には、上記基板給電線１１３、１１４、
１１５及び１１６の配線チャンネル用領域とされる。上
記Ｎ型基板上１２６には、Ｎチャンネル型ＭＯＳＦＥＴ
を形成するためのＰ型ウェル領域１０６と１５３が形成
される。Ｐ型ウェル領域１５４上には、上記基板給電線
１１３、１１４、１１５及び１１６の配線チャンネル用
領域とされる。

【００６２】上記基板給電線１１３、１１４、１１５に
対して層間絶縁膜を挟んで直交するようにＷＥＬ給電線
１１８や１２３が延長されており、上記層間絶縁膜を選
択的に除去するで接続部１２１と１２５の位置を変更す
ることにより、上記それぞれ２種類の基板電圧Ｖｄｂ
１，Ｖｄｂ２とＶｓｂ１，Ｖｓｂ２のうちのいずれかを
選択することができる。

【００６３】図９には、この発明に係る半導体集積回路
装置の他の一実施例の概略レイアウト図が示されてい
る。同図は、前記論理ゲート回路を構成するＭＯＳＦＥ
Ｔのしきい（閾）値を、複数個（例えばセル単位）に制
御する場合に向けられている。

【００６４】ＰＭＯＳ２０１は、ＮＷＥＬ２０３中に有
り、かかるＮＷＥＬ２０３はＰ型領域２１７により周囲
を囲まれている。ＮＷＥＬ２０３はＷＥＬ給電配線２１
８と２１９のうちＷＥＬ給電線２１８から接続部２０９
を通して給電されている。チップの基板給電配線２１
３、２１４、２１５及び２１６のはそれぞれＶｓｂ１，
Ｖｓｂ２，Ｖｄｂ１, Ｖｄｂ２の基板電圧が供給される
ものであり、ＷＥＬ給電配線２０８はチップの基板給電
配線２１３、２１４、２１５及び２１６のうち基板電圧
Ｖｄｂ２を供給する基板給電線２１６と接続部２２１で
接続されている。したがって、ＮＷＥＬ２０３には基板
電圧Ｖｄｂ２が給電される。

【００６５】ＰＭＯＳ２０２はＮＷＥＬ２０４中に有
り、ＮＷＥＬ２０４もＰ型領域２１７により周囲を囲ま
れている。ＮＷＥＬ２０４はＷＥＬ給電配線２１８と２
１９のうちＷＥＬ給電線２１９から接続部２１０を通し
て給電されている。ＷＥＬ給電配線２１９はチップの基
板給電配線２１３、２１４、２１５及び２１６のうち基
板電圧Ｖｄｂ１を供給する基板給電線２１５と接続部２
２０で接続されているため、ＮＷＥＬ２０４には基板電
圧Ｖｄｂ１が給電される。上記Ｐ型領域２１７には例え
ば回路の接地電位Ｖｓｓを印加すればＮＷＥＬ２０３と
２０４を電気的に分離する事ができ、ＮＷＥＬ２０３と
２０４に異なる基板電圧Ｖｄｂ２とＶｄｂ１を印加した
状態でもＮＷＥＬ２０３と２０４の間に直流電流は流れ
ない。

【００６６】ＮＭＯＳ２０８はＰＷＥＬ２０６中に有
り、ＰＷＥＬ２０６はＮ型領域２２６により周囲を囲ま
れている。ＰＷＥＬ２０６はＷＥＬ給電配線２２２と２
２３のうちＷＥＬ給電線２２３から接続部２１２を通し
て給電されている。ＷＥＬ給電配線２２３はチップの基
板給電配線２１３、２１４、２１５及び２１６のうち、
基板電圧Ｖｓｂ２を供給する基板給電線２１４と接続部
２２５で接続されているため、ＰＷＥＬ２０６には基板
電圧Ｖｓｂ２が給電される。

【００６７】同様にＮＭＯＳ２０７はＰＷＥＬ２０５中
に有り、ＰＷＥＬ２０５もＮ型領域２２６により周囲を
囲まれている。ＰＷＥＬ２０５はＷＥＬ給電配線２２２
と２２３のうちＷＥＬ給電線２２２から接続部２１１を
通して給電されている。ＷＥＬ給電配線２２２はチップ
の基板給電配線２１３、２１４、２１５及び２１６のう
ち、基板電圧Ｖｓｂ１を供給する基板給電線２１３と接
続部２２４で接続されているため、ＰＷＥＬ２０６には
基板電圧Ｖｓｂ１が給電される。Ｎ型領域２１８には例
えば電源電圧Ｖｄｄを印加すればＰＷＥＬ２０６と２０
５を電気的に分離する事ができ、ＰＷＥＬ２０６と２０
５に異なる基板電圧Ｖｓｂ２とＶｓｂ１を印加した状態
でもＰＷＥＬ２０６と２０５の間に直流電流は流れな
い。

【００６８】以上の構造により、例えばセル毎の各ＭＯ
ＳＦＥＴ群は接続部を打ち分けることでＷＥＬ電位を選
択することができ、各ＭＯＳＦＥＴ群のしきい値を、上
記基板電圧に対応して高しきい値と低しきい値との２種
類に制御することが可能である。このようにセル毎にし
きい値電圧を制御することは、前記図１の実施例に適合
するものとなる。そして、図７の実施例のようにＭＯＳ
ＦＥＴが形成されるウェル毎に分離するための半導体領
域１１７、１２６が不要になるので、高集積化が可能と
なる。

【００６９】図１０には、この発明に係る半導体集積回
路装置の他の一実施例の概略レイアウト図が示されてい
る。同図は、図９の実施例と同様に前記論理ゲート回路
を構成するＭＯＳＦＥＴのしきい（閾）値を、複数個
（例えばセル単位）に制御する場合に向けられ、ＷＥＬ
給電線を実質的に１本で構成するよう工夫されている。

【００７０】同図には、複数からなるＭＯＳＦＥＴ群に
１本の配線で基板電圧を供給する場合のレイアウトが示
されている。ＰＭＯＳ３０１はＮＷＥＬ３０３中に有
り、かかるＮＷＥＬ３０３はＰ型領域３１７により周囲
を囲まれている。ＮＷＥＬ３０３は第１層目のメタル配
線層Ｍ１により形成されたＷＥＬ給電配線３１８から接
続部３０９を通して給電されている。チップの第２層目
のメタル配線層Ｍ２の基板給電配線３１３、３１４、３
１５及び３１６は、はそれぞれがＶｓｂ１，Ｖｓｂ２，
Ｖｄｂ１, Ｖｄｂ２の基板電圧を供給する。第１層目の
メタル配線層Ｍ１のＷＥＬ給電配線３０８はチップの第
２層目のメタル配線層Ｍ２により構成された基板給電配
線３１３、３１４、３１５及び３１６のうち基板電圧Ｖ
ｄｂ２を供給する基板供給線３１６と接続部３２１で接
続されているため、ＮＷＥＬ３０３には基板電圧Ｖｄｂ
２が給電される。

【００７１】ＰＭＯＳ３０２はＮＷＥＬ３０４中に有
り、かかるＮＷＥＬ３０４もＰ型領域３１７により周囲
を囲まれている。ＮＷＥＬ３０４は第３層目のメタル配
線層Ｍ３で形成されたＷＥＬ給電配線３１９から接続部
３１０を通して給電されている。こい第３層目のメタル
配線層Ｍ３により構成されたＷＥＬ給電配線３１９はチ
ップの第２層目のメタル配線層Ｍ２で構成された基板給
電配線３１３、３１４、３１５及び３１６のうち基板電
圧Ｖｄｂ１を供給する基板給電線３１５と接続部３２０
で接続されているため、ＮＷＥＬ３０４には基板電圧Ｖ
ｄｂ１が給電される。Ｐ型領域３１７には例えば回路の
接地電位Ｖｓｓを印加すればＮＷＥＬ３０３と３０４を
電気的に分離する事ができ、ＮＷＥＬ３０３と３０４に
異なる基板電圧Ｖｄｂ２とＶｄｂ１を印加した状態でも
ＮＷＥＬ３０３と３０４の間に直流電流は流れない。

【００７２】同様に、ＮＭＯＳ３０８はＰＷＥＬ３０６
中に有り、かかるＰＷＥＬ３０６はＮ型領域３２６によ
り周囲を囲まれている。ＰＷＥＬ３０６は第１層目のメ
タル配線層Ｍ１で形成されたＷＥＬ給電配線３２３から
接続部３１２を通して給電されている。上記第１層目の
メタル配線層Ｍ１により形成されたＷＥＬ給電配線３２
３はチップの第２層目のメタル配線層Ｍ２で形成された
基板給電配線３１３、３１４、３１５及び３１６のうち
基板電圧Ｖｓｂ２を供給する基板給電線３１４と接続部
３２５で接続されているため、ＰＷＥＬ３０６には基板
電圧Ｖｓｂ２が給電される。

【００７３】同様にＮＭＯＳ３０７はＰＷＥＬ３０５中
に有り、かかるＰＷＥＬ３０５もＮ型領域３２６により
周囲を囲まれている。ＰＷＥＬ３０５は第３層目のメタ
ル配線層Ｍ３で形成されたＷＥＬ給電配線３２２から接
続部３１１を通して給電されている。第３層目のメタル
配線層Ｍ３で形成されたＷＥＬ給電配線３２２はチップ
の第２層目のメタル配線層Ｍ２で形成された基板給電配
線３１３、３１４、３１５及び３１６のうち基板電圧Ｖ
ｓｂ１を供給する基板給電線３１３と接続部３２４で接
続されているため、ＰＷＥＬ３０５には基板電圧Ｖｓｂ
１が給電される。Ｎ型領域３１８には例えば電源電圧Ｖ
ｄｄを印加すればＰＷＥＬ３０６と３０５を電気的に分
離する事ができ、ＰＷＥＬ３０６と３０５に異なる基板
電圧Ｖｓｂ２とＶｓｂ１を印加した状態でもＰＷＥＬ３
０６と３０５の間に直流電流は流れない。以上の構造に
より各ＭＯＳＦＥＴ群は接続部を打ち分けることでＷＥ
Ｌ電位を２種類に選択することができ、各ＭＯＳＦＥＴ
群のしきい値を独立に高しきい値と低しきい値とに制御
することが可能である。

【００７４】図１１には、この発明に係る半導体集積回
路装置の他の一実施例の概略レイアウト図が示されてい
る。同図は、図１０の実施例と同様に前記論理ゲート回
路を構成するＭＯＳＦＥＴのしきい（閾）値を、複数個
（例えばセル単位）に制御するＷＥＬ給電線を実質的に
１本で構成し、かつ、ＭＯＳＦＥＴ群の領域を大きくす
るよう工夫されている。

【００７５】同図においては、縦方向に隣接するＰＷＥ
Ｌどうしを電気的に分離していたＮ領域３２６をなく
し、縦方向に隣接するＰＷＥＬの電位を同一電位とした
ものである。同様に、縦方向に隣接するＮＷＥＬどうし
を電気的に分離していたＰ領域２１７をなくし、縦方向
に隣接するＮＷＥＬの電位を同一電位としてもよい。こ
れにより独立した基板電位を印加するＷＥＬ領域の面積
を増やすことができる。

【００７６】つまり、隣接するセル列において、Ｐチャ
ンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの
配置をその境界でミラー反転させることにより、ウェル
領域を共通化するものである。例えば、Ｐチャンネル型
ＭＯＳＦＥＴ４０２が上段に設けられ、Ｎチャンネル型
ＭＯＳＦＥＴ４０７が下段に設けられてセル列が構成さ
れる。このセル列き下側に設けられるセル列は、上段に
Ｎチャンネル型ＭＯＳＦＥＴが配置され、下側にＰチャ
ンネル型ＭＯＳＦＥＴが配置される。これにより、上記
Ｎチャンネル型ＭＯＳＦＥＴ４０７は、その下側のセル
列のＮチャンネル型ＭＯＳＦＥＴが形成されるＰＷＥＬ
４０５が共通にされる。

【００７７】上記更に下段のセル列では、上側にＰチャ
ンネル型ＭＯＳＦＥＴが形成され、下段にＮチャンネル
型ＭＯＳＦＥＴが形成されることによって、Ｐチャンネ
ル型ＭＯＳＦＥＴが形成されるＮＷＥＬが共通化され
る。このように、同一基板電圧のＭＯＳＦＥＴを一個所
に集めて実装することで本実施例が可能となり同一基板
電位を印加するＷＥＬ間の分離領域が不要となり、レイ
アウト面積を小さくできる。いままで述べた例では基板
電圧給電はＰＭＯＳ, ＮＭＯＳそれぞれ２種類用意した
が、それ以上用意しておき、同様に接続ＴＨ（スルーホ
ール）の打ち分けで各ＷＥＬの電位を制御してもよい。

【００７８】図１２には、この発明に係る半導体集積回
路装置に設けられる基本論理ゲート回路の一実施例のレ
イアウト図が示されている。５０１、５０７は、前記図
１０のＷＥＬ給電配線３１８、３２３に相当するもので
ある。ＭＯＳＦＥＴ５０２はＰＭＯＳであり、ＭＯＳＦ
ＥＴ５０６はＮＭＯＳである。配線５０３は、電源電圧
Ｖｄｄを供給する電源配線であり、配線５０４と５０５
は、セル内の第２層目のメタル配線Ｍ２である。前記図
７の実施例のように基ＷＥＬ給電線がセル列の各ＭＯＳ
ＦＥＴに複数ある場合は、上記配線５０１と５０７がそ
れぞれ複数本になる。

【００７９】この実施例では、Ｐチャンネル型ＭＯＳＦ
ＥＴ及びＮチャンネル型ＭＯＳＦＥＴ共に、左側にチャ
ンネル幅が大きくされた２つのＭＯＳＦＥＴと、右側に
チャンネル幅が小さくされた４個のＭＯＳＦＥＴとによ
って１つのセルが構成される。これら全部で６個ずつの
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴとを組み合わせて、必要な論理ゲート回路が構成さ
れる。

【００８０】図１３に、この発明に係る半導体集積回路
装置の一実施例の回路図が示されている。同図には、２
つの論理ゲート回路５０５と５５１が代表として例示的
に示されている。論理ゲート回路５０５は、入力端子Ｉ
Ｎ１とＩＮ２を持つ２入力のナンド（ＮＡＮＤ）ゲート
回路であり、論理ゲート回路５５１も、入力端子ＩＮ３
とＩＮ４を持つ２入力のナンド（ＮＡＮＤ）ゲート回路
である。論理ゲート回路５０５のＰチャンネル型ＭＯＳ
ＦＥＴのバックゲート（ＮＷＥＬ）には、基板電圧Ｖｄ
ｂ１が供給され、Ｎチャンネル型ＭＯＳＦＥＴのバック
ゲート（ＰＷＥＬ）には基板電圧Ｖｓｂ１が供給され
る。論理ゲート回路５５１のＰチャンネル型ＭＯＳＦＥ
Ｔのバックゲート（ＮＷＥＬ）には、基板電圧Ｖｄｂ２
が供給され、Ｎチャンネル型ＭＯＳＦＥＴのバックゲー
ト（ＰＷＥＬ）には基板電圧Ｖｓｂ２が供給される。基
板電源供給配線は図７、図９〜図１１に示したレイアウ
トで配線される。基板電源供給配線と各ＭＯＳＦＥＴの
接続はこの例に限らず、図７の実施例ではＭＯＳＦＥＴ
毎に任意に接続できる。

【００８１】図１３のような論理ゲート回路に対して、
ゲート酸化膜の信頼性を確保するためのスタンバイ時の
リークテスト（Ｉｄｄｑテスト）時には全てのＭＯＳＦ
ＥＴのしきい値電圧を高くしてリーク電流を小さくする
方がテストの信頼性が上がる。このため、テスト時には
例えば全てのＭＯＳＦＥＴに十分な基板バイアスを印加
すると効果的である。

【００８２】一方、動作時においてはディレイ値の大き
なパス上のＭＯＳＦＥＴのしきい値はできるだけ小さく
して電流を多くすることでディレイ値の短縮を図るた
め、例えば論理ゲート回路５５０のディレイ値の短縮を
図るためにＰＭＯＳの基板電圧Ｖｄｂ１は電源電圧Ｖｄ
ｄに、ＮＭＯＳの基板電圧Ｖｓｂ１は回路の接地電位Ｖ
ｓｓとすれば、それぞれのしきい値は小さくなりディレ
イ値が短縮される。また、論理ゲート回路５５１は、パ
ス上でのディレイ値に余裕があるためにリーク電流を低
減させるためにＰＭＯＳの基板電圧Ｖｄｂ２は電源電圧
Ｖｄｄ＋ΔＶｄｂにし、ＮＭＯＳの基板電圧Ｖｓｂ２は
回路の接地電位Ｖｓｓ−ΔＶｓｂのようにしきい値電圧
を高くするようなバックバイアスが供給される。

【００８３】したがって、上記リークテストのときに
は、上記基板電圧Ｖｄｂ１を上記基板電圧Ｖｄｂ２と同
じくＶｄｄ＋ΔＶｄｂとし、基板電圧Ｖｓｂ１を上記基
板電圧Ｖｓｂ２と同じくＶｓｓ−ΔＶｓｂに切り換える
ようにする。これにより、スタンバイ時のリーク電流が
一層小さくなって、上記リークテストによって一部の回
路素子での絶縁破壊の判定をより正確に行なうようにす
ることができる。この電圧切り換え機能は、上記のよう
にリークテストの他に、半導体集積回路装置がスタンバ
イ状態のときのリーク電流の低減にも活用することがで
きる。

【００８４】上記基板電圧Ｖｄｂ１，Ｖｄｂ２，Ｖｓｂ
１およびＶｓｂ２を供給する電位配線（たとえば、図７
の１１５，１１６，１１３，１１４）への対応する電位
の供給が上記半導体集積回路装置に設けられる外部端子
からそれぞれ行うことができる場合は、以下のようにさ
れる。

【００８５】すなわち、半導体装置の通常動作モード
時、各電位配線１１５（Ｖｄｂ１），１１６（Ｖｄｂ
２），１１３（Ｖｓｂ１）および１１４（Ｖｓｂ２）に
は、それに結合される各ＭＯＳＦＥＴのしきい値電圧
が、低しきい値電圧又は高しきい値電圧或いは低しきい
値電圧、中しきい値電圧或いは高しきい値電圧の中の所
望のしきい値電圧に設定するような所望の基板電位が印
可される。

【００８６】一方、リークテスト時、電位配線１１５
（Ｖｄｂ１），１１６（Ｖｄｂ２）に、Ｖｄｄ＋△Ｖｄ
ｂの電位が印可され、各電位配線１１３（Ｖｓｂ１）お
よび１１４（Ｖｓｂ２）にはＶｓｓ−△Ｖｓｂに電位が
それぞれ供給される。

【００８７】各電位配線１１５（Ｖｄｂ１），１１６
（Ｖｄｂ２），１１３（Ｖｓｂ１）および１１４（Ｖｓ
ｂ２）への上記各種電圧の供給は、上記に限定されるも
のではなく、上記半導体集積回路装置が形成される半導
体基板内に電位供給回路を設け、それを利用して行って
も良い。この場合、上記電位供給回路には、通常動作モ
ード・リークテストモードの切り替え制御信号が供給さ
れる。

【００８８】上電位供給回路は、通常動作モード制御信
号を受けているとき、各電位配線１１５（Ｖｄｂ１），
１１６（Ｖｄｂ２），１１３（Ｖｓｂ１）および１１４
（Ｖｓｂ２）に、それに結合される各ＭＯＳＦＥＴのし
きい値電圧を低しきい値電圧又は高しきい値電圧或いは
低しきい値電圧、中しきい値電圧或いは高しきい値電圧
の中の所望のしきい値電圧に設定するような所望の基板
電位を印可する。一方、上記電位供給回路は、リークテ
ストモード制御信号を受けているとき、電位配線１１５
（Ｖｄｂ１）及び１１６（Ｖｄｂ２）にはＶｄｄ＋△Ｖ
ｄｂの電位を、電位配線１１３（Ｖｓｂ１）および１１
４（Ｖｓｂ２）にはＶｓｓ−△Ｖｓｂの電位をそれぞれ
供給する。

【００８９】このように、電位供給回路を内蔵化するこ
とにより、上記上記半導体集積回路装置が搭載される電
子回路システムにおいて、各電位の電位発生回路が不要
とできるので、システムコストを低減することができ
る。

【００９０】図１４には、この発明に係る半導体集積回
路装置の一実施例の構成図が示されている。６０２はチ
ップ全体を示し、６０１は繰り返し区画を示す。拡大さ
れた１つの区画６０１において、縦方向に延長される配
線６０３と６１２はチップの第２層目のメタル配線層で
形成された電源配線Ｖｄｄであり、それと平行に延長さ
れる配線６０８と６１７は、同じく第２層目のメタル配
線層で形成された電源配線Ｖｓｓである。配線６０４〜
６０７と６１３〜６１６は、それぞれが上記第２層目の
メタル配線層Ｍ２で形成され、基板電圧Ｖｄｂ１、Ｖｄ
ｂ２、Ｖｓｂ１、Ｖｓｂ２を供給する基板給電線であ
る。

【００９１】６０９、６１０、６１１は電源幹線間のセ
ル列を示している。６１８は第１層目のメタル配線層Ｍ
１で形成され、セル列に基板電圧Ｖｄｂ１を供給するＷ
ＥＬ給電線であり、６２４は第１層目のメタル配線層Ｍ
１で形成され、セル列に基板電圧Ｖｄｂ２を供給するＷ
ＥＬ給電線であり、チップの基板給電線６０４、６０
５、６０６、６０７及び６１３、６１４、６１５、６１
６との交点でそれぞれ所望の電圧配線と接続されてい
る。配線６１９、６２３及び６２５は、第１層目のメタ
ル配線層Ｍ１で形成され、セル列に電源電圧Ｖｄｄを供
給する電源線であり、配線６２０と６２２は、第１層目
のメタル配線層Ｍ１で形成され、セル列に電源電圧Ｖｓ
ｓを供給する電源線である。これらもチップの電源幹線
６０３、６０８、６１２、６１７との交点でそれぞれ所
望の電圧配線と接続されている。

【００９２】本実施例は、セル列毎に基板電圧を制御
し、かつ基板電圧給電配線が各セル列の各ＷＥＬに対し
て１本の例を示しているが、これは一例であり、図７及
び図９に示されるように基板電圧給電配線は各セル列の
各ＷＥＬに対して複数本有ってもよい。この場合にはセ
ル列内での接続部の打ち分けでＷＥＬ電位を選択するこ
とが可能である。

【００９３】先に説明された図７、図９，図１０及び図
１１に示されるレイアウトにおいては、図１４に示され
る配線６０３，６０４，６１２，６１７、６１９，６２
０，６２２，６２３及び６２５が省略されて記載されて
いることに注意すべきである。実際には、これらの配線
６０３，６０４，６１２，６１７、６１９，６２０，６
２２，６２３及び６２５が、図１４に示されるように設
けられている。

【００９４】図７、図９，図１０及び図１１に示される
レイアウトにおいて、基板バイアスの制御のみによっ
て、３種類のしきい値電圧を有するＮＭＯＳＦＥＴとＰ
ＭＯＳＦＥＴを作る場合には、図１４に示される配線６
０３と６０４の間、及び配線６１２と６１７の間に、さ
らに、２本の配線が設けられ、各配線にＶｓｄ３および
Ｖｄｄ３等の電位を印可するようにすることができる。
あるいは、配線６０３（Ｖｄｄ）、６０４（Ｖｓｓ）、
６１２（Ｖｄｄ）と６１７（Ｖｓｓ）を、低しきい値電
圧のＭＯＳＦＥＴの基板バイアス供給配線とすることも
できるが、電位の揺れや電源ノイズの影響が低しきい値
電圧のＭＯＳＦＥＴの動作に発生しないように、半導体
基板内に容量を設けたりする必要がある。この容量は、
配線部分６０３−６０８乃至６１２−６１７の下部に対
応する半導体基板の領域を利用する事ができる。

【００９５】上記説明では、低しきい値電圧のＮＭＯＳ
ＦＥＴに結合されるＰＭＯＳＦＥＴのしきい値電圧は、
低しきい値電圧に設定すると説明されたがそれに限定さ
れなくとも良い。たとえば、図７、図９，図１０及び図
１１に示されるレイアウトに従えば、ＰＭＯＳＦＥＴの
しきい値電圧を低しきい値電圧とし、ＮＭＯＳＦＥＴの
しきい値電圧を中乃至高しきい値電圧の様に設定するこ
とも可能である。

【００９６】図１５には、この発明に係る半導体集積回
路装置の基本的なクロック供給経路の一実施例のレイア
ウト図が示されている。同図のクロック供給経路は、半
導体基板上の実際の幾何学的な配置に合わせて描かれて
いる。特に制限されないが、縦と横方向に１６個ずつの
ブロックが碁盤目状に配置される。上記回路ブロックに
は、配線設計のみによって必要な論理ゲート回路を形成
することができる下地となる素子領域が作り込まれてな
るゲートアレイによって構成される。

【００９７】上記半導体チップＬＳＩの中央部には、ク
ロック入力回路ＣＬＩＮが設けられる。半導体チップＬ
ＳＩの中央部とは、四角形のチップにおける対角線の交
点付近の領域と見做される。このクロック入力回路ＣＫ
ＩＮを中心にして、左右に上記半導体チップの横辺の１
／４ずつの長さ、つまり上記横方向に並べられた１６個
のブロックのうち、４個分のブロックに対応した長さの
第１配線Ｌ１が形成される。

【００９８】この第１配線Ｌ１の他端では、上下に分岐
する第２配線Ｌ２が設けられる。この第２配線Ｌ２は、
上記第１配線Ｌ１の他端から上記半導体チップの縦辺の
１／４の長さ、つまり、上記縦方向に並べられた１６個
のブロックのうち、４個分のブロックに対応した長さに
され、かかる第２配線Ｌ２の他端側には第１中継アンプ
ＡＭＰ１が設けられる。上記のように第１配線Ｌ１は、
左右に２本延びてそれぞれから第２配線Ｌ２が上下に２
本ずつ延びるので、ＬＳＩ全体では合計４個の第１中継
アンプＡＭＰ１が設けられるが、同図においては半導体
基板を上下左右に４等分したエリア（８×８ブロック）
のうち、右上のエリアに対応した中継アンプＡＭＰ１が
代表として描かれている。

【００９９】上記第１中継アンプＡＭＰ１を中心にし
て、左右に上記半導体チップの横辺の１／８ずつの長
さ、つまり上記横方向に並べられた１６個のブロックの
うち、２個分のブロックに対応した長さの第３配線Ｌ３
が形成される。この第３配線Ｌ３の他端では、上下に分
岐する第４配線Ｌ４が設けられる。この第４配線Ｌ４
は、上記第３配線Ｌ３の他端から上記半導体チップの縦
辺の１／８の長さ、つまり、上記縦方向に並べられた１
６個のブロックのうち、２個分のブロックに対応した長
さにされ、かかる第４配線Ｌ４の他端側には第２中継ア
ンプＡＭＰ２が設けられる。上記のように第３配線Ｌ３
は、左右に２本延びてそれぞれから第４配線Ｌ４が上下
に２本ずつ延びるので、上記４等分したエリア（８×８
ブロック）内においては、合計４個の第２中継アンプＡ
ＭＰ２が設けられるが、同図においては上記エリアを上
下左右に４等分したエリア（４×４ブロック）のうち、
右上のエリアに対応した中継アンプＡＭＰ２が代表とし
て描かれている。

【０１００】上記第２中継アンプＡＭＰ２を中心にし
て、左右に上記半導体チップの横辺の１／１６ずつの長
さ、つまり上記横方向に並べられた１６個のブロックの
うち、１個分のブロックに対応した長さの第５配線Ｌ５
が形成される。この第５配線Ｌ５の他端では、上下に分
岐する第６配線Ｌ６が設けられる。この第６配線Ｌ６
は、上記第５配線Ｌ５の他端から上記半導体チップの縦
辺の１／１６の長さ、つまり、上記縦方向に並べられた
１６個のブロックのうち、１個分のブロックに対応した
長さにされ、かかる第６配線Ｌ６の他端側には第３中継
アンプＡＭＰ３が設けられる。上記のように第５配線Ｌ
５は、左右に２本延びてそれぞれから第６配線Ｌ６が上
下に２本ずつ延びるので、上記エリアを更に４等分した
エリア（４×４ブロック）内においては、合計４個の第
３中継アンプＡＭＰ３が設けられるが、同図においては
上記エリア（４×４ブロック）を上下左右に４等分した
エリア（２×２ブロック）のうち、右上のエリアに対応
した中継アンプＡＭＰ３が代表として描かれている。

【０１０１】そして、上記第３中継アンプＡＭＰ２を中
心にして、左右に上記半導体チップの横辺の１／３２ず
つの長さ、つまり上記横方向に並べられた１６個のブロ
ックのうち、１ブロックの半分に対応した長さの第７配
線Ｌ７が形成される。この第７配線Ｌ７の他端では、上
下に分岐する第８配線Ｌ８が設けられる。この第８配線
Ｌ８は、上記第７配線Ｌ７の他端から上記半導体チップ
の縦辺の１／３２の長さ、つまり、上記縦方向に並べら
れた１６個のブロックのうち、１ブロックの半分に対応
した長さにされ、かかる第８配線Ｌ８の他端側は、上記
１ブロックの中心とされて、クロックドライバＣＫＤが
設けられる。上記のように第７配線Ｌ７は、左右に２本
延びてそれぞれから第８配線Ｌ８が上下に２本ずつ延び
るので、結局４個のブロックのそれぞれの中央部に上記
クロックドライバＣＫＤが設けられることになる。

【０１０２】この構成では、１つのクロック入力回路Ｃ
ＫＩＮに対して、第１及び第２配線Ｌ１＋Ｌ２を介して
４個の第１中継アンプＡＭＰ１が設けられる。上記４個
の第１中継アンプＡＭＰ１に対して、第３及び第４配線
Ｌ３＋Ｌ４を介して４個ずつ、全体で４×４＝１６個の
第２中継アンプＡＭＰ２が設けられる。上記第２中継ア
ンプＡＭＰ２に対して、第５及び第６配線Ｌ５＋Ｌ６を
介して４個ずつ、全体で４×４×４＝６４個の第３中継
アンプＡＭＰ３が設けられる。そして、上記第３中継ア
ンプＡＭＰ３に対して、第７及び第８配線Ｌ７＋Ｌ８を
介して４個ずつ、全体で４×４×４×４＝２５６個のク
ロックドライバＣＫＤが設けられる。上記クロックドラ
イバＣＫＤは、上記１６×１６＝２５６個の各ブロック
に一対一に対応してそれぞれのブロックの中央部分に配
置されることになる。

【０１０３】このようなクロック供給経路は、上記第１
と第２配線（Ｌ１＋Ｌ２）とでＨの文字を形作るもので
あり、同様に第３と第４配線（Ｌ３＋Ｌ４）、第５と第
６配線（Ｌ５＋Ｌ６）及び第７と第８配線（Ｌ７＋Ｌ
８）のそれぞれでもＨの文字を形作ってそれらがトリー
状に接続されることから本願出願人等にあっては、Ｈト
リークロック供給と呼ぶものである。このＨトリークロ
ック供給においては、クロック入力回路ＣＫＩＮから各
第８配線の末端のクロックドライバＣＫＤまでのクロッ
ク信号の信号遅延がほぼ均等にされるので、等ディレイ
なクロック給電方式と見做される。

【０１０４】上記のようなＨトリークロック供給構造の
半導体集積回路装置では、フリップフロップ回路に供給
されるクロック信号が相互に正確に一致していると見做
されることから、論理設計ではクロック信号の周波数
を、フリップフロップ回路の間に設けられる論理回路で
の最大信号遅延にほぼ一致するように時間マージンを最
小に設定して高い周波数に設定して高速動作を図るよう
にすることができる。

【０１０５】本願発明に係る半導体集積回路装置の設定
手順は、前記のように低しきい値電圧のＭＯＳＦＥＴで
構成し、前記フリップフロップ回路間に設けられる論理
回路をゲートアレイに作り込まれた素子を用い、上記必
要な論理ゲート回路を構成する配線、及び配置設計をコ
ンピュータを用いた自動設計技術により形成し、前記の
ように上限遅延時間を求めて、上記クロック信号の周波
数を設定する。しきい値電圧を高しきい値電圧に変更
し、上記上限遅延時間を超えるパスの論理ゲート回路の
しきい値電圧を中しきい値電圧又は低しきい値電圧とし
てそこでの信号遅延が上記クロック信号の一周期内に収
まるようにする。

【０１０６】しかしながら、上限遅延時間が必要とされ
るクロック信号の動作周波数に収まらない場合、言い換
えるならば、多数のパスのうち極一部のパスの遅延時間
が長いことによって、上記クロック信号の一周期に収ま
らない場合には、かかる論理パスに対して、本願発明を
利用して前記末端のクロックドライバＣＫＤを構成する
ＭＯＳＦＥＴをしきい値電圧の調整を行なうことによっ
て、クロック信号の調整を行なうようにすることができ
る。

【０１０７】図１６には、この発明に係る半導体集積回
路装置におけるクロック供給回路の一実施例のブロック
図が示されている。前記と同様な中継アンプＣＫ１ない
しＣＫ８によりＨトリーを構成し、クロッドライバＣＫ
９を構成するＭＯＳＦＥＴのしきい値を低しきい値電圧
と、中しきい値電圧及び高しきい値電圧のものを組み合
わせることにより、フリップフロップ回路ＦＦに供給さ
れるクロック信号の位相をずらすようにするものであ
る。

【０１０８】上記中継アンプＣＫ１ないしＣＫ８は、低
しきい値電圧のＭＯＳＦＥＴにより構成し、そこでの信
号遅延を最も小さくかつ均等にするものである。これに
より、中継アンプＣＫ８で出力されるクロック信号は、
互いに同期したものとすることができる。特に制限され
ないが、上記中継アンプＣＫ８から出力されるクロック
信号を受けるクロックドライバＣＫＤ１とＣＫＤ３は、
低しきい値電圧のＭＯＳＦＥＴで構成し、クロックドラ
イバＣＫ２は中しきい値電圧のＭＯＳＦＥＴで構成し、
クロックドライバＣＫＤ４は、高しきい値電圧のＭＯＳ
ＦＥＴで構成される。

【０１０９】上記各クロックドライバＣＫＤ１ないしＣ
ＤＫ４で形成された各クロック信号は、それぞれの周期
は同一であるが、クロックドライバＣＫＤ１とＣＤＫ３
で形成されるクロック信号に対して、クロックドライバ
ＣＫ２で形成されるクロック信号はΔｔ１だけ遅れたも
のとされる。かかるクロックドライバＣＫ２で形成され
るクロック信号に対してクロックドライバＣＫＤ４で形
成されたクロック信号はΔｔ２だけ遅れたものとされ
る。したがって、クロックドライバＣＫＤ１とＣＫＤ３
で形成されるクロック信号に対して、クロックドライバ
ＣＫＤ４で形成されるクロック信号はΔｔ１＋Δｔ２だ
け遅れたものとされる。

【０１１０】したがって、クロックドライバＣＫＤ１又
はＣＤＫ３からのクロック信号を受けるフリップフロッ
プ回路ＦＦ１又はＦＦ３と、クロックドライバＣＫＤ２
で形成されるクロック信号を受けるフリップフロップ回
路ＦＦ２の間での信号パスの遅延時間は、上記クロック
信号の周波数の１周期Ｔに対してＴ＋Δｔ１だけ長くな
り、Δｔ１分だけ遅延時間を長くすることができる。

【０１１１】同様に、クロックドライバＣＫＤ１又はＣ
ＤＫ３からのクロック信号を受けるフリップフロップ回
路ＦＦ１又はＦＦ３と、クロックドライバＣＫＤ４で形
成されるクロック信号を受けるフリップフロップ回路Ｆ
Ｆ４の間での信号パスの遅延時間は、上記クロック信号
の周波数の１周期Ｔに対してＴ＋Δｔ１＋Δｔ２だけ長
くなり、Δｔ１＋Δｔ２分だけ遅延時間を長くすること
ができる。

【０１１２】この場合に注意することは、上記クロック
ドライバＣＫＤ２で形成されたクロック信号を受けるフ
リップフロップ回路ＦＦ２と、上記クロックドライバＣ
ＫＤ１又はＣＤＫ３からのクロック信号を受けるフリッ
プフロップ回路ＦＦ１又はＦＦ３との間での信号パスの
遅延時間は、Ｔ−Δｔ１だけ短くなる。それ故、上記フ
リップフロップ回路ＦＦ２とＦＦ１又ＦＦ３の間に設け
られる信号パスは、上記クロック信号の一周期Ｔに対し
てΔｔ１以上の余裕時間を持つ信号パスを割り当てる必
要がある。

【０１１３】同様に、上記クロックドライバＣＫＤ４で
形成されたクロック信号を受けるフリップフロップ回路
ＦＦ４と、上記クロックドライバＣＫＤ１又はＣＤＫ３
からのクロック信号を受けるフリップフロップ回路ＦＦ
１又はＦＦ３との間での信号パスの遅延時間は、Ｔ−Δ
ｔ１−Δｔ２だけ短くなる。それ故、侍医フリップフロ
ップ回路ＦＦ４とＦＦ１又ＦＦ３の間に設けられる信号
パスは、上記クロック信号の一周期Ｔに対してΔｔ１＋
Δｔ２以上の余裕時間を持つ信号パスを割り当てる必要
がある。また、クロックドライバＣＫＤ２とＣＫＤ４で
形成されたクロック信号を組み合わせるものであっても
よい。

【０１１４】上記のようなクロックドライバＣＫＤ１な
いしＣＫＤ４に対しも、ＭＯＳＦＥＴのしきい値電圧
を、前記のような信号パスでの遅延時間ではなく、クロ
ック信号の観点からクロック信号相互の遅延時間を調整
することにより、前記信号パスの全てを低しきい値電圧
にした場合の上限遅延時間よりも長い極く一部の信号パ
スを上記クロック信号間の時間調整を利用して救済する
ことができる。

【０１１５】図１７には、この発明に係る半導体集積回
路装置の一実施例の下地セルレイアウト図が示されてい
る。（ａ）は、前記図７の実施例に対応した下地セルが
示されている。（ｂ）は、前記図９の実施例に対応した
下地セルが示されている。（ａ）のように個々のＭＯＳ
ＦＥＴに対してウェルを設けて、それぞれのしきい値電
圧を変化させるものに比べて、（ｂ）のように複数個の
ＭＯＳＦＥＴを共通のウェルに形成する構成とすること
により、集積度を高くすることができる。

【０１１６】この発明では、論理ゲート回路の単位での
しきい値電圧の変更によって、そこでの遅延時間を調整
するものであるので、上記のように複数のＭＯＳＦＥＴ
を論理ゲート回路を構成する基本セルに対応して設ける
ようにすると個々の論理ゲート回路毎のしきい値電圧の
設定に有益である。

【０１１７】図１８には、この発明に係る半導体集積回
路装置の他の一実施例の下地セルレイアウト図が示され
ている。（ａ）は、前記図１０の実施例に対応した下地
セルが示されている。（ｂ）は、前記図１１の実施例に
対応した下地セルが示されている。（ａ）のようにＷＥ
Ｌ給電線の実質的な１本化によって、ＷＥＬ給電線が配
置される部分を縮小することができる。（ｂ）のように
上下のセル列を隣接するもの同士で、Ｎチャンネル型Ｍ
ＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとを共通にす
ることにより、セル列間でのウェル領域の共通化によっ
て、いっそう集積度を高くすることができることが判
る。

【０１１８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） クロック信号により信号の取り込みと保持を行
なうフリップフロップ回路の間に設けられた論理ゲート
回路とからなる信号伝達経路を持つ半導体集積回路装置
において、例えば上記信号伝達経路での信号遅延が、上
記クロック信号の周期との関係において信号遅延に余裕
があるものを第１のしきい値電圧のＭＯＳＦＥＴで構成
し、上記信号遅延に余裕がないもを上記第１のしきい値
電圧より低い第２のしきい値電圧のＭＯＳＦＥＴで構成
することにより、リーク電流の低減と動作の高速化を図
ることができるという効果が得られる。

【０１１９】（２） 上記に加えて、上記第２のしきい
値電圧より更に小さな第３のしきい値電圧を持つものを
更に加え、第２のしきい値電圧のＭＯＳＦＥＴを用いて
上記２つのフリップフロップ回路と論理ゲート回路とが
構成された信号伝達経路の中で、上記信号遅延に余裕が
ないものを上記第３のＭＯＳＦＥＴを用いたものを含ま
せることにより、上記信号遅延に余裕を持たせることに
より、リーク電流の低減と動作の高速化をより一層改善
することができるという効果が得られる。

【０１２０】（３） 上記に加えて、ゲートアレイに適
用し、上記ＭＯＳＦＥＴのしきい値電圧の設定をチャン
ネル領域の選択的な不純物濃度の導入と、そこに与えら
れる基板電圧との組み合わとすることにより、ＭＯＳＦ
ＥＴの耐圧保護を行いつつ、リーク電流の低減と動作の
高速化をより一層改善することができるという効果が得
られる。

【０１２１】（４） 上記に加えて、 上記ＭＯＳＦＥ
Ｔの基板電圧の設定を、複数の基板電圧をそれぞれ伝え
る複数の電圧配線と、上記複数の電圧配線の中の１つの
電圧配線と上記チャンネル領域を構成するウェル領域と
の接続により行なわせるようにすることにより任意のＭ
ＯＳＦＥＴに対して必要なしきい値電圧の設定を行なう
ようにすることができるという効果が得られる。

【０１２２】（５） 上記に加えて、上記複数の電圧配
線を上記ウェル領域との接続部が層間絶縁膜を介してオ
ーバーラップする２つの電圧配線で第１方向に直線的に
延長し、上記第１方向とは直交する第２方向に延びる配
線とすることにより、それぞれの交点での選択的な接続
により任意の電圧切り換えが可能になるという効果が得
られる。

【０１２３】（６） 上記に加えて、上記フリップフロ
ップ回路及び論理ゲート回路を第１導電型と第２導電型
のＭＯＳＦＥＴとし、ゲートアレイを構成する隣接する
セル列の上記第１導電型のＭＯＳＦＥＴを共通のウェル
領域に形成し、上記第１方向に直線的に延びる電圧配線
を２つのセル列に共通に用いることにより、高集積化を
実現することができるという効果が得られる。

【０１２４】（７） ＭＯＳＦＥＴで構成された半導体
集積回路装置であって、クロック信号により信号の取り
込みと保持を行なう複数のフリップフロップ回路と、上
記フリップフロップ回路の間に設けられた論理ゲート回
路とを備え、上記フリップフロップ回路及び論理ゲート
回路の各々に対して、信号伝達経路での論理ゲート回路
での段数が少ないか又は負荷が軽いものは第１のしきい
値電圧のＭＯＳＦＥＴで構成し、上記論理ゲート回路で
の段数での段数が多いか又は負荷が重いものは上記第１
のしきい値電圧より低い第２のしきい値電圧のＭＯＳＦ
ＥＴで構成することにより、リーク電流の低減と動作の
高速化を図ることができるという効果が得られる。

【０１２５】（８） 上記に加えて、上記第２のしきい
値電圧より更に小さな第３のしきい値電圧を持つものを
更に設け、第２のしきい値電圧のＭＯＳＦＥＴを用いて
上記２つのフリップフロップ回路と論理ゲート回路とが
構成された信号伝達経路の中で、特に論理ゲート回路の
段数及び負荷が重いものを上記第３のＭＯＳＦＥＴを用
いたものを含ませることにより、リーク電流の低減と動
作の高速化を一層図ることができるという効果が得られ
る。

【０１２６】（９） 上記に加えて、ゲートアレイに適
用し、上記ＭＯＳＦＥＴのしきい値電圧の設定をチャン
ネル領域の選択的な不純物濃度の導入と、そこに与えら
れる基板電圧との組み合わせにより行なうようにするこ
とにより、素子の耐圧保護を行いつつ、リーク電流の低
減と動作の高速化を一層図ることができるという効果が
得られる。

【０１２７】（１０） 上記に加えて、半導体基板の中
心部に設けられたクロック入力回路から上記クロック信
号を出力するクロックドライバに至るまでの伝達配線経
路及び中継アンプの段数を均等に設け、上記クロックド
ライバにより上記クロック信号を形成することにより、
フリップフロップ回路に供給されるクロック信号が周期
が一定となって、クロック信号の周期に対するマージン
を最小に設定でき、クロック周波数をいっそう高くする
ことができるという効果が得られる。

【０１２８】（１１） 上記に加えて、上記信号伝達回
路は、上記第１の遅延時間値に対して遅延時間に余裕を
持つ第１の信号伝達回路と、上記第１の遅延時間値に対
して遅延時間に余裕が無い第２の信号伝送回路とが縦列
形態に組み合わされて１組の信号伝送回路を構成し、上
記第１の信号伝達回路と第２の信号伝達回路のフリップ
フロップ回路にクロック信号を供給するクロックドライ
バは、上記第１ないし第３のしきい値電圧を持つＭＯＳ
ＦＥＴのいずれかが組み合わせされて、クロック周期が
上記第１の伝達回路に対しては相対的に短く、上記第２
の信号伝達経路に対しては相対的に長くすることによ
り、動作の一層の高速化を図ることができるという効果
が得られる。

【０１２９】（１２） クロック信号により信号の取り
込みと保持を行なうフリップフロップ回路の間に設けら
れた論理ゲート回路とからなる信号伝達経路を持つデジ
タル集積回路の設計方法であって、第１の工程では上記
フリップフロップ回路及び論理ゲート回路のＭＯＳＦＥ
Ｔを第２のしきい値電圧に設定し、第２の工程では上記
第２のしきい値電圧のＭＯＳＦＥＴを用いたときの信号
伝達経路の中で最も大きな第１の信号遅延値を算出し、
第３の工程では上記ＭＯＳＦＥＴを上記第２のしきい値
電圧よりも高い第１のしきい値電圧に置き換え、第４の
工程では上記第１のしきい値電圧のＭＯＳＦＥＴのもと
で、各信号伝達経路での信号遅延が、上記第１の信号遅
延値より超えたものを抽出し、第５の工程では上記抽出
された信号伝達経路の各々において、その遅延時間が上
記第１の遅延時間値よりも小さくなるまで、かかる信号
伝達経路を構成するフリップフロップ回路及び論理ゲー
ト回路を構成する各論理回路のＭＯＳＦＥＴを上記第２
のしきい値電圧に変更することにより、リーク電流の低
減と動作の高速化を図ったデジタル集積回路の設計を効
率よく行なうことができるという効果が得られる。

【０１３０】（１３） 上記に加えて、上記第５の工程
での上記第２のしきい値電圧に変更される論理回路は、
そのファンアウト数を多いものを優先的に選ぶことによ
り、リーク電流を効果的に低減させることができるとい
う効果が得られる。

【０１３１】（１４） 上記に加えて、上記第５の工程
において信号伝達経路を構成する論理回路を全て上記第
２のしきい値電圧に変更しても遅延時間が上記第１の遅
延時間値よりも大きいとき、その遅延時間が上記第１の
遅延時間値よりも小さくなるまで、上記フリップフロッ
プ回路及び論理ゲート回路を構成する各論理回路のＭＯ
ＳＦＥＴを上記第２のしきい値電圧よりも更に小さな第
３のしきい値電圧に変更する第６の工程を更に設けるこ
とにより、一層のリーク電流の低減と動作の高速化を図
った半導体集積回路装置の設計を効率よく行なうことが
できるという効果が得られる。

【０１３２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、デジ
タル集積化回路は、前記のようなゲートアレイの他に、
ランダム・ロジック回路で構成されたものであってもよ
い。このようなランダム・ロジック回路では、個々のＭ
ＯＳＦＥＴのレイアウトも設計されるから、同じしきい
値電圧にされるものを纏めてレイアウトし、それに対応
した基板電圧を共通に供給することができる。

【０１３３】ゲートアレイで構成する場合、クロック給
電が行われる最小ブロックは、図１５のように縦横の比
がほぼ１対１である必要はなく、縦横の長さが異なる長
方形であってもよい。ただし、ブロック内のクロック信
号のスキューを最小にするには、なるべく正方形に近い
形が有利となる。ゲートアレイは、全ての回路がゲート
アレイで構成される必要はなく、メモリ回路等特有の機
能を持つ回路については、予め設計された回路ブロック
が適宜にゲートアレイの一部に組み込まれるようにされ
るものであってもよい。この発明は、ＭＯＳＦＥＴで構
成された半導体集積回路装置とデジタル集積回路の設計
方法に広く利用することができる。

【０１３４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、クロック信号により信号の
取り込みと保持を行なうフリップフロップ回路の間に設
けられた論理ゲート回路とからなる信号伝達経路を持つ
半導体集積回路装置において、上記信号伝達経路での信
号遅延が、例えば上記クロック信号の周期との関係にお
いて信号遅延に余裕があるものを第１のしきい値電圧の
ＭＯＳＦＥＴで構成し、上記信号遅延に余裕がないもを
上記第１のしきい値電圧より低い第２のしきい値電圧の
ＭＯＳＦＥＴで構成することにより、リーク電流の低減
と動作の高速化を図ることができる。

【０１３５】クロック信号により信号の取り込みと保持
を行なうフリップフロップ回路の間に設けられた論理ゲ
ート回路とからなる信号伝達経路を持つデジタル集積回
路の設計方法であって、第１の工程では上記フリップフ
ロップ回路及び論理ゲート回路のＭＯＳＦＥＴを第２の
しきい値電圧に設定し、第２の工程では上記第２のしき
い値電圧のＭＯＳＦＥＴを用いたときの信号伝達経路の
中で最も大きな第１の信号遅延値を算出し、第３の工程
では上記ＭＯＳＦＥＴを上記第２のしきい値電圧よりも
高い第１のしきい値電圧に置き換え、第４の工程では上
記第１のしきい値電圧のＭＯＳＦＥＴのもとで、各信号
伝達経路での信号遅延が、上記第１の信号遅延値より超
えたものを抽出し、第５の工程では上記抽出された信号
伝達経路の各々において、その遅延時間が上記第１の遅
延時間値よりも小さくなるまで、かかる信号伝達経路を
構成するフリップフロップ回路及び論理ゲート回路を構
成する各論理回路のＭＯＳＦＥＴを上記第２のしきい値
電圧に変更することにより、リーク電流の低減と動作の
高速化を図ったデジタル集積回路の設計を効率よく行な
うことができる。

【図面の簡単な説明】

【図１】この発明に係るデジタル集積回路の設計方法の
一実施例を説明するための概念図である。

【図２】この発明に係るデジタル集積回路の設計方法の
一実施例を説明するための特性図である。

【図３】この発明に係る基板バイアスによりＭＯＳＦＥ
Ｔのしきい値を変化させる場合のしきい値の変化量の決
定方法を説明するための特性図である。

【図４】この発明に係る半導体集積回路装置のしきい値
電圧の設定方法を説明するための特性図である。

【図５】この発明を説明するための遅延時間とパス数の
分布図である。

【図６】この発明に係る半導体集積回路装置のスタンバ
イ電流の削減効果を説明するための分布図である。

【図７】この発明に係る半導体集積回路装置の一実施例
を示す概略レイアウト図である。

【図８】図７の拡大したレイアウトと断面構造である。

【図９】この発明に係る半導体集積回路装置の他の一実
施例を示す概略レイアウト図である。

【図１０】この発明に係る半導体集積回路装置の他の一
実施例を示す概略レイアウト図である。

【図１１】この発明に係る半導体集積回路装置の他の一
実施例を示す概略レイアウト図である。

【図１２】この発明に係る半導体集積回路装置に設けら
れるセルの一実施例を示すレイアウト図である。

【図１３】この発明に係る半導体集積回路装置の一実施
例を示す回路図である。

【図１４】この発明に係る半導体集積回路装置の一実施
例を示す構成図である。

【図１５】この発明に係る半導体集積回路装置の基本的
なクロック供給経路の一実施例を示すレイアウト図であ
る。

【図１６】この発明に係る半導体集積回路装置における
クロック供給回路の一実施例を示すブロック図である。

【図１７】この発明に係る半導体集積回路装置の一実施
例を示す下地セルレイアウト図である。

【図１８】この発明に係る半導体集積回路装置の他の一
実施例を示す下地セルレイアウト図である。

【符号の説明】

６５１，６５８…フリップフロップ回路、６５２〜６５
７…論理ゲート回路、１０１，１０２…ＰＭＯＳ、１０
３，１０４…ＮＷＥＬ、１０５，１０６…ＰＷＥＬ、１
０７，１０８…ＮＭＯＳ、１１７…Ｐ型領域、１１８、
１１９…ＷＥＬ給電線、１０９〜１１２…接続部、１１
３〜１１６…基板給電線、１２２，１２３…ＷＥＬ給電
線、２０１，２０２…ＰＭＯＳ、２０３，２０４…ＮＷ
ＥＬ、２０５，２０６…ＰＷＥＬ、２０７，２０８…Ｎ
ＭＯＳ、２１７…Ｐ型領域、２１８、２１９…ＷＥＬ給
電線、２０９〜２１２…接続部、２１３〜２１６…基板
給電線、２２２，２２３…ＷＥＬ給電線、３０１，３０
２…ＰＭＯＳ、３０３，３０４…ＮＷＥＬ、３０５，３
０６…ＰＷＥＬ、３０７，３０８…ＮＭＯＳ、３１７…
Ｐ型領域、３１８…ＷＥＬ給電線、３０９〜３１２…接
続部、３１３〜３１６…基板給電線、３２２…ＷＥＬ給
電線、４０１，４０２…ＰＭＯＳ、４０３，３４４…Ｎ
ＷＥＬ、４０５，４０６…ＰＷＥＬ、４０７，４０８…
ＮＭＯＳ、４１７…Ｐ型領域、４１８…ＷＥＬ給電線、
４０９〜４１２…接続部、４１３〜４１６…基板給電
線、４２２…ＷＥＬ給電線、５０１，５０７…ＷＥＬ給
電線、５０２…ＰＭＯＳ、５０６…ＮＭＯＳ、５０３…
電源配線Ｖｄｄ、５０８…電源配線Ｖｓｓ、５０４，５
０５…配線、ＣＫＩＮ…クロック入力回路、ＡＭＰ１…
第１中継アンプ、ＡＭＰ２…第２中継アンプ、ＡＭＰ３
…第３中継アンプ、ＣＫＤ…クロックドライバ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０６Ｆ 1/10 Ｆターム(参考） 5B079 BA20 BB10 BC03 CC02 DD08 DD13 DD20 5F038 CA02 CA04 CA05 CA07 CD02 CD04 CD06 CD08 CD09 CD15 DF01 DF08 DT02 DT10 EZ08 EZ20 5F048 AA01 AB02 AC03 BB15 BD10 BE09 5F064 AA03 BB02 CC12 EE23 EE47 EE52 EE54 FF08 FF12

Claims (33)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳＦＥＴで構成された半導体集積回
   路装置であって、 クロック信号により信号の取り込みと保持を行なう複数
   のフリップフロップ回路と、上記フリップフロップ回路
   の間に設けられた論理ゲート回路とからなる複数の信号
   伝達経路を備え、 上記複数の信号伝達経路は、 第１のしきい値電圧のＭＯＳＦＥＴで構成された第１の
   信号伝達経路と、 上記第１のしきい値電圧より低い第２のしきい値電圧の
   ＭＯＳＦＥＴで構成されてなる上記フリップフロップ回
   路又は論理ゲート回路を含む第２の信号伝達経路からな
   ることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記信号伝達経路は、上記第２のしきい値電圧より更に
   小さな第３のしきい値電圧を持つ上記フリップフロップ
   回路又は論理ゲート回路を有する第３の信号伝達経路を
   更に有することを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１又は２において、 上記半導体集積回路装置はゲートアレイを構成するもの
   であり、 上記ＭＯＳＦＥＴのしきい値電圧の設定は、チャンネル
   領域の選択的な不純物濃度の導入と、そこに与えられる
   基板電圧との組み合わせにより行なわせるものであるこ
   とを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３において、 上記ＭＯＳＦＥＴの基板電圧の設定は、複数の基板電圧
   をそれぞれ伝える複数の電圧配線と、上記複数の電圧配
   線の中の１つの電圧配線と上記チャンネル領域を構成す
   るウェル領域との接続により行なわせるものであること
   を特徴とする半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記複数の電圧配線は、上記ウェル領域との接続部が層
   間絶縁膜を介してオーバーラップする２つの電圧配線が
   第１方向に設けられ、 上記第１方向とは直交する第２方向に延びる配線により
   それぞれの電圧が供給されるものであることを特徴とす
   る半導体集積回路装置。
6. 【請求項６】 請求項５において、 上記フリップフロップ回路及び論理ゲート回路は、第１
   導電型と第２導電型のＭＯＳＦＥＴからなり、 ゲートアレイを構成する隣接するセル列の上記第１導電
   型のＭＯＳＦＥＴが共通のウェル領域に形成され、上記
   第１方向に設けられる電圧配線が２つのセル列に共通に
   用いられるものであることを特徴とする半導体集積回路
   装置。
7. 【請求項７】 ＭＯＳＦＥＴで構成された半導体集積回
   路装置であって、 クロック信号により信号の取り込みと保持を行なう複数
   のフリップフロップ回路と、 上記フリップフロップ回路の間に設けられた論理ゲート
   回路とを備え、 上記フリップフロップ回路及び論理ゲート回路の各々
   は、 ２つのフリップフロップ回路とその間に設けられる論理
   ゲート回路で構成された第１の信号伝達経路は、第１の
   しきい値電圧のＭＯＳＦＥＴで構成され、上記第１の信
   号伝達経路に比べて一定の範囲で論理ゲート回路の段数
   が多いか又は負荷が重い第２の信号伝達経路に設けられ
   るフリップフロップ回路又は論理ゲート回路を構成する
   ＭＯＳＦＥＴのしきい値電圧は、上記第１のしきい値電
   圧より低い第２のしきい値電圧に設定されてなるものを
   含むことを特徴とする半導体集積回路装置。
8. 【請求項８】 請求項７において、 上記ＭＯＳＦＥＴは、上記第２のしきい値電圧より更に
   小さな第３のしきい値電圧を持つものを更に有し、 上記第２の信号伝達経路の中で、更に一定の範囲で論理
   ゲート回路の段数又は負荷が重いものは、上記第３のＭ
   ＯＳＦＥＴで構成されたフリップフロップ回路又は論理
   ゲート回路を含ませてなることを特徴とする半導体集積
   回路装置。
9. 【請求項９】 請求項７又は８において、 上記半導体集積回路装置はゲートアレイを構成するもの
   であり、 上記ＭＯＳＦＥＴのしきい値電圧の設定は、チャンネル
   領域の選択的な不純物濃度の導入と、そこに与えられる
   基板電圧との組み合わせにより行なわせるものであるこ
   とを特徴とする半導体集積回路装置。
10. 【請求項１０】 請求項７ないし９のいずれかにおい
    て、 クロック入力回路から上記クロック信号を出力するクロ
    ックドライバに至るまでの伝達配線経路及び中継アンプ
    の段数が均等にされてなり、 上記クロックドライバにより上記クロック信号が形成さ
    れるものであることを特徴とする半導体集積回路装置。
11. 【請求項１１】 請求項１０において、 上記信号伝達回路は、上記第１の遅延時間値に対して遅
    延時間に余裕を持つ第１の信号伝達回路と、上記第１の
    遅延時間値に対して遅延時間に余裕が無い第２の信号伝
    送回路とが縦列形態に組み合わされて１組の信号伝送回
    路を構成し、 上記第１の信号伝達回路と第２の信号伝達回路のフリッ
    プフロップ回路にクロック信号を供給するクロックドラ
    イバは、上記第１ないし第３のしきい値電圧を持つＭＯ
    ＳＦＥＴのいずれかが組み合わせされて、クロック周期
    が上記第１の伝達回路に対しては相対的に短く、上記第
    ２の信号伝達経路に対しては相対的に長くなるようにさ
    れてなることを特徴とする半導体集積回路装置。
12. 【請求項１２】 複数の信号伝搬経路を有し、 上記複数の信号伝搬経路のおのおのは、 タイミング信号により制御され、上記タイミング信号に
    応答して信号の取り込みと保持とを行う一対の保持回路
    と、上記一対の保持回路の間に電気的に結合された複数
    の論理回路を有し、 上記複数の信号伝搬経路は、第１信号伝搬経路を含み、 上記第１信号伝搬経路の上記複数の論理回路は、 第１しきい値電圧を有する第１導電型の第１ＭＯＳＦＥ
    Ｔと第２しきい値電圧を有する第２導電型の第２ＭＯＳ
    ＦＥＴを含む第１論理回路と、 第３しきい値電圧を有する第１導電型の第３ＭＯＳＦＥ
    Ｔと第４しきい値電圧を有する第２導電型の第４ＭＯＳ
    ＦＥＴを含む第２論理回路とを具備し、 上記第１信号伝搬経路に信号が伝送される動作状態にお
    いて、上記第３しきい値電圧は、上記第３ＭＯＳＦＥＴ
    のチャネル領域を構成する半導体領域に所定の第１電圧
    を印可することによって、上記第１しきい値電圧とは異
    なる電圧とされる事を特徴とする半導体集積回路装置。
13. 【請求項１３】 請求項１２において、 上記第１信号伝搬経路に信号が伝送される動作状態にお
    いて、 上記第４しきい値電圧は、上記第４ＭＯＳＦＥＴのチャ
    ネル領域を構成する半導体領域に所定の第２電圧を印可
    することによって、上記第２しきい値電圧とは異なる電
    圧とされる事を特徴とする半導体集積回路装置。
14. 【請求項１４】 請求項１３において、 上記複数の信号伝搬経路は、さらに、第２信号伝搬経路
    を含み、 上記第２信号伝搬経路の上記複数の論理回路のそれぞれ
    は、 上記第１しきい値電圧を有する上記第１導電型の第５Ｍ
    ＯＳＦＥＴと、 上記第２しきい値電圧を有する上記第２導電型の第６Ｍ
    ＯＳＦＥＴとを有する事を特徴とする半導体集積回路装
    置。
15. 【請求項１５】 請求項１４において、 上記複数の信号伝搬経路は、さらに、第３信号伝搬経路
    を含み、 上記第３信号伝搬経路の上記複数の論理回路のそれぞれ
    は、 上記第３信号伝搬経路に信号が伝送される動作状態にお
    いて、 上記第３しきい値電圧を有する上記第１導電型の第７Ｍ
    ＯＳＦＥＴと、 上記第４しきい値電圧を有する上記第２導電型の第８Ｍ
    ＯＳＦＥＴとを有する事を特徴とする半導体集積回路装
    置。
16. 【請求項１６】 複数の信号伝搬経路を有し、 上記複数の信号伝搬経路のおのおのは、 タイミング信号により制御され、上記タイミング信号に
    応答して信号の取り込みと保持とを行う一対の保持回路
    と、上記一対の保持回路の間に電気的に結合された複数
    の論理回路を有し、 上記複数の信号伝搬経路は、第１信号伝搬経路を含み、 上記第１信号伝搬経路の上記複数の論理回路は、第１し
    きい値電圧を有する第１導電型の第１ＭＯＳＦＥＴと第
    ２しきい値電圧を有する第２導電型の第２ＭＯＳＦＥＴ
    を含む第１論理回路と、 上記第１しきい値電圧より小さい第３しきい値電圧を有
    する上記第１導電型の第３ＭＯＳＦＥＴと上記第２しき
    い値電圧より小さい第４しきい値電圧を有する上記第２
    導電型の第４ＭＯＳＦＥＴを含む第２論理回路と、 上記第３しきい値電圧より小さい第５しきい値電圧を有
    する上記第１導電型の第５ＭＯＳＦＥＴと上記第４しき
    い値電圧より小さい第６しきい値電圧を有する上記第２
    導電型の第７ＭＯＳＦＥＴを含む第３論理回路とを有す
    る事を特徴とする半導体集積回路装置。
17. 【請求項１７】 請求項１６において、 上記複数の信号伝搬経路は、第２信号伝搬経路を含み、 上記第２信号伝搬経路の上記複数の論理回路の各々は、
    上記第１論理回路を含むことを特徴とする半導体集積回
    路装置。
18. 【請求項１８】 請求項１７において、 上記複数の信号伝搬経路は、第３信号伝搬経路を含み、 上記第２信号伝搬経路の上記複数の論理回路の各々は、
    上記第２論理回路を含むことを特徴とする半導体集積回
    路装置。
19. 【請求項１９】 請求項１８において、 上記複数の信号伝搬経路は、第４信号伝搬経路を含み、 上記第２信号伝搬経路の上記複数の論理回路の各々は、
    上記第３論理回路を含むことを特徴とする半導体集積回
    路装置。
20. 【請求項２０】 請求項１９において、 上記複数の信号伝搬経路は、第５信号伝搬経路を含み、 上記第２信号伝搬経路の上記複数の論理回路は、上記第
    １論理回路と上記第２論理回路を含むことを特徴とする
    半導体集積回路装置。
21. 【請求項２１】 請求項２０において、 上記複数の信号伝搬経路は、第６信号伝搬経路を含み、 上記第２信号伝搬経路の上記複数の論理回路は、上記第
    ２論理回路と上記第３論理回路とを含むことを特徴とす
    る半導体集積回路装置。
22. 【請求項２２】 請求項２１において、 上記複数の信号伝搬経路は、第７信号伝搬経路を含み、 上記第２信号伝搬経路の上記複数の論理回路は、上記第
    １論理回路と上記第３論理回路とを含むことを特徴とす
    る半導体集積回路装置。
23. 【請求項２３】 請求項１６において、 上記第１乃至第６ＭＯＳＦＥＴの各々のチャネル領域を
    構成する半導体領域は、所定の電圧が印可される事を特
    徴とする半導体集積回路装置。
24. 【請求項２４】 請求項１６において、 上記第１乃至第６ＭＯＳＦＥＴの各しきい値電圧の設定
    は、対応するＭＯＳＦＥＴのチャネル領域を構成する半
    導体領域への選択的な不純物の導入と、そこに与えられ
    る電圧との組み合わせにより行われる事を特徴とする半
    導体集積回路装置。
25. 【請求項２５】 主面を有する半導体基板と、 上記主面に形成され、第１導電型の第１ＭＯＳＦＥＴが
    形成された第２導電型の第１半導体領域と、 上記半導体基板の第１方向において上記第１半導体領域
    に隣接するように上記主面に配置され、かつ、上記第２
    導電型のＭＯＳＦＥＴが形成された上記第１導電型の第
    ２半導体領域と、 上記第１方向と直行する第２方向において上記第１半導
    体領域に隣接するように上記主面に形成され、かつ、上
    記第１導電型の第３ＭＯＳＦＥＴが形成された上記第２
    導電型の第３半導体領域と、 上記第２方向において上記第２半導体領域に隣接するよ
    うに上記主面に形成され、かつ、上記第２導電型の第４
    ＭＯＳＦＥＴが形成された上記第２導電型の第４半導体
    領域と、 上記第１方向に、上記第１及び第２半導体領域に沿って
    設けられ、第１配線と、第２配線と、第３配線と、第４
    配線とを有する第１配線群と、 上記第２方向に、上記第１及び第３半導体領域に沿って
    設けられ、第５配線と第６配線とを有する第２配線群
    と、 上記第２方向に、上記第２及び第４半導体領域に沿って
    設けられ、第７配線と第８配線とを有する第３配線群と
    を有し、 上記第１配線は、上記第５配線を介して、上記第１半導
    体領域に電気的に接続され、 上記第２配線は、上記第６配線を介して、上記第３半導
    体領域に電気的に接続され、 上記第３配線は、上記第７配線を介して、上記第２半導
    体領域に電気的に接続され、 上記第４配線は、上記第８配線を介して、上記第４半導
    体領域に電気的に接続される事を特徴とする半導体集積
    回路装置。
26. 【請求項２６】 請求項２５において、 上記第１配線群は、さらに、第１電源電圧を供給する第
    ９配線と、第２電源電位を供給する第１０配線とを含
    み、 上記第１乃至第４配線は、上記第９及び第１０配線の間
    に配置される事を特徴とする半導体集積回路装置。
27. 【請求項２７】 主面を有する半導体基板と、 上記主面に形成され、第１導電型の複数の第１ＭＯＳＦ
    ＥＴが形成された第２導電型の第１半導体領域と、 上記半導体基板の第１方向において上記第１半導体領域
    に隣接するように上記主面に配置され、かつ、上記第２
    導電型の複数のＭＯＳＦＥＴが形成された上記第１導電
    型の第２半導体領域と、 上記第１方向と直行する第２方向において上記第１半導
    体領域に隣接するように上記主面に形成され、かつ、上
    記第１導電型の複数の第３ＭＯＳＦＥＴが形成された上
    記第２導電型の第３半導体領域と、 上記第２方向において上記第２半導体領域に隣接するよ
    うに上記主面に形成され、かつ、上記第２導電型の複数
    の第４ＭＯＳＦＥＴが形成された上記第２導電型の第４
    半導体領域と、 上記第１方向に、上記第１及び第２半導体領域に沿って
    設けられ、第１配線と、第２配線と、第３配線と、第４
    配線とを有する第１配線群と、 上記第２方向に、上記第１及び第３半導体領域に沿って
    設けられ、第５配線と第６配線とを有する第２配線群
    と、 上記第２方向に、上記第２及び第４半導体領域に沿って
    設けられ、第７配線と第８配線とを有する第３配線群と
    を有し、 上記第１配線は、上記第５配線を介して、上記第１半導
    体領域に電気的に接続され、 上記第２配線は、上記第６配線を介して、上記第３半導
    体領域に電気的に接続され、 上記第３配線は、上記第７配線を介して、上記第２半導
    体領域に電気的に接続され、 上記第４配線は、上記第８配線を介して、上記第４半導
    体領域に電気的に接続される事を特徴とする半導体集積
    回路装置。
28. 【請求項２８】 請求項２７において、 上記第１配線群は、さらに、第１電源電圧を供給する第
    ９配線と、第２電源電位を供給する第１０配線とを含
    み、 上記第１乃至第４配線は、上記第９及び第１０配線の間
    に配置される事を特徴とする半導体集積回路装置。
29. 【請求項２９】 請求項２８において、 上記第５及び第６配線は、第１層目配線で形成され、 上記第１配線群は、第２層目配線で形成され、 上記第７及び第８配線は、第３層目配線で形成され、 上記第５及び第６配線は、上記第５及び第６配線と、上
    記第１層配線群上で、オーバーラップする事を特徴とす
    る半導体集積回路装置。
30. 【請求項３０】 請求項２８において、 各半導体領域に形成される各ＭＯＳＦＥＴは、上記第１
    方向において、複数行に配置され、 上記複数行のＭＯＳＦＥＴの間の領域に、上記第２及び
    第３配線群の対応する配線群が配置される事を特徴とす
    る半導体集積回路装置。
31. 【請求項３１】 ＭＯＳＦＥＴで構成され、クロック信
    号により信号の取り込みと保持が行なわれる複数のフリ
    ップフロップ回路と、上記フリップフロップ回路の間に
    設けられた論理ゲート回路とを備えたデジタル集積回路
    の設計方法であって、 上記フリップフロップ回路及び論理ゲート回路のＭＯＳ
    ＦＥＴを第２のしきい値電圧に設定する第１の工程と、 上記第２のしきい値電圧のＭＯＳＦＥＴを用いたときの
    ２つのフリップフロップ回路とその間に設けられた論理
    段からなる信号伝達経路の中で最も大きな第１の信号遅
    延値を算出する第２の工程と、 上記ＭＯＳＦＥＴを上記第２のしきい値電圧よりも高い
    第１のしきい値電圧に置き換える第３の工程と、 上記第１のしきい値電圧のＭＯＳＦＥＴのもとで、各信
    号伝達経路での信号遅延が、上記第１の信号遅延値より
    超えたものを抽出する第４の工程と、 上記抽出された信号伝達経路の各々において、その遅延
    時間が上記第１の遅延時間値よりも小さくなるまで、か
    かる信号伝達経路を構成するフリップフロップ回路及び
    論理ゲート回路を構成する各論理回路のＭＯＳＦＥＴを
    上記第２のしきい値電圧に変更する第５の工程と、 を含むことを特徴とするデジタル集積回路の設計方法。
32. 【請求項３２】 請求項３１において、 上記第５の工程での上記第２のしきい値電圧に変更され
    る論理回路は、そのファンアウト数が多いものが選ばれ
    ることを特徴とするデジタル集積回路の設計方法。
33. 【請求項３３】 請求項３１又は３２において、 上記第５の工程において信号伝達経路を構成する論理回
    路を全て上記第２のしきい値電圧に変更しても遅延時間
    が上記第１の遅延時間値よりも大きいとき、その遅延時
    間が上記第１の遅延時間値よりも小さくなるまで、上記
    フリップフロップ回路及び論理ゲート回路を構成する各
    論理回路のＭＯＳＦＥＴを上記第２のしきい値電圧より
    も更に小さな第３のしきい値電圧に変更する第６の工程
    が更に設けられてなることを特徴とするデジタル集積回
    路の設計方法。