TWI635704B - 具有背閘極切換之半導體結構 - Google Patents

具有背閘極切換之半導體結構 Download PDF

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Abstract

本揭露係關於半導體結構，並且更尤指具有邏輯背閘極切換之電路及操作方法。此電路包括至少一個前閘極接觸部及數位背閘極電位，用於至少一個裝置之背面上之邏輯功能實作態樣。該等數位背閘極電位可在兩個邏輯位準之間切換。

Description

具有背閘極切換之半導體結構
本揭露係關於半導體結構，並且更尤指具有邏輯背閘極切換之電路及操作方法。
習知的CMOS電路系統將單閘極用於所有邏輯功能實作態樣。隨著電路比例放大，晶片上寶貴的基板面積會因為邏輯功能需要附加的電路系統而遭到消耗。舉例而言，在三態緩衝器中，ENABLE及ENABLEN電路系統(包括ENABLE及ENABLEN信號線及各自的FETS)需用於各緩衝器。(舉例而言，請參閱第2圖)因此，隨著晶片上三態緩衝器的數量增加，例如n+1個，ENABLE及ENABLEN電路系統的數量也一樣增加n+1個。實質上，因為此等三態緩衝器之各者包括用於各ENABLE信號之附加FET，所以晶片面積使用增加量會隨著時間而變為非常大。
在本揭露之一態樣中，電路包含MOS裝置、以及至少一個前閘極接觸部及數位背閘極電位，用於至少一個裝置之背面上之邏輯功能實作態樣。該等數位背 閘極電位可在兩個邏輯位準之間切換。
在本揭露之一態樣中，一種電路包含：第一裝置，其具有連接至接觸部並且用於對該第一裝置提供邏輯功能之前閘極控制及邏輯背閘極控制；以及第二裝置，其具有連接至該接觸部並且用於對該第二裝置提供邏輯功能之前閘極控制輸入及邏輯背閘極控制。
在本揭露之一態樣中，一種用於多個裝置之邏輯背閘極控制之操作，包含對該多個裝置之各者之背閘極提供邏輯低位準(Vbg_off)及邏輯高位準(Vbg_on)。
10‧‧‧三態緩衝器
15‧‧‧PFET裝置
20‧‧‧NFET裝置
25‧‧‧NOR與NAND胞元
30‧‧‧電力閘控邏輯
35‧‧‧單一PFET背閘極控制
40‧‧‧邏輯塊、單一NFET背閘極控制
本揭露是藉由本揭露之例示性具體實施例之非限制性實施例，參照註記的複數個圖式，在下文的具體實施例中詳細說明。
第1圖根據本揭露之態樣，展示用於匯流排之三態緩衝器，其具有「n」條使用邏輯背閘極切換之通道。
第2圖展示用於匯流排之三態緩衝器，其具有「n」條使用ENABLEN及ENABLE電路系統之通道。
第3圖展示三態緩衝器邏輯切換在第1與2圖之結構之間的比較。
第4圖根據本揭露之態樣，展示NOR及NAND胞元實作態樣，其具有使用背閘極切換之不同切換位準。
第5圖根據本揭露之態樣，展示使用背閘極切換之電力閘控邏輯。
第6圖展示使用頭座(header)與足座(footer)電路系統之電力閘控邏輯。
第7圖根據本揭露之態樣，展示使用背閘極切換之不同裝置的操作。
第8圖展示用於NFET及PFET裝置之單一裝置背閘極響應測量結果。
本揭露係關於半導體結構，並且更尤指具有邏輯背閘極切換之電路及操作方法。更具體地說，本揭露提供具有使用背閘極電路系統之邏輯切換的電路。舉例而言，在具體實施例中，此電路可以是全空乏絕緣體上覆矽(FDSOI)技術裡將數位背閘極電位用於邏輯功能實作態樣之互補式金屬氧化物半導體(CMOS)電路，亦即，背閘極電位係於兩個位準之間切換。在具體實施例中，實體背閘極可共用於多個裝置之間。
本文中所述的邏輯背閘極切換技術可實施於許多不同邏輯裝置中，例如：電路系統，諸如三態緩衝器、NAND與NOR閘、以及電力閘控應用。邏輯背閘極切換技術亦具有附加應用，包括但不侷限於例如在接通電源後之系統晶片(SoC)組態之測試邏輯與設定的實作態樣，包括例如設定修正與操作模式及載入冗餘應用。
有助益的是，本文中所述的邏輯背閘極切換技術提供抑制前閘極通道控制的背閘極電壓。另外，藉由背閘極電壓切換邏輯裝置可用於節省電力，並且可阻絕 位準選擇性，作為進一步的實施例。再者，實施本文中所述的邏輯背閘極切換得以大幅節省晶片面積，因為附加邏輯功能不需要額外的矽區域。此外，在所實施的測試邏輯中，對資料路徑的影響低，而且只在測試SOC期間才會需要外部HV供應。最後，在接通電源後設定SoC組態的實作態樣中，某些邏輯功能在信號路徑中需要的裝置更少，藉以避免如習知邏輯之IR壓降和延遲。
第1圖根據本揭露之態樣，展示用於匯流排之三態緩衝器，其具有「n」條使用邏輯背閘極切換之通道。更具體地說，三態緩衝器10可代表1+n個裝置，各該裝置包括輸入IN1、以及輸出OUT1。如所屬技術領域中具有通常知識者應該理解的是，在習知的實作態樣中，輸出OUT1為輸入IN1的反相信號。
仍請參閱第1圖，三態緩衝器10更包括PFET裝置15及NFET裝置20。輸入IN1係連接至PFET裝置15及NFET裝置20的各別閘極；而背閘極信號線BG_P及BG_N係分別連接至PFET裝置15及NFET裝置20的背閘極。可對PFET裝置15之源極施加電壓VDD，並且可對NFET裝置20的源極施加電壓VSS。
在具體實施例中，背閘極信號線BG_P及BG_N提供將背閘極切換用於各該裝置的邏輯控制。更具體地說，在具體實施例中，背閘極信號線BG_P及BG_N對各別PFET裝置15及NFET裝置20的背閘極提供背閘極電位(電壓)，亦即邏輯「1」或「0」。藉由提供背閘極電位， 亦即邏輯「1」或「0」，背閘極信號線BG_P及BG_N可對各別裝置(例如：PFET裝置15及NFET裝置20)提供附加邏輯功能。在具體實施例中，背閘極電位也會抑制前閘極通道控制。按照這種方式，有可能由裝置的背面控制附加裝置功能(相較於只有前閘極通道控制)。
此外，有助益的是，藉由使用背閘極信號線BG_P與BG_N及其各自的邏輯信號，現有可能消除如第2圖所示之習知三態緩衝器中使用的ENABLE與ENABLEN電路系統(包括ENABLE與ENABLEN信號線及相應的FETS)。這樣會使面積大幅縮減。同樣地，隨著三態緩衝器10的比例放大，例如n+1個緩衝器，可與單一接觸部(電壓源)共用用於各通道的所有背閘極信號線BG_P與BG_N，使面積大幅縮減。這是與各緩衝器需要ENABLE與ENABLEN電路系統的習知三態緩衝器相比較的結果。此外，用於各通道的背閘極信號線BG_P與BG_N共用單一接觸部。
第3圖展示第1與2圖所示結構之三態緩衝器邏輯切換的比較。特別的是，切換邏輯圖「A」展示以第1圖所示之背閘極邏輯切換進行的三態緩衝器邏輯切換。切換邏輯圖「B」展示以第2圖所示之ENABLE與ENABLEN電路系統進行的三態緩衝器邏輯切換。如可從第3圖看到的是，第1圖所示的背閘極邏輯對三態緩衝器提供附加邏輯。
第4圖根據本揭露之態樣，展示NOR及 NAND胞元(cell)實作態樣，其具有使用背閘極切換之不同切換位準。特別的是，NOR與NAND胞元25包括輸入IN_1、以及輸出OUT。NOR與NAND胞元25更包括PFET裝置15及NFET裝置20。輸入IN_1係經切分並且連接至PFET裝置15及NFET裝置20之各別前閘極；而背閘極信號線IN_2係經切分(例如：連結在一起)而分別與PFET裝置15及NFET裝置20的背閘極連接。此外，背閘極信號線IN_2具有單一接觸部，使其可共用於多個裝置之間，例如：PFET裝置15及NFET裝置20。對PFET裝置15之源極施加電壓VDD，並且可對NFET裝置20的源極施加電壓VSS。
在具體實施例中，背閘極信號線IN_2對各該裝置提供邏輯背閘極切換。更具體地說，背閘極信號線IN_2對各別PFET裝置15及NFET裝置20的背閘極提供背閘極電位(電壓)，亦即邏輯「1」或「0」。類似於以上關於三態緩衝器所述，藉由提供背閘極電位，亦即邏輯「1」或「0」，背閘極信號線IN_2可對各別裝置(例如：PFET裝置15及NFET裝置20)提供附加邏輯功能，並且抑制前閘極通道控制。按照這種方式，有可能由裝置的背面控制附加裝置功能(相較於只有前閘極通道控制)。此外，有助益的是，藉由使用時背閘極信號線IN_2及其各自的邏輯信號，現有可能消除習知NOR或NAND閘應用中的裝置(例如：一個NFET及一個PFET)，使面積大幅縮減。此外，如本文中所述不同態樣之各者，由於背閘極信號線(例如： IN_2)共用單一接觸部，所以有可能在多個裝置(例如：PFET裝置15與NFET裝置20)之間共用實體背閘極控制。
表1根據本揭露，展示NOR閘實作態樣的邏輯功能。如表1所示，當IN_2對兩裝置(例如：PFET 15及NFET 20)施加邏輯「0」(例如：0V)時，此等裝置會具有正常反相功能，導致輸出(OUT)為邏輯「0」(例如：0V)或邏輯「1」(例如：0.8V)，端視輸入信號IN_1而定。更具體地說，當IN_1及IN_2對兩裝置施加邏輯「0」(例如：0(0V))時，此等裝置會作用，而輸出(OUT)會具有正常反相功能，例如：邏輯「1」(例如：0.8V)。類似的是，當IN_1施加邏輯「1」(例如：0.8V)而IN_2施加邏輯「0」(例如：0V)時，此等裝置會作用，而輸出(OUT)會具有正常反相功能，例如：邏輯「0」(例如：0V)。另一方面，當IN_2施加邏輯「1」時，PFET 15會「斷開(OFF)」，NFET 20會「接通(ON)」，並且前閘極通道控制會遭到抑制(與邏輯信號無關)而導致輸出邏輯為「0」，例如：0(0V)。
表2根據本揭露，展示NAND閘實作態樣 的邏輯功能。如表2所示，當IN_2施加邏輯「1」(例如：1(0V))時，此等裝置會具有邏輯「0」(例如：0V)或邏輯「1」(例如：0.8V)的正常反相功能，端視輸入信號IN_1而定。另一方面，當IN_2施加邏輯「0」(例如：0(-8V))時，NFET 20會「斷開」，PFET「接通」，並且前閘極通道控制會遭到抑制(與邏輯信號無關)而導致輸出邏輯為「1」，例如：0(0.8V)。
第5圖根據本揭露之態樣，展示使用背閘極切換之電力閘控邏輯。在電力閘控邏輯30的這種實作態樣中，單一PFET背閘極控制35及單一NFET背閘極控制40可用於對包含一或多個PFET及NFET裝置之單一邏輯塊40提供背閘極邏輯信號。在具體實施例中，單一PFET背閘極控制35及單一NFET背閘極控制40可坐落於單一井體中(例如：具有單一接觸部)。因此，在本實作態樣中，無論邏輯塊40如何比例縮放，都無需對背閘極控制進行電路的附加比例縮放便可對各該裝置進行背閘極切換。舉例而言，相較於習知的電力閘控邏輯，其需要將頭座電路系 統(header circuitry)及足座電路系統(footer circuitry)用於如第6圖代表性展示的更大邏輯塊實作態樣，電力閘控邏輯30可將單一控制用於PFET背閘極控制35及單一NFET背閘極控制40而以單一井體(例如：具有單一接觸部)來實施，但與邏輯塊40的尺寸無關。
此外，由於消除用以操作(例如：隔離)邏輯塊所需的頭座電路系統及足座電路系統，所以亦有可能顯著節省電力。當頭座電路系統及足座電路系統隨著邏輯塊比例放大而變更大且從而甚至需要附加電力(例如：電流)時，這特別有助益。
第7圖根據本揭露之態樣，展示使用背閘極切換之不同裝置的操作。更具體地說，第7圖以曲線圖方式展示FDSOI PFET及NFET裝置的操作。舉例而言，除了施加至前閘極的邏輯高位準(VDD)及邏輯低位準(GND)以外，還展示的是對此等裝置之背閘極施加的附加邏輯低位準(Vbg_off)及邏輯高位準(Vbg_on)。如本文中所述，在具體實施例中，可對NFET及PFET裝置各別或並行地施加Vbg_on及Vbg_off。對背閘極施加邏輯位準而使得：(i)施加Vbg_on時，施加至前閘極之該邏輯高及邏輯低位準足以在導通狀態(接通)與非導通狀態(斷開)之間切換該裝置；以及(ii)施加Vbg_off時，施加至該裝置之邏輯高及該邏輯低位準對該裝置之狀態沒有影響。
第8圖展示用於NFET及PFET裝置之單一 裝置背閘極響應測量結果。如第8圖所示，此等裝置作用的背閘極偏壓高達9V。在NFET實作態樣中，NFET在VGB=0V時轉為「接通」，而NFET在VGB=-9V時轉為「斷開」。相比之下，在PFET實作態樣中，PFET在VGB=0V時轉為「接通」，而PFET在VGB=9V時轉為「斷開」。
本揭露的電路可使用一些不同工具按照一些方式來製造。但一般來說，此等方法及工具係用於形成尺寸在微米及奈米級的結構。用於製造本揭露之結構的方法(即技術)已由積體電路(IC)技術所採用。舉例而言，此等電路係建置於晶圓上，並且係實現於藉由在晶圓頂端進行光微影程序所圖案化的材料膜中。特別的是，電路之製作使用三個基本建構塊：(i)在基材上沉積材料薄膜，(ii)藉由光微影成像在此等膜上塗敷圖案化遮罩，以及(iii)對此遮罩選擇性蝕刻此等膜。
上述(多種)方法係用於製作積體電路晶片。產生的積體電路晶片可由製作商以空白晶圓形式(亦即，如具有多個未封裝晶片之單一晶圓)來分布，如裸晶粒、或已封裝形式。在後例中，晶片係嵌裝於單晶片封裝(例如：塑膠載體，具有黏貼至主機板或其它更高層次載體之引線)中、或嵌裝於多晶片封裝(例如：具有表面互連或埋置型互連任一者或兩者之陶瓷載體)中。在任一例中，晶片接著是與其它晶片、離散電路元件及/或其它信號處理裝置整合成下列任一者之部分：(a)中間產品(諸如主機板)、或(b)最終產品。最終產品可以是任何包括積體電路晶片之產 品，範圍囊括玩具與其它低端應用至具有顯示器、鍵盤或其它輸入裝置及中央處理器的進階電腦產品。
本揭露各項具體實施例之說明已基於說明目的而介紹，但用意不在於窮舉說明或侷限於揭示之具體實施例。許多修改及變動對所屬技術領域中具有通常知識者將會顯而易見，但不會脫離所述具體實施例之範疇及精神。本文中使用的術語在選擇上，是為了對市場現有技術最佳闡釋具體實施例之原理、實務應用或技術改良，或使其它所屬技術領域中具有通常知識者能夠理解本文中揭示之具體實施例。

Claims (18)

  1. 一種半導體電路，其包含複數個MOS裝置對，每一對包含第一MOS裝置及第二MOS裝置，其中每一MOS裝置對耦接至少一個前閘極接觸部及兩個數位背閘極電位，各該兩個數位背閘極電位分別連接於該第一MOS裝置及該第二MOS裝置的單一裝置，其中該兩個數位背閘極電位之各者於與其對應單一裝置之背面上提供個別的邏輯功能實作態樣，該兩個數位背閘極電位之各者可在兩個邏輯位準之間切換，以及其中用於該邏輯功能實作態樣之該兩個數位背閘極電位包含連接於該複數個MOS裝置對之各該第一MOS裝置之第一公用接觸部以及連接於該複數個MOS裝置對之各該第二MOS裝置之第二公用接觸部，使得各該第一MOS裝置與其他第一MOS裝置共享一實體背閘極控制以及各該第二MOS裝置與其他第二MOS裝置共享一實體背閘極控制。
  2. 如申請專利範圍第1項所述之半導體電路，其中，該多個裝置包括NFET裝置及PFET裝置。
  3. 如申請專利範圍第1項所述之半導體電路，其中，該多個裝置形成三態緩衝器、NAND或NOR閘、邏輯塊及電力閘控邏輯之其中一者。
  4. 如申請專利範圍第1項所述之半導體電路，其中，該兩個邏輯位準包括邏輯低位準(Vbg_off)及邏輯高位準(Vbg_on)，其係各別或並行地施加至該至少一個裝置之 背閘極。
  5. 如申請專利範圍第4項所述之半導體電路，其中：當施加該Vbg_on時，施加至前閘極之該邏輯高位準及邏輯低位準足以在導通狀態與非導通狀態之間切換該至少一個裝置；以及當施加該Vbg_off時，施加至該至少一個裝置之該邏輯高位準及該邏輯低位準對該至少一個裝置之狀態沒有影響。
  6. 如申請專利範圍第1項所述之半導體電路，其中，該等數位背閘極電位之其中一者抑制該至少一個前閘極接觸部之前閘極控制。
  7. 如申請專利範圍第1項所述之半導體電路，其中，該至少一個裝置係實施於全空乏絕緣體上覆矽(FDSOI)技術裡的互補式金屬氧化物半導體(CMOS)電路中。
  8. 一種半導體電路，其包含：第一裝置，其作用的背閘極偏壓高達9V以及具有連接至接觸部並且經結構化而對該第一裝置提供邏輯功能之前閘極控制及邏輯背閘極控制；以及第二裝置，其具有連接至該接觸部並且經結構化而對該第二裝置提供邏輯功能之前閘極控制輸入及邏輯背閘極控制。
  9. 如申請專利範圍第8項所述之半導體電路，其中，該第一裝置為PFET裝置，而該第二裝置為NFET裝置。
  10. 如申請專利範圍第9項所述之半導體電路，其中，該第 一裝置及該第二裝置形成三態緩衝器、NAND或NOR閘、邏輯塊及電力閘控邏輯之其中一者。
  11. 如申請專利範圍第10項所述之半導體電路，其中，該第一裝置及該第二裝置係以全空乏SOI(FDSOI)技術提供。
  12. 如申請專利範圍第8項所述之半導體電路，其中，用於該第一裝置及該第二裝置之該邏輯背閘極控制各包括邏輯低位準(Vbg_off)及邏輯高位準(Vbg_on)，其係各別或並行地施加至該第一裝置及該第二裝置之各者的背閘極。
  13. 如申請專利範圍第12項所述之半導體電路，其中：當施加該Vbg_on時，施加至前閘極之該邏輯高位準及邏輯低位準足以在導通狀態與非導通狀態之間切換該第一裝置及該第二裝置；以及當施加該Vbg_off時，施加至該第一裝置及該第二裝置之該邏輯高位準及該邏輯低位準對其狀態沒有影響。
  14. 如申請專利範圍第8項所述之半導體電路，其中：該第一裝置及該第二裝置係利用施加高正及負電壓背閘極偏壓而作用；該第一裝置為NFET裝置，其在低背閘極偏壓時轉為接通，而在更高的負背閘極偏壓時轉為斷開；以及該第二裝置為PFET裝置，其在低背閘極偏壓時轉為接通，而在更高的正背閘極偏壓時轉為斷開。
  15. 如申請專利範圍第8項所述之半導體電路，其中，用於該第一裝置及該第二裝置之該邏輯背閘極控制使用數位背閘極電位，其共用實體背閘極控制。
  16. 如申請專利範圍第8項所述之半導體電路，其中，用於該第一裝置及該第二裝置之該邏輯背閘極控制抑制該第一裝置及該第二裝置之前閘極控制。
  17. 一種用於個別控制多個裝置之邏輯背閘極控制之操作方法，其包含用於該多個裝置的每一邏輯背閘極控制對該多個裝置之各者之背閘極提供邏輯低位準(Vbg_off)及邏輯高位準(Vbg_on)，其中，該多個裝置包含複數個MOS裝置對，每一對包含第一MOS裝置及第二MOS裝置，且其中對該多個裝置之各者之背閘極提供邏輯低位準(Vbg_off)及邏輯高位準(Vbg_on)之該邏輯背閘極控制包含連接於該複數個MOS裝置對之各該第一MOS裝置之第一公用接觸部以及連接於該複數個MOS裝置對之各該第二MOS裝置之第二公用接觸部，使得各該第一MOS裝置與其他第一MOS裝置共享一實體背閘極控制以及各該第二MOS裝置與其他第二MOS裝置共享一實體背閘極控制。
  18. 如申請專利範圍第17項所述之操作方法，其中：當施加該Vbg_on時，施加至前閘極之該邏輯高位準及邏輯低位準足以在導通狀態與非導通狀態之間切換該多個裝置之各者；以及當施加該Vbg_off時，施加至該多個裝置之各者的 該邏輯高位準及該邏輯低位準對該多個裝置之各者的狀態沒有影響。
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