TW201340601A - 多工器、查找表及ｆｐｇａ - Google Patents

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Abstract

本發明係有關一種多工器(multiplexer)(1000)，至少包含：一第一輸入端(1051)，一第二輸入端(1052、1053、1054)；一輸出端(1041)，該輸出端藉由一第一通閘(1031)連接到該第一輸入端及一第二通閘(1032、1033,、1034)連接到該第二輸入端。其中，該第一通閘至少包含一第一雙閘極電晶體，該第二通閘至少包含一第二雙閘極電晶體，每一個第一與第二雙閘極電晶體具有一第一閘極(1031A、1032A、1033A、1034A)是由控制一第一控制信號(A)所控制且具有一第二閘極(1031B、1032B、1033B、1034B)由一第二控制信號(B)所控制。基於該多工器本發明還涉及一查找表和一FPGA。

Description

多工器、查找表及FPGA
本發明係有關一種多工器、基於該多工器的查找表和FPGA。特別是，本發明的涉及的多工器至少包含：一第一輸入端、一第二輸入端和一輸出端，該多工器的輸出端藉由一第一通閘(pass gate)連接到該第一輸入端且藉由一第二通閘連接到該第二輸入端。此外，本發明涉及的查找表至少包含：一第一存儲裝置、一第二存儲裝置，和一第一多工器。其中，該第一多工器的第一輸入端連接到該第一存儲裝置，且該多工器的第二輸入端連接到該第二存儲裝置。此外，本發明涉及的FPGA包含該查找表，其中藉由該第一存儲裝置及/或第二存儲裝置的設定值可將該FPGA程式化。
使用查找表通常是為了在多個輸入端中檢索存儲的資料。特別是，多個輸入端可以被視為：一個位址可唯一識別查找表中每一個存儲的資料。此外，查找表可用來執行FPGA的邏輯。特別是，藉由將適當的資料設定存儲於查找表的暫存器(register)中，可將該查找表程式化，以便在查 找表的輸出端獲得任意輸入組合的布林(Boolean)數值。
例如，圖四係本發明實施例之查找表4000。
特別地，圖四中的查找表4000具有三個控制輸入端A、B和C。據此，在暫存器4020中經由這三個控制輸入端所存取的數目最多有8個。該查找表4000的輸出端4041藉由多數個通閘4071、4072、4091、4092等與每一個暫存器4021至4028連接。例如，當控制輸入端A、B和C都是在高邏輯位準時，通閘4071、4081和4091將導通，而查找表4000中的其餘所有通閘為開路(open)狀態。這在輸出端4041和暫存器4021之間提供了一個連接。
藉由在暫存器4020適當地設定數值，在輸出端4041可獲得由控制輸入A、B和C所組合的任意布林數值。這種方式可允許以查找表4000實現FPGA。
為了便於說明，在圖4的例子中，該通閘僅以NMOS電晶體表示。實際上，一個NMOS電晶體可實施做為一通閘，一個PMOS電晶體也可實施做為一通閘，由NMOS電晶體和PMOS電晶體組成的互補式耦合亦可實施做為一通閘。或者，其他結構如雙極性電晶體等，只要允許通閘的輸入與輸出連結由訊號控制，都是可以的。
如圖4所示，查找表4000有三個控制輸入端A、B、C，它需要十四個電晶體。在此例中，每一個通閘由單獨一電晶體所構成。若使用互補式CMOS，則需要二十八個電 晶體。
更普遍地，隨著控制輸入數”n”增加，所需的電晶體數目亦將增加。實際上，當一個通閘由單獨一電晶體所構成時，所需的電晶體數目如下列公式(1)所示：
而由NMOS和PMOS電晶體組成的CMOS互補式耦合例子中，所需的電晶體數目為上述公式之兩倍。
此可看出，隨著控制輸入的數目增加，所需的電晶體數目亦將快速地增加。當查找表的矽面積和功率隨電晶體數目增加時，這些數值亦將隨控制輸入的數目增加而增加。相反地，查找表的速度將隨電晶體數目增加而降低。
因此，本發明的一目的是提供一可減少電晶體數目的多工器，本發明的另一目的是以該多工器實現一查找表，本發明的進一步目的是以該查找表實現一FPGA。
本發明係有關一個多工器至少包含：一第一輸入端、一第二輸入端和一輸出端，該多工器的輸出端藉由一第一通閘連接到該第一輸入端及一第二通閘連接到該第二輸入端。其中，該第一通閘至少包含一第一雙閘極電晶體，該第二通閘至少包含一第二雙閘極電晶體，每一個第一與第二雙閘極電晶體具有由一第一控制信號所控制的一第一閘極且具有由一第二控制信號所控制的一第二閘極。
由於此種方法，該多工器可以用少數目的通閘去 擴增輸入端數目。
在較佳的實施例中，該多工器更包含：一第一控制輸入端及一第一反相控制輸入端；一第二控制輸入端及一第二反相控制輸入端。其中，第一控制信號輸入至該第一控制輸入端且第二控制信號輸入至該第二控制輸入端，且第一控制信號的反相信號輸入至該第一反相控制輸入端且第二控制信號的反相信號輸入至該第二反相控制輸入端。
由於此種方法，該多工器可用一簡單且有效的方法去驅動。
在較佳的實施例中，該第一與第二雙閘極電晶體中的第一閘極可與該第一控制輸入端與該第一反相控制輸入端二者中之一做連接，該第一與第二雙閘極電晶體中的第二閘極可與該第二控制輸入端與該第二反相控制輸入端二者之一做相同連接；或者，該第一與第二雙閘極電晶體中的第一閘極可與該第一控制輸入端與該第一反相控制輸入端二者之一做相同連接，該第一與第二雙閘極電晶體中的第二閘極可與該第二控制輸入端與該第二反相控制輸入端二者之一做連接；或者，該第一與第二雙閘極電晶體中的第一閘極可與該第一控制輸入端與該第一反相控制輸入端二者之一做連接，該第一與第二雙閘極電晶體中的第二閘極可與該第二控制輸入端與該第二反相控制輸入端二者之一做連接。
由於此種方法，該多工器可用一有彈性的方法來實現。
在較佳的實施例中，該多工器更包含：一第三輸 入端及/或一第四輸入端；其中，該輸出端藉由一第三通閘更被連接到該第三輸入端，及/或藉由一第四通閘更被連接到該第四輸入端；該第三輸入端至少包含一第三雙閘極電晶體，且該第四輸入端至少包含一第四雙閘極電晶體，且每一第三與第四雙閘極電晶體具有一第一閘極，它是由一第一控制信號所控制。且每一第三與第四雙閘極電晶體具有一第二閘極，它是由一第二控制信號所控制。
由於此種方法，該多工器可以少量數目的通閘去擴增輸入端數目。
在較佳的實施例中，該任一雙閘極電晶體可以是任一部份空乏型的SOI電晶體，及/或是任一空乏型的SOI電晶體，及/或是一鰭式場效電晶體(finfet)。
由於此種方法，該多工器可被大量生產。
在較佳的實施例中，任一該雙閘極電晶體的臨界電壓(threshold voltage)至少可由第一閘極及/或第二閘極間之一所驅動產生。此臨界電壓致使該電晶體無傳導電流，這個臨界電壓與加在其他閘極的電壓並無關。
由於此種方法，該多工器可用少量的雙閘極電晶體來完成。
此外，本發明涉及的查找表至少包含：一第一存儲裝置與一第二存儲裝置；和根據上述請求項之一第一多工器。其中，該第一多工器的第一輸入端連接到該第一存儲裝置，且該多工器的第二輸入端連接到該第二存儲裝置。
由於此種方法，該查找表可用少量的電晶體數目 來完成。據此，功率和矽面積可降低，而良率和速度都能增加。
在較佳的實施例中，該查找表更包含一第三存儲裝置與一第四存儲裝置；根據上述較佳實施例之一第二多工器；根據上述較佳實施例之一第三多工器。其中，該第一與第二多工器由第一與第二控制信號所控制，且該第一多工器的輸出端連接到該第三多工器的第一輸入端，且該第二多工器的輸出端連接到該第三多工器的第二輸入端。
由於此種方法，該查找表的模組具有實現任意尺寸查找表之功效。
此外，本發明所涉及的FPGA包含上述實施例之查找表，其中，藉由該第一存儲裝置及/或第二存儲裝置的設定值可將該將FPGA程式化。
由於此種方法，該FPGA可用少量的電晶體來完成。
為使本發明更易瞭解及實施，請參見以下實施例和圖示。所述的實施例僅是可能的架構，然而，如上所述的各個特徵可彼此獨立的實施或被省略。圖示中相同的元件使用相同的符號標記。在不同圖示中，部分相同的元件符號可能被省略。
1000、3100~3500‧‧‧多工器
1011、1011N、1012、1012N‧‧‧控制輸入端
1021~1024、3121~3124、3321~3324、3421~3424、4020~4028‧‧‧暫存器
1031~1034、4071、4072、4081、4082、4091、4092‧‧‧通閘
1031A、1031B、1032A、1032B、1033A、1033B、1034A、1034B‧‧‧閘極
1041、3041、4041‧‧‧輸出端
1051~1054‧‧‧輸入端
1061、1062‧‧‧反相器
1000B、3000B‧‧‧佈局實施圖
1611、1612‧‧‧背側閘極
1621~1624‧‧‧上側閘極
3000、4000‧‧‧查找表
3221~3224‧‧‧存儲裝置
圖1係根據本發明實施例之多工器示意圖。
圖1(b)係圖一多工器之可能佈局實施示意圖。
圖2係圖1多工器之特性示意圖。
圖3係依據本發明實施例之查找表示意圖。
圖3(b)係圖3查找表之部分可能佈局實施示意圖。
圖4係查找表示意圖。
圖1為依據本發明實施例之多工器1000。該多工器1000具有4個輸入端1051、1052、1053、1054分別連接到四個暫存器1021、1022、1023、1024。此外，該多工器1000有四個控制輸入端1011、1011N、1012和1012N，用以接收控制信號。另外，該多工器1000有一個輸出端1041，藉由四個通閘1031至1034連接到四個輸入端1051至1054。特別是，通閘的開/閉狀態由輸入至控制輸入端1011、1011N、1012和1012N的控制信號所控制。
更具體地，該多工器1000是一個4對1多工器，依據控制輸入端1011、1011N、1012和1012N的控制信號，它允許四個暫存器1021至1024中的一個連接至輸出端1041。甚至更具體地，輸入至控制輸入端1011和1011N的控制信號源自於單一控制信號A，該控制信號A輸入到控制輸入端1011且經由反相器1061產生反相信號而連接至反相控制輸入端1011N。同樣地，輸入至控制輸入端1012和1012N的控制信號來自於單一控制信號B，該控制信號B輸入到控制輸入端1012且經由反相器1062產生反相信號而連接至反 相控制輸入端1012N。
據此，依據控制信號A和B的值，圖1的多工器1000經由通閘1031至1034允許四個暫存器1021至1024將其中的一個暫存器選出而連接至輸出端1041。該多工器的工作原理將詳細描述如下。
雖然已提過該多工器1000包含四個通閘1031至1034，但本發明不侷限於此。可替代改變地，或者可將通閘的數目降至為2，以成為2對1的多工器。例如，這可在這些通閘1031至1034中任選出兩個加以組合即可達成。仍可替代改變地，或者將通閘數目變高些也可以。
此外，雖然已提到多工器1000被連接到四個暫存器1021至1024，但本發明不侷限於此。可選擇地，或另外地，取代暫存器，可將任一訊號可以輸入到該多工器的任一輸入端1051至1054。例如，任一輸入端1051至1054可與其它電路產生的信號連接，將如下所示。
圖1中可以看出，在多工器1000中四個通閘1031至1034可用四個雙閘NMOS電晶體來實施。更具體地說，每個雙閘電晶體都具有一第一閘極和一第二閘極。特別是，以該雙閘電晶體做成的通閘1031具一第一閘極1031A和一第二閘極1031B。以該雙閘電晶體做成的通閘1032具一第一閘極1032A和一第二閘極1032B。以該雙閘電晶體做成的通閘1033具一第一閘極1033A和一第二閘極1033B。以該雙閘電晶體做成的通閘1034具一第一閘極1034A和一第二閘極1034B。
圖1(b)顯示圖1中該多工器1000之可能佈局實 施圖1000B。
該佈局實施圖1000B包含四個雙閘電晶體，每一個雙閘電晶體實施成為該通閘1031至1034中之一個。
該雙閘電晶體被區分成兩列，使得兩個垂直相臨的電晶體可共用一共同的背側閘極(back gate)。特別地，以該電晶體實施的通閘1034和1032共用背側閘極1611，該背側閘極1611與控制信號A相連接。類似地，以該電晶體實施的通閘1031和1033共用背側閘極1611，該背側閘極1611與控制信號A的反相相連接。故，該背側閘極1611實施成為第一閘極1032A和第一閘極1034A，而該背側閘極1612實施成為第一閘極1031A和第一閘極1033A。
這允許佈局緊密且該背側閘極1611和1612的接觸數目亦可降低。
可選擇地，或另外地，垂直相臨的電晶體可共用一共同的上側閘極(top gate)，以降低上側閘極的接觸數目。
此外，該四個電晶體都有一源極、一汲極和一上側閘極。而電晶體的上側閘極1621用來實施通閘1031，且與該第二閘極1031B有對應關係。類似地，電晶體的上側閘極1622、1623、1624分別用來實施通閘1032、1033、1034，且分別與該第二閘極1032B、1033B、1034B有對應關係。
此外，在該佈局實施圖1000B中，每一電晶體的第一閘極1031A至1034A被實施成為背側閘極1611與1612，而第二閘極1031B至1034B被實施成為上側閘極1621至1624。但本發明並不侷限於此，這些閘極可被切換改變，如 將第一閘極1031A至1034A實施成上側閘極1621至1624且將第二閘極1031B至1034B被實施成背側閘極1611與1612。
為方便清楚表示，雖然在上述較佳的實施例中每一通閘是由一單閘、雙閘、或NMOS電晶體來實施，但本發明並不侷限於此。可選擇地，或另外地，每一通閘可由一雙閘PMOS電晶體來實施，及/或可由NMOS電晶體和PMOS電晶體組成的互補式耦合來實施。更普遍地，每一通閘1031至1034可由具有至少兩個控制端的電路來實施，此行為請參照圖2之描述。
該多工器1000的行為描述請參照圖1與圖2。
圖2為圖1中多工器1000多工器之操作示意表。特別地，圖2有七行2001至2007，每一行有5。每一行中的第一列所包含的參考代號與圖1中的參考代號相對應。
特別地，該2001第一列的參考代號A即與圖1的控制信號A相關連，該行2002第一列的參考代號B即與圖一的控制信號B相關連，該行2003第一列的參考訊號1031即與圖1中通閘1031的狀態相關連，該行2004第一列的參考訊號1032即與圖1中通閘1032的狀態相關連，該行2005第一列的參考訊號1033即與圖1中通閘1033的狀態相關連，該行2006第一列的參考訊號1034即與圖1中通閘1034的狀態相關連。最後，當圖2中相關列的輸出信號A與B被給定時，該行2007第一列的參考信號1041即與圖1中輸出端1041出現的數值相關連。
該行2001與2002中的第二至第五列指出控制訊 號A與B的邏輯值。為易於表示，只寫出控制信號A與B的邏輯值。這將可易於明白的，這些信號將被分別輸入至控制輸入端1011和1012，而控制信號A與B的反相信號將被分別輸入至反相控制輸入端1011N和1012N。
延續圖1的例子，該通閘1031至1034可用雙閘NMOS電晶體來實施，該行2003至2006中的第二至第五列指出每一電晶體的各個狀態，而假設這些電晶體為NMOS型態。特別地，該行2003至2006中的每一列有兩個表示，分別用逗號分開。”LVT”代表各別電晶體有一低的臨界電壓(threshold voltage)；”HVT”代表各別電晶體有一高的臨界電壓。此外，”on”代表各別電晶體為導通狀態，亦即閉路(closed)；而”off”代表各別電晶體為不導通狀態，亦即開路(opened)。
當每個雙閘極電晶體中的任一閘極為低邏輯狀態時，電晶體的臨界電壓為高值，例如該臨界電壓值較供應電源為高，電晶體為開路，亦即不導通，這和其餘閘極的輸入信號是無關的。例如，以下將以行2005為具體例子進行描述。
在該行2005中的第二列，輸入至控制輸出端1011的控制信號A與輸入至控制輸出端1012的控制信號B皆為低的邏輯狀態。據此，由雙閘極NMOS電晶體實施的通閘1033於第二閘極1033B上將出現低的邏輯值。反過來說，這將致使臨界電壓值為高值，亦即”HVT”。由於信號A經由反相器1061反相後連接於反相控制輸入端1011N，雖然此情 形下第一閘極1033A有一輸入的高邏輯值，但是這邏輯值仍不夠高以讓電晶體為閉路(close)。所以，通閘1033並不導通，也就是持續開路(open)，亦即表示為”off”。
在行2005中的第五列，控制信號A與B都有高的邏輯值。在此例中，經由該控制輸入端1012，輸入至電晶體第二閘極1033B的信號為高邏輯值。因此，這將致使電晶體有低的臨界電壓值LVT。在此情況下，電晶體的行為是由輸入至其餘閘極的邏輯值來決定。因為經由反相控制輸入端1011N，第一閘極1033A的輸入值為低邏輯，故該通閘1033將為開路。也就是說不會導通，亦即以”off”表示。
另一方面，在行2005中的第三列中，該通閘1033為導通，亦即以”on”表示。特別地，輸入至電晶體第二閘極1033B的信號為高邏輯值。因此，這將驅使電晶體的臨界電壓為LVT值。同時，輸入至第一閘極1033A為高邏輯值。所以，電晶體為閉路且通閘為導通狀態。
更普遍地，由於每一雙閘極電晶體中任一閘極的影響，臨界電壓可設為高HVT值或低LVT值。當設為高HVT值時，其餘閘極並不足夠使電晶體為閉路。當設為低LVT值時，電晶體為閉路或開路與其餘閘極上的值有關。這將可以達成的，例如使用SOI全空乏型(FD)電晶體，及/或SOI部分乏型(PD)電晶體，及/或是一鰭式場效電晶體(FinFET)。
雖然在上面的例子中，已經舉例說明了臨界電壓的影響是由兩個閘1033A或1033B之一所驅動，但是本發明並不侷限於此。特別是，兩個閘極可對電晶體臨界電壓具有 對稱上的影響。所以，對於任何的電晶體，兩個閘之連接將可以使其反相。
可選擇地，或另外地，兩個閘極中的一個可能比另一個對臨界電壓具有更大的影響。例如，在FDSO電晶體的例子中，相較於對稱的電晶體為達到相同的效應，一個更高的適當的電壓可能必須施加於背測閘極上。
在額定臨界電壓(nominal threshold voltage)0.3至0.4V的範圍或更大時，使用雙閘極電晶體可能有利於實現具有低於1 V的電源(VDD)電壓。此額定臨界電壓是意指當第二閘極為0V時電晶體的臨界電壓。
舉例來說，一個有利的實施方式可使用額定臨界電壓為0.6V時約0.5V的電源電壓。在一NMOS的例子中，如果只有一個閘極為高電位時，因為單一電晶體將無法超過此臨界電壓，電晶體將為關閉(off)。然而，假如兩個閘極皆為高電位，其臨界電壓將被降低，電晶體將為導通(on)。
在其餘例子中，行2003、2004和2006可由行2005中所描述的行為推論出。
故，和圖4比較，在圖1中可看出，本發明允許實現僅使用四個電晶體為通閘1031至1034的4對1多工器，而非使用六個電晶體。因此，圖1的多工器可用少量電晶體數目而達到相同的功用。反過來，這提供相同的功效，且用更少的矽面積、更低的功耗和有更快的速度。
雖然圖1所描述的多工器為一個4對1的多工器，但本發明不侷限於此。可選地，或另外地，本發明可實 現為一個2對1的多工器。例如，將通閘1031至1034中的兩個通閘任意組合即可。仍可選地，或另外地，本發明可實現為一個3對1的多工器。例如，將通閘1031至1034中的三個通閘任意組合即可。更一般地，任意組合通閘都可以實施。
在多工器1000中，已經描述了以一個雙閘NMOS電晶體來實施通閘1031至1034。然而，本發明並不侷限於。可選地，或另外地，任何通閘可使用雙閘PMOS電晶體、或一NMOS雙閘電晶體與一PMOS雙閘電晶體耦合成的CMOS互補式來實施。仍另選的是，或附加地，任何結構有如在圖2中的行為都可以用來實施。
圖3為依據本發明之進一步實施例。
特別地，圖3所示之查找表3000是以上述實施例中使用五個多工器1000來實施。更具體地說，該多工器3100至3500中的每一個和圖1的多工器1000相關連。為了方便說明，只有該多工器3100的輸入被明確標示參考符號，此參考符號和圖1的多工器1000有對應關係。但仍然意指：所示該多工器3200至3500的輸入是和多工器3100的輸入有對應關係。
每個多工器3100至3400具有連接到四個暫存器的輸入端1051至1054。例如，多工器3100的輸入端1051至1054連接至暫存器3121至3124。另一方面，多工器3500的輸入端1051至1054連接至多工器3100至3400的輸出端1041。換句話說，這五個多工器3100至3500為4對1的多 工器。其中，該多工器3100至3400連接到暫存器，而該多工器3500與該多工器3100至3400的輸出端串連接。
多工器3100至3400的控制信號的是共享的。特別地，控制輸入端1011、1011N、1012和1012N都分別連接到控制信號A、控制信號A的反相、控制信號B、控制信號B的反相。所以，例如，當控制信號A和B分別被設定為0和0時，多工器3100的輸出端1041將連接到暫存器3121。類似地，多工器3200的輸出端1041將連接到暫存器3221；多工器3300的輸出端1041將連接到暫存器3321；且多工器3400的輸出端1041將連接到暫存器3421。
另一方面，控制信號C和D以及它們的反向信號連接至多工器3500的控制輸入端。特別地，控制信號C、C的反相信號、控制信號D、D的反相信號連接至多工器3500的控制輸入端1011、1011 N、1012、1012N。
因此，多工器3500允許在多工器3100至3500輸出之間有更高階的選擇。在上述例子中控制信號A和B被設定為0和0。將控制信號C和D被設定為0和0時，該暫存器3121。將連接到查找表3000的輸出端3041，此與多工器3500的輸出端1041對應。
據此，圖3中實施的結構藉由多工器3100至3500允許16個暫存器與輸出端3041連接。這意味著：如果該多工器3100至3500中每一個都依圖1實施例來實施，該查找表3000可用二十個雙閘極電晶體操作。這將比圖4之技術提供更好的優點。事實上，這樣的建構方式，當處理十六個暫 存器時需要三十個電晶體。
因此，電晶體的數量可減少，這意味著可用較小的矽面積。反之，這意味著成本可降低且良率可增加。此外，暫存器3121的輸出信號至輸出端3041只經兩個電晶體。而在圖4的結構中，相同的信號須經四個電晶體。反之，這意味著到達輸出端的信號較慢。此外，由於信號經過較少的電晶體，可降低了中繼器的需求。這將進一步改善速度，而面積、功率消耗及價格都可降低。
圖三(b)顯示查找表3000中之可能佈局實施圖3000B。
此可看出，雖然本發明並不侷限於此且該多工器3100至3500可任意順序放置。經由對準該多數個多工器3100至3500，佈局可以有利地被實施在一單列上。如同佈局1000B，該多數多工器3100至3500中的每一個都可用類似的方式實施。
由於這樣的安排，暫存器3121至3424可放放置於佈局3000B的兩側。對於暫存器的選定(selecting)與設定(setting)，此將易與暫存器連和電源連接。
暫存器3121至3424與多工器3100至3400的連接以虛線表示，以便指出那些是邏輯連接且不需物理形狀連接。例如，暫存器可以用交錯的方式放置在佈局3000B的一或多側面上。可替換地，或另外地，暫存器可以放置在單一列，但是暫存器的間距可能會比多工器3100至3400中相應連接的間距還大，這是因為置於多工器3200和3300之間的 多工器3500不需要連接到暫存器。
此外，在多工器3100、3200、3300、3400之間置放的多工器3500允許從每個多工器3100至3400輸出端1041的連接被路由到單一金屬層上的多工器3500輸入端，而並沒有重疊。
1000‧‧‧多工器
1011、1011N、1012、1012N‧‧‧控制輸入端
1021~1024‧‧‧暫存器
1031~1034‧‧‧通閘
1031A、1031B、1032A、1032B、1033A、1033B、1034A、1034B‧‧‧閘極
1041‧‧‧輸出端
1051~1054‧‧‧輸入端
1061、1062‧‧‧反相器

Claims (9)

  1. 一種多工器(1000)，至少包含：一第一輸入端(1051)與一第二輸入端(1052,1053,1054)；及一輸出端(1041)，藉由一第一通閘(1031)與該第一輸入端連接且藉由一第二通閘(1032,1033,1034)與該第二輸入端連接，其中，該第一通閘至少包含一第一雙閘極電晶體且該第二通閘至少包含一第二雙閘極電晶體，且每一個第一與第二雙閘極電晶體具有一第一閘極(1031A,1032A,1033A,1034A)是由控制一第一控制信號(A)所控制且具有一第二閘極(1031B,1032B,1033B,1034B)由一第二控制信號(B)所控制。
  2. 如請求項1之多工器，更包含：一第一控制輸入端(1011)及一第一反相控制輸入端(1011N)；及一第二控制輸入端(1012)及一第二反相控制輸入端(1012N)，其中，第一控制信號(A)輸入至該第一控制輸入端，第二控制信號(B)輸入至該第二控制輸入端，及與第一控制信號反相的信號輸入至該第一反相控制輸入端，與第二控制信號相反的信號輸入至該第二反相控制輸入端。
  3. 如請求項2之多工器，其中該第一與第二雙閘極電晶體中 的第一閘極(1031A、1032A)分別與該第一控制輸入端與該第一反相控制輸入端中的不同一個做連接，且該第一與第二雙閘極電晶體中的第二閘極(1031B、1032B)與該第二控制輸入端與該第二反相控制輸入端中之相同一個做連接，或者該第一與第二雙閘極電晶體中的第一閘極(1031A、1033A)與該第一控制輸入端與該第一反相控制輸入端中的相同一個做連接，且該第一與第二雙閘極電晶體中的第二閘極(1031B、1033B)分別與該第二控制輸入端與該第二反相控制輸入端中的不同一個做連接，或者該第一與第二雙閘極電晶體中的第一閘極(1031A、1034A)分別與該第一控制輸入端與該第一反相控制輸入端中的不同一個做連接，且該第一與第二雙閘極電晶體中的第二閘極(1031B、1034B)分別與該第二控制輸入端與該第二反相控制輸入端中的不同一個做連接。
  4. 如上述請求項任一項之多工器，更包含：一第三輸入端(1053)及/或一第四輸入端(1054)；其中，該輸出端藉由第三通閘(1033)更被連接到該第三輸入端，及/或藉由第四通閘(1034)更被連接到該第四輸入端，該第三輸入端至少包含一第三雙閘極電晶體，且該第四輸入端至少包含一第四雙閘極電晶體，且每一第三與第四雙閘極電晶體具有一第一閘極(1033A、1034A)，它是由一第一控制信號(A)所控制，且每一第三與 第四雙閘極電晶體具有一第二閘極(1033B、1034B)，它是由一第二控制信號(B)所控制。
  5. 如上述請求項任一項之多工器，其中任一雙閘極電晶體為一部分乏型SOI電晶體，及/或全空乏型SOI電晶體，及/或是鰭式場效電晶體。
  6. 如上述請求項任一項之多工器，其中任一雙閘極電晶體的臨界電壓至少由第一閘極及/或第二閘極之一所驅動產生。此臨界電壓致使該電晶體無傳導電流，並與加在其他閘極的電壓無關。
  7. 一種查找表，至少包含：一第一存儲裝置(1021、3121)與一第二存儲裝置(1022、1023、1024、3122、3123、3124)；如上述請求項任一項之一第一多工器(3100)；其中，該第一多工器的第一輸入端連接到該第一存儲裝置，且該多工器的第二輸入端連接到該第二存儲裝置。
  8. 如上述請求項7之查找表，更包含：一第三存儲裝置(3221)與一第四存儲裝置(3222、3223、3224)；如請求項1至6中任一項之一第二多工器(3200)；如請求項1至6中任一項之一第三多工器(3500)，其中，該第一與第二多工器由第一控制信號(A)與第二控制信號(B)所控制，且該第一多工器的輸出端連接到該第三多工器 的第一輸入端，且該第二多工器的輸出端連接到該第三多工器的第二輸入端。
  9. 一種FPGA，包含如請求項7或8之查找表，其中，藉由第一及/或第二存儲裝置的設定值可將該將FPGA程式化。
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