JP5639612B2 - 半導体集積回路 - Google Patents
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Description
図1は、本実施形態に係るLUT回路の概略を表す図である。図1のLUT回路10は、(N+1)入力のLUT回路を示している。LUT回路10は、2つのLUT回路11、12と、マルチプレクサ13とを有する。LUT回路11、12は、LUT回路10よりも入力数が少ないLUT回路である。ここでは、LUT回路11、12は、N入力のLUT回路であるとして説明する。N入力LUT回路11は、2N個のメモリ群21aとマルチプレクサ22aを有し、N個の入力信号を用いて2N個のメモリ群21aの内の1つのメモリに格納された情報を出力する。N入力LUT回路12は、2N個のメモリ群21bとマルチプレクサ22bを有し、N個の入力信号を用いて2N個のメモリ群21bの内の1つのメモリに格納された情報を出力する。
の並びとなり、一方21bは
の並びとなる。なお上付きバーは論理の否定を表す。並びは異なるが、A、B、Cとその否定に対して取り得る値は全て対応しており、D入力とその否定に対して、メモリ群21aと21bのどちらかを選ぶことによって、本発明は4入力LUT回路として作用する。なお、比較例の図5では、上側と下側のブロックでは、A、B、Cの入力に対して同じ並びになる。
図6は、第1の実施形態の変形例1を示す図である。(N+1)入力のLUT回路101は、2つのN入力LUT回路11、12から出力された信号を外部の回路に入力する配線をさらに設ける。これによって、(N+1)入力のLUT回路として使用することもできるし、2つのN入力LUT回路として使用することもできる。
図7は、第1の実施形態の変形例2を示す図である。(N+2)入力のLUT回路102は、4つのN入力LUT回路11、12、14、15を含む。LUT回路11、14は、入力配線に対してLUT回路12、15と逆向きに接続されている。このように、i入力のLUT回路を3つ以上のj入力のLUT回路から構成しても良い(jはiよりも小さい)。なお、入力配線に対して第1の方向に接続されるLUT回路と第1とは逆の第2の方向に接続されるLUT回路とは同数でなくても良い。
図8は、第1の実施形態の変形例3を示す図である。LUT回路103は、N入力のLUT回路11とN入力よりも少ない入力数のM入力のLUT回路12とを有する。このように、サイズの異なるLUT回路を組み合わせる場合、サイズの大きいLUT回路11が接続される入力配線のうち、LUT回路11の出力端子に近いスイッチに接続される入力配線にサイズの小さいLUT回路12を接続することが望ましい。これは、サイズの大きいLUT回路11の出力端子に近いスイッチに接続される入力配線はLUT回路11のスイッチによる負荷が少ないため、LUT回路12を接続したとしても入力の負荷が抑えられるためである。
図10は、第1の実施形態の変形例4を示す図である。本変形例では、LUT回路11とLUT回路12の出力をマルチプレクサで選択するのではなく、LUT回路11、12から出力された信号を外部の回路に入力する。例えば加算器をコンフィギュレーションする場合、出力は確実に複数ビットになる。このような場合、複数のLUT回路からの出力をマルチプレクサで選択する必要が無い。そこで、マルチプレクサを設けない構成とすることで、回路面積や消費電力を削減することができる。
図11は、本実施形態に係るLUT回路の概略を表す図である。LUT回路20は、メモリ21a、21bに対してPMOSの電源制御スイッチ32a、32bを接続する。この電源制御スイッチ32a、32bのゲートには電源制御用メモリ31a、31bを接続する。なお、図11では、電源とメモリ21a、21bとの間にPMOSの電源制御スイッチ32a、32bを設けているが、グラウンドとメモリ21a、21bとの間にNMOSの電源制御スイッチを設けても良い。また、電源とメモリ21a、21bとの間にPMOSの電源制御スイッチを設け、グラウンドとメモリ21a、21bとの間にNMOSの電源制御スイッチを設けても良い。LUT回路11、12、マルチプレクサ13は第1の実施形態と同様に構成することができる。
Claims (8)
- 第1のLUT回路と第2のLUT回路とn本(nは2以上の整数)の入力配線とを有する半導体集積回路であって、
前記n本の入力配線は、第1乃至第nの入力配線を含み、前記第1の入力配線から前記第nの入力配線の順番で順に配置され、
前記第1のLUT回路は、
複数の第1のメモリと、
前記複数の第1メモリの内の1つに記憶された情報が出力される第1出力端子と、
第1乃至第n段をこの順に有し、前記第1段が前記複数の第1メモリと接続され、前記第n段が前記第1出力端子と接続され、前記第1乃至第nの入力配線の信号に応じて、前記複数の第1メモリの前記1つに記憶された情報を前記第1出力端子に伝達する、第1スイッチ群とを有し、
前記第2のLUT回路は、
複数の第2のメモリと、
前記複数の第2メモリの内の1つに記憶された情報が出力される第2出力端子と、
第1乃至第n段をこの順に有し、前記第1段が前記複数の第2メモリと接続され、前記第n段が前記第2出力端子と接続され、前記第1乃至第nの入力配線の信号に応じて、前記複数の第2メモリの前記1つに記憶された情報を前記第2出力端子に伝達する、第2スイッチ群とを有し、
前記第1スイッチ群と前記n本の入力配線は、前記第1の入力配線と前記第1スイッチ群の前記第1段が、前記第nの入力配線と前記第1スイッチ群の前記第n段が、それぞれ対応するように順番に接続され、
前記第2スイッチ群と前記n本の入力配線は、前記第1の入力配線と前記第2スイッチ群の前記第n段が、前記第nの入力配線と前記第2スイッチ群の前記第1段が、それぞれ対応するように順番に接続される半導体集積回路。 - 第1のLUT回路と第2のLUT回路とn本(nは3以上の整数)の入力配線とを有する半導体集積回路であって、
前記n本の入力配線は、第1乃至第nの入力配線を含み、前記第1の入力配線から前記第nの入力配線の順番で順に配置され、
前記第1のLUT回路は、
複数の第1のメモリと、
前記複数の第1メモリの内の1つに記憶された情報が出力される第1出力端子と、
第1乃至第n段をこの順に有し、前記第1段が前記複数の第1メモリと接続され、前記第n段が前記第1出力端子と接続され、前記第1乃至第nの入力配線の信号に応じて、前記複数の第1メモリの前記1つに記憶された情報を前記第1出力端子に伝達する、第1スイッチ群とを有し、
前記第2のLUT回路は、
複数の第2のメモリと、
前記複数の第2メモリの内の1つに記憶された情報が出力される第2出力端子と、
第1乃至第m段(mはnより小さな2以上の整数)をこの順に有し、前記第1段が前記複数の第2メモリと接続され、前記第m段が前記第2出力端子と接続され、前記1乃至第nの入力配線の内のm本の入力配線の信号に応じて、前記複数の第2メモリの前記1つに記憶された情報を前記第2出力端子に伝達する、第2スイッチ群とを有し、
前記第1スイッチ群と前記n本の入力配線は、前記第1の入力配線と前記第1スイッチ群の前記第1段が、前記第nの入力配線と前記第1スイッチ群の前記第n段が、それぞれ対応するように順番に接続され、
前記第2スイッチ群と前記m本の入力配線は、当該m本の入力配線の内で最も前記第1の入力配線の側に位置する入力配線と前記第2スイッチ群の前記第m段が、前記m本の入力配線の内で最も前記第nの入力配線の側に位置する入力配線と前記第2スイッチ群の前記第1段が、それぞれ対応するように順番に接続される半導体集積回路。 - 前記第1スイッチ群及び前記第2スイッチ群の内の少なくともいずれかの段数は3段である請求項1または2に記載の半導体集積回路。
- 前記第1のLUT回路からの出力と前記第2のLUT回路からの出力を選択するマルチプレクサを更に有する請求項1乃至3のいずれか1項に記載の半導体集積回路。
- 前記第1のLUT回路の前記第1出力端子及び前記第2のLUT回路の前記第2出力端子は、それぞれ前記マルチプレクサ以外の出力端子にも接続される請求項4に記載の半導体集積回路。
- 前記第1のメモリと電源配線との間、または前記第1のメモリと接地配線との間に第1の電源制御スイッチを更に有し、
前記第2のメモリと電源配線との間、または前記第2のメモリと接地配線との間に第2の電源制御スイッチを更に有する請求項1乃至5のいずれか1項に記載の半導体集積回路。 - 前記第1のメモリと前記第2のメモリは、不揮発性メモリである請求項1乃至6のいずれか1項に記載の半導体集積回路。
- 前記第1のメモリと前記第2のメモリは、不揮発性メモリであって、前記第1の電源制御スイッチと前記第2の電源制御スイッチは、前記第1乃至第nの入力配線から入力される信号に応じて制御されることを特徴とする請求項6に記載の半導体集積回路。
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