JP2008017113A - 半導体集積回路 - Google Patents
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Abstract
【課題】基本構成単位となる回路セルの無駄を減らし、機能性を向上を図れ、回路サイズの増大を抑えることができる半導体集積回路を提供する。
【解決手段】回路セル１００は、複数のセル入力信号に応じて、複数の選択入力信号から少なくとも一つの信号を選択する複数の他入力１出力マルチプレクサ１２１，１２２を有し、各マルチプレクサから選択信号をセル出力信号として出力する選択部１２０と、複数のテーブル部１３１，１３２を有し、各テーブルから論理機能に応じて、少なくとも一つのセル入力信号を含む複数の信号の何れか一つを複数のマルチプレクサごとに複数の選択入力信号それぞれに割り当てる割り当て部１３０と、選択部１２０の出力信号を一のセル入力信号Ｆ０に応じて出力する出力部１４０と、を含み、一のマルチプレクサ１２１は、セル入力信号Ｆ０に応じて前記選択入力信号の出力を停止可能な停止機能ＥＮを有する。
【選択図】図４
【解決手段】回路セル１００は、複数のセル入力信号に応じて、複数の選択入力信号から少なくとも一つの信号を選択する複数の他入力１出力マルチプレクサ１２１，１２２を有し、各マルチプレクサから選択信号をセル出力信号として出力する選択部１２０と、複数のテーブル部１３１，１３２を有し、各テーブルから論理機能に応じて、少なくとも一つのセル入力信号を含む複数の信号の何れか一つを複数のマルチプレクサごとに複数の選択入力信号それぞれに割り当てる割り当て部１３０と、選択部１２０の出力信号を一のセル入力信号Ｆ０に応じて出力する出力部１４０と、を含み、一のマルチプレクサ１２１は、セル入力信号Ｆ０に応じて前記選択入力信号の出力を停止可能な停止機能ＥＮを有する。
【選択図】図４
Description
本発明は、ルックアップテーブル（Look Up Table：LUT）回路を備えた、たとえばストラクチャードＡＳＩＣ（Structured ASIC）など、基本構成単位となる複数の回路セルを組み合わせることによって構成される半導体集積回路に関するものである。
ルックアップテーブル（Look Up Table：LUT）回路は、入力に対して任意の出力を出す回路で、ＦＰＧＡ（Field Programmable Gate Array)やストラクチャードＡＳＩＣのようなプログラマブル回路においてランダムロジック回路を構成する基本構成単位として使われる。
ＦＰＧＡにおいては、ＬＵＴの論理とＬＵＴ間の配線をＲＡＭで設定し回路を形成するため、チップ完成後にも内部論理を変更できるリコンフィギュアブルな回路となっている。
一方、ストラクチャードＡＳＩＣは、回路の最小構成単位として、ＮＡＮＤ回路のような基本ゲートよりも粒度の粗い構造を持った回路セルを用いるＩＣである。
このストラクチャードＡＳＩＣは、製造段階で決まった構成には同一のマスク（Mask）を使い、上層配線のパターニングやビヤ（Via）の位置、ヒューズによる設定などでプログラミングをする領域にのみカスタムマスクを使う。
異なったチップに対し同一マスクを使うことや、同一ウェハによる生産ができるため、低コスト、多少の違いを持ったチップの大量生産が可能になる。また、設計の前に決まった部分だけ先行して製造に入れるため短ＴＡＴが可能となる。ＬＵＴ回路はその中でランダムロジック回路として利用されている。
異なったチップに対し同一マスクを使うことや、同一ウェハによる生産ができるため、低コスト、多少の違いを持ったチップの大量生産が可能になる。また、設計の前に決まった部分だけ先行して製造に入れるため短ＴＡＴが可能となる。ＬＵＴ回路はその中でランダムロジック回路として利用されている。
一般的に、ストラクチャードＡＳＩＣは、ＦＰＧＡに比べてリコンフィギュアブルといった機能を捨てた代りに固定配線とカスタム配線による高速な回路構成をとることができる。
しかし、その基本セルの速度自体を一般のスタンダードセル（Standard Cell:SC）手法によるチップ設計と比べると速度的なペナルティーは大きい。
これはスタンダードセル（ＳＣ）の持つ最小２入力ＮＡＮＤやインバータのような小さいセルでさえ３入力のＬＵＴや４入力ＬＵＴのいった最小論理基本単位を使うため、面積的にも速度的にもペナルティーを持ってしまう。
しかし、その基本セルの速度自体を一般のスタンダードセル（Standard Cell:SC）手法によるチップ設計と比べると速度的なペナルティーは大きい。
これはスタンダードセル（ＳＣ）の持つ最小２入力ＮＡＮＤやインバータのような小さいセルでさえ３入力のＬＵＴや４入力ＬＵＴのいった最小論理基本単位を使うため、面積的にも速度的にもペナルティーを持ってしまう。
このストラクチャードＡＳＩＣのスタンダードセルに対するペナルティーをより少なくする技術として、「ＡＮＤの機能内蔵ＬＵＴを用いたストラクチャードＡＳＩＣにおけるユニットセル構成」で、セル使用率の高い２入力ＮＡＮＤを一まとめにしたセル構成や、「セレクタ機能を持ったストラクチャードＡＳＩＣ基本論理構造」で、テーブルへの入力数を増やし複数のセレクタとして最適なセル構成を選べる基本論理構造を提案した。これらの技術によって使用するセル効率を向上することができる。
代表的な回路は、図１に示すように、論理を決めるテーブル（Table：ＴＢＬ）１に対して複数の２対１のマルチプレクサ（Multiplexer：MUX）２−１〜２−１５を階層的に接続した構成をとる。
たとえば、４入力ＬＵＴでは１６ビット（bit）の論理を決めるプログラマブルテーブル（Programmable Table）と１６対１のＭＵＸが必要となる。このＬＵＴの入力Ｆ０〜Ｆ３は各段のＭＵＸの制御信号となり、所望の論理をテーブルにプログラムしておくことで任意の４入力論理を実現する。
たとえば、４入力ＬＵＴでは１６ビット（bit）の論理を決めるプログラマブルテーブル（Programmable Table）と１６対１のＭＵＸが必要となる。このＬＵＴの入力Ｆ０〜Ｆ３は各段のＭＵＸの制御信号となり、所望の論理をテーブルにプログラムしておくことで任意の４入力論理を実現する。
ストラクチャードＡＳＩＣにおけるＬＵＴを基本とした基本論理構成単位に関する代表的な論文としては非特許文献１が存在している。
この非特許文献１に開示された構成は、図２に示すように、テーブル２ａに１入力を割り当てることによってＭＵＸの入力数を削減したＬＵＴを構成ができる。
たとえば、４入力ＬＵＴは１入力を含んだ８ビットテーブルと８対１ＭＵＸで実現可能となる。また、同論文でＬＵＴの入出力数の最適化の議論として、入力の多いＬＵＴを使用するメリットが述べられている。
多段論理ブロックをＬＵＴにまとめて置き換える論理集約による論理段数の削減、ＬＵＴ間配線の減少による配線領域の緩和などのメリットから、トータル（total）の面積速度で比較した結果、他の入力数のＬＵＴより良い結果がでている。
この非特許文献１に開示された構成は、図２に示すように、テーブル２ａに１入力を割り当てることによってＭＵＸの入力数を削減したＬＵＴを構成ができる。
たとえば、４入力ＬＵＴは１入力を含んだ８ビットテーブルと８対１ＭＵＸで実現可能となる。また、同論文でＬＵＴの入出力数の最適化の議論として、入力の多いＬＵＴを使用するメリットが述べられている。
多段論理ブロックをＬＵＴにまとめて置き換える論理集約による論理段数の削減、ＬＵＴ間配線の減少による配線領域の緩和などのメリットから、トータル（total）の面積速度で比較した結果、他の入力数のＬＵＴより良い結果がでている。
また、参考としてＦＰＧＡにおいても同様にＬＵＴの最小構成としてＬＵＴの構成が議論されているが４入力が最適であるという報告がある（非特許文献２参照）。
Ｋ．Ｙ．Ｔｏｎｇ 他５名、"Ｒｅｇｕｌａｒ ｌｏｇｉｃ ｆａｂｒｉｃｓ ｆｏｒ ａ ｖｉａ ｐａｔｔｅｒｎｅｄ ｇａｔｅ ａｒｒａｙ （ＶＰＧＡ）"、ＩＥＥＥ ２００３ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ、（米国）、２００３年、ｐ．５３−５６ Ｔｈｅ Ｅｆｆｅｃｔ ｏｆ ＬＵＴ ａｎｄ Ｃｌｕｓｔｅｒ Ｓｉｚｅ ｏｎ Ｄｅｅｐ-Ｓｕｂｍｉｃｒｏｎ ＦＰＧＡ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｄｅｎｓｉｔｙ, Ａｌｔｅｒａ, Ｅｌｉａｓ Ａｈｍｅｄ ａｎｄ Ｊｏｎａｔｈａｎ Ｒｏｓｅ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ ＶＬＳＩ ｓｙｓｔｅｍｓ, ｖｏｌ.１２, ｎｏ.３, ｍｏｎｔｈ ２００３
Ｋ．Ｙ．Ｔｏｎｇ 他５名、"Ｒｅｇｕｌａｒ ｌｏｇｉｃ ｆａｂｒｉｃｓ ｆｏｒ ａ ｖｉａ ｐａｔｔｅｒｎｅｄ ｇａｔｅ ａｒｒａｙ （ＶＰＧＡ）"、ＩＥＥＥ ２００３ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ、（米国）、２００３年、ｐ．５３−５６ Ｔｈｅ Ｅｆｆｅｃｔ ｏｆ ＬＵＴ ａｎｄ Ｃｌｕｓｔｅｒ Ｓｉｚｅ ｏｎ Ｄｅｅｐ-Ｓｕｂｍｉｃｒｏｎ ＦＰＧＡ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｄｅｎｓｉｔｙ, Ａｌｔｅｒａ, Ｅｌｉａｓ Ａｈｍｅｄ ａｎｄ Ｊｏｎａｔｈａｎ Ｒｏｓｅ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ ＶＬＳＩ ｓｙｓｔｅｍｓ, ｖｏｌ.１２, ｎｏ.３, ｍｏｎｔｈ ２００３
しかし、4入力ＬＵＴなどの多入力セルは、入力数の少ないＬＵＴやスタンダードセル（SC）のセルに比べると大きく、入力数の少ない単純な論理も単一のＬＵＴの機能を実現するため大きなセルサイズがペナルティーとなってしまう。
さらに、エリア（area）の肥大化が平均的なＬＵＴ間配線の距離を伸ばし全体の配線にぶら下がる容量を増大させるため、配線間のバッファを多く必要とするため必要なインスタンス数が増加し全体として速度を低下させる。
また、セル自体の遅延は、図１および図２のような２対１ＭＵＸの多段接続によってより入力数の多いＭＵＸを形成しＬＵＴを構成した場合、入力数の増加とともにテーブル入力から出力までのＭＵＸの段数が増えることによって増加する傾向にある。
ストラクチャードＡＳＩＣの基本セル構成はこれらトレードオフの中で最適な構造を選択する必要がある。
ストラクチャードＡＳＩＣの基本セル構成はこれらトレードオフの中で最適な構造を選択する必要がある。
本発明は、基本構成単位となる回路セルの無駄を減らし、機能性の向上を図れ、回路サイズの増大を抑えることができる半導体集積回路を提供することにある。
本発明の実施形態に係る半導体集積回路は、論理機能を適応的に構成可能であり、複数のセル入力信号から前記論理機能に応じて少なくとも１つのセル出力信号を生成する回路セルが形成され、前記回路セルは、任意の４入力論理を一意に決める４入力ルックアップテーブル（ＬＵＴ）構造を有し、前記回路セルは、複数のセル入力信号に応じて、複数の選択入力信号から少なくとも一つの信号を選択する複数の他入力１出力マルチプレクサを有し、各マルチプレクサから選択した信号を前記セル出力信号として出力する選択部と、複数のテーブル部を有し、当該各テーブルから前記論理機能に応じて、少なくとも一つのセル入力信号を含む複数の信号の何れか一つを前記複数のマルチプレクサごとに前記複数の選択入力信号それぞれに割り当てる割り当て部と、前記選択部の出力信号を一のセル入力信号に応じて出力する出力部と、を含み、前記選択部の複数のマルチプレクサのうちの一のマルチプレクサは、一のセル入力信号に応じて前記選択入力信号の出力を停止可能な停止機能を有する。
好適には、前記出力部は、前記一のセル入力信号で制御されるトグルインバータ回路を含み、前記トグルインバータ回路の出力端子が前記一のマルチプレクサの出力に接続され、入力端子が他のマルチプレクサの出力に接続されている。
好適には、前記選択部の前記一のマルチプレクサは、前記割り当て部の対応するテーブル部による選択入力信号を前記出力部に転送制御する複数のトランスミッションゲートを含み、前記停止機能時は、前記複数のトランスミッションゲートを非導通状態に制御する。
好適には、前記ＬＵＴは８入力対１出力のマルチプレクサにより論理を決めるテーブルの値を選択する機能を含み、前記選択部の前記複数のマルチプレクサのうち、少なくとも前記停止機能を有する一のマルチプレクサは４入力対１出力のマルチプレクサにより形成されている。
好適には、前記複数のマルチプレクサは２つの４入力対１出力のマルチプレクサにより形成されている。
好適には、前記停止機能を有する４入力対１出力の一のマルチプレクサの他のマルチプレクサは、２つの２入力対１出力のマルチプレクサにより形成されている。
好適には、前記出力部は、前記一のセル入力信号で制御される２つのトグルインバータ回路を含み、前記一方のトグルインバータ回路の出力端子が前記一のマルチプレクサの出力に接続され、入力端子が一方の前記２入力対１出力のマルチプレクサの出力に接続され、前記一方のトグルインバータ回路の出力端子が前記一のマルチプレクサの出力に接続され、入力端子が他方の前記２入力対１出力のマルチプレクサの出力に接続されている。
好適には、前記出力部は、前記一のセル入力信号で制御される２つのトグルインバータ回路を含み、前記一方のトグルインバータ回路の出力端子が前記一のマルチプレクサの出力に接続され、入力端子が一方の前記２入力対１出力のマルチプレクサの出力に接続され、前記一方のトグルインバータ回路の出力端子が前記一のマルチプレクサの出力に接続され、入力端子が他方の前記２入力対１出力のマルチプレクサの出力に接続されている。
本発明によれば、基本構成単位となる回路セルの無駄を減らし、機能性の向上を図れ、回路サイズの増大を抑えることができる。
以下、本発明の実施形態を図面に関連付けて説明する。
図３は、本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。
図３に示す半導体集積回路は、ｍ×ｎ個の回路セルＣ１１〜Ｃｍｎを有する。この回路セルＣ１１〜Ｃｍｎは、たとえば図１に示すように、ｍ行ｎ列の行列状に配列される。
図３に示す半導体集積回路は、ｍ×ｎ個の回路セルＣ１１〜Ｃｍｎを有する。この回路セルＣ１１〜Ｃｍｎは、たとえば図１に示すように、ｍ行ｎ列の行列状に配列される。
各回路セルは、ＮＡＮＤ回路のような基本ゲートより粒度の粗い構造を有しており、それぞれの論理機能を適応的に構成することが可能である。すなわち、回路セル毎に独立した論理機能を持たせることが可能である。
各回路セルに対する論理機能のプログラムは、たとえば、回路セル毎に独立したプログラム用配線（ビヤ等）を形成することにより行う。
また、回路セル同士の結線についても、たとえば回路セルのプログム方法と同様に、予め決められた規則的な構造の配線をビヤ等の配線で接続することにより行う。この配線構造については、後で詳述する。
各回路セルに対する論理機能のプログラムは、たとえば、回路セル毎に独立したプログラム用配線（ビヤ等）を形成することにより行う。
また、回路セル同士の結線についても、たとえば回路セルのプログム方法と同様に、予め決められた規則的な構造の配線をビヤ等の配線で接続することにより行う。この配線構造については、後で詳述する。
各回路セルＣ１１〜Ｃｍｎは、以下に詳述するように、ストラクチャードＡＳＩＣ手法、すなわち、論理の最小構成単位をゲートではなく、より粗粒度な構造であるものの基本論理セルについて、より機能性の高いセルとして構成されている。
基本論理セルは、任意の４入力論理を一意に決めることが可能な４入力ＬＵＴ（Look Up Table）とし、回路構成は８入力のＭｕｌｔｉｐｌｅｘｅｒ（ＭＵＸ）を用いて、ＬＵＴ論理を決めるプログラマブル（Programable）なテーブル（Table）の値を選択する方式を採用している。
具体的には、８入力ＭＵＸに対し、複数の２入力対１出力、４入力対１出力ＭＵＸを階層的に接続することで実現した。さらに、その各ＭＵＸとしても分割して使用できる複数の論理を達成できる効率的なセル構造を採用している。また、バス構造を用いてテーブルから出力までのゲート段数を削減している。
基本論理セルは、任意の４入力論理を一意に決めることが可能な４入力ＬＵＴ（Look Up Table）とし、回路構成は８入力のＭｕｌｔｉｐｌｅｘｅｒ（ＭＵＸ）を用いて、ＬＵＴ論理を決めるプログラマブル（Programable）なテーブル（Table）の値を選択する方式を採用している。
具体的には、８入力ＭＵＸに対し、複数の２入力対１出力、４入力対１出力ＭＵＸを階層的に接続することで実現した。さらに、その各ＭＵＸとしても分割して使用できる複数の論理を達成できる効率的なセル構造を採用している。また、バス構造を用いてテーブルから出力までのゲート段数を削減している。
図４は、本発明の第１の実施形態に係る回路セルの構成例を示す図である。
図４の回路セル１００（図３のＣ１１〜Ｃｍｎ）は、制御信号供給部１１０、選択部１２０、プログラム部（割り当て部）１３０、出力部１４０、およびインバータ回路ＩＮＶ１を有する。
インバータ回路ＩＮＶ１は、外部（他の回路セルや入出力回路など）から回路セル１００に入力される４入力信号（セル入力信号）Ｆ０〜Ｆ３のうち信号Ｆ３を論理反転してプログラム部１３０に入力する。
制御信号生成部１１０は、回路セル１００に入力される４入力信号（セル入力信号）Ｆ０〜Ｆ３のうち信号Ｆ０をイネーブル信号ＥＮとして、選択部１２０および出力部１４０に供給し、信号Ｆ１、Ｆ２をＭＵＸの選択信号として選択部１２０に供給する。
選択部１２０は、イネーブル機能（停止機能）付き４入力対１出力（以下４対１という）の第１ＭＵＸ１２１、通常の４対１の第２ＭＵＸ１２２、およびデコード部１２３を有し、制御信号生成部１１０から供給されるイネーブル信号ＥＮとしての信号Ｆ０、および信号Ｆ１，Ｆ２に対するデコード部１２３のデコード結果に応じてプログラム部１３０の出力を選択して出力部１４０に供給する。
デコード部１２３は、セル入力信号Ｆ０，Ｆ１，Ｆ２のデコード処理を行う回路である。
デコード部１２３は、セル入力信号Ｆ０，Ｆ１，Ｆ２のデコード処理を行う回路である。
図５は、本第１の実施形態に係る選択部１２０の構成例を示す回路図である。
図５の例において、デコード部１２３は、８つの３入力ＮＡＮＤ回路ＮＡ１〜ＮＡ４、２入力ＮＡＮＤ回路ＮＡ５〜ＮＡ８、３つのインバータ回路ＩＮＶ２，ＩＮＶ３，ＩＮＶ４、およびデコード配線ＬＤ１〜ＬＤ４を有する。
また、第１ＭＵＸ１２１の出力段はトランスミッションゲートＴＭＧ１１〜ＴＭＧ１４、およびインバータ回路ＩＮＶ１１〜ＩＮＶ１４を有する。
また、第１ＭＵＸ１２２の出力段はトランスミッションゲートＴＭＧ１５〜ＴＭＧ１８、およびインバータ回路ＩＮＶ１５〜ＩＮＶ１８を有する。
なお、トランスミッションゲートＴＭＧ１１〜ＴＭＧ１８は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタとｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタのソース、ドレイン同士を接続して構成される。
また、第１ＭＵＸ１２１の出力段はトランスミッションゲートＴＭＧ１１〜ＴＭＧ１４、およびインバータ回路ＩＮＶ１１〜ＩＮＶ１４を有する。
また、第１ＭＵＸ１２２の出力段はトランスミッションゲートＴＭＧ１５〜ＴＭＧ１８、およびインバータ回路ＩＮＶ１５〜ＩＮＶ１８を有する。
なお、トランスミッションゲートＴＭＧ１１〜ＴＭＧ１８は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタとｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタのソース、ドレイン同士を接続して構成される。
インバータ回路ＩＮＶ２はセル入力信号Ｆ１を論理反転し、インバータ回路ＩＮＶ３はセル入力信号Ｆ２を論理反転し、インバータ回路ＩＮＶ４はセル入力信号Ｆ０を論理反転する。
インバータ回路ＩＮＶ２の出力端子がデコード配線ＬＤ１に接続され、セル入力信号Ｆ１の供給ラインがデコード配線ＬＤ２に接続され、インバータ回路ＩＮＶ３の出力端子がデコード配線ＬＤ３に接続され、セル入力信号Ｆ２の供給ラインがデコード配線ＬＤ４に接続されている。
デコード配線ＬＤ１が３入力ＮＡＮＤ回路ＮＡ１，ＮＡ３の第１入力、並びに、２入力ＮＡＮＤ回路ＮＡ５、ＮＡ７の第１入力に接続されている。
デコード配線ＬＤ２が３入力ＮＡＮＤ回路ＮＡ２，ＮＡ４の第１入力、並びに、２入力ＮＡＮＤ回路ＮＡ６、ＮＡ８の第１入力に接続されている。
デコード配線ＬＤ３が３入力ＮＡＮＤ回路ＮＡ１，ＮＡ２の第２入力、並びに、２入力ＮＡＮＤ回路ＮＡ５、ＮＡ６の第２入力に接続されている。
デコード配線ＬＤ４が３入力ＮＡＮＤ回路ＮＡ３，ＮＡ４の第２入力、並びに、２入力ＮＡＮＤ回路ＮＡ７、ＮＡ８の第２入力に接続されている。
そして、セル入力信号Ｆ０の論理反転を行うインバータ回路ＩＮＶ４の出力端子が３入力ＮＡＮＤ回路ＮＡ１〜ＮＡ４の第３入力に接続されている。
デコード配線ＬＤ１が３入力ＮＡＮＤ回路ＮＡ１，ＮＡ３の第１入力、並びに、２入力ＮＡＮＤ回路ＮＡ５、ＮＡ７の第１入力に接続されている。
デコード配線ＬＤ２が３入力ＮＡＮＤ回路ＮＡ２，ＮＡ４の第１入力、並びに、２入力ＮＡＮＤ回路ＮＡ６、ＮＡ８の第１入力に接続されている。
デコード配線ＬＤ３が３入力ＮＡＮＤ回路ＮＡ１，ＮＡ２の第２入力、並びに、２入力ＮＡＮＤ回路ＮＡ５、ＮＡ６の第２入力に接続されている。
デコード配線ＬＤ４が３入力ＮＡＮＤ回路ＮＡ３，ＮＡ４の第２入力、並びに、２入力ＮＡＮＤ回路ＮＡ７、ＮＡ８の第２入力に接続されている。
そして、セル入力信号Ｆ０の論理反転を行うインバータ回路ＩＮＶ４の出力端子が３入力ＮＡＮＤ回路ＮＡ１〜ＮＡ４の第３入力に接続されている。
ＮＡＮＤ回路ＮＡ１は、インバータ回路ＩＮＶ２、ＩＮＶ３、およびＩＮＶ４の出力信号の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ２は、セル入力信号Ｆ１と、インバータ回路ＩＮＶ３、ＩＮＶ４の出力信号の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ３は、インバータ回路ＩＮＶ２、ＩＮＶ４の出力信号と、セル入力信号Ｆ２の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ４は、セル入力信号Ｆ１およびＦ２と、インバータ回路ＩＮＶ４の出力信号との反転論理積を演算する。
ＮＡＮＤ回路ＮＡ５は、インバータ回路ＩＮＶ２およびＩＮＶ３の出力信号の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ６は、セル入力信号Ｆ１と、インバータ回路ＩＮＶ３の出力信号の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ７は、インバータ回路ＩＮＶ２の出力信号と、セル入力信号Ｆ２の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ８は、セル入力信号Ｆ１とＦ２の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ２は、セル入力信号Ｆ１と、インバータ回路ＩＮＶ３、ＩＮＶ４の出力信号の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ３は、インバータ回路ＩＮＶ２、ＩＮＶ４の出力信号と、セル入力信号Ｆ２の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ４は、セル入力信号Ｆ１およびＦ２と、インバータ回路ＩＮＶ４の出力信号との反転論理積を演算する。
ＮＡＮＤ回路ＮＡ５は、インバータ回路ＩＮＶ２およびＩＮＶ３の出力信号の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ６は、セル入力信号Ｆ１と、インバータ回路ＩＮＶ３の出力信号の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ７は、インバータ回路ＩＮＶ２の出力信号と、セル入力信号Ｆ２の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ８は、セル入力信号Ｆ１とＦ２の反転論理積を演算する。
トランスミッションゲートＴＭＧ１１の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ａの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ１の出力端子が、トランスミッションゲートＴＭＧ１１のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１１の入力端子に接続され、インバータ回路ＩＮＶ１１の出力端子がトランスミッションゲートＴＭＧ１１のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１２の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｂの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ２の出力端子が、トランスミッションゲートＴＭＧ１２のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１２の入力端子に接続され、インバータ回路ＩＮＶ１２の出力端子がトランスミッションゲートＴＭＧ１２のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１３の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｃの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ３の出力端子が、トランスミッションゲートＴＭＧ１３のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１３の入力端子に接続され、インバータ回路ＩＮＶ１３の出力端子がトランスミッションゲートＴＭＧ１３のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１４の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｄの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ４の出力端子が、トランスミッションゲートＴＭＧ１４のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１４の入力端子に接続され、インバータ回路ＩＮＶ１４の出力端子がトランスミッションゲートＴＭＧ１４のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１２の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｂの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ２の出力端子が、トランスミッションゲートＴＭＧ１２のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１２の入力端子に接続され、インバータ回路ＩＮＶ１２の出力端子がトランスミッションゲートＴＭＧ１２のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１３の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｃの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ３の出力端子が、トランスミッションゲートＴＭＧ１３のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１３の入力端子に接続され、インバータ回路ＩＮＶ１３の出力端子がトランスミッションゲートＴＭＧ１３のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１４の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｄの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ４の出力端子が、トランスミッションゲートＴＭＧ１４のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１４の入力端子に接続され、インバータ回路ＩＮＶ１４の出力端子がトランスミッションゲートＴＭＧ１４のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１５の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｅの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ５の出力端子が、トランスミッションゲートＴＭＧ１５のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１５の入力端子に接続され、インバータ回路ＩＮＶ１５の出力端子がトランスミッションゲートＴＭＧ１５のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１６の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｆの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ６の出力端子が、トランスミッションゲートＴＭＧ１６のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１６の入力端子に接続され、インバータ回路ＩＮＶ１６の出力端子がトランスミッションゲートＴＭＧ１６のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１７の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｇの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ７の出力端子が、トランスミッションゲートＴＭＧ１７のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１７の入力端子に接続され、インバータ回路ＩＮＶ１７の出力端子がトランスミッションゲートＴＭＧ１７のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１８の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｈの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ８の出力端子が、トランスミッションゲートＴＭＧ１８のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１８の入力端子に接続され、インバータ回路ＩＮＶ１８の出力端子がトランスミッションゲートＴＭＧ１８のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１６の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｆの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ６の出力端子が、トランスミッションゲートＴＭＧ１６のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１６の入力端子に接続され、インバータ回路ＩＮＶ１６の出力端子がトランスミッションゲートＴＭＧ１６のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１７の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｇの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ７の出力端子が、トランスミッションゲートＴＭＧ１７のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１７の入力端子に接続され、インバータ回路ＩＮＶ１７の出力端子がトランスミッションゲートＴＭＧ１７のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１８の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｈの出力ラインに接続され、他方の入出力端子が出力部１４０に接続されている。そして、ＮＡＮＤ回路ＮＡ８の出力端子が、トランスミッションゲートＴＭＧ１８のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１８の入力端子に接続され、インバータ回路ＩＮＶ１８の出力端子がトランスミッションゲートＴＭＧ１８のＮＭＯＳトランジスタのゲートに接続されている。
以上の構成を有する選択部１２０において、イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルで、セル入力信号Ｆ１，Ｆ２がローレベルの場合に、ＮＡＮＤ回路ＮＡ１の出力がローレベルとなり、トランスミッションゲートＴＧＭ１１がオンし、第１ＭＵＸ１２１からプログラム部１３０により選択入力信号ＬＵＴ−Ａが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルで、セル入力信号Ｆ１がハイレベルで、セル入力信号Ｆ２がローレベルの場合に、ＮＡＮＤ回路ＮＡ２の出力がローレベルとなり、トランスミッションゲートＴＧＭ１２がオンし、第１ＭＵＸ１２１からプログラム部１３０により選択入力信号ＬＵＴ−Ｂが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルで、セル入力信号Ｆ１がローレベルで、セル入力信号Ｆ２がハイレベルの場合に、ＮＡＮＤ回路ＮＡ３の出力がローレベルとなり、トランスミッションゲートＴＧＭ１３がオンし、第１ＭＵＸ１２１からプログラム部１３０により選択入力信号ＬＵＴ−Ｃが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルで、セル入力信号Ｆ１がハイレベルで、セル入力信号Ｆ２がハイレベルの場合に、ＮＡＮＤ回路ＮＡ４の出力がローレベルとなり、トランスミッションゲートＴＧＭ１４がオンし、第１ＭＵＸ１２１からプログラム部１３０により選択入力信号ＬＵＴ−Ｄが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルで、セル入力信号Ｆ１がハイレベルで、セル入力信号Ｆ２がローレベルの場合に、ＮＡＮＤ回路ＮＡ２の出力がローレベルとなり、トランスミッションゲートＴＧＭ１２がオンし、第１ＭＵＸ１２１からプログラム部１３０により選択入力信号ＬＵＴ−Ｂが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルで、セル入力信号Ｆ１がローレベルで、セル入力信号Ｆ２がハイレベルの場合に、ＮＡＮＤ回路ＮＡ３の出力がローレベルとなり、トランスミッションゲートＴＧＭ１３がオンし、第１ＭＵＸ１２１からプログラム部１３０により選択入力信号ＬＵＴ−Ｃが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルで、セル入力信号Ｆ１がハイレベルで、セル入力信号Ｆ２がハイレベルの場合に、ＮＡＮＤ回路ＮＡ４の出力がローレベルとなり、トランスミッションゲートＴＧＭ１４がオンし、第１ＭＵＸ１２１からプログラム部１３０により選択入力信号ＬＵＴ−Ｄが選択されて出力部１４０に供給される。
このように、第１ＭＵＸ１２１は、４つのトランスミッションゲート（転送ゲート）ＴＭＧ１１〜ＴＭＧ１４をオフにするイネーブル機能（停止機能）を有する。
また、イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルかハイレベルにかかわりなく、セル入力信号Ｆ１，Ｆ２がローレベルの場合に、ＮＡＮＤ回路ＮＡ５の出力がローレベルとなり、トランスミッションゲートＴＧＭ１５がオンし、第１ＭＵＸ１２２からプログラム部１３０により選択入力信号ＬＵＴ−Ｅが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルかハイレベルにかかわりなく、セル入力信号Ｆ１がハイレベルで、セル入力信号Ｆ２がローレベルの場合に、ＮＡＮＤ回路ＮＡ６の出力がローレベルとなり、トランスミッションゲートＴＧＭ１６がオンし、第１ＭＵＸ１２２からプログラム部１３０により選択入力信号ＬＵＴ−Ｆが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルかハイレベルにかかわりなく、セル入力信号Ｆ１がローレベルで、セル入力信号Ｆ２がハイレベルの場合に、ＮＡＮＤ回路ＮＡ７の出力がローレベルとなり、トランスミッションゲートＴＧＭ１７がオンし、第１ＭＵＸ１２２からプログラム部１３０により選択入力信号ＬＵＴ−Ｇが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルかハイレベルにかかわりなく、セル入力信号Ｆ１がハイレベルで、セル入力信号Ｆ２がハイレベルの場合に、ＮＡＮＤ回路ＮＡ８の出力がローレベルとなり、トランスミッションゲートＴＧＭ１８がオンし、第１ＭＵＸ１２２からプログラム部１３０により選択入力信号ＬＵＴ−Ｈが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルかハイレベルにかかわりなく、セル入力信号Ｆ１がハイレベルで、セル入力信号Ｆ２がローレベルの場合に、ＮＡＮＤ回路ＮＡ６の出力がローレベルとなり、トランスミッションゲートＴＧＭ１６がオンし、第１ＭＵＸ１２２からプログラム部１３０により選択入力信号ＬＵＴ−Ｆが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルかハイレベルにかかわりなく、セル入力信号Ｆ１がローレベルで、セル入力信号Ｆ２がハイレベルの場合に、ＮＡＮＤ回路ＮＡ７の出力がローレベルとなり、トランスミッションゲートＴＧＭ１７がオンし、第１ＭＵＸ１２２からプログラム部１３０により選択入力信号ＬＵＴ−Ｇが選択されて出力部１４０に供給される。
イネーブル信号ＥＮとしてのセル入力信号Ｆ０がローレベルかハイレベルにかかわりなく、セル入力信号Ｆ１がハイレベルで、セル入力信号Ｆ２がハイレベルの場合に、ＮＡＮＤ回路ＮＡ８の出力がローレベルとなり、トランスミッションゲートＴＧＭ１８がオンし、第１ＭＵＸ１２２からプログラム部１３０により選択入力信号ＬＵＴ−Ｈが選択されて出力部１４０に供給される。
プログラム部１３０は、本回路セルの論理的な機能を設定する。
図４の例において、プログラム部１３０は、第１テーブル部１３１、第２テーブル部１３２を有し、信号ＬＵＴ−Ａ〜ＬＵＴ−Ｈを選択部１２０に伝送するための互いに平行の第１配線ＬＡ１〜ＬＡ８と、セル入力信号Ｆ３が入力される互いに平行の第２配線ＬＢ１〜ＬＢ４とが互いに直交するように形成されている。
第１配線ＬＡ１〜ＬＡ８と第２配線ＬＢ１〜ＬＢ４は絶縁層を介し多層配線として形成されており、両配線の交点には、第２配線ＬＢ１〜ＬＢ４の一部と第１配線ＬＡ１〜ＬＡ８とを論理機能に応じて接続する複数のビヤＶ１１〜Ｖ８４が形成されている。
すなわち、配線ＬＢ１〜ＬＢ４は、配線ＬＡ１〜ＬＡ８と異なる配線層に形成されており、両者は層間を隔てて交差するように配置されている。この交差部分には、回路セルの論理機能に応じてビヤＶ１１〜Ｖ８４が選択的に形成される。
図４の例において、プログラム部１３０は、第１テーブル部１３１、第２テーブル部１３２を有し、信号ＬＵＴ−Ａ〜ＬＵＴ−Ｈを選択部１２０に伝送するための互いに平行の第１配線ＬＡ１〜ＬＡ８と、セル入力信号Ｆ３が入力される互いに平行の第２配線ＬＢ１〜ＬＢ４とが互いに直交するように形成されている。
第１配線ＬＡ１〜ＬＡ８と第２配線ＬＢ１〜ＬＢ４は絶縁層を介し多層配線として形成されており、両配線の交点には、第２配線ＬＢ１〜ＬＢ４の一部と第１配線ＬＡ１〜ＬＡ８とを論理機能に応じて接続する複数のビヤＶ１１〜Ｖ８４が形成されている。
すなわち、配線ＬＢ１〜ＬＢ４は、配線ＬＡ１〜ＬＡ８と異なる配線層に形成されており、両者は層間を隔てて交差するように配置されている。この交差部分には、回路セルの論理機能に応じてビヤＶ１１〜Ｖ８４が選択的に形成される。
第１配線ＬＡ１と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ１１〜Ｖ１４が形成される。
第１配線ＬＡ２と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ２１〜Ｖ２４が形成される。
第１配線ＬＡ３と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ３１〜Ｖ３４が形成される。
第１配線ＬＡ４と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ４１〜Ｖ４４が形成される。
第１配線ＬＡ５と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ５１〜Ｖ５４が形成される。
第１配線ＬＡ６と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ６１〜Ｖ６４が形成される。
第１配線ＬＡ７と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ７１〜Ｖ７４が形成される。
第１配線ＬＡ８と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ８１〜Ｖ８４が形成される。
第１配線ＬＡ２と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ２１〜Ｖ２４が形成される。
第１配線ＬＡ３と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ３１〜Ｖ３４が形成される。
第１配線ＬＡ４と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ４１〜Ｖ４４が形成される。
第１配線ＬＡ５と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ５１〜Ｖ５４が形成される。
第１配線ＬＡ６と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ６１〜Ｖ６４が形成される。
第１配線ＬＡ７と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ７１〜Ｖ７４が形成される。
第１配線ＬＡ８と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ８１〜Ｖ８４が形成される。
図４の例においては、第１配線ＬＡ１〜ＬＡ８は４本ずつの２つのグループに分割され、第１グループの配線ＬＡ１〜ＬＡ４は選択部１２０のイネーブル機能付き４対１ＭＵＸ１２１に接続され、第２グループの配線ＬＡ５〜ＬＡ８は選択部１２０の通常の４対１ＭＵＸ１２２に接続されている。
また、第２配線ＬＢ１〜ＬＢ４のうち、配線ＬＢ１はセル入力信号Ｆ４の供給ラインに接続され、配線ＬＢ２はインバータ回路ＩＮＶ１の出力端子（信号Ｆ３の反転信号の出力ライン）に接続され、配線ＬＢ３は基準電位ＶＳＳ（グランドライン）に接続され、配線ＬＢ４は電源電位ＶＤＤに接続されている。
また、第２配線ＬＢ１〜ＬＢ４のうち、配線ＬＢ１はセル入力信号Ｆ４の供給ラインに接続され、配線ＬＢ２はインバータ回路ＩＮＶ１の出力端子（信号Ｆ３の反転信号の出力ライン）に接続され、配線ＬＢ３は基準電位ＶＳＳ（グランドライン）に接続され、配線ＬＢ４は電源電位ＶＤＤに接続されている。
プログラム部１３０の第１テーブル部１３１は、選択部１３０の４つの選択入力信号ＬＵＴ−Ａ〜ＬＵＴ−Ｄそれぞれに、回路セルの論理機能に応じた信号を割り当てる。
プログラム部１３０の第２テーブル部１３２は、選択部１３０の４つの選択入力信号ＬＵＴ−Ｅ〜ＬＵＴ−Ｈそれぞれに、回路セルの論理機能に応じた信号を割り当てる。
また、電源電圧ＶＤＤはハイレベル（論理値「１」）、基準電位ＶＳＳはローレベル（論理値「０」）に相当する。
プログラム部１３０の第２テーブル部１３２は、選択部１３０の４つの選択入力信号ＬＵＴ−Ｅ〜ＬＵＴ−Ｈそれぞれに、回路セルの論理機能に応じた信号を割り当てる。
また、電源電圧ＶＤＤはハイレベル（論理値「１」）、基準電位ＶＳＳはローレベル（論理値「０」）に相当する。
出力部１４０は、たとえば図４に示すように、セル入力信号Ｆ０でオンオフ制御されるトグルインバータ回路１４１を有する。
インバータ回路１４１の入力端子が選択部１２０の第２ＭＵＸ１２２の出力ラインに接続され、出力端子が選択部１２０の第１ＭＵＸ１２１の出力ラインに接続されている。
これにより、プログラム部１３０の３入力テーブル部１３１または１３２が出力端Ｑに出力されるかを選択することができる。
インバータ回路１４１の入力端子が選択部１２０の第２ＭＵＸ１２２の出力ラインに接続され、出力端子が選択部１２０の第１ＭＵＸ１２１の出力ラインに接続されている。
これにより、プログラム部１３０の３入力テーブル部１３１または１３２が出力端Ｑに出力されるかを選択することができる。
以上の構成により、８対１ＭＵＸが構成できる。このため、図６のように４入力ＬＵＴとして使用できる。合計８ビットのテーブル配線のビヤプログラムは2４＝16種類の入力に対して4８＝65536種類の論理が可能となっている。
以上のように、本第１の実施形態においては、本構造の例としてＥＮ機能付き４対１ＭＵＸと、通常の４対１ＭＵＸ、トグルインバータ回路を組み合わせることで４入力ＬＵＴを構成した。
具体的には、３入力ＬＵＴを２つ用いて４入力ＬＵＴの構造を実現している。
具体的には、３入力ＬＵＴを２つ用いて４入力ＬＵＴの構造を実現している。
図７は、４対１ＭＵＸに１入力をテーブル側に入れた３入力ＬＵＴを示す図である。
図７において、１５０はＭＵＸ選択信号入力部、１６０は４対１ＭＵＸ、１７０はプログラム部１７０をそれぞれ示している。
図７において、１５０はＭＵＸ選択信号入力部、１６０は４対１ＭＵＸ、１７０はプログラム部１７０をそれぞれ示している。
この構成においては、３入力Ｆ０、Ｆ１、Ｆ２のうち２入力Ｆ０、Ｆ１を、４対１ＭＵＸ１６０の制御用信号とし、残りの１入力Ｆ２と電源、ＧＮＤをプログラム可能なテーブル（プルグラム部）１７０の配線４ビットを４対１ＭＵＸに入力する。
このテーブル配線１つを信号Ｆ０、Ｆ１の制御信号の組み合わせに対応した一つを出力する。
このテーブル配線１つを信号Ｆ０、Ｆ１の制御信号の組み合わせに対応した一つを出力する。
図８は、４対１ＭＵＸの具体的な構成を示す図である。
この構成は、図５におけるイネーブル（ＥＮ）機能（停止機能）付き４対１ＭＵＸの構成部分を除く部分と同様であることがその詳細は省略する。
２入力Ｆ０、Ｆ１の正負論理と４つの２入力ＮＡＮＤ回路ＮＡ１１〜ＮＡ１４によって４ビットアドレスをデコードしＦ０、Ｆ１入力２ｘ２種類の論理に対応して一つのアドレスを選択し、対応したトランスミッションゲートＴＭＧ２１〜ＴＭＧ２４でテーブル配線配線４ビットのオンとオフを行う。
ＬＵＴは、４ビットのテーブル配線に残りの入力Ｆ２、電源、グラウンドのいずれかを電気的に接続することで論理のプルグラムを行う。
この構成でF０、Ｆ１、Ｆ２の３入力に対する全て出力の論理をプログラムすることができる。このプログラミング（programing）は上層配線間のビヤのパターンで行う。
このような２ビットデコーダを使った４対１ＭＵＸ構成による３入力ＬＵＴは、テーブル出力間にトランスミッションゲートを用いる。
この構成は、図５におけるイネーブル（ＥＮ）機能（停止機能）付き４対１ＭＵＸの構成部分を除く部分と同様であることがその詳細は省略する。
２入力Ｆ０、Ｆ１の正負論理と４つの２入力ＮＡＮＤ回路ＮＡ１１〜ＮＡ１４によって４ビットアドレスをデコードしＦ０、Ｆ１入力２ｘ２種類の論理に対応して一つのアドレスを選択し、対応したトランスミッションゲートＴＭＧ２１〜ＴＭＧ２４でテーブル配線配線４ビットのオンとオフを行う。
ＬＵＴは、４ビットのテーブル配線に残りの入力Ｆ２、電源、グラウンドのいずれかを電気的に接続することで論理のプルグラムを行う。
この構成でF０、Ｆ１、Ｆ２の３入力に対する全て出力の論理をプログラムすることができる。このプログラミング（programing）は上層配線間のビヤのパターンで行う。
このような２ビットデコーダを使った４対１ＭＵＸ構成による３入力ＬＵＴは、テーブル出力間にトランスミッションゲートを用いる。
本第１の実施形態においては、このような３入力ＬＵＴを２つ用いて４入力ＬＵＴの構造の回路を実現している。
この４入力ＬＵＴ構造の特徴は、テーブル入力４入力ＬＵＴが３入力ＬＵＴと同程度の速度を持つ論理があることを説明する。
ＥＮ機能付きＭＵＸ１２１をつかった方に入力しているプログラム部１３０のテーブル部１３１（テーブル）からの信号は、ＭＵＸから出力端Ｑまでがもとの３入力ＬＵＴと同じ段数であり、トランスミッションゲートが１段の３入力ＬＵＴと略同程度の速度となる。ただし、負荷容量としてＭＯＳトランジスタにより形成されるトグルインバータ回路１４１のソースドレイン容量が増えている分の遅延が増加する。
ＬＵＴは基本的にどの入力に対して全ての論理が構成できるため、４入力ＬＵＴでは４つの入力に対して入れ替えを行ってもビヤプログラミングを変えることで同一の論理が組める。
この４入力ＬＵＴ構造の特徴は、テーブル入力４入力ＬＵＴが３入力ＬＵＴと同程度の速度を持つ論理があることを説明する。
ＥＮ機能付きＭＵＸ１２１をつかった方に入力しているプログラム部１３０のテーブル部１３１（テーブル）からの信号は、ＭＵＸから出力端Ｑまでがもとの３入力ＬＵＴと同じ段数であり、トランスミッションゲートが１段の３入力ＬＵＴと略同程度の速度となる。ただし、負荷容量としてＭＯＳトランジスタにより形成されるトグルインバータ回路１４１のソースドレイン容量が増えている分の遅延が増加する。
ＬＵＴは基本的にどの入力に対して全ての論理が構成できるため、４入力ＬＵＴでは４つの入力に対して入れ替えを行ってもビヤプログラミングを変えることで同一の論理が組める。
図９のように、論理合成時にこのピンの違いによる速度の違いを取り込んで合成し、回路ブロック全体で最も速くなるようにピンを選ぶ。この場合、合成時にそのブロック２１０のクリティカルパスに速いピンを選択する。
図１０は、４入力ＬＵＴ構造を使って４入力ＡＮＤを構成した例を示す図である。
ビヤは図１０に示すように、ＬＵＴＡ−Ｄで３入力ＮＡＮＤを構成し、ＬＵＴＥ−Ｈは基準電位ＶＳＳ（Ｇｎｄ）とする。これで図中のＤピンとあわせて４入力のＮＡＮＤが実現されている。
なお、図１０において、Ｚはハイインピーダンスを示す。
ビヤは図１０に示すように、ＬＵＴＡ−Ｄで３入力ＮＡＮＤを構成し、ＬＵＴＥ−Ｈは基準電位ＶＳＳ（Ｇｎｄ）とする。これで図中のＤピンとあわせて４入力のＮＡＮＤが実現されている。
なお、図１０において、Ｚはハイインピーダンスを示す。
この例においては、Ａピンの信号Ｆ０がハイレベルの場合、トグルインバータ回路１４１の出力はハイインピーダンスとなり、ＭＵＸ１２１を介して出力部１４０の出力端ＱにはＢ＆Ｃ＆Ｄ、すなわち、Ｆ１＆Ｆ２＆Ｆ３が現れる。
Ａピンの信号Ｆ０がローレベルの場合、トグルインバータ回路１４１の出力はＶＳＳとなり、ＭＵＸ１４１の出力はハイインピーダンスとなる。
Ａピンの信号Ｆ０がローレベルの場合、トグルインバータ回路１４１の出力はＶＳＳとなり、ＭＵＸ１４１の出力はハイインピーダンスとなる。
図１１は、４入力ＬＵＴ構造を使い、３入力２出力ＬＵＴとして利用し、フルアダー（Full Adder）回路を構成した例を示す図である。
図１１のように、４入力ＬＵＴ構造を使い、３入力２出力ＬＵＴとして利用する場合は４対１ＭＵＸのイネーブルＥＮ機能をオンし、中間のトグルインバータ回路１４１の出力がハイインピーダンスとなるようにする。
これで出力端Ｑ０とＱ１にそれぞれＬＵＴＡ−ＤとＬＵＴＥ−Ｈでプログラミングをした３入力ＬＵＴの出力となる。
例として図ではフルアダー（FullAdder）回路３００を本構造１セルのみで構成した。入力はＡＢの２ビットとキャリＣｉｎ、出力はサムＳＵＭとキャリアウトＣｏｕｔとなっている。
この場合も回路全体でＳＵＭの論理が決まるタイミングがＣｏｕｔよりも後でよければ速度の遅い方を割り当てることで回路ブロック全体の速さを調節できる。
これで出力端Ｑ０とＱ１にそれぞれＬＵＴＡ−ＤとＬＵＴＥ−Ｈでプログラミングをした３入力ＬＵＴの出力となる。
例として図ではフルアダー（FullAdder）回路３００を本構造１セルのみで構成した。入力はＡＢの２ビットとキャリＣｉｎ、出力はサムＳＵＭとキャリアウトＣｏｕｔとなっている。
この場合も回路全体でＳＵＭの論理が決まるタイミングがＣｏｕｔよりも後でよければ速度の遅い方を割り当てることで回路ブロック全体の速さを調節できる。
図１２は、本発明の第２の実施形態に係る回路セルの構成例を示す図である。
図１２の回路セル１００Ａは、本構成の４対１ＭＵＸ入力とテーブル部（テーブル）１３１，１３２の入力ピンを分けた構造である。
この場合、入力ピンＦ１-ａとＦ１−ｂ、Ｆ２−ａとＦ２−ｂ、Ｆ３−ａとＦ３−ｂを分けて設けている。
入力ピンをこの回路のように増やすことで３入力ＬＵＴの入力を別にすることができ、３入力ＬＵＴｘ２として使うことができる。
この構造で前述の４入力ＬＵＴと３入力２出力の機能を持ったセルとして使うには、各入力ピンＦ１-ａとＦ１−ｂ、Ｆ２−ａとＦ２−ｂ、Ｆ３−ａとＦ３−ｂに同一の入力を与えてやればよい。また、入力Ｆ０をＶＤＤに固定しておく。
この場合、入力ピンＦ１-ａとＦ１−ｂ、Ｆ２−ａとＦ２−ｂ、Ｆ３−ａとＦ３−ｂを分けて設けている。
入力ピンをこの回路のように増やすことで３入力ＬＵＴの入力を別にすることができ、３入力ＬＵＴｘ２として使うことができる。
この構造で前述の４入力ＬＵＴと３入力２出力の機能を持ったセルとして使うには、各入力ピンＦ１-ａとＦ１−ｂ、Ｆ２−ａとＦ２−ｂ、Ｆ３−ａとＦ３−ｂに同一の入力を与えてやればよい。また、入力Ｆ０をＶＤＤに固定しておく。
図１３は、図１２の回路セルの４入力ＬＵＴ構造を使った固定配線構造を示す図である。
第ａ層（ａは１以上の整数を示す）とその上層の第（ａ＋１）層における配線パターンを示すとともに、回路セルの各構成要素の概略的なレイアウトを示す。図１３と図１２における同一の符号は同一の構成要素を表す。また、図１３において、符号Ｖはビヤを示す。たとえば、第ａ層はメタル第２層で形成され、第（ａ＋１）層はメタル第３層で形成される。
第ａ層（ａは１以上の整数を示す）とその上層の第（ａ＋１）層における配線パターンを示すとともに、回路セルの各構成要素の概略的なレイアウトを示す。図１３と図１２における同一の符号は同一の構成要素を表す。また、図１３において、符号Ｖはビヤを示す。たとえば、第ａ層はメタル第２層で形成され、第（ａ＋１）層はメタル第３層で形成される。
この配線構造により、メタル第２層を結合するビヤを打つか打たないかにより、配線とＬＵＴの機能のプログラムを実現する。
機能としては４入力ＬＵＴに加えて、４入力ＬＵＴ、３入力２出力ＬＵＴが可能である。プルグラム部１３０Ａのテーブル配線の８ｘ４の２層間のビヤのプログラミングにより論理を決定する。出力部１４０は使用するものを外部回路と接続する。
機能としては４入力ＬＵＴに加えて、４入力ＬＵＴ、３入力２出力ＬＵＴが可能である。プルグラム部１３０Ａのテーブル配線の８ｘ４の２層間のビヤのプログラミングにより論理を決定する。出力部１４０は使用するものを外部回路と接続する。
図１４は、本発明の第３の実施形態に係る回路セルの構成例を示す図である。
図１４は、４入力ＬＵＴ構造のほかの例として、３入力ＬＵＴ＋２対１ＭＵＸｘ２構造を示している。
具体的には、図１２の通常の４対１ＭＵＸ１２２の代わりに２つの２対１ＭＵＸ１２３１，１２４で形成し、これらの入力となるプログラム部１３０Ｂのテーブル部１３２の代わりに、２×６のテーブル配線を持つテーブル部１３３，１３４を設けている。
ＭＵＸ１２３は信号Ｆ０−ａで制御され、ＭＵＸ１２４は信号Ｆ０−ｂで制御される。
また、ＭＵＸ１２３の出力は出力端Ｑ１に接続されると共に、トグルインバータ回路１４１−１を介して出力端Ｑ０に接続される。同様に、ＭＵＸ１２４の出力は出力端Ｑ２に接続されると共に、トグルインバータ回路１４１−２を介して出力端Ｑ０に接続される。
このように、ＥＮ機能付きの４対１ＭＵＸ１２１と２つの２対１ＭＵＸ１２３，１２４をトグルインバータ回路１４１−１，１４１−２で接続する。また、入力Ｆ０をＶＤＤに固定しておく。
具体的には、図１２の通常の４対１ＭＵＸ１２２の代わりに２つの２対１ＭＵＸ１２３１，１２４で形成し、これらの入力となるプログラム部１３０Ｂのテーブル部１３２の代わりに、２×６のテーブル配線を持つテーブル部１３３，１３４を設けている。
ＭＵＸ１２３は信号Ｆ０−ａで制御され、ＭＵＸ１２４は信号Ｆ０−ｂで制御される。
また、ＭＵＸ１２３の出力は出力端Ｑ１に接続されると共に、トグルインバータ回路１４１−１を介して出力端Ｑ０に接続される。同様に、ＭＵＸ１２４の出力は出力端Ｑ２に接続されると共に、トグルインバータ回路１４１−２を介して出力端Ｑ０に接続される。
このように、ＥＮ機能付きの４対１ＭＵＸ１２１と２つの２対１ＭＵＸ１２３，１２４をトグルインバータ回路１４１−１，１４１−２で接続する。また、入力Ｆ０をＶＤＤに固定しておく。
図１５は、図１４の回路セルの固定配線構造を示す図である。
図１３と同様に、第ａ層（ａは１以上の整数を示す）とその上層の第（ａ＋１）層における配線パターンを示すとともに、回路セルの各構成要素の概略的なレイアウトを示す。図１５と図１４における同一の符号は同一の構成要素を表す。また、図１５において、符号Ｖはビヤを示す。たとえば、第ａ層はメタル第２層で形成され、第（ａ＋１）層はメタル第３層で形成される。
図１３と同様に、第ａ層（ａは１以上の整数を示す）とその上層の第（ａ＋１）層における配線パターンを示すとともに、回路セルの各構成要素の概略的なレイアウトを示す。図１５と図１４における同一の符号は同一の構成要素を表す。また、図１５において、符号Ｖはビヤを示す。たとえば、第ａ層はメタル第２層で形成され、第（ａ＋１）層はメタル第３層で形成される。
この配線構造により、メタル第２層を結合するビヤを打つか打たないかのテーブルにより、配線とＬＵＴの機能のプログラミングを行う。
実施形態のもつ機能としては、まず４入力ＬＵＴ一つの構成、さらに３入力のＬＵＴ一つ、２対１ＭＵＸ二つの構成が可能である。
４入力ＬＵＴ一つの場合、テーブル部１３１のテーブル配線の４ｘ４の２層間のビヤと、テーブル部１３３，１３４のＭＵＸ用の２ｘ６のビヤのうちＶＤＤ、ＶＳＳと１入力のtrueとnotを選択する２ｘ４のビヤを２セット用いる。これら３２個のビヤにより４入力の全ての論理を作ることが可能である。
２ｘ６のビヤのテーブル配線への入力線はＭＵＸ用にＬＵＴＥ（ＬＡ５）、ＬＵＴＦ（ＬＡ６）とＬＵＴＧ（ＬＡ７）、ＬＵＴＨ（ＬＡ８）用にそれぞれ分断されている。このため、４入力ＬＵＴ用に接続用パス配線を用意しこちらの配線間のビヤも接続する。
図１４のように３入力のＬＵＴ一つ、２入力ＭＵＸ二つの構成では３入力ＬＵＴはテーブル部１３１の４ｘ４のビヤで構成することで３入力全部の論理を作る。また、ＭＵＸの２ｘ６のビヤのテーブルに直接二つの入力を与えることで２対１ＭＵＸを２個なる。出力部１４０Ｂは用いる機能の出力を外部の回路と接続する。
実施形態のもつ機能としては、まず４入力ＬＵＴ一つの構成、さらに３入力のＬＵＴ一つ、２対１ＭＵＸ二つの構成が可能である。
４入力ＬＵＴ一つの場合、テーブル部１３１のテーブル配線の４ｘ４の２層間のビヤと、テーブル部１３３，１３４のＭＵＸ用の２ｘ６のビヤのうちＶＤＤ、ＶＳＳと１入力のtrueとnotを選択する２ｘ４のビヤを２セット用いる。これら３２個のビヤにより４入力の全ての論理を作ることが可能である。
２ｘ６のビヤのテーブル配線への入力線はＭＵＸ用にＬＵＴＥ（ＬＡ５）、ＬＵＴＦ（ＬＡ６）とＬＵＴＧ（ＬＡ７）、ＬＵＴＨ（ＬＡ８）用にそれぞれ分断されている。このため、４入力ＬＵＴ用に接続用パス配線を用意しこちらの配線間のビヤも接続する。
図１４のように３入力のＬＵＴ一つ、２入力ＭＵＸ二つの構成では３入力ＬＵＴはテーブル部１３１の４ｘ４のビヤで構成することで３入力全部の論理を作る。また、ＭＵＸの２ｘ６のビヤのテーブルに直接二つの入力を与えることで２対１ＭＵＸを２個なる。出力部１４０Ｂは用いる機能の出力を外部の回路と接続する。
以上説明したように、本実施形態においては、ストラクチャードＡＳＩＣ手法（論理の最小構成単位をゲートではなく、より粗粒度な構造であるもの）の基本論理セルにおいて、任意の多入力論理を一意に決めるＬＵＴ構造に対し、一般的に用いられている構造よりも有利な構造を実現している。
すなわち、図１６の概念図に示すように、ＬＵＴはＭＵＸを用いて、論理を決めるテーブルの値のどれか一つを選択することで実現する。
多入力ＭＵＸを使ったＬＵＴの多入力化は通常、図１や図２に示すように、テーブルから出力までのＭＵＸの段数は等しくし、ＭＵＸ回路のゲート効率やテーブルから出力端までの速度差を均一にすることから一般的な構成となっている。
本実施形態では、ＭＵＸのテーブルから出力までのゲート段数をテーブルごとに非対称にする。ＭＵＸは複数のＭＵＸを階層的に接続することで構成する。これによって、テーブルから出力端までのゲート段数が減るパスと増えるパスができるため、ＬＵＴの論理によって速度差が生まれる。ここで、ＭＵＸの選択信号制御用デコーダーにＥＮ機能付き用のＮＡＮＤ構成を使うことでテーブルから出力までの段数を削減することで回路のＭＵＸ段数を増やすことなしに速いパスを作ることができる。
また、各ＭＵＸの出力として外部出力のものを用意することで、全体ＭＵＸで可能な最大の入力ＬＵＴよりも入力数は少ないＬＵＴに対して多出力の機能を構成する。
多入力ＭＵＸを使ったＬＵＴの多入力化は通常、図１や図２に示すように、テーブルから出力までのＭＵＸの段数は等しくし、ＭＵＸ回路のゲート効率やテーブルから出力端までの速度差を均一にすることから一般的な構成となっている。
本実施形態では、ＭＵＸのテーブルから出力までのゲート段数をテーブルごとに非対称にする。ＭＵＸは複数のＭＵＸを階層的に接続することで構成する。これによって、テーブルから出力端までのゲート段数が減るパスと増えるパスができるため、ＬＵＴの論理によって速度差が生まれる。ここで、ＭＵＸの選択信号制御用デコーダーにＥＮ機能付き用のＮＡＮＤ構成を使うことでテーブルから出力までの段数を削減することで回路のＭＵＸ段数を増やすことなしに速いパスを作ることができる。
また、各ＭＵＸの出力として外部出力のものを用意することで、全体ＭＵＸで可能な最大の入力ＬＵＴよりも入力数は少ないＬＵＴに対して多出力の機能を構成する。
このように、本実施形態においては、ストラクチャードＡＳＩＣ手法を用いたＬＵＴ型の基本セルの構造を実現している。
まずこの構造の効果として、最大４入力ＬＵＴとして機能するブロックを、同一構造のままで複数の論理ブロックとして分割して使うことができる。これにより、全体の回路に必要なブロックに合わせることで、多入力ブロックで少ない入力の論理を形成する際のペナルティーを削減することができる。
図４のような回路を使って、４入力ＬＵＴ、３入力２出力の構成が可能となる。
また、図１２のように各３入力ＬＵＴの入力を分けることによって３入力ＬＵＴｘ２として使用する構成も可能である。
図１４の構造では３入力ＬＵＴ＋２対１ＭＵＸｘ２として使用することができる。
まずこの構造の効果として、最大４入力ＬＵＴとして機能するブロックを、同一構造のままで複数の論理ブロックとして分割して使うことができる。これにより、全体の回路に必要なブロックに合わせることで、多入力ブロックで少ない入力の論理を形成する際のペナルティーを削減することができる。
図４のような回路を使って、４入力ＬＵＴ、３入力２出力の構成が可能となる。
また、図１２のように各３入力ＬＵＴの入力を分けることによって３入力ＬＵＴｘ２として使用する構成も可能である。
図１４の構造では３入力ＬＵＴ＋２対１ＭＵＸｘ２として使用することができる。
また、本構造は出力部にバス構造を用いることでの４入力ＬＵＴは通常の２対１ＭＵＸを重ねて並べたもの（図1）に対して、テーブル入力から出力までの論理段数を削減している。
一般的に、入力出力のパスが非対称な構造は論理によって速度の違いの幅を増加させるが、ＬＵＴは基本的に４つの入力に対して全ての論理が構成できるため、4つの入力に対して入れ替えを行ってもビヤプログラミングを変えることで同一の論理が組める。
よって意図的に速度の違いを意識して論理を形成すること、具体的にビヤ構成、ピンに対して速度を考えること、さらに前段の入力が決定されるタイミングに合わせて選ぶことができる。
図９のように論理合成時にこのピンの違いによる速度の違いを取り込んで合成し、回路ブロック全体で最も速くなるようにピンを選ぶ。また、クリティカルパスに合わせてピン構成を再配置することによりタイミング調整を行うことも可能となる。
一般的に、入力出力のパスが非対称な構造は論理によって速度の違いの幅を増加させるが、ＬＵＴは基本的に４つの入力に対して全ての論理が構成できるため、4つの入力に対して入れ替えを行ってもビヤプログラミングを変えることで同一の論理が組める。
よって意図的に速度の違いを意識して論理を形成すること、具体的にビヤ構成、ピンに対して速度を考えること、さらに前段の入力が決定されるタイミングに合わせて選ぶことができる。
図９のように論理合成時にこのピンの違いによる速度の違いを取り込んで合成し、回路ブロック全体で最も速くなるようにピンを選ぶ。また、クリティカルパスに合わせてピン構成を再配置することによりタイミング調整を行うことも可能となる。
また、図１１に示す３入力２出力ＬＵＴを使ったフルアダー（Full Adder）回路では、ＳＵＭとキャリに求められる速さの違いを利用し、にキャリに速いパスを割り当てることで回路全体の速度選ぶことができる。
他にも簡単な具体例として、４入力論理の１ビット入力が３入力論理演算のモード（MODE）を変更するためのみの信号の場合、モードに遅いピンを割り当てることでペナルティーを削減できる。
また、ＭＵＸバス構造を用いたことで４入力ＬＵＴとして使うピンを他の分割した論理モードとして使う際にも使用するので、新たに追加する出力ピンのペナルティーはない。
他にも簡単な具体例として、４入力論理の１ビット入力が３入力論理演算のモード（MODE）を変更するためのみの信号の場合、モードに遅いピンを割り当てることでペナルティーを削減できる。
また、ＭＵＸバス構造を用いたことで４入力ＬＵＴとして使うピンを他の分割した論理モードとして使う際にも使用するので、新たに追加する出力ピンのペナルティーはない。
上述の実施形態では、回路セルの論理機能をビヤの有無によってプログラムする例が挙げられているが、本発明はこの例に限定されない。たとえば、ビヤの代わりにトランジスタ等で構成されたスイッチを設けて、メモリ（ＲＡＭや不揮発メモリなど）に格納されるデータに基づいてこのスイッチのオン／オフを制御してもよい。
上述の実施形態では、固定配線とビヤによってセル間を接続する例を挙げているが、これに限らず、各回路セルのプログラム領域以外を既存の自動配線ツールを用いたカスタム配線によって接続することも可能である。これらの接続方式は、カスタム配線に必要なリソースと、固定配線によるマスク代のコスト削減効果とのトレードオフなど勘案してユーザが適宜選択可能である。
また本発明に係る回路セルは、ストラクチャードＡＳＩＣ向けの回路セルのみに使えるものではなく、たとえばスタンダードセル手法のようないくつかの論理セルを論理に合わせて並べて回路を構成する場合に、その論理セルライブラリの一つとして使うことも可能である。
１００，１００Ａ，１００Ｂ・・・回路セル、１１０・・・制御信号生成部、１２０，１２０Ａ，１２０Ｂ・・・選択部、１２１・・・ＥＮ機能付き４対１ＭＵＸ、１２２・・・４対１ＭＵＸ、１２３・・・デコード部、１２４，１２５・・・２対１ＭＵＸ、１３０・・・プログラム部（割り当て部）、１３１〜１３４・・・テーブル部（テーブル配線）、１４０，１４０Ｂ・・・出力部、ＮＡ１〜ＮＡ８・・・ＮＡＮＤ回路、ＴＭＧ１１〜ＴＭＧ１８・・・トランスミッションゲート、ＬＡ１〜ＬＡ８，ＬＢ１〜ＬＢ６…配線、Ｖ・・・ビヤ。
Claims (9)
- 論理機能を適応的に構成可能であり、複数のセル入力信号から前記論理機能に応じて少なくとも１つのセル出力信号を生成する回路セルが形成され、
前記回路セルは、任意の４入力論理を一意に決める４入力ルックアップテーブル（ＬＵＴ）構造を有し、
前記回路セルは、
複数のセル入力信号に応じて、複数の選択入力信号から少なくとも一つの信号を選択する複数の他入力１出力マルチプレクサを有し、各マルチプレクサから選択した信号を前記セル出力信号として出力する選択部と、
複数のテーブル部を有し、当該各テーブルから前記論理機能に応じて、少なくとも一つのセル入力信号を含む複数の信号の何れか一つを前記複数のマルチプレクサごとに前記複数の選択入力信号それぞれに割り当てる割り当て部と、
前記選択部の出力信号を一のセル入力信号に応じて出力する出力部と、を含み、
前記選択部の複数のマルチプレクサのうちの一のマルチプレクサは、一のセル入力信号に応じて前記選択入力信号の出力を停止可能な停止機能を有する
半導体集積回路。 - 前記出力部は、前記一のセル入力信号で制御されるトグルインバータ回路を含み、
前記トグルインバータ回路の出力端子が前記一のマルチプレクサの出力に接続され、入力端子が他のマルチプレクサの出力に接続されている
請求項１記載の半導体集積回路。 - 前記選択部の前記一のマルチプレクサは、
前記割り当て部の対応するテーブル部による選択入力信号を前記出力部に転送制御する複数のトランスミッションゲートを含み、
前記停止機能時は、前記複数のトランスミッションゲートを非導通状態に制御する
請求項２記載の半導体集積回路。 - 前記ＬＵＴは８入力対１出力のマルチプレクサにより論理を決めるテーブルの値を選択する機能を含み、
前記選択部の前記複数のマルチプレクサのうち、少なくとも前記停止機能を有する一のマルチプレクサは４入力対１出力のマルチプレクサにより形成されている
請求項１記載の半導体集積回路。 - 前記複数のマルチプレクサは２つの４入力対１出力のマルチプレクサにより形成されている
請求項４記載の半導体集積回路。 - 前記停止機能を有する４入力対１出力の一のマルチプレクサの他のマルチプレクサは、２つの２入力対１出力のマルチプレクサにより形成されている
請求項４記載の半導体集積回路。 - 前記出力部は、前記一のセル入力信号で制御される２つのトグルインバータ回路を含み、
前記一方のトグルインバータ回路の出力端子が前記一のマルチプレクサの出力に接続され、入力端子が一方の前記２入力対１出力のマルチプレクサの出力に接続され、
前記一方のトグルインバータ回路の出力端子が前記一のマルチプレクサの出力に接続され、入力端子が他方の前記２入力対１出力のマルチプレクサの出力に接続されている
請求項６記載の半導体集積回路。 - 前記回路セルは、２つの３入力ＬＵＴを含む４入力ＬＵＴ構造を有する
請求項５記載の半導体集積回路。 - 前記停止機能を有する４入力対１出力のマルチプレクサの出力はアダー回路のサム出力を形成し、他の４入力対１出力のマルチプレクサの出力はアダー回路のキャリ出力を形成する
請求項８記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006185542A JP2008017113A (ja) | 2006-07-05 | 2006-07-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2006185542A JP2008017113A (ja) | 2006-07-05 | 2006-07-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008017113A true JP2008017113A (ja) | 2008-01-24 |
Family
ID=39073735
Family Applications (1)
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| JP2006185542A Pending JP2008017113A (ja) | 2006-07-05 | 2006-07-05 | 半導体集積回路 |
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|---|---|
| JP (1) | JP2008017113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8912822B2 (en) | 2012-03-27 | 2014-12-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
-
2006
- 2006-07-05 JP JP2006185542A patent/JP2008017113A/ja active Pending
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