JP2007294676A - 半導体集積回路 - Google Patents
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Abstract
【課題】基本構成単位となる回路セルの無駄を減らし、回路サイズの増大を抑えることができる半導体集積回路を提供する。
【解決手段】選択部10において4つの選択入力信号(SIN1〜SIN4)の中から1つ又は複数の信号が選択され、セル出力信号として回路セル外部に出力される。制御信号生成部20では、セル入力信号A,Bに応じて、選択部10の選択動作を制御するための制御信号が生成される。そしてプログラム部30では、選択部10の複数の選択入力信号(SIN1〜SIN4)それぞれに対し、論理値「0」の信号、論理値「1」の信号、セル入力信号(C,/C,D,E,F)の何れか1つが、回路セルの論理機能に応じて割り当てられる。
【選択図】図2
【解決手段】選択部10において4つの選択入力信号(SIN1〜SIN4)の中から1つ又は複数の信号が選択され、セル出力信号として回路セル外部に出力される。制御信号生成部20では、セル入力信号A,Bに応じて、選択部10の選択動作を制御するための制御信号が生成される。そしてプログラム部30では、選択部10の複数の選択入力信号(SIN1〜SIN4)それぞれに対し、論理値「0」の信号、論理値「1」の信号、セル入力信号(C,/C,D,E,F)の何れか1つが、回路セルの論理機能に応じて割り当てられる。
【選択図】図2
Description
本発明は、例えばストラクチャードASICなど、基本構成単位となる複数の回路セルを組み合わせることによって構成される半導体集積回路に関するものである。
ストラクチャードASICは、回路の最小構成単位として、NAND回路のような基本ゲートよりも粒度の粗い構造を持った回路セルを用いるICである。
ストラクチャードASICの基本論理構成単位に関する代表的な論文として、例えば非特許文献1がある。この論文においては、3入力ルックアップテーブル(look up table、以下「LUT」と略記する)とスキャンフリップフロップ、2つの3入力NAND回路、7つのバッファを用いて基本構成単位が構成されている。スタンダードセル方式との性能比較が検討されており、面積は40〜68%程大きくなるものの、遅延についてはほぼ同等の性能を得られることが報告されている。
また、特許文献1には、LUTの入力にNAND回路を接続した論理セルが提案されている。特許文献2には、2つの3入力LUTと2入力LUT、フリップフロップを用いて構成された論理セルが提案されている。
ストラクチャードASICは、FPGA(field programmable gate array)と異なり、配線の一部を用途に合わせてカスタマイズするマスク・ルーティングにより所望の機能を持った回路を構成することができる。FPGAにおける再構成可能な配線構造は非常に無駄が多いが、それをマスク・ルーティングに置き換えることによって、スタンダードセル方式より無駄があるものの、FPGAよりは非常に無駄が少ない回路を短期間に開発できるというメリットがある。
K.Y.Tong 他5名、"Regular logic fabrics for a via patterned gate array (VPGA)"、IEEE 2003 CUSTOM INTEGRATED CIRCUITS CONFERENCE、(米国)、2003年、p.53−56 米国特許第6236229号明細書
米国特許第6580289号明細書
K.Y.Tong 他5名、"Regular logic fabrics for a via patterned gate array (VPGA)"、IEEE 2003 CUSTOM INTEGRATED CIRCUITS CONFERENCE、(米国)、2003年、p.53−56
上記のように、ストラクチャードASICはFPGAに比べて無駄が少なく小面積化に有利であるが、それでもスタンダードセル方式に比べれば基本構成単位の粒度が大きいため無駄を生じやすいという不利益がある。
図13は、ストラクチャードASICの回路セルの一例を示す図である。
図13(A)に示す回路セル100は、4対1のセレクタ回路101と、論理機能のプログラムに関わるプログラム部102と、入力信号Cの論理反転を行うインバータ回路103とを有しており、プログラム可能な3入力LUTを構成している。
図13(A)に示す回路セル100は、4対1のセレクタ回路101と、論理機能のプログラムに関わるプログラム部102と、入力信号Cの論理反転を行うインバータ回路103とを有しており、プログラム可能な3入力LUTを構成している。
プログラム部102は、セレクタ回路101の4つの入力線それぞれに4通りの信号(電源電圧VDD、基準電位VSS、入力信号Cとその論理反転信号)から選択した1つの信号を入力する。図13(A)に示すように、この4通りの信号を伝送する4つの信号線は、セレクタ回路101の4つの入力線と異なる配線層に形成されており、両者は層間を隔てて交差するように配置されている。プログラム部102は、この交差部分に選択的に形成されるビヤを介して、セレクタ回路101の4つの入力線それぞれに4つの信号線の何れか1つを接続する。図13(A)において、「P101」〜「P116」はビヤの作成位置を示す。
セレクタ回路101は、2つの入力信号A,Bに応じて4つの入力信号の何れか1つを選択し、信号Qとして出力する。
セレクタ回路101は、2つの入力信号A,Bに応じて4つの入力信号の何れか1つを選択し、信号Qとして出力する。
図13(A)に示す回路セル100によれば、3入力1出力の任意の論理機能を構成可能であり、例えば黒丸印で示した位置(P101,P105,P111,P116)にビヤを形成した場合、図13(B)の真理値表によって表される論理機能が構成される。この真理値表によると、出力信号Qは、入力信号Aが「0」の場合に入力信号Cと等しくなり、入力信号Bが「1」の場合に入力信号Bと等しくなる。したがってこの場合、入力信号Aの値に応じて入力信号B又はCの一方を選択するセレクタ機能が構成される。
図14は、3つの回路セル100−1〜100−3を用いて4対1のセレクタ回路を構成する例を示す図である。
回路セル100−1〜100−3は、それぞれ図13(B)の真理値表で表される2対1セレクタ機能を構成する。図13(A)の入力信号A,B,Cに対応する信号として、回路セル110−1は制御信号CTL1,選択入力信号IN4,IN3を入力し、回路セル100−2は制御信号CTL1,選択入力信号IN2,IN1を入力し、回路セル100−3は制御信号CTL2,回路セル100−1の出力信号、回路セル100−2の出力信号を入力する。
図14に示すセレクタ回路は、制御信号CTL2が「0」の場合、制御信号CTL1が「0」であれば選択入力信号IN1を選択し、制御信号CTL1が「1」であれば選択入力信号IN2を選択する。また、制御信号CTL2が「1」の場合、制御信号CTL1が「0」であれば選択入力信号IN3を選択し、制御信号CTL1が「1」であれば選択入力信号IN4を選択する。
回路セル100−1〜100−3は、それぞれ図13(B)の真理値表で表される2対1セレクタ機能を構成する。図13(A)の入力信号A,B,Cに対応する信号として、回路セル110−1は制御信号CTL1,選択入力信号IN4,IN3を入力し、回路セル100−2は制御信号CTL1,選択入力信号IN2,IN1を入力し、回路セル100−3は制御信号CTL2,回路セル100−1の出力信号、回路セル100−2の出力信号を入力する。
図14に示すセレクタ回路は、制御信号CTL2が「0」の場合、制御信号CTL1が「0」であれば選択入力信号IN1を選択し、制御信号CTL1が「1」であれば選択入力信号IN2を選択する。また、制御信号CTL2が「1」の場合、制御信号CTL1が「0」であれば選択入力信号IN3を選択し、制御信号CTL1が「1」であれば選択入力信号IN4を選択する。
図14の例では3つの回路セルが用いられているが、スタンダードセル方式の場合には、図13(A)におけるセレクタ回路101とほぼ同様な回路で4対1セレクタ回路を構成することが可能である。すなわち、スタンダードセル方式との比較では3倍以上に面積が増大する。
本発明はこのような事情に鑑みてなされたものであり、その目的は、基本構成単位となる回路セルの無駄を減らし、回路サイズの増大を抑えることができる半導体集積回路を提供することにある。
本発明に係る半導体集積回路は、論理機能を適応的に構成可能な複数の回路セルを具備する。前記回路セルは、複数のセル入力信号から前記論理機能に応じて少なくとも1つのセル出力信号を生成する。前記回路セルは、入力される制御信号に応じて、複数の選択入力信号から少なくとも1つの信号を選択し、当該選択した信号を前記セル出力信号として出力する選択部と、少なくとも1つのセル入力信号に応じて前記制御信号を生成する制御信号生成部と、前記論理機能に応じて、少なくとも2つのセル入力信号を含む複数の信号の何れか1つを前記複数の選択入力信号それぞれに割り当てる割り当て部とを有する。
前記半導体集積回路によれば、前記回路セルの選択部において、前記複数の選択入力信号から制御信号に応じて少なくとも1つの信号が選択され、当該選択された信号がセル出力信号として出力される。前記制御信号生成部では、少なくとも1つのセル入力信号に応じて前記制御信号が生成される。そして前記割り当て部では、前記複数の選択入力信号それぞれに対し、回路セルの論理機能に応じて、少なくとも2つのセル入力信号を含む複数の信号の何れか1つが割り当てられる。
これにより、前記複数の選択入力信号の少なくとも2つの信号にそれぞれ異なるセル入力信号を割り当てることが可能になるため、前記選択部において複数のセル入力信号から1つを選択するように回路セルの論理機能を構成することが可能になる。すなわち、前記選択部の機能を直接利用して、複数のセル入力信号から1つを選択するように回路セルの論理機能を構成することが可能になる。
これにより、前記複数の選択入力信号の少なくとも2つの信号にそれぞれ異なるセル入力信号を割り当てることが可能になるため、前記選択部において複数のセル入力信号から1つを選択するように回路セルの論理機能を構成することが可能になる。すなわち、前記選択部の機能を直接利用して、複数のセル入力信号から1つを選択するように回路セルの論理機能を構成することが可能になる。
本発明によれば、通常はLUTとして用いられる選択部において複数のセル入力信号を直接選択するように回路セルの論理機能を構成できるため、基本構成単位となる回路セルの無駄を減らし、回路サイズの増大を抑えることができる。
図1は、本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。
図1に示す半導体集積回路は、m×n個の回路セルC11〜Cmnを有する。この回路セルC11〜Cmnは、例えば図1に示すように、m行n列の行列状に配列される。
図1に示す半導体集積回路は、m×n個の回路セルC11〜Cmnを有する。この回路セルC11〜Cmnは、例えば図1に示すように、m行n列の行列状に配列される。
各回路セルは、NAND回路のような基本ゲートより粒度の粗い構造を有しており、それぞれの論理機能を適応的に構成することが可能である。すなわち、回路セル毎に独立した論理機能を持たせることが可能である。
各回路セルに対する論理機能のプログラムは、例えば、回路セル毎に独立したプログラム用配線(ビヤ等)を形成することにより行う。
また、回路セル同士の結線についても、例えば回路セルのプログム方法と同様に、予め決められた規則的な構造の配線をビヤ等の配線で接続することにより行う。この配線構造については、後ほど図8を参照して詳述する。
各回路セルに対する論理機能のプログラムは、例えば、回路セル毎に独立したプログラム用配線(ビヤ等)を形成することにより行う。
また、回路セル同士の結線についても、例えば回路セルのプログム方法と同様に、予め決められた規則的な構造の配線をビヤ等の配線で接続することにより行う。この配線構造については、後ほど図8を参照して詳述する。
図2は、回路セルの構成の一例を示す図である。
図2に示す回路セルは、選択部10と、制御信号生成部20と、プログラム部(割り当て部)30と、出力部40と、インバータ回路INV1とを有する。
図2に示す回路セルは、選択部10と、制御信号生成部20と、プログラム部(割り当て部)30と、出力部40と、インバータ回路INV1とを有する。
インバータ回路INV1は、外部(他の回路セルや入出力回路など)から回路セルに入力される信号(セル入力信号)Cを論理反転する。
選択部10は、制御信号生成部20から供給される制御信号(CNT1〜CNT4)に応じて、4つの選択入力信号(SIN1〜SIN4)から2つの信号を選択し、これを信号SOA,SOBとして出力する。
制御信号生成部20は、セル入力信号A,Bに応じて、選択部10に供給する制御信号(CNT1〜CNT4)を生成する。制御信号(CNT1〜CNT4)の生成に関わる制御信号生成部20の論理的な機能は、回路セル全体の論理機能に合わせてプログラムされる。すなわち、制御信号生成部20の論理機能はプログラム可能である。
3以上のセル入力信号に応じて1つのセル出力信号を生成するように回路セル全体の論理機能が構成される場合(例えば後述する図4,図5の場合)、制御信号生成部20は、選択部10を4対1セレクタとして機能させる制御信号(CNT1〜CNT4)を生成する。例えば、セル入力信号A,Bを2ビットの2進コードとしてデコードし、当該2進コードの4通りの値に応じて何れか1ビットを選択的に「0」に設定した4ビットの信号(CNT1〜CNT4)を生成する。この場合、選択部10は、制御信号生成部20が生成する4ビットの信号(CNT1〜CNT4)に応じて4つの選択入力信号(SIN1〜SIN4)の何れか1つを選択し、信号SOA又はSOBとして出力する。出力部40は、信号SOA、SOBを1つの信号(セル出力信号)に集約し、回路セルの外部に出力する。
他方、2つのセル入力信号群に対応した2つのセル出力信号を生成するように回路セルの論理機能が構成される場合(例えば後述する図6,図7の場合)、制御信号生成部20は、選択部10を2個の2対1セレクタとして機能させる制御信号(CNT1〜CNT4)を生成する。例えば、セル入力信号A,Bをそれぞれ1ビットの2進コードとしてデコードし、当該2進コードの2通りの値に応じて何れか一方のビットを「0」に設定した2ビットの信号を2組生成する(CNT1及びCNT2、CNT3及びCNT4)。この場合、選択部10は、制御信号生成部20が生成する2ビットの信号(CNT1及びCNT2)に応じて選択入力信号SIN1又はSIN2を選択し、信号SOAとして出力するとともに、制御信号生成部20が生成する他の2ビットの信号(CNT3及びCNT4)に応じて選択入力信号SIN3又はSIN4を選択し、信号SOBとして出力する。出力部40は、信号SOA,SOBをそのままセル出力信号QA,QBとして回路セルの外部に出力する。
ここで、制御信号生成部20と選択部10のより詳細な構成例について、図3を参照して説明する。
制御信号生成部20は、例えば図3に示すように、デコード部21とプログラム部22を有する。
デコード部21は、セル入力信号A,Bのデコード処理を行う回路である。図3の例において、デコード部21は、4つのNAND回路U1〜U4と2つのインバータ回路INV2,INV3を有する。インバータ回路INV2は、セル入力信号Aを論理反転する。インバータ回路INV3は、セル入力信号Bを論理反転する。NAND回路U1は、インバータ回路INV2及びINV3の出力信号の反転論理積を演算する。NAND回路U2は、インバータ回路INV3の出力信号とセル入力信号Aとの反転論理積を演算する。NAND回路U3は、インバータ回路INV2の出力信号とセル入力信号Bとの反転論理積を演算する。NAND回路U4は、セル入力信号A及びBの反転論理積を演算する。
セル入力信号A,Bの値がそれぞれ「0」,「0」の場合、NAND回路U1の出力が「0」、他のNAND回路の出力が「1」になる。
セル入力信号A,Bの値がそれぞれ「1」,「0」の場合、NAND回路U2の出力が「0」、他のNAND回路の出力が「1」になる。
セル入力信号A,Bの値がそれぞれ「0」,「1」の場合、NAND回路U3の出力が「0」、他のNAND回路の出力が「1」になる。
セル入力信号A,Bの値がそれぞれ「1」,「1」の場合、NAND回路U4の出力が「0」、他のNAND回路の出力が「1」になる。
セル入力信号A,Bの値がそれぞれ「1」,「0」の場合、NAND回路U2の出力が「0」、他のNAND回路の出力が「1」になる。
セル入力信号A,Bの値がそれぞれ「0」,「1」の場合、NAND回路U3の出力が「0」、他のNAND回路の出力が「1」になる。
セル入力信号A,Bの値がそれぞれ「1」,「1」の場合、NAND回路U4の出力が「0」、他のNAND回路の出力が「1」になる。
プログラム部22は、制御信号(CNT1〜CNT4)の生成に関わる論理的な機能を設定する。図3の例において、プログラム部22は、デコード部21の出力信号を伝送する8つの配線LA7〜LA14と、制御信号(CNT1〜CNT4)を伝送する4つの配線LA15〜LA18と、この配線LA15〜LA18に接続される4つの配線LB10〜LB13と、配線LB10〜LB13の一部と配線LA7〜LA14とを論理機能に応じて接続する複数のビヤとを有する。
配線LA7はNAND回路U1の出力、配線LA9はNAND回路U2の出力、配線LA11はNAND回路U3の出力、配線LA13はNAND回路U4の出力にそれぞれ接続される。
配線LA8はインバータ回路INV2の出力、配線LA12はインバータ回路INV3の出力にそれぞれ接続される。
配線LA10にはセル入力信号A、配線LA14にはセル入力信号Bが入力される。
配線LA15にはスイッチ制御信号CNT1、配線LA16にはスイッチ制御信号CNT2、配線LA17にはスイッチ制御信号CNT3、配線LA18にはスイッチ制御信号CNT4が入力される。スイッチ制御信号CNT1〜CNT4は、それぞれ選択部10の後述するスイッチに供給される。
配線LA7はNAND回路U1の出力、配線LA9はNAND回路U2の出力、配線LA11はNAND回路U3の出力、配線LA13はNAND回路U4の出力にそれぞれ接続される。
配線LA8はインバータ回路INV2の出力、配線LA12はインバータ回路INV3の出力にそれぞれ接続される。
配線LA10にはセル入力信号A、配線LA14にはセル入力信号Bが入力される。
配線LA15にはスイッチ制御信号CNT1、配線LA16にはスイッチ制御信号CNT2、配線LA17にはスイッチ制御信号CNT3、配線LA18にはスイッチ制御信号CNT4が入力される。スイッチ制御信号CNT1〜CNT4は、それぞれ選択部10の後述するスイッチに供給される。
配線LB10〜LB13は、配線LA7〜LA18と異なる配線層に形成されており、両者は層間を隔てて交差するように配置されている。この交差部分には、回路セルの論理機能に応じてビヤが形成される。
配線LB10は、ビヤを介して配線LA15に接続されるとともに、ビヤを介して配線LA7又はLA8の一方に接続される。すなわち、NAND回路U1の出力信号又はインバータ回路INV2の出力信号がスイッチ制御信号CNT1として選択部10に入力される。
配線LB11は、ビヤを介して配線LA16に接続されるとともに、ビヤを介して配線LA9又はLA10の一方に接続される。すなわち、NAND回路U2の出力信号又はセル入力信号Aがスイッチ制御信号CNT2として選択部10に入力される。
配線LB12は、ビヤを介して配線LA17に接続されるとともに、ビヤを介して配線LA11又はLA12の一方に接続される。すなわち、NAND回路U3の出力信号又はインバータ回路INV3の出力信号がスイッチ制御信号CNT3として選択部10に入力される。
配線LB13は、ビヤを介して配線LA18に接続されるとともに、ビヤを介して配線LA13又はLA14の一方に接続される。すなわち、NAND回路U4の出力信号又はセル入力信号Bがスイッチ制御信号CNT4として選択部10に入力される。
配線LB10は、ビヤを介して配線LA15に接続されるとともに、ビヤを介して配線LA7又はLA8の一方に接続される。すなわち、NAND回路U1の出力信号又はインバータ回路INV2の出力信号がスイッチ制御信号CNT1として選択部10に入力される。
配線LB11は、ビヤを介して配線LA16に接続されるとともに、ビヤを介して配線LA9又はLA10の一方に接続される。すなわち、NAND回路U2の出力信号又はセル入力信号Aがスイッチ制御信号CNT2として選択部10に入力される。
配線LB12は、ビヤを介して配線LA17に接続されるとともに、ビヤを介して配線LA11又はLA12の一方に接続される。すなわち、NAND回路U3の出力信号又はインバータ回路INV3の出力信号がスイッチ制御信号CNT3として選択部10に入力される。
配線LB13は、ビヤを介して配線LA18に接続されるとともに、ビヤを介して配線LA13又はLA14の一方に接続される。すなわち、NAND回路U4の出力信号又はセル入力信号Bがスイッチ制御信号CNT4として選択部10に入力される。
図3において、記号「P33」〜「P44」はビヤの作成位置を示す。
位置P33,P34,P35には、それぞれ、配線LA7,LA15,LA8と配線LB10とを接続するためのビヤが作成される。
位置P36,P37,P38には、それぞれ、配線LA9,LA16,LA10と配線LB11とを接続するためのビヤが作成される。
位置P39,P40,P41には、それぞれ、配線LA11,LA17,LA12と配線LB12とを接続するためのビヤが作成される。
位置P42,P43,P44には、それぞれ、配線LA13,LA18,LA14と配線LB13とを接続するためのビヤが作成される。
位置P33,P34,P35には、それぞれ、配線LA7,LA15,LA8と配線LB10とを接続するためのビヤが作成される。
位置P36,P37,P38には、それぞれ、配線LA9,LA16,LA10と配線LB11とを接続するためのビヤが作成される。
位置P39,P40,P41には、それぞれ、配線LA11,LA17,LA12と配線LB12とを接続するためのビヤが作成される。
位置P42,P43,P44には、それぞれ、配線LA13,LA18,LA14と配線LB13とを接続するためのビヤが作成される。
選択部10は、例えば図3に示すように、4つのスイッチSW1〜SW4を有する。
4つのスイッチSW1〜SW4は、2つのスイッチ群(SW1及びSW2、SW3及びSW4)を形成する。
一方のスイッチ群{「SW1」,「SW2」}は、スイッチ制御信号群{「CNT1」,「CNT2」}に応じて選択入力信号群{「SIN1」,「SIN2」}から1つの選択入力信号を選択し、これを信号SOAとして出力する。
他方のスイッチ群{「SW3」,「SW4」}は、スイッチ制御信号群{「CNT3」,「CNT4」}に応じて選択入力信号群{「SIN3」,「SIN4」}から1つの選択入力信号を選択し、これを信号SOBとして出力する。
一方のスイッチ群{「SW1」,「SW2」}は、スイッチ制御信号群{「CNT1」,「CNT2」}に応じて選択入力信号群{「SIN1」,「SIN2」}から1つの選択入力信号を選択し、これを信号SOAとして出力する。
他方のスイッチ群{「SW3」,「SW4」}は、スイッチ制御信号群{「CNT3」,「CNT4」}に応じて選択入力信号群{「SIN3」,「SIN4」}から1つの選択入力信号を選択し、これを信号SOBとして出力する。
スイッチSW1は、一方の端子に選択入力信号SIN1が入力され、他方の端子が同一スイッチ群に属するスイッチ(すなわちSW2)と共通に接続され、スイッチ制御信号CNT1に応じてオン又はオフする。
スイッチSW2は、一方の端子に選択入力信号SIN2が入力され、他方の端子が同一スイッチ群の他のスイッチ(すなわちSW1)と共通に接続され、スイッチ制御信号CNT2に応じてオン又はオフする。
スイッチSW3は、一方の端子に選択入力信号SIN3が入力され、他方の端子が同一スイッチ群の他のスイッチ(すなわちSW4)と共通に接続され、スイッチ制御信号CNT3に応じてオン又はオフする。
スイッチSW4は、一方の端子に選択入力信号SIN4が入力され、他方の端子が同一スイッチ群の他のスイッチ(すなわちSW3)と共通に接続され、スイッチ制御信号CNT4に応じてオン又はオフする。
スイッチSW2は、一方の端子に選択入力信号SIN2が入力され、他方の端子が同一スイッチ群の他のスイッチ(すなわちSW1)と共通に接続され、スイッチ制御信号CNT2に応じてオン又はオフする。
スイッチSW3は、一方の端子に選択入力信号SIN3が入力され、他方の端子が同一スイッチ群の他のスイッチ(すなわちSW4)と共通に接続され、スイッチ制御信号CNT3に応じてオン又はオフする。
スイッチSW4は、一方の端子に選択入力信号SIN4が入力され、他方の端子が同一スイッチ群の他のスイッチ(すなわちSW3)と共通に接続され、スイッチ制御信号CNT4に応じてオン又はオフする。
スイッチSW1〜SW4は、例えば図3に示すように、トランスミッションゲートTGとインバータ回路INVを有する。
インバータ回路INVは、入力されるスイッチ制御信号を論理反転する。
トランスミッションゲートTGは、例えばpチャンネルMOS型トランジスタとnチャンネルMOS型トランジスタの並列接続回路によって構成されており、入力されるスイッチ制御信号とその論理反転信号とに応じてオン又はオフする。すなわち、スイッチ制御信号がローレベル(論理値「0」)のときにオンし、ハイレベル(論理値「1」)のときにオフする。
以上が、制御信号生成部20及び選択部10についての説明である。
インバータ回路INVは、入力されるスイッチ制御信号を論理反転する。
トランスミッションゲートTGは、例えばpチャンネルMOS型トランジスタとnチャンネルMOS型トランジスタの並列接続回路によって構成されており、入力されるスイッチ制御信号とその論理反転信号とに応じてオン又はオフする。すなわち、スイッチ制御信号がローレベル(論理値「0」)のときにオンし、ハイレベル(論理値「1」)のときにオフする。
以上が、制御信号生成部20及び選択部10についての説明である。
図2に戻る。
プログラム部30は、選択部10の4つの選択入力信号SIN1〜SIN4それぞれに、回路セルの論理機能に応じた信号を割り当てる。例えば図2に示すプログラム部30は、選択入力信号SIN1〜SIN4のそれぞれに対して7通りの信号(論理値「1」の信号、論理値「0」の信号、セル入力信号C〜F、セル入力信号Cの論理反転信号)の何れか1つを割り当てる。ただし、電源電圧VDDは論理値「1」、基準電位VSSは論理値「0」に相当する。
プログラム部30は、選択部10の4つの選択入力信号SIN1〜SIN4それぞれに、回路セルの論理機能に応じた信号を割り当てる。例えば図2に示すプログラム部30は、選択入力信号SIN1〜SIN4のそれぞれに対して7通りの信号(論理値「1」の信号、論理値「0」の信号、セル入力信号C〜F、セル入力信号Cの論理反転信号)の何れか1つを割り当てる。ただし、電源電圧VDDは論理値「1」、基準電位VSSは論理値「0」に相当する。
プログラム部30は、選択入力信号SIN1〜SIN4の一部若しくは全部に異なる複数のセル入力信号を割り当てることができるため、選択部10は複数のセル入力信号から1つを選択して出力することが可能である。すなわち、図2に示す回路セルは、選択部10の本来のセレクタ機能を直接利用して、複数のセル入力信号から1つを選択するセレクタ機能を実現できる。
プログラム部30は、2つのセル入力信号群に対応した2つのセル出力信号を生成するように回路セルの論理機能が構成される場合において、少なくとも1つのセル入力信号群については、そのセル入力信号群における2つのセル入力信号を、そのセル入力信号群に対応する選択入力信号群の別々の選択入力信号に割り当てることが可能である(例えば後述する図6の場合)。この場合も、選択部10の本来の機能を直接利用して、複数のセル入力信号から1つを選択するセレクタ機能を実現できる。
プログラム部30は、例えば図2に示すように、4つの選択入力信号SIN1〜SIN4を選択部10に入力する4本の配線LA1〜LA4(第1の配線)と、上述した7通りの信号を伝送する7本の配線LB1〜LB7(第2の配線)と、配線LA1〜LA4それぞれに配線LB1〜LB7の何れか1つを接続するビヤとを有する。プログラム部30は、ビヤを介してこれらの配線同士を接続することにより、上述した信号の割り当てを行う。
配線LA1は選択入力信号SIN1、配線LA2は選択入力信号SIN2、配線LA3は選択入力信号SIN3、配線LA4は選択入力信号SIN4をそれぞれ選択部10に入力する。
配線LB1はセル入力信号C、配線LB2はセル入力信号Cの論理反転信号、配線LB3は論理値「0」の信号(すなわち基準電位VSS)、配線LB4は論理値「1」の信号(すなわち電源電圧VDD)、配線LB5はセル入力信号D、配線LB6はセル入力信号E、配線LB7はセル入力信号Fをそれぞれ伝送する。
4本の配線LA1〜LA4は、7本の配線LB1〜LB7と異なる配線層に形成されており、両者は層間を隔てて交差するように配置されている。この交差部分には、回路セルの論理機能に応じて選択的にビヤが形成される。4本の配線LA1〜LA4それぞれは、このビヤを介して7本の配線LB1〜LB7の何れか1つに接続される。
配線LB1はセル入力信号C、配線LB2はセル入力信号Cの論理反転信号、配線LB3は論理値「0」の信号(すなわち基準電位VSS)、配線LB4は論理値「1」の信号(すなわち電源電圧VDD)、配線LB5はセル入力信号D、配線LB6はセル入力信号E、配線LB7はセル入力信号Fをそれぞれ伝送する。
4本の配線LA1〜LA4は、7本の配線LB1〜LB7と異なる配線層に形成されており、両者は層間を隔てて交差するように配置されている。この交差部分には、回路セルの論理機能に応じて選択的にビヤが形成される。4本の配線LA1〜LA4それぞれは、このビヤを介して7本の配線LB1〜LB7の何れか1つに接続される。
図2において、記号「P1」〜「P28」はビヤの作成位置を示す。
位置P1,P5,P9,P13には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB1(セル入力信号C)とを接続するためのビヤが作成される。
位置P2,P6,P10,P14には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB2(セル入力信号Cの論理反転信号)とを接続するためのビヤが作成される。
位置P3,P7,P11,P15には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB3(論理値「0」の信号;基準電位VSS)とを接続するためのビヤが作成される。
位置P4,P8,P12,P16には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB4(論理値「1」の信号;電源電圧VDD)とを接続するためのビヤが作成される。
位置P17,P20,P23,P26には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB5(セル入力信号D)とを接続するためのビヤが作成される。
位置P18,P21,P24,P27には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB6(セル入力信号E)とを接続するためのビヤが作成される。
位置P19,P22,P25,P28には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB7(セル入力信号F)とを接続するためのビヤが作成される。
位置P1,P5,P9,P13には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB1(セル入力信号C)とを接続するためのビヤが作成される。
位置P2,P6,P10,P14には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB2(セル入力信号Cの論理反転信号)とを接続するためのビヤが作成される。
位置P3,P7,P11,P15には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB3(論理値「0」の信号;基準電位VSS)とを接続するためのビヤが作成される。
位置P4,P8,P12,P16には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB4(論理値「1」の信号;電源電圧VDD)とを接続するためのビヤが作成される。
位置P17,P20,P23,P26には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB5(セル入力信号D)とを接続するためのビヤが作成される。
位置P18,P21,P24,P27には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB6(セル入力信号E)とを接続するためのビヤが作成される。
位置P19,P22,P25,P28には、それぞれ、配線LA1,LA2,LA3,LA4と配線LB7(セル入力信号F)とを接続するためのビヤが作成される。
出力部40は、選択部10の2つのスイッチ群{「SW1」,「SW2」}、{「SW3」,「SW4」}においてそれぞれ共通接続された端子(信号SOAの出力端子、信号SOBの出力端子)を、回路セルの論理機能に応じて更に共通接続する。
すなわち、3以上のセル入力信号に応じて1つのセル出力信号を生成するように回路セル全体の論理機能が構成される場合(例えば後述する図4,図5の場合)、出力部40は信号SOAの出力端子と信号SOBの出力端子を1つの端子に集約する。
また、2つのセル入力信号群に対応した2つのセル出力信号を生成するように回路セルの論理機能が構成される場合(例えば後述する図6,図7の場合)、出力部40は端子の集約を行わず、信号SOA,SOBをそのままセル出力信号QA,QBとして出力する。
すなわち、3以上のセル入力信号に応じて1つのセル出力信号を生成するように回路セル全体の論理機能が構成される場合(例えば後述する図4,図5の場合)、出力部40は信号SOAの出力端子と信号SOBの出力端子を1つの端子に集約する。
また、2つのセル入力信号群に対応した2つのセル出力信号を生成するように回路セルの論理機能が構成される場合(例えば後述する図6,図7の場合)、出力部40は端子の集約を行わず、信号SOA,SOBをそのままセル出力信号QA,QBとして出力する。
出力部40は、例えば図2に示すように、選択部10の信号SOA,SOBを伝送する配線LA5,LA6と、セル出力信号QA,QBを伝送する配線LB8,LB9と、配線LA5,LA6にそれぞれ配線LB8又はLB9を接続するビヤとを有する。
配線LA5,LA6は配線LB8,LB9と異なる配線層に形成されており、両者は層間を隔てて交差するように配置されている。この交差部分には、回路セルの論理機能に応じてビヤが形成される。すなわち、選択部10の信号SOA,SOBの出力端子を集約する場合、配線LA5,LA6は配線LB8又はLB9に共通接続され、信号SOA,SOBをそのままセル出力信号QA,QBとして出力する場合、配線LA5,LA6は配線LB8,LB9と1対1に接続される。
配線LA5,LA6は配線LB8,LB9と異なる配線層に形成されており、両者は層間を隔てて交差するように配置されている。この交差部分には、回路セルの論理機能に応じてビヤが形成される。すなわち、選択部10の信号SOA,SOBの出力端子を集約する場合、配線LA5,LA6は配線LB8又はLB9に共通接続され、信号SOA,SOBをそのままセル出力信号QA,QBとして出力する場合、配線LA5,LA6は配線LB8,LB9と1対1に接続される。
図2において、記号「P29」〜「P32」はビヤの作成位置を示す。
位置P29,P30には、それぞれ、配線LA5,LA6と配線LB8(セル出力信号QA)とを接続するためのビヤが作成される。
位置P31,P32には、それぞれ、配線LA5,LA6と配線LB9(セル出力信号QB)とを接続するためのビヤが作成される。
位置P29,P30には、それぞれ、配線LA5,LA6と配線LB8(セル出力信号QA)とを接続するためのビヤが作成される。
位置P31,P32には、それぞれ、配線LA5,LA6と配線LB9(セル出力信号QB)とを接続するためのビヤが作成される。
次に、図1に示す回路セルに種々の論理機能を構成する例について、図4〜図7を参照して説明する。
以下では説明を簡略にするため、セル入力信号A,B,C,D,E,Fをそれぞれ「A」,「B」,「C」,「D」,「E」,「F」で表し、論理反転信号については記号の前に「/」を付して表す場合がある。また、論理値「1」の信号(電源電圧VDD)をそのまま「1」で表し、論理値「0」の信号(基準電位VSS)をそのまま「0」で表す場合がある。
以下では説明を簡略にするため、セル入力信号A,B,C,D,E,Fをそれぞれ「A」,「B」,「C」,「D」,「E」,「F」で表し、論理反転信号については記号の前に「/」を付して表す場合がある。また、論理値「1」の信号(電源電圧VDD)をそのまま「1」で表し、論理値「0」の信号(基準電位VSS)をそのまま「0」で表す場合がある。
図4は、図2に示す回路セルに3入力1出力の論理機能を構成する例を示す図である。
図4の例において、制御信号生成部20は、選択部10を4対1セレクタとして機能させるように制御信号を生成する。すなわち、セル入力信号A,Bを2ビットの2進コードとしてデコードすることにより、4つのスイッチSW1〜SW4の何れか1つを選択的にオンさせるスイッチ制御信号CNT1〜CNT4を生成する。この場合、制御信号生成部20のプログラム部22(図3参照)においては、「P33」,「P34」,「P36」,「P37」,「P39」,「P40」,「P42」,「P43」にビヤが作成される。
また、出力部40では、選択部10における信号SOA,SOBの出力端子が1つに集約される。この場合、出力部40においては、例えば「P29」,「P30」にビヤが作成される。
更に、プログラム部30は、選択入力信号SIN1〜SIN4のそれぞれに対して4通りの信号(「C」,「/C」,「0」,「1」)の何れか1つを割り当てる。この場合、プログラム部30においては、「P1」〜「P4」の何れか1つ、「P5」〜「P8」の何れか1つ、「P9」〜「P12」の何れか1つ、並びに、「P13」〜「P16」の何れか1つにビヤが作成される。
一般に3入力のルックアップテーブルは、3ビットの入力信号が与えられた場合、テーブルに予め設定された8通りの信号(各信号は「1」又は「0」の値を持つ)から入力信号に対応した1つの信号を選択して出力する。3ビットの入力信号のうち2ビットが与えられた場合は、残りの1ビットの入力信号に応じた値を持つ信号か、若しくは固定値の信号を出力する。残りの1ビットの信号を「C」とすると、この場合ルックアップテーブルは、4通りの信号
{「C」,「/C」,「0」,「1」}
のうちの何れか1つを出力する。
図4に示すように論理機能が構成された回路セルによれば、ある値のセル入力信号A,Bが入力されたときのセル出力信号を4通りの信号(「C」,「/C」,「0」,「1」)の何れかにプログラムすることが可能である。そのため、この場合の回路セルは、3入力ルックアップテーブルと等価な機能を持つ。
{「C」,「/C」,「0」,「1」}
のうちの何れか1つを出力する。
図4に示すように論理機能が構成された回路セルによれば、ある値のセル入力信号A,Bが入力されたときのセル出力信号を4通りの信号(「C」,「/C」,「0」,「1」)の何れかにプログラムすることが可能である。そのため、この場合の回路セルは、3入力ルックアップテーブルと等価な機能を持つ。
図5は、図2に示す回路セルに4対1セレクタ機能を構成する例を示す図である。
この場合、制御信号生成部20の機能や出力部40の接続状態は図4に示す構成と同じである。
他方、プログラム部30では、選択入力信号SIN1,SIN2,SIN3,SIN4に対してそれぞれ「C」,「D」,「E」,「F」が割り当てられる。この場合、プログラム部30においては、「P1」,「P20」,「P24」,「P28」にビヤが形成される。
他方、プログラム部30では、選択入力信号SIN1,SIN2,SIN3,SIN4に対してそれぞれ「C」,「D」,「E」,「F」が割り当てられる。この場合、プログラム部30においては、「P1」,「P20」,「P24」,「P28」にビヤが形成される。
プログラム部30において図5に示すように信号の割り当てが行われると、選択部10では2ビットのセル入力信号A,Bに応じて4つのセル入力信号C〜Fの何れか1つが選択され、当該選択された信号がセル出力信号QAとして回路セルの外部に出力される。すなわち、選択部10のセレクタ機能を直接利用して、回路セルの4対1セレクタ機能が実現される。
図6は、図2に示す回路セルに2組の2対1セレクタ機能を構成する例を示す図である。
図6の例において、6つのセル入力信号A〜Fには2つのセル入力信号群{「A」,「C」,「D」},{「B」,「E」,「F」}が形成される。この2つのセル入力信号群は、選択部10の2つの選択入力信号群{「SIN1」,「SIN2」},{「SIN3」,「SIN4」}に対応付けられている。一方のセル入力信号群{「A」,「C」,「D」}は選択入力信号群{「SIN1」,「SIN2」}と対応し、他方のセル入力信号群{「B」,「E」,「F」}は選択入力信号群{「SIN3」,「SIN4」}と対応する。
プログラム部30は、上述したセル入力信号群に含まれる2つのセル入力信号を、そのセル入力信号群に対応する選択入力信号群の別々の選択入力信号に割り当てる。すなわち、セル入力信号C,Dをそれぞれ選択入力信号SIN1,SIN2に割り当て、セル入力信号E,Fをそれぞれ選択入力信号SIN3,SIN4に割り当てる。
この場合、プログラム部30においては、「P1」,「P20」,「P24」,「P28」にビヤが形成される。
この場合、プログラム部30においては、「P1」,「P20」,「P24」,「P28」にビヤが形成される。
制御信号生成部20は、選択部10を2組の2対1セレクタとして機能させるように制御信号を生成する。すなわち、上述した2つのセル入力信号群それぞれに含まれるセル入力信号に応じて、2つのセル入力信号群に対応した2つのスイッチ制御信号群{「CNT1」,「CNT2」},{「CNT3」,「CNT4」}を生成する。詳しく述べると、セル入力信号Aの値に応じてスイッチ制御信号群{「CNT1」,「CNT2」}の何れか1つの信号を「0」、他の信号を「1」に設定し、セル入力信号Bの値に応じてスイッチ制御信号群{「CNT3」,「CNT4」}の何れか1つの信号を「0」、他の信号を「1」に設定する。
この場合、プログラム部22(図3参照)においては、「P34」,「P35」,「P37」,「P38」,「P40」,「P41」,「P43」,「P44」にビヤが作成される。
この場合、プログラム部22(図3参照)においては、「P34」,「P35」,「P37」,「P38」,「P40」,「P41」,「P43」,「P44」にビヤが作成される。
出力部40は、選択部10の信号SOA,SOBをそのままセル出力信号QA,QBとして回路セルの外部に出力する。この場合、出力部40においては、例えば「P29」,「P32」にビヤが作成される。
選択部10のスイッチ群{「SW1」,「SW2」}は、スイッチ制御信号群{「CNT1」,「CNT2」}に応じて何れか1のスイッチをオン、他のスイッチをオフさせる。また、選択部10のスイッチ群{「SW3」,「SW4」}は、スイッチ制御信号群{「CNT3」,「CNT4」}に応じて何れか1のスイッチをオン、他のスイッチをオフさせる。
上記のように回路セルの論理機能を構成することによって、2つのセル入力信号群{「A」,「C」,「D」}、{「B」,「E」,「F」}に応じて動作する2つの独立した2対1セレクタ回路を構成することができる。すなわち、セル入力信号Aの値に応じてセル入力信号C又はDの一方を選択し、当該選択した信号をセル出力信号QAとして出力するセレクタ回路と、セル入力信号Bの値に応じてセル入力信号E又はFの一方を選択し、当該選択した信号をセル出力信号QBとして出力するセレクタ回路とを構成することができる。
図7は、図2に示す回路セルに2入力1出力の論理機能を2組構成する例を示す図である。
図7の例においては、2つのセル入力信号群{「A」,「C」},{「B」,「D」}が形成されており、一方のセル入力信号群{「A」,「C」}は選択入力信号群{「SIN1」,「SIN2」}、他方のセル入力信号群{「B」,「D」}は選択入力信号群{「SIN3」,「SIN4」}にそれぞれ対応する。
プログラム部30は、選択入力信号群{「SIN1」,「SIN2」}の各信号に対して4通りの信号(「C」,「/C」,「0」,「1」)の何れか1つを割り当てるとともに、選択入力信号群{「SIN3」,「SIN4」}の各信号に対して3通りの信号(「D」,「0」,「1」)の何れか1つを割り当てる。この場合、プログラム部30においては、「P1」〜「P4」の何れか1つ、「P5」〜「P8」の何れか1つ、「P11」,「P12」,「P23」の何れか1つ、並びに、「P15」,「P16」,「P26」の何れか1つにビヤが作成される。
制御信号生成部20は、選択部10を2組の2対1セレクタとして機能させるように制御信号を生成する。すなわち、2つのセル入力信号群{「A」,「C」},{「B」,「D」}に含まれるセル入力信号A,Bに応じて、この2つのセル入力信号群に対応した2つのスイッチ制御信号群{「CNT1」,「CNT2」},{「CNT3」,「CNT4」}を生成する。
出力部40は、選択部10の信号SOA,SOBをそのままセル出力信号QA,QBとして回路セルの外部に出力する。この場合、出力部40においては、例えば「P29」,「P32」にビヤが作成される。
選択部10のスイッチ群{「SW1」,「SW2」}は、スイッチ制御信号群{「CNT1」,「CNT2」}に応じて何れか1のスイッチをオン、他のスイッチをオフさせ、選択部10のスイッチ群{「SW3」,「SW4」}は、スイッチ制御信号群{「CNT3」,「CNT4」}に応じて何れか1のスイッチをオン、他のスイッチをオフさせる。
制御信号生成部20、出力部40及び選択部10の機能と動作については、図6に示す構成と同様である。
出力部40は、選択部10の信号SOA,SOBをそのままセル出力信号QA,QBとして回路セルの外部に出力する。この場合、出力部40においては、例えば「P29」,「P32」にビヤが作成される。
選択部10のスイッチ群{「SW1」,「SW2」}は、スイッチ制御信号群{「CNT1」,「CNT2」}に応じて何れか1のスイッチをオン、他のスイッチをオフさせ、選択部10のスイッチ群{「SW3」,「SW4」}は、スイッチ制御信号群{「CNT3」,「CNT4」}に応じて何れか1のスイッチをオン、他のスイッチをオフさせる。
制御信号生成部20、出力部40及び選択部10の機能と動作については、図6に示す構成と同様である。
上記のように回路セルの論理機能を構成することによって、2つのセル入力信号群{「A」,「C」}、{「B」,「D」}に応じて動作する2つの独立した2入力論理回路を構成することができる。すなわち、セル入力信号A,Cに応じたセル出力信号QAを出力する2入力論理回路と、セル入力信号B,Dに応じたセル出力信号QBを生成する2入力論理回路とを構成することができる。
一般に2入力のルックアップテーブルは、2ビットの入力信号が与えられた場合、テーブルに予め設定された4通りの信号(各信号は「1」又は「0」の値を持つ)から入力信号に対応した1つの信号を選択して出力する。2ビットの入力信号のうち1ビットが与えられた場合は、残りの1ビットの入力信号に応じた値を持つ信号か、若しくは固定値の信号を出力する。残りの1ビットの信号を「C」とすると、この場合ルックアップテーブルは、4通りの信号
{「C」,「/C」,「0」,「1」}
のうちの何れか1つを出力する。
図7の例において、セル入力信号群{「A」,「C」}を入力する2入力論理回路は、ある値のセル入力信号Aが入力されたときのセル出力信号QAを4通りの信号(「C」,「/C」,「0」,「1」)の何れかにプログラムすることが可能である。そのため、この2入力論理回路は2入力ルックアップテーブルと等価な機能を持つ。
これに対し、セル入力信号群{「B」,「D」}を入力する2入力論理回路は、ある値のセル入力信号Bが入力されたときにプログラム可能なセル出力信号QBの組合せが3通り(「D」,「0」,「1」)であるため、2入力ルックアップテーブルの機能を完全には実現しない。しかしながら、ANDやORなどの基本的な論理演算については実現可能である。
{「C」,「/C」,「0」,「1」}
のうちの何れか1つを出力する。
図7の例において、セル入力信号群{「A」,「C」}を入力する2入力論理回路は、ある値のセル入力信号Aが入力されたときのセル出力信号QAを4通りの信号(「C」,「/C」,「0」,「1」)の何れかにプログラムすることが可能である。そのため、この2入力論理回路は2入力ルックアップテーブルと等価な機能を持つ。
これに対し、セル入力信号群{「B」,「D」}を入力する2入力論理回路は、ある値のセル入力信号Bが入力されたときにプログラム可能なセル出力信号QBの組合せが3通り(「D」,「0」,「1」)であるため、2入力ルックアップテーブルの機能を完全には実現しない。しかしながら、ANDやORなどの基本的な論理演算については実現可能である。
次に、図1に示す回路セルを半導体基板上に形成した場合の構造について説明する。
図8は、図2に示す回路セルの構造の一例を示す図である。第a層(aは1以上の整数を示す)とその上層の第(a+1)層における配線パターンを示すとともに、回路セルの各構成要素の概略的なレイアウトを示す。図8と図2、図3における同一の符号は同一の構成要素を表す。
図8において、記号「LR1」,「LR2」,「LC1」,「LC2」は回路セル同士を接続する配線群を示す。
第a層には、回路セルアレイの行方向(図の横方向)へ延びる配線群LR1が形成される。図8の例において、配線群LR1は5本の配線の束であり、その長さは、回路セルアレイの列幅とほぼ同じである。配線群LR1は、行方向へ複数連なって配置される。回路セルアレイの各行に、この行方向へ連なる複数の配線群LR1が形成される。
配線群LR1は、例えば図8に示すように、行方向へ延びる1束(5本)の配線を各回路セル上において1箇所ずつ斜めに切断することにより作られる各断片に相当する。図8の例において、この各断片に相当する配線群LR1は、列方向へ交互にずれて配置されている。
第(a+1)層には、行方向に連なる配線群LR1同士をビヤ経由で接続するための配線群LR2が形成される。配線群LR2は、配線群LR1と同じ5本の配線の束であり、隣接する2つの配線群LR1の上層に、これらと交差する方向に伸びて形成される。
配線群LR1は、例えば図8に示すように、行方向へ延びる1束(5本)の配線を各回路セル上において1箇所ずつ斜めに切断することにより作られる各断片に相当する。図8の例において、この各断片に相当する配線群LR1は、列方向へ交互にずれて配置されている。
第(a+1)層には、行方向に連なる配線群LR1同士をビヤ経由で接続するための配線群LR2が形成される。配線群LR2は、配線群LR1と同じ5本の配線の束であり、隣接する2つの配線群LR1の上層に、これらと交差する方向に伸びて形成される。
第(a+1)層には、回路セルアレイの列方向(図8の縦方向)へ延びる配線群LC1が形成される。図8の例において、配線群LC1は7本の配線の束であり、その長さは、回路セルアレイの行幅とほぼ同じである。配線群LC1は、列方向へ複数連なって配置される。回路セルアレイの各列に、この列方向へ連なる複数の配線群LC1が形成される。
配線群LC1は、例えば図8に示すように、列方向へ延びる1束(7本)の配線を各回路セル上において1箇所ずつ斜めに切断することにより作られる各断片に相当する。図8の例において、この各断片に相当する配線群LC1は、行方向へ交互にずれて配置されている。
第a層には、列方向に連なる配線群LC1同士をビヤ経由で接続するための配線群LC2が形成される。配線群LC2は、配線群LC1と同じ7本の配線の束であり、隣接する2つの配線群LC1の下層に、これらと交差する方向に伸びて形成される。
配線群LC1は、例えば図8に示すように、列方向へ延びる1束(7本)の配線を各回路セル上において1箇所ずつ斜めに切断することにより作られる各断片に相当する。図8の例において、この各断片に相当する配線群LC1は、行方向へ交互にずれて配置されている。
第a層には、列方向に連なる配線群LC1同士をビヤ経由で接続するための配線群LC2が形成される。配線群LC2は、配線群LC1と同じ7本の配線の束であり、隣接する2つの配線群LC1の下層に、これらと交差する方向に伸びて形成される。
第a層には、回路セルの各部の入出力信号を伝送するための配線LA1〜LA20が形成される。また第(a+1)層には、論理機能のプログラム用のビヤを介して配線LA1〜LA18と接続される配線LB1〜LB9が形成される。ただし、配線LB1,LB5〜LB9には配線群LC1が兼用される。
図8の例において、デコード部21は回路セルの右上隅の領域に形成され、その下側の領域に選択部10が形成される。
デコード部21にセル入力信号A,Bを入力するための配線LA19,LA20は、デコード部21の左側に延びて形成される。デコード部21からの出力信号を伝送する配線LA7〜LA18は、デコード部21の右側に伸びて形成される。配線LB10〜LB13は、列方向(図の縦方向)に伸びて形成されており、配線LB10は配線LA7,LA8,LA15と、配線LB11は配線LA9,LA10,LA16と、配線LB12は配線LA11,LA12,LA17と、配線LB13は配線LA13,LA14,LA18とそれぞれ交差するように配置される。
選択部10の入出力信号を伝送する配線LA1〜LA6は、選択部10の左側に伸びて形成される。配線LA1〜LA6の上層には、これらの配線と交差するように、配線群LC1と配線LB2(/C),配線LB3(VSS),配線LB4(VDD)が列方向に伸びて形成される。
デコード部21にセル入力信号A,Bを入力するための配線LA19,LA20は、デコード部21の左側に延びて形成される。デコード部21からの出力信号を伝送する配線LA7〜LA18は、デコード部21の右側に伸びて形成される。配線LB10〜LB13は、列方向(図の縦方向)に伸びて形成されており、配線LB10は配線LA7,LA8,LA15と、配線LB11は配線LA9,LA10,LA16と、配線LB12は配線LA11,LA12,LA17と、配線LB13は配線LA13,LA14,LA18とそれぞれ交差するように配置される。
選択部10の入出力信号を伝送する配線LA1〜LA6は、選択部10の左側に伸びて形成される。配線LA1〜LA6の上層には、これらの配線と交差するように、配線群LC1と配線LB2(/C),配線LB3(VSS),配線LB4(VDD)が列方向に伸びて形成される。
次に、図8に示す構造を持った回路セルに具体的な論理機能を構成する例について、図9〜図12を参照して説明する。これらの図において黒い丸印は、第a層と第(a+1)層の配線同士を接続するビヤを表す。
図9は、図8に示す回路セルに3入力1出力の論理機能を構成する例を示す図である。
図9の例では、プログラム部22の「P33」,「P34」,「P36」,「P37」,「P39」,「P40」,「P42」,「P43」と出力部40の「P29」,「P30」にビヤが形成されており、選択部10は4対1のセレクタとして機能する。また、プログラム部30の「P2」,「P8」,「P11」,「P13」にビヤが形成されており、図の右側に示す真理値表が成立する。この場合、セル出力信号Qは
Q=(/A)*B+A*C+(/B)*(/C) ;
の論理式で表される。
図9の例では、プログラム部22の「P33」,「P34」,「P36」,「P37」,「P39」,「P40」,「P42」,「P43」と出力部40の「P29」,「P30」にビヤが形成されており、選択部10は4対1のセレクタとして機能する。また、プログラム部30の「P2」,「P8」,「P11」,「P13」にビヤが形成されており、図の右側に示す真理値表が成立する。この場合、セル出力信号Qは
Q=(/A)*B+A*C+(/B)*(/C) ;
の論理式で表される。
図10は、図8に示す回路セルに4対1セレクタ機能を構成する例を示す図である。
図10の例では図9と同様にプログラム部22と出力部40のビヤが形成されているため、選択部10は4対1のセレクタとして機能する。また、プログラム部30の「P1」,「P20」,「P24」,「P28」にビヤが形成されており、選択入力信号SIN1,SIN2,SIN3,SIN4にはそれぞれセル入力信号C,D,E,Fが入力される。この場合、セル出力信号Qはセル入力信号C,D,E,Fの中から選択された信号になる。
図10の例では図9と同様にプログラム部22と出力部40のビヤが形成されているため、選択部10は4対1のセレクタとして機能する。また、プログラム部30の「P1」,「P20」,「P24」,「P28」にビヤが形成されており、選択入力信号SIN1,SIN2,SIN3,SIN4にはそれぞれセル入力信号C,D,E,Fが入力される。この場合、セル出力信号Qはセル入力信号C,D,E,Fの中から選択された信号になる。
図11は、図8に示す回路セルに2組の2対1セレクタ機能を構成する例を示す図である。
図11の例では、プログラム部22の「P34」,「P35」,「P37」,「P38」,「P40」,「P41」,「P43」,「P44」と出力部40の「P29」,「P32」にビヤが形成されており、選択部10は2組の2対1セレクタとして機能する。また、プログラム部30の「P1」,「P20」,「P24」,「P28」にビヤが形成されており、選択入力信号群{「SIN1」,「SIN2」}にセル入力信号群{「C」,「D」}が入力され、選択入力信号群{「SIN3」,「SIN4」}にセル入力信号群{「E」,「F」}が入力される。この場合、セル入力信号群{「C」,「D」}から選択された信号がセル出力信号QAとなり、セル入力信号群{「E」,「F」}から選択された信号がセル出力信号QBになる。
図11の例では、プログラム部22の「P34」,「P35」,「P37」,「P38」,「P40」,「P41」,「P43」,「P44」と出力部40の「P29」,「P32」にビヤが形成されており、選択部10は2組の2対1セレクタとして機能する。また、プログラム部30の「P1」,「P20」,「P24」,「P28」にビヤが形成されており、選択入力信号群{「SIN1」,「SIN2」}にセル入力信号群{「C」,「D」}が入力され、選択入力信号群{「SIN3」,「SIN4」}にセル入力信号群{「E」,「F」}が入力される。この場合、セル入力信号群{「C」,「D」}から選択された信号がセル出力信号QAとなり、セル入力信号群{「E」,「F」}から選択された信号がセル出力信号QBになる。
図12は、図8に示す回路セルに2入力1出力の論理機能を2組構成する例を示す図である。
図12の例では図11と同様にプログラム部22と出力部40のビヤが形成されているため、選択部10は2組の2対1セレクタとして機能する。また、プログラム部30の「P2」,「P8」,「P23」,「P15」にビヤが形成されており、選択入力信号SIN1,SIN2にはそれぞれ「/C」,「1」が入力され、選択入力信号SIN3,SIN4にはそれぞれ「D」,「0」が入力される。この場合、セル出力信号QAは、セル入力信号Aが「1」のときに「/C」、セル入力信号Aが「0」のときに「1」になることから、セル入力信号AとCの反転論理積「/(A*C)」になる。また、セル出力信号QBは、セル入力信号Bが「1」のときに「D」、セル入力信号Bが「0」のときに「0」になることから、セル入力信号BとDの論理積「B*D」になる。
図12の例では図11と同様にプログラム部22と出力部40のビヤが形成されているため、選択部10は2組の2対1セレクタとして機能する。また、プログラム部30の「P2」,「P8」,「P23」,「P15」にビヤが形成されており、選択入力信号SIN1,SIN2にはそれぞれ「/C」,「1」が入力され、選択入力信号SIN3,SIN4にはそれぞれ「D」,「0」が入力される。この場合、セル出力信号QAは、セル入力信号Aが「1」のときに「/C」、セル入力信号Aが「0」のときに「1」になることから、セル入力信号AとCの反転論理積「/(A*C)」になる。また、セル出力信号QBは、セル入力信号Bが「1」のときに「D」、セル入力信号Bが「0」のときに「0」になることから、セル入力信号BとDの論理積「B*D」になる。
以上説明したように、本実施形態に係る回路セルでは、選択部10において4つの選択入力信号(SIN1〜SIN4)の中から1つ又は複数の信号が選択され、セル出力信号として回路セル外部に出力される。制御信号生成部20では、少なくとも1つのセル入力信号に応じて、選択部10の選択動作を制御するための制御信号が生成される。そしてプログラム部30では、選択部10の複数の選択入力信号(SIN1〜SIN4)それぞれに対し、回路セルの論理機能に応じて、少なくとも2つのセル入力信号を含む複数の信号の何れか1つが割り当てられる。 これにより、本実施形態に係る回路セルでは、複数の選択入力信号(SIN1〜SIN4)の少なくとも2つの信号に対してそれぞれ異なるセル入力信号を割り当てることが可能になるため、選択部10において複数のセル入力信号から1つの信号を選択して出力するように論理機能を構成することが可能になる。すなわち、LUTとして用いられる選択部10の本来の機能を直接利用して、複数のセル入力信号から1つを選択するセレクタ機能を実現することができる。したがって、本実施形態に係る半導体集積回路によれば、このようなセレクタ機能をLUTで実現する場合に比べて回路セルの必要数を大幅に減らすことが可能となり、回路サイズの増大を抑えることができる。
また、選択部10をLUTのみに用いる従来の回路セルと比較して、特別な回路素子を追加することなく、より多くの論理機能を構成することが可能になるため、回路セルの利用効率を大幅に向上し、回路サイズの増大を抑えることができる。
また、選択部10をLUTのみに用いる従来の回路セルと比較して、特別な回路素子を追加することなく、より多くの論理機能を構成することが可能になるため、回路セルの利用効率を大幅に向上し、回路サイズの増大を抑えることができる。
また、本実施形態の回路セルでは、出力信号数の異なる論理機能を構成することが可能である。
例えば2つのセル入力信号群に対応した2つのセル出力信号を生成するように回路セルの論理機能を構成する場合、制御信号生成部20においては、選択部10を2個の2対1セレクタとして機能させる制御信号が生成される。選択部10では、制御信号生成部20が生成する2ビットのスイッチ制御信号(CNT1及びCNT2)に応じて選択入力信号SIN1又はSIN2が選択され、信号SOAとして出力されるとともに、制御信号生成部20が生成する他の2ビットのスイッチ制御信号CNT3及びCNT4に応じて選択入力信号SIN3又はSIN4が選択され、信号SOBとして出力される。出力部40では、信号SOA,SOBがそのままセル出力信号QA,QBとして回路セルの外部に出力される。
他方、3以上のセル入力信号に応じて1つのセル出力信号を生成するように回路セル全体の論理機能が構成される場合、制御信号生成部20においては、選択部10を4対1セレクタとして機能させる制御信号が生成される。選択部10では、制御信号生成部20が生成する4ビットのスイッチ制御信号CNT1〜CNT4に応じて4つの選択入力信号SIN1〜SIN4の何れか1つが選択され、信号SOA又はSOBとして出力される。出力部40では、信号SOA、SOBが1つのセル出力信号に集約され、回路セルの外部に出力される。
このように、本実施形態によれば、回路セルにおいて出力信号数の異なる論理機能を構成できるため、出力信号数が常に固定されている場合に比べて回路セルの利用効率を高めることができる。例えば2入力1出力の論理回路を2つ作る場合、回路セルの論理機能が3入力1出力に固定されている場合には2つの回路セルが必要になるが、本実施形態に係る回路セルでは、3入力1出力の論理機能のみならず2入力1出力の論理機能を2組構成することも可能であるため、1つの回路セルで済む。この場合、回路セルの利用効率は2倍になる。このように、本実施形態によれば回路サイズの増大をより効果的に抑制することができる。
例えば2つのセル入力信号群に対応した2つのセル出力信号を生成するように回路セルの論理機能を構成する場合、制御信号生成部20においては、選択部10を2個の2対1セレクタとして機能させる制御信号が生成される。選択部10では、制御信号生成部20が生成する2ビットのスイッチ制御信号(CNT1及びCNT2)に応じて選択入力信号SIN1又はSIN2が選択され、信号SOAとして出力されるとともに、制御信号生成部20が生成する他の2ビットのスイッチ制御信号CNT3及びCNT4に応じて選択入力信号SIN3又はSIN4が選択され、信号SOBとして出力される。出力部40では、信号SOA,SOBがそのままセル出力信号QA,QBとして回路セルの外部に出力される。
他方、3以上のセル入力信号に応じて1つのセル出力信号を生成するように回路セル全体の論理機能が構成される場合、制御信号生成部20においては、選択部10を4対1セレクタとして機能させる制御信号が生成される。選択部10では、制御信号生成部20が生成する4ビットのスイッチ制御信号CNT1〜CNT4に応じて4つの選択入力信号SIN1〜SIN4の何れか1つが選択され、信号SOA又はSOBとして出力される。出力部40では、信号SOA、SOBが1つのセル出力信号に集約され、回路セルの外部に出力される。
このように、本実施形態によれば、回路セルにおいて出力信号数の異なる論理機能を構成できるため、出力信号数が常に固定されている場合に比べて回路セルの利用効率を高めることができる。例えば2入力1出力の論理回路を2つ作る場合、回路セルの論理機能が3入力1出力に固定されている場合には2つの回路セルが必要になるが、本実施形態に係る回路セルでは、3入力1出力の論理機能のみならず2入力1出力の論理機能を2組構成することも可能であるため、1つの回路セルで済む。この場合、回路セルの利用効率は2倍になる。このように、本実施形態によれば回路サイズの増大をより効果的に抑制することができる。
更に、本実施形態によれば、2つのセル入力信号群に対応した2つのセル出力信号を生成するように回路セルの論理機能が構成される場合において、少なくとも1つのセル入力信号群については、そのセル入力信号群における2つのセル入力信号を、そのセル入力信号群に対応する選択入力信号群の別々の選択入力信号に割り当てることが可能である。すなわち、複数のセル出力信号を生成する場合においても、選択部10の本来の機能を直接利用して、複数のセル入力信号から1つを選択するセレクタ機能を実現できるため、回路セルの必要数を低減して回路サイズの増大を抑えることができる。
すなわち本実施形態によれば、LUTとして用いられる選択部10をセレクタ機能に利用できることや、出力信号数の異なる論理機能を構成できることなどによって、個々の回路セルがより多くの論理機能を構成できるようになるため、回路セルの利用効率が向上し、回路サイズの増大を抑制することができる。
以上、本発明の一実施形態について説明したが、本発明は上述した形態のみに限定されるものではなく、種々の変形例を含んでいる。
上述の実施形態では、図2に示す回路セルにおいて構成可能な論理機能の例として4つのパターン(図4〜図7)を挙げているが、これらは図2に示す回路セルにおいて実現可能な論理機能の一部であり、他にも様々な論理機能を構成可能である。例えば、図6の例では2つの2対1セレクタを構成しているが、一方の2対1セレクタを2入力論理回路に置き換えることも可能である。
上述の実施形態において挙げたセル入力信号やセル出力信号の数などの具体的数値は任意である。例えばN個(N>2)のセル入力信号群に対応したN個のセル出力信号を生成する論理機能を構成可能であるとともに、M個(N>M≧1)のセル入力信号群に対応したM個のセル出力信号を生成する論理機能を構成可能な回路セルなども本発明によって実現可能である。
上述の実施形態では、回路セルの論理機能をビヤの有無によってプログラムする例が挙げられているが、本発明はこの例に限定されない。例えば、ビヤの代わりにトランジスタ等で構成されたスイッチを設けて、メモリ(RAMや不揮発メモリなど)に格納されるデータに基づいてこのスイッチのオン/オフを制御してもよい。
上述の実施形態では、固定配線とビヤによってセル間を接続する例を挙げているが、これに限らず、各回路セルのプログラム領域以外を既存の自動配線ツールを用いたカスタム配線によって接続することも可能である。これらの接続方式は、カスタム配線に必要なリソースと、固定配線によるマスク代のコスト削減効果とのトレードオフなど勘案してユーザが適宜選択可能である。
また本発明に係る回路セルは、ストラクチャードASIC向けの回路セルのみに使えるものではなく、例えばスタンダードセル手法のようないくつかの論理セルを論理に合わせて並べて回路を構成する場合に、その論理セルライブラリの一つとして使うことも可能である。
10…選択部、20…制御信号生成部、21…デコード部、22…プログラム部、30…プログラム部(割り当て部)、40…出力部、INV,INV1〜INV3…インバータ回路、U1〜U4…NAND回路、TG…トランスミッションゲート、LA1〜LA20,LB1〜LB13…配線、LC1,LC2,LR1,LR2…配線群
Claims (7)
- 論理機能を適応的に構成可能であり、複数のセル入力信号から前記論理機能に応じて少なくとも1つのセル出力信号を生成する複数の回路セルを具備する半導体集積回路であって、
前記回路セルは、
入力される制御信号に応じて、複数の選択入力信号から少なくとも1つの信号を選択し、当該選択した信号を前記セル出力信号として出力する選択部と、
少なくとも1つのセル入力信号に応じて前記制御信号を生成する制御信号生成部と、
前記論理機能に応じて、少なくとも2つのセル入力信号を含む複数の信号の何れか1つを前記複数の選択入力信号それぞれに割り当てる割り当て部と
を有する半導体集積回路。 - 前記割り当て部は、
前記複数の選択入力信号を前記選択部に入力する複数の第1の配線と、
前記第1の論理値を持つ信号、前記第2の論理値を持つ信号、及び、前記少なくとも2つのセル入力信号を伝送する複数の第2の配線と、
前記複数の第1の配線それぞれを、前記論理機能に応じて前記複数の第2の配線の何れか1つに接続する複数の第3の配線と
を有する、
請求項1に記載の半導体集積回路。 - 前記第1の配線は第1の配線層に形成され、
前記第2の配線は前記第1の配線層と異なる第2の配線層に形成され、
前記第3の配線は前記第1の配線と前記第2の配線とを接続するビヤを含む、
請求項2に記載の半導体集積回路。 - N個(Nは1より大きい整数を示す)のセル入力信号群に対応したN個のセル出力信号を生成する第1の論理機能を構成する場合、
前記制御信号生成部は、前記N個のセル入力信号群それぞれに含まれる少なくとも1つのセル入力信号に応じて、前記N個のセル入力信号群に対応したN個の制御信号を生成し、
前記選択部は、前記N個のセル入力信号群に対応するN個の選択入力信号群それぞれから、各セル入力信号群に対応する制御信号に応じて1の信号を選択し、当該選択した信号をセル出力信号として出力する、
請求項1に記載の半導体集積回路。 - 前記選択部は、前記N個の選択入力信号群に対応するN個のスイッチ群を含んでおり、
各々のスイッチは、一方の端子に選択入力信号が入力され、他方の端子が同一スイッチ群に属する他のスイッチと共通に接続され、入力されるスイッチ制御信号に応じてオン又はオフし、前記共通接続された端子から前記セル出力信号を出力し、
前記制御信号生成部は、前記第1の論理機能を構成する場合、前記N個のスイッチ群それぞれにおいて何れか1つのスイッチを選択的にオンさせるN個のスイッチ制御信号群を前記N個の制御信号として生成する、
請求項4に記載の半導体集積回路。 - 前期回路セルは、前記論理機能に応じて、前記N個のスイッチ群の共通接続されたN個の端子の少なくとも一部を更に共通に接続する出力部を有しており、
M個(MはNより小さい1以上の整数を示す)のセル入力信号群に対応したM個のセル出力信号を生成する第2の論理機能を構成する場合、
前記出力部は、前記共通接続されたN個の端子をM個の端子に集約し、
前記制御信号生成部は、前記M個のセル入力信号群それぞれに含まれる少なくとも1つのセル入力信号に応じて、前記M個の端子に接続されるM個のスイッチ群それぞれにおいて何れか1つのスイッチを選択的にオンさせるM個のスイッチ制御信号群を生成する、
請求項5に記載の半導体集積回路。 - N個(Nは1より大きい整数を示す)のセル入力信号群に対応したN個のセル出力信号を生成するとともに、少なくとも1つのセル入力信号群については、そのセル入力信号群から選択した1のセル入力信号をセル出力信号として出力可能な論理機能を構成する場合、
前記制御信号生成部は、前記N個のセル入力信号群それぞれに含まれる少なくとも1つのセル入力信号に応じて、前記N個のセル入力信号群に対応したN個の制御信号を生成し、
前記選択部は、前記N個のセル入力信号群に対応するN個の選択入力信号群それぞれから、各セル入力信号群に対応する制御信号に応じて1の信号を選択し、当該選択した信号をセル出力信号として出力し、
前記割り当て部は、前記少なくとも1つのセル入力信号群については、そのセル入力信号群における少なくとも2つのセル入力信号を、そのセル入力信号群に対応する選択入力信号群の別々の選択入力信号に割り当てる、
請求項1に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006120829A JP2007294676A (ja) | 2006-04-25 | 2006-04-25 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006120829A JP2007294676A (ja) | 2006-04-25 | 2006-04-25 | 半導体集積回路 |
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JP2006120829A Pending JP2007294676A (ja) | 2006-04-25 | 2006-04-25 | 半導体集積回路 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009188277A (ja) * | 2008-02-07 | 2009-08-20 | Elpida Memory Inc | 半導体装置及びそのレイアウト方法 |
JP2010119068A (ja) * | 2008-11-14 | 2010-05-27 | Semiconductor Technology Academic Research Center | 相互接続構造および論理回路装置 |
-
2006
- 2006-04-25 JP JP2006120829A patent/JP2007294676A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2009188277A (ja) * | 2008-02-07 | 2009-08-20 | Elpida Memory Inc | 半導体装置及びそのレイアウト方法 |
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