JP3474878B2 - プログラマブル論理セル - Google Patents

プログラマブル論理セル

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JP3474878B2
JP3474878B2 JP2002307945A JP2002307945A JP3474878B2 JP 3474878 B2 JP3474878 B2 JP 3474878B2 JP 2002307945 A JP2002307945 A JP 2002307945A JP 2002307945 A JP2002307945 A JP 2002307945A JP 3474878 B2 JP3474878 B2 JP 3474878B2
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Description

【発明の詳細な説明】
【０００１】1.関連する特許並びに出願書類の相互参照 本出願は、1990年11月2日に出願された米国特許出願第7
/608，415号の部分継続出願であり、この07/608,415号
は以下本明細書に参考として取り入れられている。“プ
ログラマブル論理セル及びアレイ”として出願された米
国特許第５，０１９，７３６号が、関連特許として以下
本明細書に取り入れられている。本出願は又、発明者ア
トゥルーリ(Atluri)、カマロタ(Camarota)、チェン(Che
n)、ファーテク(Furtek)・ガーベリック(Garverick)、
ホーリィ(Hawley)、モニ(Moni)、ピケット(Pickett)、
ポプリ(Popli)、スミス(Smith)、サザーランド(Sutherl
and)及びティン(Ting)によって同時出願された“コンフ
ィギュレーション可能論理アレイ”という特許とも関連
する。 2．発明の分野 本発明は、ディジタル論理回路の分野、さらに具体的に
は、プログラマブル論理素子及び再プログラマブル論理
素子に関する。
【０００２】3．発明の背景 出願特許第４１５号にプログラマブル論理セルのアレイ
が記載されているが、この中での各論理セルは構造的に
同一である。このアレイの論理セルは二次元マトリック
スで配列されており、各セルは４つの最隣接セルを有
し、１つはセルの左側（すなわち西側）、１つはセルの
右側（すなわち東側）、１つはセルの上側（すなわち北
側）、及び１つはセルの下側（すなわち南側）に最隣接
セルが位置している。４つの方向（北、南、東、西）の
各々に対して、セルは２つの入力部と、２つの出力部を
持ち、これらの入出力部は、その各方向にある最隣接セ
ルの２つの出力部と２つの入力部に接続されている。従
って、信号の流れは、２つの次元の両方同に可能とな
る。
【０００３】出願特許第４１５号の図１には、セル２２
及びバスネットワーク１２を含むプログラマブル論理ア
レイ１０が描かれている。セル２２は、行と列の二次元
マトリックスに配列され、図１には図示されていない接
続部によってバスネットワーク１２により相互に接続し
ている。これらのセルは又、一つのセルとそのセルの４
つの最隣接セル（すなわち、東西南北に直に隣接してい
る４つのセル）間で直接に接続している二次元配列によ
って相互に接続している。バスネットワーク１２には、
中継器２４と、垂直及び水平バス２５，２６，２７が含
まれ、論理配線の役を果たすように個々のセル２２に要
求することなく、アレイ１０内でデータ転送がバスネッ
トワークによって提供される。暗黙裡に存在してはいる
が、本発明には無関係なため、バス構造についての議論
は以下省略する。
【０００４】本発明の１つの目的は、非常に大きな柔軟
性を持ちながら、しかも相対的に適度なサイズの改良論
理セルを提供することである。
【０００５】本発明のもう一つの目的は、出願特許第４
１５号のアレイに類似していながら、改良された論理セ
ルを含む改良アレイを供給することである。
【０００６】出願特許第４１５号のアレイにおいては、
そのアレイが所与のセルによって実現される論理関数に
依存するために、そのセルがその未便用の入出力部の間
でも“論理配線”を実現する能力は、往々にして制限さ
れることがある。これがために出願特許第４１５号のア
レイのセルが非能率的に利用される結果となる場合があ
る。というのは、単に論理配線機能を実現するためにあ
る種のセルを必要とすることがあるからである。
【０００７】また、本発明のいま一つの目的は、改良セ
ルを含む改良アレイを供給す｀ることであり、この改良
セルにおいては、セルの未使用の入出力部間の論理的な
接続がブロックされることはない。
【０００８】4.発明の要約 本発明は、出願特許第４１５号のような論理セル・アレ
イで用いるための改良型論理セルを提供するものであ
る。本発明の改良型論理セルの推奨実施例には、２つの
レベルの組合せ論理及びこの２つのレベルの組合せ論理
の下流に配置されたレジスタが含まれる。ＶＬＳＩの面
積という点から見ると、出願特許第４１５号のアレイで
用いられたのに比べて本発明の改良型セルのほうが著し
く面積が小さいにもかかわらず、設計の改良により、ア
レイにおいて著しく濃縮された論理の実現が促進されて
いる。たとえば、出願特許第４１５号の論理セルを用い
れば６つのセルを必要とするようなマルチプレクサを実
現するのに、本発明ではたった１つのセルしか必要とし
ない。ロード可能シフト・レジスタ、カウンタ及びその
他のものを含む他の機能ブロックに対しても類似の節減
を達成することができる。さらに、アレイ上で実現され
る論理のスピードは、アレイ中のセル間の接続に関連す
る遅延によって大きく決定されるので、単一セル内で必
要な論理接続の非常に大きなフラクションを実現する本
発明のアレイは、出願特許第４１５号に記載されたもの
より高い性能を達成することができる。
【０００９】本発明は又、改良型論理セルを中に含む改
良型アレイを供給するものであって、このアレイにおい
ては、セル内に配置された多重手段によって、セルの未
使用の入出力部を論理上接続することができる。たとえ
ば、各セルが４つの入力部及び４つの出力部を持つこの
ようなアレイを備えていると、単一セルを、２つの入力
と２つの出力を用いる半加算器としても、また、経路選
択素子としても用いることができ、未使用の２つの入力
部と出力部の間を接続することもできよう。
【００１０】本発明の以上の及びその他の目的、特徴、
及び利点をよりよく理解するために、次の添付図面を参
照しながら以下の詳細な説明を読まれるのがよい。
【００１１】
【発明の好適な実施の形態の説明】図１は、出願特許第
４１５号に記載されたアレイのような、セル１のアレイ
の典型的部分の直接相互接続を描いたものである。図で
明らかなように、これらのセルは、４つの最隣接セルを
持っ各セルの二次元マトリックスで配列されており、セ
ルの左側（すなわち西側）に１つ、セルの右側（すなわ
ち東側）に１つ、セルの上側（すなわち北側）に１つ、
及びセルの下側（すなわち南）に１つそれぞれ隣接セル
が位置している。各セル１は、その４つの最隣接セルへ
の直接接続に関しては同一である。このような隣接の各
セルに対して、セルは２つの出力部を設け、また、この
ような隣接の各セルから、セルは２つの入力部を受け
る。従って、各セル１は８つの入力部２ａ，２ｂ，３
ａ，３ｂ，４ａ，４ｂ，５ａ，５ｂ、及び、８つの出力
部６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂ，９ｂ，９ｂを
持つ。セルの入力部及び出力部は２つのカテゴリー
“Ａ”と“Ｂ”に分割されているため、各セルは４つの
最隣接セルのそれぞれに接続されたＡ入力部、Ａ出力
部、Ｂ入力部及びＢ出力部を持つ。隣接セル間で、Ａ入
力部は常にＡ出力部に接続され、Ｂ入力部は常にＢ出力
部に接続される。
【００１２】図１の実施例のようなアレイで用いるのに
適した、本発明の８−入力部・８−出力部セルのいくつ
かの実施例を、図１１〜１４に示す。本発明は、異なる
数の入出力部を持っセルを用いて実行することもでき
る。図１９の実施例のようなアレイで用いるのに適し
た、４−入力都・４−出力部セルの２つの実行司能な実
施例を、図２０及び２１に示す。図１１〜１４、及び、
図２０，２１に示されるこれら６つの実施例はそれぞ
れ、同一の基本構造すなわちセルコアを有しており、そ
の推奨実施例を図２の論理図に示す。図示のように、こ
のセルコアは、２つの論理レベル、すなわち、２つの組
合わせゲート（例としてＡＮＤゲート２１及び２３）を
含む第１レベルと、２つの組合わせゲート（例として排
他的ＯＲ（ＸＯＲ）ゲート２８及びＡＮＤゲート４１）
を含む第２レベル、及び、第１レペルの論理への入力部
を与える構成可能な相互接続素子２５、ＸＯＲゲート２
８の下流側レジスタ３３、コンフィギュレーション制御
部４８を持っている。
【００１３】セルコアは、第１、第２、及び第３の論理
入力部２０，２２，２４を有する。入力部２０、２２、
及び、２４のソースは、最隣接セル、バスネットワーク
（出願特許第４１５号や、前記関連特許“コンフィギュ
レーション可能論理アレイ”に示されているバスネット
ワークのような）、他のなんらかのソース、あるいは、
これらの組合せから発するものであってもよい。
【００１４】このセルコアにおいて、第１論理入力２０
は上流側のＡＮＤゲート２１に入り、第２論理入力２２
は上流側のＡＮＤゲート２３に入る。入力２４は、第１
出力２６及び第２出力２７を発生させる構成可能な相互
接続素子２５へ印加される。構成可能な相互接続素子２
５は、コンフィギュレーション制御部４８が与える値に
よって制御される、少なくとも２つのコンフィギュレー
ション状態を持っている。
【００１５】セルあるいはアレイのいずれかと関連した
制御記憶メモリ装置、他のセルのコンフィギュレーショ
ン制御の組合せ機能、あるいは、電子的に融合同能な、
電気的、光学的、あるいは磁気的にプログラム可能な回
路素子を含むがこれらに制限されない、様々な手段によ
ってコンブィチュレーション制御４８を行なうことがで
きる。一般的なものとして、コンフィギュレーション制
御線４８のみを論理セルの図面に示す。
【００１６】図４（Ａ）に、構成可能な相互接続素子２
５の典型的実現例２５ａを示す。構成可能な相互接続素
子２５ａには、パスゲート２０６と２０７、及び、ＮＡ
ＮＤゲート２０２と２０３が含まれている。構成可能な
相互接続素子２５ａは、コンフィギュレーション制御入
力２０８と２０９、及び、環境入力２１０の３つの入力
値によって構成される。コンフィギュレーション制御入
力２０８と２Ｃ１９は、前に説明したコンフィギュレー
ション制御部４８から生じる。環境入力２１０は様々な
コンフィギュレーション制御信号の組合せ機能として、
セル及び隣接セルから生じる。
【００１７】環境信号２１０とコンフィギュレーション
制御信号２０９は、ＮＡＮＤゲート２０２によって組合
わされ信号２０４を生成する。信号２０４は、パスゲー
ト２０６と２０７を制御する。パスゲート２０６と２０
７は使用可能極性が反対なので、常にこれらのパスゲー
トの内の１つだけがアクティブである。パスゲート２０
７がアクティブである場合、構成可能な相互接続素子の
入力部２４が、構成可能な相互接続素子の出力部２６及
びＮＡＮＤゲート２０３の入力部を駆動させる。構成可
能な相互接続素子の出力部２７は、ＮＡＮＤゲート２０
３によって生成され、これはコンフィギュレーション制
御信号２０８によってゲート制御される。パスゲート２
０６がアクティブである場合は、論理“１”は、出力部
２６に向けられ、ＮＡＮＤゲート２０３を介して出力部
２７ヘゲート制御される。
【００１８】構成可能な典型的な相互接続素子２５ａの
４つの状態を、５０ａ〜５０ｄとして示す。図４（Ｂ）
に例示された状態５０ａにおいて、構成可能な相互接続
素子の入力部２４は、構成可能な第１相互接続素子の出
力部２６に論理上接続され、論理上反転した形で、構成
可能な第２相互接続素子の出力部２７に接続される。こ
れらの出力は、パスゲート２０７がアクティブで、か
つ、ＮＡＮＤゲート２０３への制御入力部に高信号が送
られた場合に行なわれる。図４（Ｃ）に例示された状態
５０ｂでは、構成可能な相互接続素子２５は、構成可能
な相互接続素子の入力部２４の値にかかわらず、単に、
構成可能な相互接続素子の出力部２６と２７の両方に定
数論理値（“１”）を与える。これらの出力は、パスゲ
ート２０６がアクティブで、かつ、ＮＡＮＤゲート２０
３への制御入力部２０８に低信号が送られた場合に行な
われる。状態５０ｃでは、図４（Ｄ）に示されるよう
に、パスゲート２０７をアクティブにすることによって
入力部２４は出力部２６へ接続され、ＮＡＮＤゲート２
０３の制御入力部２０８に低信号を印加することによっ
て“１”の信号が出力部２７に与えられる。図４（Ｅ）
に示すような状態５０ｄでは、パスゲート２０６がアク
ティブの場合、出力部２６に“１”の信号が供給され、
ＮＡＮＤゲート２０３の制御入力部２０８にも高信号が
与えられる場合、出力部２７に“０”の信号が与えられ
る。構成可能な相互接続素子２５を構築するには多くの
方法があるが、その中にはこの他の有用な状態を持つも
のもある。
【００１９】図２を再び参照すると、構成可能な相互接
続素子２５が状態５０ｂのように構成された場合、その
効果によって、上流側のＡＮＤゲート２１と２３が、そ
れぞれ、第１論理入力部２０と出力部２９、及び、第２
論理入力部２２と出力部３０の聞のパススルーの役割を
果たすこととなるのは、明白である。同様に図２におい
て、下流側のＥＸＣＬＵＳＩＶＥ−ＯＲ（ＸＯＲ）ゲー
ト２８の入力部３１と３２は、上流側のＡＮＤゲート２
１と２３の出力部２９と３０にそれぞれ接続される。レ
ジスタ３３は、入力部３４を下流側のＸＯＲゲート２８
の出力部３５に接続して下流側に配置される。効果的に
するには、セルコアにマルチプレクサ３６も設けて使用
可能な２つの入力部３７と３８のどちらかを選択するよ
うにしてもよい。この２つの入力部のうち入力部３７は
レジスタ３３のＱ出力部３９に接続され、入力部３８は
下流側のＸＯＲゲート２８の出力部３５に接続さぺる。
セルコアの第１論理出力４０は、マルチプレクサ３６に
よって、隣接セル、バスネットワーク、アレイ入出力
部、あるいは、他の宛先、又は、これらのいくつかの組
合せに向けて行なわれる。
【００２０】このセルコアにはまた下流側のＡＮＤゲー
ト４１が含まれている。下流側のＸＯＲゲート２８のよ
うに、下流側のＡＮＤゲート４１の２つの入力部４２と
４３は、上流側のＡＮＤゲート２１と２３の出力部２９
と３０から出ている。下流側のＡＮＤゲート４１の出力
４４は、セルコアの第２論理出力部４５へ向けて行わ
れ、第１論理出力４０のように、この出力部４５は、隣
接セル、バスネットワーク、アレイ入出力部、他の宛
先、あるいは、これらのある組合せへ接続してもよい。
【００２１】このセルコアの設計は、注意深く簡素化さ
れ、可能な限り小型でかつ単純なものになってきている
が、それでもなお、論理的柔軟性を含み、広範囲な多様
性を持つ重要な機能が効率よく実現できるている。機能
的には類似のセルが従来技術のなかに存在しているが、
このようなセルでは一般に、大規模なプログラマブルＡ
ＮＤ−ＯＲアレイ素子、あるいは、類似のＰＬＤ装置が
採用され、本セルコアの４組のゲート２１，２３，２８
及び４１によって行なわれる機能が実現される。セル中
にこのようなプログラマブルＡＮＤ−ＯＲ論理素子を含
むことには、２つの大きな欠点がある。第一に、セルを
実現するために必要とするチップ面積をかなり広げなけ
ればならず、従って、シングルチップ上に配置できるセ
ルの数が少なくなる。第二に、プログラマブルＡＮＤ−
ＯＲアレイ素子は、その内部の節点のキャパシタンスが
大きいために、セルの性能が著しく減少してしまう。以
下に例示するように、大きさや速度においてこのような
犠牲を払うことなく、本発明のセルコアによって必要な
柔軟性が実現される。
【００２２】図３には、図２のセルコアに論理的に同等
なもう一つのセルコア設計が描かれている。このセルコ
アと図２のセルコアとの相違は、上流側のＡＮＤゲート
２１と２３がＮＡＮＤゲート５０と５１に置き換えら
れ、下流側のＡＮＤゲート４１がＮＯＲゲート５２に置
き換えられている点である。これらの変更によるセルコ
アの論理関数への影響はない。下流側のＸＯＲゲート２
８へ接続する入力部３１と３２の信号が図３では反転す
る（図２の入力部３１と３２の信号に関して）という事
実が、ＸＯＲゲート２８の出力部３５に影響を及ぼすこ
とはない。また、上流側のＮＡＮＤゲート５０と５１の
出力部５３と５４から下流側のＮＯＲゲート５２の入力
部５５と５６へ、反転“バブル”を伝えることによっ
て、ＮＯＲゲート５２とＡＮＤゲート４１の論理同値が
明白になる。実際、図３に示される構造は現実の集積回
路の実現により酷似している。しかしながら、図２のセ
ルコアの論理機能の方がより直覚的であるため、図１１
〜１４及び図２０〜２１に例示した論理セルの実施例は
図２のセルコアから派生したものである。
【００２３】図５には、マルチプレクサ６０として、図
２のセルコアを構成したものが例示されている。この機
能は、出願特許第４１５号で提供されるセルに優る、本
発明のセルコアの重要な利点を表わすものである。なぜ
なら、出願特許第４１５号では、このようなマルチプレ
クには６つのセルを必要とするからである。図５に描か
れているマルチプレクサ構成６０において、構成可能な
相互接続素子は状態５０ａに構成され、マルチプレクサ
３６は構成されて、ＸＯＲゲート２８ら出力部３５を選
択する。構成可能な相互接続素子への入力２４が論理
“１”である場合、上流側の第１ＡＮＤゲート２１を送
り込む第１論理入力２０は、ＸＯＲゲートの出力部３５
に向けて与えられる。構成可能な相互接続素子の入力２
４が論理“０”である場合、上流側の第２ＡＮＤゲート
２３の第２論理入力２２は、ＸＯＲゲートの出力３５に
向けて与えられる。
【００２４】従来の技術であれば、上流側のＡＮＤゲー
トの出力を組合せるこのようなマルチプレクサにおいて
下流側で便用される組合わせ素子は、ＯＲゲートであろ
う。この代りに、本発明のセルコアではＸＯＲゲート２
８が用いられる。図５のでＸＯＲゲートを用いることも
可能である。というのは、双方の入力が論理“１”でな
い限りＯＲとＸＯＲゲートは同一の機能を果たすからで
あり、また、子２５が状態５０ａにある場合、構成可能
な相互接続素子２５のために双方の力が論理“１”とな
ることはあり得ないからである。この位置でＸＯＲゲー
ト２８を用いる利点は、加算器やカウンタのような多く
の重要な演算回路を実現す際、これが役立つということ
もある。
【００２５】図６には、並列ロード可能なシフト・レジ
スタ６５の１ビット・スライスして機能するように構成
された、図２のセルコアが描かれている。前出のマルプ
レクサ構成６０のように、図６の構成可能な相互接続素
子２５は状態５０ａに構成されているが、今度はマルチ
プレクサ３６は構成されて、入力３７、すなち、レジス
タ３３のＱ出力３９を選択する。従って、図６は、レジ
スタ３３がまれていることを除げば図５と同一であり、
図５のマルチプレクサ６０は図６破線によって示される
部分と同一である。
【００２６】並列ロード可能なシフト・レジスタ構成の
オペレーションは、ロード信号しての入力部２４上の信
号を用いて、前に説明したマルチプレクサ構成６０のオ
ペレーションに基くものである。構成可能な相互接続素
子２５に入る入力部２４の信号が論理“１”である場
合、マルチプレクサ構成６０によって、並列データ２０
がレジスタ３３のＤ入力部３４へ送られる。入力部２４
の信号が論理“０”である場合、マルチプレクサ構成６
０によって、前出のスライスからレジタ３３のＤ入力部
３４へ直列データが送られる。
【００２７】図７に、２進カウンタ７０の１−ビット・
スライス用論理を実現するため構成された、図２のセル
コアを示す。カウンタスライスを実現するためには、構
成可能な相互接続素子２５が状態５０ｂに構成されて上
流側のＡＮＤゲート２１と２３が論理配線としての役割
をし、かつ、マルチプレクサ３６が構成されて、ジスタ
３３のＱ出力部３９が選択される。２進カウンタ機能を
完全に実現するめには、レジスタ３３のＱ出力３９は第
１論理入力２０ヘフィードバックされなければならな
い。このフィードバック接続を実現するのに、隣接セ
ル、あるいは、図２０と２１のセル実施例に示されるフ
ィードバック手段１１０のような他のフィードバック手
段を用いてもよい。
【００２８】図８に、クロックイネーブルを持つレジス
タ８０を実現するために構成された、図２のセルコアを
示す。このレジスタ構成では、マルチプレクサ構成６０
が用いられ、レジスタ３３に対して適切な入力部３４が
選択される。構成可能な相互接続素子２５は状態５０ａ
に構成され、マルチプレクサ３６は構成されて、レジス
タ３３のＱ出力部３９が選択される。この例では、入力
部２４上の信号はクロックイネーブルとして機能する。
構成可能な相互接続素子２５に入る入力部２４上のクロ
ックイネーブル信号が論理“１”である場合、レジスタ
３３はその入力部３４でマルチプレクサ構成６０を通し
て新しいデータ２０を受信する。人力部２４上のクロッ
クイネーブル信号が論理“０”である場合、レジスタ３
３はそのカレント状態３９で再ロードされ、これが、隣
接セル、あるいは、図２０と２１に呈示されているよう
な内部フィードバック手段１１０によって上流へ戻さ
れ、マルチプレクサ構成６０によってレジスタ３３の入
力部３４へ戻る。
【００２９】図９（Ａ）〜９（Ｄ）に、本発明において
有用なデフォルト出力部を持つプログラマブルパスゲー
トを例示する。デフォルト“１”出力を持つプログラマ
ブルパスゲートを回路７０ａとして図９（Ａ）に、ま
た、これに等しい論理記号７０ｂを図９（Ｂ）に示す。
パスゲート７０ａは端子７１で入力を受信し、端子７２
で出力を生成する。パスゲート７０ａは、また、論理上
反転した２つの信号２８ａと２８ｂをコンフィギュレー
ション制御部から受信する。信号２８ａが高位（従って
２８ｂは低位）である“パス”状態において、端子７１
の入力部の値は、パスゲート７０ａによって端子７２の
出力部へ渡される。信号２８ａが低位である“デフォル
ト”状態において、パスゲート７０ａは、節点７１ａに
接続されたデフォルト“１”を出力端子７２へ送る。図
９（Ｂ）に示される論理記号７０ｂにおいては、反転し
たコンフィギュレーション制御信号２８ａと２８ｂは、
単一コンフィギュレーション制御信号２８ａで表わされ
ている。
【００３０】類似のプログラマブルパスゲートを、図９
（Ｃ）の回路７３ａとして示す。パスゲート７３ａは、
しかしながら、デフォルト“０”出力を持っている。コ
ンフィギュレーション信号２８ｄが高位（かつ、２８ｃ
は低位）である“パス”状態において、パスゲート７３
ａは、端子７４の入力値を端子７５の出力部へ渡す。信
号２８ｄが低位である“デフォルト”状態において、パ
スゲート７３ａは節点７４ａに接続されたデフォルト
“０”を端子７５へ送る。
【００３１】デフォルト“０”出力７３ｂを持つプログ
ラマブルパスゲートを表わす論理記号を、図９（Ｄ）に
示す。このプログラマブルパスゲート論理記号７０ｂと
７３ｂは、図１１〜１４及び図２０〜２１の論理セルの
図で用いる。
【００３２】デフォルト“１”と“０”出力を持つプロ
グラマブルパスゲート７０ａと７３ａを実現するために
用いられたのと同一の基本的な考え方を拡張し、図１０
（Ａ）と１０（Ｃ）に例示されるような、デフォルト
“１”とデフォルト“０”を持つ一般（Ｎ＋１）入力マ
ルチプレクサ回路６１ａと６２ａを実現することができ
る。回路６１ａは、デフォルト“２”出力を持つ（Ｎ＋
２）入力プログラマブルマルチプレクサである。これと
同一の論理記号を６１ｂとして図１０（Ｂ）に示す。マ
ルチプレクサ６１ａには、（Ｎ＋１）ＣＭＯＳ送信ゲー
ト６８ａ０−Ｎ、及び、一連の（Ｎ＋１）ＰＭＯＳトラ
ンジスタ６９ａ０−Ｎが含まれる。マルチプレクサ６１
ａは、コンフィギュレーション制御線６５ａ０−Ｎ及び
その論理逆値６６ａ０−Ｎの値に応じて適切な送信ゲー
ト６８ａ０−Ｎを開くことにより、（Ｎ＋１）入力６４
ａ０−Ｎの１つを選択し、出力部６３ａへ接続する。す
べてのコンフィギュレーション制御線６５ａ０−Ｎが
“０”にプログラムされ、どの入力部も選択されない
と、マルチプレクサ６１ａは“デフォルト”値、つまり
入力部６７ａで与えられる論理“１”を、一連のＰＭＯ
Ｓトランジスタ６９ａ０−Ｎを介して出力部６３ａへ差
し向ける。
【００３３】デフォルト“０”の出力を持つプログラマ
ブルマルチプレクサ６２ａ及びそれに相当する論理記号
６２ｂを、図１０（Ｃ）と１０（Ｄ）に示す。マルチプ
レクサ６２ａには、（Ｎ＋１）ＣＭＯＳ送信ゲート６８
ａ０−Ｎ及び一連の（Ｎ＋１）ＮＭＯＳトランジスタ６
８ｂ０−Ｎが含まれる。マルチプレクサ６２ａは、コン
フィギュレーション制御線６５ａ０−Ｎ及びそれらの論
理逆値６６ａ０−Ｎの値に応じて、（Ｎ＋１）入力部６
４ａ０−Ｎの１つを選択し、適切な送信ゲート６８ａ０
−Ｎを開くことにより、出力部６３ｂに接続する。すべ
てのコンフィギュレーション制御線６５ａ０−Ｎが
“０”にプログラムされ、どの入力部も選択されない
と、マルチプレクサ６２ａは“デフォルト”値、つまり
入力部６７ｂで与えられる論理“０”を、一連のＮＭＯ
Ｓトランジスタ６８ｂ０−Ｎを介して出力部６３ｂへ差
し向ける。デフォルト出力マルチブレクサを表わす図１
０（Ｂ）と１０（Ｄ）の論理記号６１ｂ及び６２ｂは、
図１１〜１４と図２０〜２１に示されるセルの実施例の
論理図の中で使用される。
【００３４】この“デフォルト”状態は、構成可能な論
理セルという状況において、特に価値のあるものであ
る。なぜなら、アレイ中のほとんどのセルは、デフォル
ト状態のこのようなマルチプレクサで、典型的には構成
されるからである。６１ａと６２ａに示されるデフォル
ト出力マルチブレクサ回路は、チップ面積という点から
みると、類似の従来の回路に比べて小さい。なぜなら、
これらのデフォルト出力マルチプレクサ回路が同じ制御
線を用いて送信ゲートとトランジスタチェーンの両方を
制御しているためである。別の利点としては、所望のデ
フォルト値次第で、トランジスタチェーンには１つのタ
イプのトランジスタ（ＰまたはＮ）しか含まれないとい
うことがある。これによって、不適当な閾値電圧の低下
を持ち込むことなく、貴重なチップ面積が節約される。
【００３５】図１１から図１４は、図１に示すような配
列で用いるための本発明による論理素子の様々な実施例
を示すものである。総体的に見れば、これらの実施例
は、図２に例示されたセルコアに存在する着想が組込ま
れた可能なセルの中のほんの数例を表わすものにすぎな
い。
【００３６】図１１から図１４に描かれたセルデサイン
のすべては、アレイ中の東西南北の方向に関して完全な
対称をなしている。別段の指示がなければ、図１０から
図１４に含まれる構成可能なすべての装置（パスゲート
およびマルチプレクサ）は、独立にプログラムすること
ができる。最終的に、バス出力部は、本発明に無関係で
あるので、図１０から図１４では省略されている。
【００３７】アレイで用いるためのセルを実現するいく
つかの方法によって、図１１に描かれた論理セルは図２
のセルコアを増強する。上流ＡＮＤゲート２１と２３に
対する補助入力部８０ａ−ｄと８１ａ−ｄは、隣接セル
から４つの“Ａ”入力と４つの“Ｂ”入力を収容する。
４通りの“Ａ”出力と４通りの“Ｂ”出力は、それぞ
れ、マルチプレクサ３６とＡＮＤゲート４１から出力さ
れる。構成可能な相互接続要素２５を形成する２つのプ
ログラマブルパスゲート８５ａと８５ｂ、および反転バ
ブル８５ｃによって構成可能な相互接続要素からの左右
の出力２６，２７が可能となり、独立に制御される。下
流ＸＯＲゲートー２８の入力３１と３２を供給する２つ
のプログラマブルパスゲート８６ａと８６ｂ、および下
流ＡＮＤゲート４１の入力４２と４３を供給する２つの
プログラマブルパスゲート８４ａと８４ｂによって、入
力パスゲートの一方が“パス”状態で、他方が“デフォ
ルト”状態で構成されている場合、これらのゲート２８
と４１の各々は論理配線として作用することが可能にな
る。構成可能な相互接続要素２５からの出力プラス入力
８０ａ−ｄと８１ａ−ｄの各々につながるプログラマブ
ルパスゲート８２ａ−ｄ，８３８−ｄおよび８５ａ−ｂ
によって、上流ＡＮＤゲート２１と２２の各々は、２，
３，４、または５の入力ＡＮＤ機能のいずれかを実行で
きる。さらに、下流ＡＮＤゲート４１を利用するために
“パス”構成でパスゲート８４ａと８４ｂを構成するこ
とにより、９個までの入力８０ａ−ｄ，２４、および８
１ａ−ｄのＡＮＤ機能が可能である。図１１のセルの利
点は、極めて広範な論理和動作とマルチプレクサの使用
を最少に押さえている点にあり、これによって面積が縮
小される。
【００３８】図１２に示すセルは、前述の図１１の素子
を、先に参照した特許第７３６号および出願特許第４１
５号に記載のセルと組み合わせたものである。図１２に
示すセルは、２つの、５−入力ＡＮＤゲート２１と２３
を持っており、下流ＸＯＲゲート２８、レジスタ３３お
よび、図１１のセルから来る下流ＡＮＤゲート４１を持
っている。さらに、図１２のセルには、構成可能な相互
接続要素２５を形成する構成可能なパスゲート９０ａと
９０ｂと反転バブル９０ｃの配置、及び、下流ＡＮＤゲ
ート４１の出力４４に続いてプログラマブルな形で挿入
されるインバータ９１が含まれる。構成可能な相互接続
要素２５と関連するこの２つのプログラマブルパスゲー
ト９０ａと９０ｂによって、前述の機能に優る追加機能
が与えられる。構成相互接続要素２５が状態５０ｄで構
成されている場合、パスゲート９０ａ法“デフォルト｝
状態”で構成され、パスゲート９０ｂは“パス”状態で
構成され、上流ＡＮＤゲート２３の出力３０は、強制的
に論理“０”にされる。このセルの“Ａ”出力部、
“Ｂ”出力部の両方で使用できる論理“０”を作り出す
ことに加えて、下流ＸＯＲゲート２８の入力部３１にお
けるこの“０”定数によって、ＸＯＲゲート２８は入力
３２から出力３５まで論理配線に変えられる。これは、
セル当たり１ビット・スライスシフトレジスタの実現に
不可欠である。
【００３９】さらに、上流ＡＮＤゲート２３の出力３０
は、“デフォルト状態”にパスゲート８３ａ−ｄと９０
ｂをプログラムすることによって強制的に論理“１”と
することができる。この場合、下流ＸＯＲゲート２８の
入力部３２における論理“１”によって、ＸＯＲゲート
２８は入力３１から出力３５までインバータに変えられ
るが、これはインバータが入力３４を単一セル内のレジ
スタ３３へ進めるか、またはそのセルの“Ａ”出力部に
接続するかの、どちらかであることを意味する。
【００４０】図１２のセルでは、構成可能な出力選択マ
ルチプレクサ９２ａと９２ｂが追加されている。好適に
は、マルチプレクサ９２ａと９２ｂは、面積と構成制御
要件を少なくするために横併置型で制御されることが望
ましい。インバータ９１に続けるか、続けないか決める
ために下流ＡＮＤゲート４１を構成する能力は、マルチ
プレクサ９２ｂによって与えられる。これによって柔軟
控が加えられる。出力として“２”入力を選ぶように状
態“２”に設定されたマルチプレクサ９２ａと９２ｂで
は、インバータ９１ぽ信号パスにおかれ、ＸＯＲ関数は
セルの“Ａ”側４０に供給され、ＮＡＮＤ関数はセルの
“Ｂ”側４５に供給される。ＮＡＮＤ関数は単独では汎
用論理関数であるが、ＸＯＲ関数と組合わされたとき、
４つのセルしか用いられない全加算器の実現を可能にす
るものである。出力として“３”入力を選ぶように状態
“３”で構成されたマルチプレクサ９２ａと９２ｂで
は、そのセルを有効に用いて２つのセルしか用いない２
進カウンタの１ステージを実現することができる。図１
２に例示されたこのセルの利点は、極めて広範な論理和
動作を行なうことができることと、ＮＡＮＤ関数を使用
できることである。
【００４１】図１３に示すセルで、ＡＮＤゲート２１と
２３と以前に関連していた８つの構成可能なパスゲート
は、マルチプレクサ９４ａ−ｂと９５ａ−ｂに置き換え
られており、その各々はその出力部でデフォルトの論理
“１”を作り出すように構成してもよい。この変更によ
って、上流ＡＮＤゲート２１と２３に対するファン・イ
ンが減少し、それによって、それらのゲートの速度が高
められる。これが、図１２と図１３に示すセルの間の唯
一の相違である。図１３に示すセルの利点は、適度な広
さの論理和動作を行なう能力があることと、上流ＡＮＤ
ゲートに対するファン・インの減少によって、図１２の
セルのものより優れた性能を持っていることである。
【００４２】本発明による論理セルの推奨実施例を図１
４に示す。図１４のセルではマルチプレクサ９６ａ−ｂ
は、上流ＡＮＤゲート２１と２３の入力部に対して供給
すべき最隣接出力の１つを選ぶように、各々プログラム
可能である。前のセルのマルチプレクサ９４ａ−ｂと９
５ａ−ｂと同様、マルチプレクサ９６ａ−ｂも論理
“１”出力を供給するようにプログラムしてもよい。上
流ＡＮＤゲート２１と２３に入る多重化入力数の減少
が、図１３の推奨実施例のセルとの間の唯一の相違であ
る。図１４に示す推奨実施例の利点は、設計からファン
・インＡＮＤゲート２１と２３を減らすことによって得
られる高性能である。
【００４３】推奨実施例のセルの５１通りの構成状態を
図１５（Ａ）から図１８（ＹＹ）に示す。図１５（Ａ）
から図１８（ＹＹ）に示す状態のセットには、入力マル
チプレクサ９６ａと９６ｂの各々に可能な構成のための
別個の状態は含まれておらず、また、バス状態も含まれ
ていない。図１５（Ａ）から図１８（ＹＹ）で明らかな
ように、図２のセルコアに基づく図１４のデザインによ
って、非常に多様な役に立つ論理関数実現されている
が、これまでに詳述したものは、その中のわずかに過ぎ
ない。
【００４４】これまで図１１から図１４で描かれたセル
の実施例のすべては、隣接セルからの８つの入力と、隣
接セルに対する８つの出力がセルにあるという事実にも
かかわらず、せいぜい、２つの回路網の信号経路がセル
を通じて構成されるという特性を持っている。従って、
２つの回路網の信号経路がセルを通じて構成された場
合、セルの未使用入出力部問の他の可能な接続はすべて
ブロックされる。さらに、これらの入出力部は“Ａ”ク
ラスと“Ｂ”クラスに分割されているが、場合によって
は“Ａ”から“Ｂ”へ、または“Ｂ”から“Ａ”へ信号
を変更するためにセルを単独で用いる必要がある。これ
は通常異なる色によって“Ａ”信号と“Ｂ”信号が関連
づけられているため「色不一致」と呼ばれている。
【００４５】図１９に別の論理アレイは示す。図１９
は、本発明によって形成されたセル１００のアレイの典
型的な部分における直接相互接続を示したものである。
図１のアレイと同様に、これらのセルは４方向に最隣接
セルを持つ各セル１００で二次元マトリックスとして配
置されている。つまり左側（すなわち西側）、右側（す
なわち東側）、上側（すなわち北側）、下側（すなわち
南側）にそれぞれ１つの最隣接セルを持っている。図１
と異なり、各セル１００は、４つの入力部１０１ａ，１
０１ｂ，１０１ｃ、および１０１ｄと、４つの出力部１
０２ａ，１０２ｂ，１０２ｃ、および１０２を持ってい
る。図１のアレイのように、各セル１００は、それぞれ
の４つの最隣接セルベの直接接続に関しては同一であ
る。しかし、セル１００は隣接セルに対して１つしか出
力を供給せず、また、セル１００は隣接セルから１つし
か入力を受け入れない。入出力の型が１つしかない
（“Ａ”と“Ｂ”はなし）ために、「色不一致」が完全
に除去される。出願特許第４１５号のアレイに見られる
ように、本発明と無関係であるために示されていない補
助的バス構造をこのアレイに含めることができる。
【００４６】図２０は、図１９に描かれたようなアレイ
で使用するための、本発明による論理セルの実施例を示
す論理図である。このセルの基本設計は、図１４のもの
から派生したものである。ここには４つの重要な相違点
がある。第一は、入力マルチプレクサ１０３ａと１０３
ｂの両方が、今度は同じ入力を受信することである。こ
の場合、これらは最隣接セルの出力部から受信した出力
１０１ａ−ｄにすぎない。図１１から図１４のセルに見
られるように、構成可能な相互接続要素２４に対する入
力は、バス回路網、最隣接セル、何らかの他の信号源ま
たはそれらの組合せから発信されるものであってもよ
い。第二は、図１４のセルでは横並列で制御された４つ
の入出力選択マルチプレクサ９２ａと９２ｂは、２つの
入出力選択マルチブレークサ１０４ａと１０４ｂに置き
換えられ、やはり、横並列で制御されて、２つの出力関
数Ｆ０とＦ１を作り出す。図１４のセルからの出たマル
チプレクサの状態“０”と“１”は、このセルからは除
去されている。第三は、レジスタ３３のＱ出力３９はフ
ィードバックされ、内部フィードバック手段１１０によ
って入力選択マルチプレクサ１０３ａの入力に変えられ
ている。この特徴によって、図７に示された２進カウン
タの１ビット・スライスや、図８に示すクロック・イネ
ーブル機能を持つレジスタが、単一セル内に完全に実現
することが可能になる。最後に四番目として、４つのセ
ル出力１０２ａ−ｄは、それぞれ別個の５つの入出力選
択マルチプレクサ１０６ａ，１０６ｂ，１０６ｃ、およ
び１０６によって決定される。各出力選択マルチプレク
サは、論理出力関数Ｆ０またはＦ１のいずれかを選択す
ることもでき、また、出力が伝送される側以外の３つの
側からの出力の１つを交互に選択することもできる。Ｕ
ターンを除げば、これによってプロヅクの問題が解決さ
れる。しかしながら、このようなＵターン経路選択は隣
接セルに対するフィードバックパスを実現するために有
用なだけであって、この場合、フィードバッタパスはフ
ィードバック手段１１０によってセル内部に供給され
る。図２０のセルの利点は、Ｕターンを除げば、色不一
致の問題もブロックの問題も存在しないことにある。
【００４７】図２１は、図１９に示すようなアレイで使
用するための、本発明による別のセルの論理図である。
このセルと図２０の前のセルの間の唯一の相違は、出力
選択マルチプレクサ１０７ａ，１０７ｂ，１０７ｃ、お
よび１０７ｄにおいて柔軟性が追加されている点であ
る。図２１のセルにおいては、これらの出力選択マルチ
プレクサ１０７ａ−ｄはそれぞれを独立して構成され、
４つの使用可能な出力関数Ｆ０，Ｆ１，Ｆ２、およびＦ
３の任意の関数を選択することができるが、図２０のセ
ルにおいては、これらの関数の内２しか選択することが
できなかった。さらに、図２１におけるセルの出力選択
マルチプレクサ１０７ａ−ｄは独立して制御され、柔軟
性が追加されている。図２１に示すセルの利点は、色不
一致、ブロックの問題（Ｕターンを除く）が全く存在し
ないことであり、さらに最大限の柔軟性が含まれている
ことである。
【００４８】本発明のこれまでの説明から考えて、多く
の変更、修正および改良等を容易に行えることは明らか
である。図１１から図１４および図２０と図２１では、
本発明による改良型論理セルのいくつかの実施例を図示
した。多数の機能的に同様の実施例もさらに可能であ
る。これらの中には、セルコアの否定論理と同じものに
基く論理セルの実現や、本明細書で開示されたようなセ
ルが、六角形などの幾何学的パターンで配置されたアレ
イの実現や、三次元アレイのような他の配線パターンに
よって相互接続されたアレイの実現が含まれるが、それ
らだけに制限されるものではない。
【００４９】完全なセルデサインを作成するためにセル
コアの論理を増強する際、多様な設計デザインの選択が
可能であり、それらのいくつかを図１１から図１４およ
び図２０と図２１に例示した。しかしながら、本明細書
に開示されたセルコアに基づく同様のセルデサインのす
べては、様々なデザイン選択というの本質とは関わりな
く、本発明の範囲と精神の中にある。特に、デザイン選
択の中に含まれる事柄として、１つのプログラマブル入
力信号を持つＸＯＲゲートを用い、セルコアの要素間の
接続を実現することによって、ＸＯＲゲートをプログラ
ムし、プログラマブル入力の選択に応じて論理配線若し
くはインバータを実現することを考慮に入れる必要があ
ろう。また、各種のマルチプレクサを独立制御で用いる
か従属制御で用いるかによって、柔軟性やサイズ／電力
消費の問題に照らしたデザイン変更を決めることができ
る。セル構成のいくらかを隣接セル及び／若しくはバス
回路網の構成に基づいて自動的に決定するなんらかの機
能をセル自体に含めることも可能である。もう１つの可
能なデザイン選択としては、図１２から図１４における
２つの出力選択マルチプレクサの各々に対する入力の中
に、いずれのマルチプレクサにも入ってくるすべての出
力を含めるということも有効であろう。そうすることに
よって、両方の出力選択マルチプレクサの中に同じ１セ
ットの入力が含まれ、色不一致を効果的に排除すること
ができよう。これらの選択および他の無数のデザイン選
択によって、本発明のセルコアに総体的に基づく、異な
るセルデサインの広範な集合体が生み出されることにな
ろう。したがって、本発明の範囲は、以下の請求項によ
ってのみ制限されるものである。
【図面の簡単な説明】
【図１】出願特許第４１５号による典型的なセルからな
るアレイ部分の概略図である。
【図２】本発明による改良型論理セルの本質的な特徴を
含む、好適なセルコアを例示した論理図である。
【図３】本発明による好適なセルコアのもう一つの論理
回路の実現例を示す論理図である。
【図４】図２と図３の構成可能な相互接続素子２５の一
つの典型的実現（Ａ）、及び、そのいくつかの可能なコ
ンフィギュレーション状態（Ｂ）、（Ｃ）、（Ｄ）、
（Ｅ）を示す。
【図５】図２のセルコアをどのようにコンフィギュレー
ションしてマルチプレクサ機能を実現させるかを例示す
る論理図である。
【図６】図２のセルコアをどのようにコンフィギュレー
ションして並列ロード可能なシフト・レジスタの１ビッ
トスライスを実現させるかを例示する論理図である。
【図７】図２のセルコアをどのようにコンフィギュレー
ションして２進カウンタの１ビット・スライス用論理を
実現するかを例示する論理図である。
【図８】図２のセルコアをどのようにコンフィギュレー
ションしてクロックイネーブルを持つレジスタ用論理を
実現するかを例示する論理図である。
【図９】本発明の論理セル実施例のうちのいくつかで使
用される、デフォルト“１”及びデフォルト“０”のプ
ログラマブルパスゲート素子のための回路実現例
（Ａ）、（Ｃ）と論理記号（Ｂ）、（Ｄ）を示したダイ
アグラムである。
【図１０】本発明の論理セル実施例のうちのいくつかで
使用される、デフォルト“１”及びデフォルト“０”の
プログラマブルマルチプレクサ素子のための回路実現例
（Ａ）、（Ｃ）及び論理記号を示したダイアグラム
（Ｂ）、（Ｄ）である。
【図１１】図１に描写されているようなアレイで用いる
ための、本発明による改良型論理セルの１つの実施例を
示した論理図である。
【図１２】図１に描写されるようなアレイで用いるため
の、本発明による改良型論理セルの別の実施例を示した
論理図である。
【図１３】図１に描写されるようなアレイで用いるため
の、本発明による改良型論理セルのさらに別の実施例を
示した論理図である。
【図１４】図１に描写されるようなアレイで用いるため
の、本発明による改良型論理セルの推奨実施例を示した
論理図である。
【図１５】（Ａ）〜（Ｐ）に示される論理セルの推奨実
施例を例示したコンフィギュレーション状態の一連の論
理図である。
【図１６】（Ｑ）〜（ＦＦ）に示される論理セルの推奨
実施例を例示したコンフィギュレーション状態の一連の
論理図である。
【図１７】（ＧＧ）〜（ＱＱ）に示される論理セルの推
奨実施例を例示したコンフィギュレーション状態の一連
の論理図である。
【図１８】（ＲＲ）〜（ＹＹ）に示される論理セルの推
奨実施例を例示したコンフィギュレーション状態の一連
の論理図である。
【図１９】各セルが４つの入力部及び４つの出力部を持
ち、セルの４つの最隣接セルの各々に対して１つの入力
部と１つの出力部が接続されているアレイの典型的な概
略図である。
【図２０】図１９に描写されるようなアレイで用いるた
めの、本発明による改良型論理セルの１つの実施例を示
した論理図である。
【図２１】図１９に描写されるようなアレイで用いるた
めの、本発明による改良型論理セルの別の実施例を示し
た論理図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カマロタ ラファエル シー アメリカ合衆国 カリフォルニア州 95128 サン ホセ カレッジ ドライ ヴ 879 (56)参考文献 特開 平２−222920（ＪＰ，Ａ) 特開 平１−194608（ＪＰ，Ａ) 特開 平２−242425（ＪＰ，Ａ) 特開 昭63−1114（ＪＰ，Ａ) 特開 昭60−204118（ＪＰ，Ａ) 米国特許5019736（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/177 H03K 19/20

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 プログラマブル論理アレイにおいて、前
    記アレイがＫ個のコンフィギュレーション制御信号及び
    その信号の論理逆値を供給するための手段と、Ｋ個の入
    力部端子の１つあるいはデフォルト値を出力端子に接続
    するためのコンフィギュレーション制御信号に反応する
    プログラマブルデフォルト出力マルチプレクサとを含
    み、前記マルチプクレサがＫ個のパスゲートであり、Ｋ
    個のコンフィギュレーション制御信号の１つの値及びそ
    の値の逆値によって起動された時、各パスゲートがＫ個
    の入力部端子の１つを出力端子に接続することができ、
    各々のパスゲートが、ドレーン、ソース、及びゲート端
    子を含み、ドレーン端子がＫ個の入力部端子の１つに接
    続し、ソース端子が出力端子に接続し、ゲート端子がＫ
    個のコンフィギュレーション制御信号の１つに接続する
    Ｎ形ＭＯＳ形トランジスタ、及び、ドレーン、ソース、
    及びゲート端子を含み、ソース端子がＫ個の入力部端子
    の１つに接続し、ドレーン端子が出力端子に接続し、ゲ
    ート端子がコンフィギュレーション制御信号の論理逆値
    に接続するＰ形ＭＯＳ形トランジスタを含むＫ個のパス
    ゲート、及び、Ｋ個のパスゲートの中のどれも起動され
    ない場合に、出力端子にデフォルト値を供給するための
    Ｋ個のＭＯＳ形トランジスタチェーンを含み、そのチェ
    ーン中のＫ個のＭＯＳ形トランジスタの各々がドレー
    ン、ソース、及びゲート端子を中に含み、チェーン中の
    次のＭＯＳ形トランジスタのドレーン端子にチェーン中
    の各ＭＯＳ形トランジスタのソース端子を接続すること
    によって、前記チェーンが形成され、前記チェーンの末
    端のソース／ドレーン端子の１つが、デフォルト値を供
    給する手段に接続し、チェーンの他端のソース／ドレー
    ン端子は、マルチプレクサの出力端子に接続し、チェー
    ンの各ＭＯＳ形トランジスタのゲートの電圧はＫ個のパ
    スゲートを制御するＫ個のコンフィギュレーション制御
    信号の中の異なる１つの信号によって決定され、それに
    よってすべてのＫ個のパスゲートが起動されないときに
    限り、チェーン中のＭＯＳ形トランジスタのすべてが導
    電することを特徴とする前記論理アレイ。
  2. 【請求項２】 請求項２に記載のマルチプレクサにおい
    て、前記チェーン中のＭＯＳ形トランジスタがＮ形ＭＯ
    Ｓ形トランジスタであって、そのチェーン中の各Ｎ形Ｍ
    ＯＳ形トランジスタのゲート端子が、Ｋ個のコンフィギ
    ュレーション制御信号中の異なる１つの信号の論理逆値
    に対して接続し、かつ、デフォルト値を供給するための
    手段が低い値“０”を供給することを特徴とする前記プ
    ログラマブル論理セル。
  3. 【請求項３】 請求項２に記載のマルチプレクサにおい
    て、前記チェーン中のＭＯＳ形トランジスタがＰ形ＭＯ
    Ｓ形トランジスタであって、そのチェーン中の各Ｐ形Ｍ
    ＯＳ形トランジスタのゲート端子が、Ｋ個のコンフィギ
    ュレーション制御信号中の異なる１つの信号に対して接
    続し、かつ、デフォルト値を供給するための手段が高い
    値“１”を供給することを特徴とする前記プログラマブ
    ル論理セル。
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