JPH06510175A - プログラマブル論理セル及びアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ロ　−　マ　ノ　ノ 本出願は、１９９０年１１月２日に出願された米国特許出願第７／６０８゜４１ ５号の部分継続出願であり、この０７／６０８，４１５号は以下本明細書に参考 として取り入れられている。“プログラマブル論理セル及びアレイ”として出願 された米国特許第５，０１９，７３６号が、関連特許として以下本明細書に取り 入れられている。本出願は又、発明者アトゥルーリ（Ａｔｌｕｒｌ）、カマロタ （Ｃａｍａｒｏｔａ）、ティン（Ｃｈｅｎ）、ファーチク（Ｆｕｒｔｅｋ）、ガ ーベリノク（Ｇａｒｖｅｒｌｃｋ）、ホーリイ（Ｈａｗｌ　ｅｙ）　、モニ（Ｍ ｏｎｌ）、ピケノド（Ｐｌｃｋｅｔｔ）、ポプリ（ＰｏｐＨ）、スミス（Ｓｍｉ 　ｔｈ）、サザーランド（Ｓｕｔｈｅｒｌａｎｄ）及びティン（Ｔ　Ｉ　ｎ　ｇ ）によって同時出願された“コンフィギュレーシ９ン可能論理アレイ”という特 許とも関連する。

２、　１Ｌ且α止り 本発明は、ディジタル論理回路の分野、さらに具体的には、プログラマブル論理 素子及び再プログラマブル論理素子に関する。

３、１匪α１１ 出願特許第４１５号にプログラマブル論理セルのアレイが記載されているが、こ の中での各論理セルは構造的に同一である。このアレイの論理セルは二次元マト リックスで配列されており、各セルは４つの最隣接セルを有し、１つはセルの左 側（すなわち西側）、１つはセルの右側（すなわち東側）、１つはセルの上側（ すなわち北側）、及び１つはセルの下側（すなわち南側）に最隣接セルが位置し ている。４つの方向（北、南、東、西）の各々に対して、セルは２つの入力部と 、２つの出力部を持ち、これらの入出力部は、その各方向にある最隣接セルの２ つの出力部と２つの入力部に接続されている。従って、信号の流れは、２つの次 元の両方向に可能となる。

出願特許第４１５号の図１には、セル２２及びバスネットワーク１２を含むプロ グラマブル論理アレイｌＯが描かれている。セル２２は、行と列の二次元マトリ ックスに配列され、図１には図示されていない接続部によってパスネットワーク １２により相互に接続している。これらのセルは又、一つのセルとそのセルの４ つの最隣接セル（すなわち、東西南北に直に隣接している４つのセル）間で直接 に接続している二次元配列によって相互に接続している。パスネットワーク１２ には、中継器２４と、垂直及び水平バス２５，２６．２７が含まれ、論理配線の 役を果たすように個々のセル２２に要求することな（、アレイ１ｏ内でデータ転 送がバスネノ＋−ワーク１２によって提供される。暗黙裡に存在してはいるが、 本発明には無関係なため、バス構造についての議論は以下省略する。

本発明の１つの目的は、非常に大きな柔軟性を持ちながら、しかも相対的に適度 なサイズの改良論理セルを提供することである。

本発明のもう−っの目的は、出願特許第４１５号のアレイに類似していながら、 改良された論理セルを含む改良アレイを供給することである。

出願特許第４１５号のアレイにおいては、そのアレイが所与のセルによって実現 される論理関数に依存するために、そのセルがその未使用の入出力部の間でも“ 論理配線”を実現する能力は、往々にして制限されることがある。これがために 出願特許第４１５号のアレイのセルが非能率的に利用される結果となる場合があ る。というのは、単に論理配線機能を実現するためにある種のセルを必要とする ことがあるからである。

また、本発明のいま一つのの目的は、改良セルを含む改良アレイを供給すること であり、この改良セルにおいては、セルの未使用の入出力部間の論理的な接続が ブロックされることはない。

４、　１１匪α艷り 本発明は、出願特許第４１５号のような論理セル・アレイで用いるための改良型 論理セルを提供するものである。本発明の改良型論理セルの推奨実施例には、２ つのレベルの組合せ論理及びこの２つのレベルの組合せ論理の下流に配置された レジスタが含まれる。ＶＬＳ　Ｉの面積という点から見ると、出願特許第４１５ 号のアレイで用いられたものに比べて本発明の改良型セルのほうが著しく面積が 小さいにもかかわらず、設計の改良により、アレイにおいて著しく濃縮された論 理の実現が促進されている。たとえば、出願特許第４１５号の論理セルを用いれ ば６つのセルを必要とするようなマルチプレクサを実現するのに、本発明ではた った１つのセルしか必要としない。ロード可能ンフト・レジスタ、カウンタ及び その他のものを含む他の機能ブロックに対しても類似の節減を達成することがで きる。さらに、アレイ上で実現される論理のスピードは、アレイ中のセル間の接 続に関連する遅延によって大きく決定されるので、単一セル内で必要な論理接続 の非常に大きなフラク／−Ｉンを実現する本発明のアレイは、出願特許第４１５ 号に記載されたものより高い性能を達成することができる。

本発明は又、改良型論理セルを中に含む改良型アレイを供給するものであって、 このアレイにおいては、セル内に配置された多重手段によって、セルの未使用の 入出力部を論理上接続することができる。たとえば、各セルが４つの入力部及び ４つの出力部を持つこのようなアレイを備えていると、単一セルを、２つの人力 と２つの出力を用いる半加算器としても、また、経路選択素子としても用いるこ とができ、未使用の２つの入力部と出力部の間を接続することもできよう。

５、・　ｔ′！　日 本発明の以上の及びその他の目的、特徴、及び利点をよりよく理解するために、 次の添付図面を参照しながら以下の詳細な説明を読まれるのがよい。

図１は、出願特許第４１５号による典型的なセルからなるアレイ部分の概略図で ある。

図２は、本発明による改良型論理セルの本質的な特徴を含む、好適なセルファを 例示した論理図である。

図３は、本発明による好適なセルコアのもう一つの論理回路の実現例を示す論理 図である。

図４Ａ〜４Ｅは、図２と３の構成可能な相互接続素子２５の一つの典型的実現、 及び、そのいくつかの可能なコンフィギユレーション状帖を示す。

図５は、図２のセルコアをどのようにコンフイギユレーシヨンしてマルチブ１／ り号機能を実現させるかを例示する論理図である。

図６は、図２のセルコアをどのようにコンフイギユレーシヨンして並列ロード可 能な／フト・レジスタのｌビットスライスを実現させるかを例示する論理図であ る。

図７は、図２のセルコアをどのようにフンフィギュレーン曹ンして２進カウンタ のｌビット・スライス用論理を実現するがを例示する論理図である。

図８は、図２のセルコアをどのようにコンフイギユレーシヨンしてクロックイネ ーブルを持つレジスタ用論理を実現するかを例示する論理図である。

図９Ａ〜９Ｄは、本発明の論理セル実施例のうちのいくつがで使用される、デフ オル）・“ビ及びデフォルト″シのプログラマブルバスゲート素子のための回路 実現例と論理記号を示したダイアグラムである。

図１ＯＡ−１０Ｄは、本発明の論理セル実施例のうちのい（っがで使用される、 デフォルト“ビ及びデフォルト“０″のプログラマブルマルチプレクサ素子のた めの回路実現例及び論理記号を示したダイアグラムである。

図１１は、図１に描写されているようなアレイで用いるための、本発明による改 良型論理セルの１つの実施例を示した論理図である。

図１２は、図１に描写されるようなアレイで用いるための、本発明による改良型 論理セルの別の実施例を示した論理図である。

図１３は、図１に描写されるようなアレイで用いるための、本発明による改良型 論理セルのさらに別の実施例を示した論理図である。

図１４は、図１に描写されるようなアレイで用いるための、本発明による改良型 論理セルの推奨実施例を示した論理図である。

図１５Ａ〜＋５ＹＹは、図１４に示される論理セルの推奨実施例を例示したフン フィギュレ−７ｇ）状態の一連の論理図である。

図１６は、各セルが４つの入力部及び４つの出力部を持ち、セルの４つの最隣接 セルの各々に対して１つの人力部と１つの出方部が接続されているアレイの典型 的な概略図である。

図１７は、図１６に描写されるようなアレイで用いるための、本発明にょる改良 型論理セルの１つの実施例を示した論理図である。

図１８は、図１６に描写されるようなアレイで用いるための、本発明による改良 型論理セルの別の実施例を示した論理図である。

６、［ユ１１韻臣匪 図１は、出願特許第４１５号に記載されたアレイのような、セルｌのアレイの典 型的部分の直接相互接続を描いたものである。図で明らかなように、これらのセ ルは、４つの最隣接セルを持つ各セルの二次元マトリックスで配列されており、 セルの左側（すなわち西側）に１つ、セルの右側（すなわち東側）に１つ、セル の上側（すなわち北側）に１つ、及びセルの下側（すなわち南）に１つそれぞれ 隣接セルが位置している。各セル１は、その４つの最隣接セルへの直接接続に関 しては同一である。このような隣接の各セルに対して、セルは２つの出力部を設 け、また、このような隣接の各セルから、セルは２つの人力部を受ける。

従ッテ、各セルｌは８つの入力部２ａ、２ｂ、３ａ、３ｂ、４ａ、４ｂ、５ａ、 ５ｂ、及び、８つの出力部６ａ、６ｂ、７ａ、７ｂ、８ａ、８ｂ、９ａ、９ｂを 持つ。セルの入力部及び出力部は２つのカテゴリー“Ａ″とＢ″に分割されてい るため、各セルは４つの最隣接セルのそれぞれに接続されたＡ人力部、入出力部 、Ｂ入力部及び８出力部を持つ。隣接セル間で、Ａ人力部は常に入出力部に接続 され、Ｂ入力部は常にＢ出力部に接続される。

図１の実施例のようなアレイで用いるのに適した、本発明の８−人力部・８−出 力部セルのいくつかの実施例を、図１１〜１４に示す。本発明は、異なる数の入 出力部を持つセルを用いて実行することもできる。図１６の実施例のようなアレ イで用いるのに適した、４−人力部・４−出力部セルの２つの実行可能な実施例 を、図１７及び１８に示す。図１１〜１４、及び、図１７、Ｉ８に示されるこれ ら６つの実施例はそれぞれ、同一の基本構造すなわちセルコアを有しており、そ の推奨実施例を図２の論理図に示す。図示のように、このセルファは、２つ論理 レベル、すなわち、２つの組合わせゲート（例としてＡＮＤゲート２１及び２３ ）を含む第ルベルと、２つの組合わせゲート（例として排他的０Ｒ（ＸＯＲ）ゲ ート２８及びＡＮＤゲート４１）を含む第２レベル、及び、第ルベルの論理への 入力部を与えるｌｌ１ｌ成可能な相互接続素子２５、ＸＯＲゲート２８の下流側 レジスタ３３、フノフィギュレー７ツノ制御部４８を持っている。

このセルコアは、第１１第２、及び、第３の論理入力部２０，２２．２４ををす る。人力部２０．２２．及び、２４のソースは、最隣接セル、バスネットワーク （出願特許第４１５号や、前記関連特許“コンフィギュレー／ヨン可能論理アレ イ”に示されているバスネットワークのような）、他のなんらかのソース、ある いは、これらの組合せから発するものであってもよい。

このセルコアにおいて、第１論理入力２０は上流側のＡＮＤ’７’　−ト２１１ ．ｍ入り、第２論理人力２２は上流側のＡＮＤゲート２３に入る。入力２４は、 第１出力２６伎び第２出力２７を発生させる構成可能な相互接続素子２５へ印加 される。構成可能な相互接続素子２５は、コンフィギュレー／−Ｉン制御部４８ が与える値によって制御される、少なくとも２つのコンフィギュレー／ｌｌン状 聾を持っている。

セルあるいはアレイのいずれかと関連した制御記憶メモリ装置、他のセルのコノ フィキュレ＝７ｇノ制御の組合せ機能、あるいは、電子的に融合可能な、電気的 、光学的、あるいは磁気的にプログラム可能な回路素子を含むがこれらに制隈さ れない、様々な手段によってコノフィギュレー７ｇ７制御４８を行なうことがで きる。一般的なものとして、コノフィギュレーンヨン制御線４８のみを論理セル の図面に示す。

図４Ａに、構成可能な相互接続素子２５の典型的実現例２５ａを示す。構成可能 な相互接続素子２５ａには、バスゲート２０６と２０７、及び、ＮＡＮＤケート ２０２と２０３が含まれている。構成可能な相互接続素子２５ａは、コンフイギ ュレー１／−１ノ制御入力２０８と２０９、及び、環境人力２１０の３つの入力 値によって構成される。コンフィギュレー７ｇノ制御入力２０８と２０９は、前 に説明したコノフィギュレー７ｇノ制御部４８から生じる。環境人力２１０は、 様々なコンフイギユレーシヨン制御信号の組合せ機能として、セル及び隣接セル から生じる。

’ｉ　”１１　ｌｘ　号２１０とコノフィギコレー７ｇン制御信号２０９は、Ｎ ＡＮＤゲート２０２によって組合わされ信号２０４を生成する。信号２０４は、 パスゲート２０６と２０７を制御する。バスゲート２０６と２０７は使用可能極 性が反対なので、常にこれらのパスゲートの内の１つだけがアクティブである。

バスゲート２０７がアクティブである場合、構成可能な相互接続素子の入力部２ ４が、構成可能な相互接続素子の出力部２６及びＮＡＮＤゲー）２０３の人力部 を駆動させる。構成可能な相互接続素子の出力部２７は、ＮＡＮＤゲート２０３ によって生成され、これはコ／フィギュレーン９ン制御信号２０８によってゲー ト制御される。バスゲー）２０６がアクティブである場合は、論理“ビは、出力 部２６に向けられ、ＮＡＮＤゲート２０３を介して出力部２７ヘゲート制御され る。

構成可能な典型的な相互接続素子２５８の４つの状態を、５０ａ〜５０ｄとして 示す。図４Ｂに例示された状態５０ａにおいて、構成可能な相互接続素子の入力 部２４は、構成可能な第１相互接続素子の出力部２６に論理上接続され、論理ト 反転した形で、構成可能な第２相互接続素子の出方部２７に接続される。

これらの出力は、バスゲート２０７がアクティブで、がっ、ＮＡＮＤゲート２０ ３への制御入力部に高信号が送られた場合に行なわれる。図４０に例示された状 ！！！＋５ｏｂでは、構成可能な相互接続素子２５は、構成可能な相互接続素子 の入力部２４の値にかかわらず、単に、構成可能な相互接続素子の出力部２６と ２７の両方に定数論理値（１”）を与える。これらの出力は、パスゲート２０６ がアクティブで、かつ、ＮＡＮＤゲート２０３への制御入力部２０８に低信号が 送られた場合に行なわれる。状態５０ｃでは、図４Ｄに示されるように、バスゲ ート２０７をアクティブにすることによって入力部２４は出力部２６へ接続され 、ＮＡＮＤゲート２０３の制御入力部２０８に低信号を印加することによって° ゛１”の信号が出力部２７に与えられる。図４Ｅに示すような状Ｑ５０ｃｌては 、バスケート２０６がアクティブの場合、出力部２６に“ｌ”の信号が供給され 、ＮＡＮＤゲート２Ｑ３の制御入力部２０８にも高信号が与えられる場合、出力 部２７に“０”の信号が与えられる。構成可能な相互接続素子２５を構築するに は多くの方法があるが、その中にはこの他の有用な状態を持つものもある。

図２を再び参照すると、構成可能な相互接続素子２５が状態５０ｂのように構成 された場合、その効果によって、上流側のＡＮＤゲート２１と２３が、それぞれ 、第１論理入力部２０と出力部２９、及び、第２論理入力部２２と出力部３０の 間のパススルーの役割を果たすこととなるのは、明白である。同様に図２におい て、下流側のＥＸＣＬＵＳ　ＩＶＥ−ＯＲ（ＸＯＲ）ゲート２８の入力部３１と ３２は、上流側のＡＮＤゲート２１と２３の出力部２９と３０にそれぞれ接続さ れる。レジスタ３３は、人力部３４を下流側のＸＯＲゲート２８の出力部３５に 接続して下流側に配置される。効果的にするには、セルコアにマルチプレクサ３ ６も設けて使用可能な２つの入力部３７と３８のどちらかを選択するようにして もよい。この２つの入力部のうち入力部３７はレジスタ３３のＱ出力部３９に接 続され、入力部３８は下流側のＸＯＲゲート２８の出力部３５に接続される。セ ルコアの第１論理出力４０は、マルチプレクサ３６によって、隣接セル、パスネ ットワーク、アレイ入出力部、あるいは、池の宛先、又は、これらのいくつかの 組合せに向けて行なわれる。

このセルコアにはまた下流側のＡＮＤゲー）４１が含まれている。下流側のＸＯ Ｒゲート２８のように、下流側のＡＮＤゲート４１の２つの入力部４２と４３は 、上流側のＡＮＤゲート２１と２３の出力部２９と３０から出ている。下流側の ＡＮＤゲート４１の出力４４は、セルコアの第２論理出力部４５へ向けて行われ 、第１論理出力４０のように、この出力部４５は、隣接セル、バスネ、トワーク 、アレイ入出力部、池の宛先、あるいは、これらのある組合せへ接続してもよい 。

このセルコアの設工１は、注意深く簡素化され、可能な限り小型でかつ単純なも のになってきているが、それでもなお、論理的柔軟性を含み、広範囲な多様性を 持つ重要な機能が効率よく実現できるでいる。機能的には類似のセルが従来技術 のなかに存在しているが、このようなセルでは一般に、大規模なプログラマブル ＡＮＤ−ＯＲアレイ素子、あるいは、類似のＰＬＤ装置が採用され、本セルコア の４組のゲート２１．２３．２８及び４１によって行なわれる機能が実現される 。セル中にこのようなプログラマブルＡＮＤ−ＯＲ論理素子を含むことには、２ つの大きな欠点、がある。第一に、セルを実現するために必要とするチップ面積 をかなり広げなければならず、従って、／ングルチノブ上に配置できるセルの数 が少なくなる。第二に、プログラマブルＡ　Ｎ　＋）　−０Ｒアレイ素子は、そ の内部の節点のキャバ／タンスが大きいために、セルの性能が著しく減少してし まう。

以下に例示するように、大きさや速度においてこのような犠牲を払うことなく、 本発明のセルコアによって必要な柔軟性が実現される。

図３には、図２のセルファに論理的に同等なもう一つのセルコア設計が描かれて いる。このセルコアと図２のセルコアとの相違は、上流側のＡＮＤゲート２１と ２３がＮＡＮＤゲート５０と５１に置き換えられ、下流側のＡＮＤゲート４１が ＮＯＲゲート５２に置き換えられている点である。これらの変更によるセルファ の論理関数への影響はない。下流側のＸＯＲゲート２８へ接続する入力部３１と ３２の信号が図３では反転する（図２の入力部３１と３２の信号に関して）とい う事実が、ＸＯＲゲート２８の出力部３５に影響を及ぼすことはない。

また、上流側のＮＡＮＤゲート５０と５１の出力部５３と５４から下流側のＮＯ Ｒゲート５２の人力部５５と５６へ、反転“バブル”を伝えることによって、Ｎ ＯＲゲート５２とＡＮＤゲート４１の論理同値が明白になる。実際、図３に示さ れる構造は現実の集積回路の実現により酷似している。しかしながら、図２のセ ルファの論理機能の方がより直覚的であるため、図１１−１４及び図１７〜１８ に例示した論理セルの実施例は図２のセルコアから派生したものである。

図５には、マルチプレクサ６０として、図２のセルコアを構成したものが例示さ れている。この機能は、出願特許第４１５号で提供されるセルに優る、本発明の セルコアの重要な利点を表わすものである。なぜなら、出願特許第４１５号では 、このようなマルチプレクサには６つのセルを必要とするからである。

図５に描かれているマルチプレクサ構成６０において、構成可能な相互接続素子 は状態５０ａに構成され、マルチプレクサ３６は構成されて、ＸＯＲゲート２８ の出力部３５を選択する。構成可能な相互接続素子への入力２４が論理“ｌ”で ある場合、上流側の第１　ＡＮＤゲート２１を送り込む第１論理入力２ｏは、Ｘ ＯＲゲートの出力部３５に向けて与えられる。構成可能な相互接続素子の入力２ ４が論理″０″である場合、上流側の第２ＡＮＤゲート２３の第２論理人力２２ は、ＸＯＲゲートの出力３５に向けて与えられる。

従来の技術であれば、」二流側のＡＮＤゲートの出力を組合せるこのようなマル チプレクサにおいて下流側で使用される組合わせ素子は、ＯＲゲートであろう。

この代りに、本発明のセルコアではＸＯＲゲート２８が用いられる。図５の回路 でＸＯＲゲートを用いることも可能である。というのは、双方の入力が論理”！ ″でない限りＯＲとＸＯＲゲートは同一の機能を果たすからであり、また、素子 ２５が状態５０ａにある場合、構成可能な相互接続素子２５のために双方の入力 が論理“１”となることあり得ないからである。この位置でＸＯＲゲート２８を 用いる観点は、加算器やカウンタのような多くの重要な演算回路を実現する際、 これが役立つということもある。

図６には、並列ロード可能な／フト・レジスタ６５の１ビツト・スライスとして 機能するように構成された、図２のセルコアが描かれている。前出のマルチプレ クサ構成６０のように、図６の構成可能な相互接続素子２５は状態５０ａに構成 されているが、今度はマルチプレクサ３６は構成されて、入力３７、すなわち、 レジスタ３３のＱ出力３９を選択する。従って、図６は、レジスタ３３が含まれ ていることを除けば図５と同一であり、図５のマルチプレクサ６０は図６の破線 によって示される部分と同一である。

並クリロード可能なノット・レジスタ構成のオペレーアＩｌンは、ロード信号と しての入力部２４上の信号を用いて、前に説明したマルチプレクサ構成６０のオ ペレーア−Ｊノに基くものである。構成可能な相互接続素子２５に入る入力部２ ４の信号が論理″ｌ″である場合、マルチプレクサ構成６０によって、並列デー タ２０がレジスタ３３のＤ人力部３４へ送られる。入力部２４の信号が論理″０ ”である場合、マルチプレクサ構成６０によって、前出のスライスからレジスタ ３３のＤ入力部３４へ直列データが送られる。

図７に、２進カウンタ７０の１−ビット・スライス用論理を実現するために構成 された、図２のセルコアを示す。カウンタスライスを実現するためには、構成可 能な相互接続素子２５が状態５０ｂに構成されて上流側のＡＮＤゲート２１と２ ３か論理配線としての役割し、かつ、マルチプレクサ３６が構成されて、レジス タ３３のＱ出力部３９が選択される。２進カウ／り機能を完全に実現するために は、レジスタ３３のＱ出力３９は第１論理入力２０ヘフイードバノクされなけれ ばなりない。このフィードバック接続を実現するのに、隣接セル、あるいは、図 １７と１８のセル実施例に示されるフィードバック手段＋１０のような他ノフィ ートハノク手段を用いてもよい。

図８に、クロックイネーブルを持つレジスタ８ｏを実現するために構成された、 図２のセルコアを示ｔ０このレジスタ構成では、マルチプレクサ構成６゜が用い られ、レジスタ３３に対して適切な入力部３４が選択される。構成可能な相互接 続素子２５は状態５０ａに構成され、マルチプレクサ３６は構成されて、レジス タ３３のＱ出力部３９が選択される。この例では、入力部２４上の信号はクロッ クイネーブルとして機能する。構成可能な相互接続素子２５に入る入力部２４上 のクロックイネーブル信号が論理”１”である場合、レジスタ３３はその入力部 ３４でマルチプレクサ構成６ｏを通して新しいデータ２ｏを受信する。入力部２ ４上のクロックイネーブル信号が論理″０″である場合、レジスタ３３はそのカ レント状態３９で再ロードされ、これが、隣接セル、あるいは、図１７と１８に 呈示されているような内部フィードバック手段１１０によって上流へ戻され、マ ルチプレクサ構成６０によってレジスタ３３の入力部３４へ戻る。

図９Ａ〜９Ｄに、本発明において有用なデフォルト出力部を持つプログラマブル パスゲートを例示する。デフォルト１１１″出力を持つプログラマブルバスゲー トを回路７０ａとして図９Ａに、また、これに等しい論理記号７ｏｂを図９Ｂに 示す。パスゲート７０ａは端子７１で入力を受信し、端子７２で出力を生成する 。パスゲート７０ａは、また、論理上反転した２つの信号２ｇａと２８ｂをフン フィギュレー／Ｍン制御部から受信する。信号２８日が高位（従って２８ｂは低 位）である“パス”状態において、端子７１の入力部の値は、パスゲート７０８ によって端子７２の出力部へ渡される。信号２８Ｂが低位である“デフォルト” 状態において、パスゲート７０ａは、節点７１ａに接続されたデフォルト″１″ を出力端子７２へ送る。図９Ｂに示される論理記号７ｏｂにおいては、反転した フンフィギュレーンヨン制御信号２８ａと２８ｂは、単一コンフィギュレーンヲ ン制御信号２８ａで表わされている。

類似のプログラマブルバスゲートを、図９ｃの回路７３ａとして示す。パスゲー ト７３ａは、しかしながら、デフォルト″０”出力を持っている。コノフィギュ レーンヨ７信号２８ｄが高位（かつ、２８ｃは低位）である“パス”状嘘におい て、パスゲート７３ａは、端子７４の入力値を端子７５の出力部へ渡す。

信号２８ｄが低位である“デフォルビ状態において、／ｆスゲー）７３ｍは節点 ７４Ｂに接続されたデフォルト″０”を端子７５へ送る。

デフォルト″０″出カフ３ｂを持つプログラマブル／くスゲートを表わす論理記 号を、図９Ｄに示す。このプログラマブル１＜スゲート論理記号７０ｂと７３ｂ は、図１１〜１４及び図１７〜１８の論理セルの図で用℃する。

デフォルト″１″と“０″出力を持つプログラマブル／くスゲ−ドア０ａと７３ ａを実現するために用いられたのと同一の基本的な考え方を拡張し、図１０Ａと ＩＯｃに例示されるような、デフォルト“ビとデフォルト″０″を持つ一般（Ｎ ＋１）人力マルチプレクサ回路６１ａと６２ａを実現すること力（できる。回路 ５１ａは、デフォルト“２“出力を持つ（Ｎ＋２）入力プログラマブＪレマルチ ブレクサである。これと同一の論理記号を６１ｂとして図１０ＢＩこホす。

マルチプレクサ６１ａには、（Ｎ４−１）ＣＭＯＳ送信ゲート６８ａＯ−Ｎ、及 び、一連の（Ｎ＋ｌ）ＰＭＯＳ　トランジスタ６９ａＯ−Ｎが含まれる。マルチ プレクサ６１ａは、コンフイギュレー／ｇン制御線６５ａＯ−Ｎ及びその論理逆 値６６　ａ　’０−　Ｎの値に応じて適切な送信ゲー）６８ａＯ−Ｎを開（こと により、（Ｎ＋１）入力６４ａＯ−Ｎの１つを選択し、出力部６３ａへ接続する 。すべてのコンフィギュレーン１ン制御線６５ａＯ−Ｎがθ″にプログラムされ 、どの入力部も選択されないと、マルチプレクサ６ｔａは“デフォルト”値、つ まり人力部６７ａで与えられる論理“ビを、一連のＰＭＯＳ）ランジスタロ９ａ Ｏ−Ｎを介して出力部６３ａへ差し向ける。

デフォルト“０″の出力を持つプログラマブルマルチプレクサ６２ａ及びそれに 相当する論理記号６２ｂを、図１０ＣとＩＯＣに示す。マルチプレクサ６２ａに は、（Ｎ＋１）ＣＭＯＳ送信ゲート６８ａＯ−Ｎ及び一連の（Ｎ＋１）ＮＭＯＳ トランジスタ６８ｂＯ−Ｎが含まれる。マルチプレクサ６２ａζよ、コンフィギ ュレーンロ７制御線６５ａＯ−Ｎ及びそれらの論理逆値６６ａＯ−Ｎの値に応じ て、（Ｎ＋　１　）入力部６４ａＯ−Ｎの１つを選択し、適切な送信ゲート６８ ａＯ−Ｎを開くことにより、出力部６３ｔｌに接続する。すべてのフンフイギコ レー／ヨン制御綿６５ａ（ＩＮが“０”にプログラムされ、どの入力部も選択さ れないと、マルチプレクサ６２ａは“デフォルビ値、つまり入力部６７ｂで与え られる論理″０″を、一連の８ＭＯ３）ランジスタロ８ｂＯ−Ｎを介して出力部 ６３ｂへ差し向ける。デフォルト出力マルチプレクサを表わす図１０Ｂと１００ の論理記号６１ｂ及び６２ｔｌは、図１１−１４と図１７〜１８１こ示されるセ ルの実施例の論理図の中で使用される。

この”デフ堵ルビ状態は、構成可能な論理セルという状況において、特に価値の あるものである。なぜなら、アレイ中のほとんどのセルは、デフォルト状管のこ のようなマルチプレクサで、典壓的には構成されるからである。図６１ａと６２ ａに示されるデフォルト出力マルチプレクサ回路は、チップ面積という点からみ ると、類似の従来の回路に比べて小さい。なぜなら、これらのデフォルト出力マ ルチプレクサ回路が同じ制御線を用いて送信ゲートとトランジスタチェーンの両 方を制御しているためである。別の利点としては、所望のデフォルト値次第で、 トランジスタチェーンには１つのタイプのトランジスタ（ＰまたはＮ）ｌ−か含 まれないということがある。これによって、不適当な閾値電圧の低下を持ち込む ことなく、貴重なチップ面積が節約される。

図１１から図１４は、図１に示すような配列で用いるための本発明による論理素 子の様々な実施例を示すものである。総体的に見れば、これらの実施例は、図２ に例示されたセルコアに存在する着想が組込まれた可能なセルの中のほんの数例 を表わすものにすぎない。

図１１から図１４に描かれたセルデザインのすべては、アレイ中の東西南北の方 向に関して完全な対称をなしている。別設の指示がなければ、図１０から図１４ に含まれる構成可能なすべての装置（パスゲートおよびマルチプレクサ）は、独 立にプログラムすることができる。最終的に、／イス出力部は、本発明に無関係 であるので、図ＩＯから図１４では省略されている。

アレイで用いるためのセルを実現するいくつかの方法によって、図１１に描かれ た論理セルは図２のセルファを増強する。上流ＡＮＤゲート２１と２３に対する 補助入力部１３Ｑａ−６と８１ａ−ｄは、隣接セルから４つの′″八八人入力４ つの“Ｂ″入力収容する。４通りのＡ”出力と４通りの″Ｂ″出力は、それぞれ 、マルチプレクサ３６とＡＮＤゲート４１から出力される。

構成可能な相互接続要素２５を形成する２つのプログラマブルｔ４スゲート８５ ８と８５ｔ＋、および反転バブル８５ｃによって構成可能な相互接続要素力）ら の左右の出力２６．２７が可能となり、独立に制御される。下流ＸＯＲゲート２ ８の入力３１と３２を供給する２つのプログラマブルレノイスゲート８６ａと８ ６ｂ、および下流ＡＮＤゲー）４１の人力４２と４３を供給する２つのプログラ マブルパスゲート８４８と８４ｂによって、入力ｔ４スゲートの一方力（“、ｆ ス”状態で、他方が”デフォルビ状態で構成されている場合、これらのゲート２ ８と４１の各々は論理配線として作用することが可能になる。構成可能な相互接 続要素２５からの出カブラス人力３Ｑａ−ｃｌと３１ａ−ｄの各々につな力≦る プログラマブルパスゲート８２　ａ−ｄ、　８３　ａ−ｄおよび８５ａ−ｂｌこ よって、上流ＡＮＤゲート２１と２２の各々は、２．３．４、または５の入力Ａ ＮＤ機能の０ずれｂ）を実行できる。さらに、下流ＡＮＤゲート４１を利用する ため（こ“、ｆス”構成でパスゲート８４８と８４ｂを構成することにより、９ 個までの入力ｇＱａ−ｄ。

２４、および８１ａ−ｄのＡＮＤ機能が可能である。図１１のセＪしのＩＩ点ｉ ｔ、極めて広範な論理和動作とマルチプレクサの使用を最少に押さえてし＼る点 １こあり、これによって面積が縮小される。

図１２に示すセルは、前述の図１１の素子を、先に寮照した特許第７３６号およ び出願特許第４１５号に記載のセルと組み合わせたものである。図１２１ご示す セルは、２つの、５−人力ＡＮＤゲート２１と２３を持っており、下流ＸＯＲゲ ート２８、レジスタ３３および、図１１のセＩしから来る下１ＡＮＤゲー）４１ を持っている。さらに、図１２のセルには、構成可能な相互接続要素２５を形成 する構成可能なパスゲート９Ｄａと９０ｂと反転／（プル９０ｃの配置、及び、 下流ＡＮＤゲート４１の出力４４に続いてプログラマブルな形で挿入されるイン バータ９１が含まれる。構成可能な相互接続要素２５と関連するこの２つのプロ グラマブルパスゲート９０ａと９０１）によって、前述の機能ζこ優る追加機能 が与えられる。構成相互接続要素２５が状態５０ｄで構成されてｔ）る場合、ノ くスゲ−）９０ａは−デフオルビ状態で構成され、ｔ＜スゲート９０ｂｌよ“ノ ＜ス”状態で構成され、上流ＡＮＤゲート２３の出力３０は、強制的に論理”０ ″Ｉこされる。

このセルの″Ａ″出力部、′Ｂ′出力部の両方で使用できる論理”０”を作り出 すことに加えて、下流ＸＯＲゲート２８の入力部３１におけるこの”０゛定数に よって、ＸＯＲゲート２８は入力３２から出力３５まで論理配線に変えられる。

これは、セル当たりｌビット・スライス／フトレジスタの実現に不可欠である。

さらに、上流ＡＮＤゲート２３の出力３０は、”デフォルト”状態にパスゲート ８３ａ−ｄと９０ｂをプログラムすることによって強制的に論理″１”とするこ とができる。この場合、下流ＸＯＲゲート２８の人力部３２における論理＋１− によって、ＸＯＲゲート２８は入力３１から１ｂ力３５までインバータに変えら れるが、これはインバータが入力３４を単一セル内のレジスタ３３へ進めるか、 またはそのセルの“八”出力部に接続するかの、どちらかであることを意味する 。

図１２のセルでは、構成可能な出力選択マルチプレクサ９２ａと９２ｂが追加さ れている。好適には、マルチプレクサ９２ａと９２ｂは、面積と構成制御要件を 少なくするために滴併置型で制御されることが望ましい。インバータ９１に続け るか、続けないか決めるために下流ＡＮＤゲート４１を構成する能ノＪは、マル チプレクサ９２１）によって与えられる。これによって柔軟性が加えられる。

出力として”２”入力を選ぶように状態”２”に設定されたマルチプレクサ９２ ８と９２ｂでは、インバータ９Ｉは信号パスにおかれ、ＸＯＲ関数はセルの“Ａ ”側４０に供給され、ＮＡＮＤ関数はセルの“Ｂ”側４５に供給される。ＮＡＮ Ｄ関数は単独では汎用論理関数であるが、ＸＯＲ関数と組合わされたとき、４つ のセルしか用いられない全加算器の実現を可能にするものである。出力として“ ３゛入力を選ぶように状態”３″で構成されたマルチプレクサ９２ａと９２ｂで は、そのセルを有効に用いて２つのセルしか用いない２進カウンタの１ステージ を実現することができる。図１２に例示されたこのセルの利点は、極めて広範な 論理和動作を行なうことができることと、ＮＡＮＤ関数を使用できることである 。

図１３に示すセルで、ＡＮＤゲート２１と２３と以前に関連していた８つの構成 可能なパスゲートは、マルチプレクサ９４ａ−ｂと９５ａ−ｂに置き換えられて おり、その各々はその出力部でデフォルトの論理”１”を作り出すように構成し てもよい。この変更によって、上流ＡＮＤゲート２１と２３に対するファン・イ ンが減少し、それによって、それらのゲートの速度が高められる。これが、図１ ２と図１３に示すセルの間の唯一の相違である。図１３に示すセルの利点は、ｙ な広さの論理和動作を行なう能力があることと、上流ＡＮＤゲートに対するファ ン・イノの減少によって、図１２のセルのものより優れた性能を持っていること である。

本発明による論理セルの推奨実施例を図１４に示す。図１４のセルでは、マルチ プレクサ９６ａ−ｂは、上流ＡＮＤゲート２１と２３の入力部に対して供給すべ き最隣接出力の１つを選ぶように、各々プログラム可能である。前のセルのマル チプレクサ９４ａ−ｂと９５ａ−ｂと同様、マルチプレクサ９６ａ−ｂも論理″ １”出力を供給するようにプログラムしてもよい。上流ＡＮＤゲート２１と２３ に入る多重化入力数の減少が、図１３の推奨実施例のセルとの間の唯一の相違で ある。図１４に示す推奨実施例の利点は、設計からファン・インＡＮＤゲート２ １と２３を減らすことによって得られる高性能である。

推奨実施例のセルの５１通りの構成状態を図１５Ａから図１５ＹＹに示す。

図１５Ａから図１５ＹＹに示す状態のセットには、入力マルチプレクサ９６ａと ９６ｂの各々に可能な構成のための別個の状態は含まれておらず、また、バス状 態も含まれていない。図１５Ａから図１５ＹＹで明らかなように、図２のセルフ ァに基づく図１４のデザインによって、非常に多様な役に立つ論理関数実現され ているが、これまでに詳述したものは、その中のわずかに過ぎない。

これまで図１１から図１４で描かれたセルの実施例のすべては、隣接セルからの ８つの入力と、隣接セルに対する８つの出力がセルにあるという事実にもかかわ らず、せいぜい、２つの回路網の信号経路がセルを通じて構成されるという特性 を持っている。従って、２つの回路網の信号経路がセルを通じて構成された場合 、セルの未使用入出力部間の他の可能な接続はすべてブロックされる。さらに、 これらの入出力部は″Ａ″クラスと“Ｂ″クラス分割されているが、場合によっ てはＡ”から′Ｂ”へ、またはＢ″からＡ″へ信号を変更するためにセルを単独 で用いる必要がある。これは通常異なる色によって“Ａ″信号″Ｂ″信号が関連 づけられているため「色不一致」と呼ばれている。

図１６に別の論理アレイは示す。図１６は、本発明によって形成されたセル＋０ ０のアレイの典型的な部分における直接相互接続を示したものである。図１のア レイと同様に、これらのセルは４方向に最隣接セルを持つ各セル１００で二次元 マトリックスとして配置されている。つまり左側（すなわち西側）、右側（すな わち東側）、−」二側（すなわち北側）、下側（すなゎぢ南側）にそれぞれ１つ の最隣接セルを持っている。図１と異なり、各セル＋００は、４つの入力部１０ １ａ、！０１ｂ、１０１ｃ、および１０１ｄと、４つの出力部１０２ａ。

１０２ｂ、１０２ｃ、および＋０２を持っている。図１のアレイのように、各セ ル１００は、それぞれの４つの最隣接セルへの直接接続に関しては同一である。

しかし、セル＋００は隣接セルに対して１つしが出方を供給せず、また、セル１ ００は隣接セルから１つしか入力を受け入れない。入出力の型が１つしかない（ “Ａ”と“Ｂ”はなし）ために、「色不一致」が完全に除去される。出願特許第 ４１５号のアレイに見られるように、本発明と無関係であるために示されていな い補助的バス構造をこのアレイに含めることができる。

図１７は、図１６に描かれたようなアレイで使用するための、本発明による論理 セルの実施例を示す論理図である。このセルの基本設計は、図１４のものから派 生したものである。ここには４つの重要な相違点がある。第一は、入力マルチプ レクサ１０３ａとｌ０３ｂの両方が、今度は同じ人力を受信することである。こ の場合、これらは最隣接セルの出力部から受信した出力１０１ａ−ｄにすぎない 。図１１から図１４のセルに見られるように、構成可能な相互接続要素２４に対 する入力は、バス回路網、最隣接セル、何らがの他の信号源またはそれらの組合 せから発信されるものであってもよい。東二は、図１４のセルでは横並列で制御 された４つの入出力選択マルチプレクサ９２ａと９２ｂは、２つの入出力選択マ ルチプレクサ１０４ａと＋０４ｂに置き換えられ、やはり、横並列で制御されて 、２つの出力関数ＦＯとＦｌを作り出す。図１４のセルからの出たマルチプレク サの状ａ−ｏ”ａ”ビは、このセルがらは除去されている。第三は、レジスタ３ ３のＱ出力３９はフィードバックされ、内部フィードバック手段１１０によって 入力選択マルチプレクサ１０３ａの入力に変えられている　。この特徴によって 、図７に示された２進カウンタのｌビット・スライスや、図８に示すクロック・ イネーブル機能を持つレジスタが、単一セル内に完全に実現することが可能にな る。最後に四番目として、４つのセル出力１０２ａ−ｄは、それぞれ別個の５つ の入出力選択マルチプレクサ１０６ａ、１０６ｂ、１０６ｃ、および１０６によ って決定される。各出力選択マルチプレクサは、論理出力関数ＦＯまたはＦｌの いずれかを選択することもでき、また、出力が伝送される側辺外の３つの側から の出力の１つを交互に選択することもできる。Ｕター／を除けば、これによって ブロックの問題が解決される。しかしながら、このようなＵターン経路選択は隣 接セルに対するフィードバックバスを実現するために有用なだけであって、この 場合、フィードバックパスはフィードバック手段１１０によってセル内部に供給 される。図１７のセルの利点は、Ｕターンを除けば、色不一致の問題もブロック の問題も存在しないことにある。

図１８は、図１６に示すようなアレイで使用するための、本発明による別のセル の論理図である。このセルと図１７の前のセルの間の唯一の相違は、出力選択マ ルチプレクサ＋０７ａ、１０７ｂ、１０７ｃ、および１０７ｄにおいて柔軟性が 追加されている点である。図１８のセルにおいては、これらの出力選択マルチブ レク’＋１０７ａ−ｄはそねぞれを独立して構成され、４つの使用可能な出力関 数ＦＯ１Ｆ１、Ｆ２、およびＦ３の任意の関数を選択することができるが、図１ ７のセルにおいては、これらの関数の内２しか選択することができなかった。

さらに、図１８におけるセルの出力選択マルチプレクサ１０７ａ−ｄは独立して 制御され、柔軟性が追加されている。図１８に示すセルの利点は、色不一致、ブ ロックの問題（Ｕターンを除く）が全（存在しないことであり、さらに最大限の 柔軟性が含まれていることである。

本発明のごれまでの説明から考えて、多くの変更、修正および改良等を容易に行 えることは明らかである。図１］から図１４および図１７と図１８では、本発明 による改良型論理セルのいくつかの実施例を図示した。多数の機能的に同様の実 施例もさらに可能である。これらの中には、セルコアの否定論理と同じものに基 く論理セルの実現や、本明細書で開示されたようなセルが、六角形などの幾何学 的パターンで配置されたアレイの実現や、三次元アレイのような他の配線パター ンによって相互接続されたアレイの実現が含まれるが、それらだけに制限される ものではない。

完全なセルデザインを作成するためにセルコアの論理を増強する際、多様な設計 デザインの選択が可能であり、それらのいくつかを図１１から図１４および図１ ７と図１８に例示した。しかしながら、本明細書に開示されたセルコアに基づ（ 同様のセルデザインのすべては、様々なデザイン選択というの本質とは関わりな く、本発明の範囲と精神の中にある。特に、デザイン選択の中に含まれる事柄と して、１つのプログラマブル入力信号を持つＸＯＲゲートを用い、セルファの要 素間の接続を実現することによって、ＸＯＲゲートをプログラムし、プログラマ ブル入力の選択に応して論理配線若しくはインバータを実現することを考慮に入 れる必要があろう。また、各種のマルチプレクサを独立制御で用いるか従属制御 で用いるかによって、柔軟性やサイズ／ｉカ消費の問題に照らしたデザイン変更 を決めることができる。セル構成のいくらかを隣接セル及び／若しくはバス回路 網の構成に基づいて自動的に決定するなんらかの機能をセル自体に含めることも 可能である。もう１つの可能なデザイン選択としては、図１２から図１４におけ る２つの出力選択マルチプレクサの各々に対する入力の中に、いずれのマルチプ レクサにも入って（るすべての出力を含めるということも有情であろう。

そうすることによって、両方の出力選択マルチプレクサの中に同じ１セツトの入 力が含まれ、色不一致を効果的に排除することができよう。これらの選択および 他の無数のデザイン選択によって、本発明のセルコアに総体的に基づく、異なる セルデザインの広範な集合体が生み出されることになろう。したがって、本発明 の範囲は、以下の請求項によってのみ制限されるものである。

出力 ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、７ ＦＩＧ、８ ＦＩＧ、１６ 平成　年　月　日

Claims (37)

【特許請求の範囲】
1. １．プログラマブル論理回路において、第１、第２及び第３論理ゲートを含み、 これら３つ論理ゲートの各々が、少なくとも第１及び第２入力部と、少なくとも 一つの第１出力部を持ち、前記第３論理ゲートへの前記第１及び第２入力部が前 記第１及び第２入力部の第１出力部に各々接続されており、 １つの第１入力部、及び第１と第２出力部を持つ構成可能な相互接続素子を含み 、前記第１出力部が、前記第１論理ゲートの前記第１入力部に接続され、前記第 ２出力部が第２論理ゲートの前記第１入力部に接続されていることを特徴とする 前記論理回路。
2. ２．請求の範囲第１項に記載の論理回路において、前記構成可能な相互接続素子 が、第１及び第２状態を生成するための手段をさらに含み、前記構成可能な相互 接続素子が第１状態にある場合、前記構成可能な相互接続素子の第１出力値は、 前記第１論理ゲートの第１出力値が第１論理ゲートの第１入力値以外の第１論理 ゲートへの入力値によって決定される値になり、また、前記構成可能な相互接続 素子の第２出力値は、第２論理ゲートの第１出力値が、第２論理ゲートの第１入 力値以外の第２論理ゲートへの入力値によって決定されるものになり、また、前 記構成可能な相互接続素子が第２状態にある場合、前記構成可能な相互接続素子 の１つの出力値は、前記構成可能な相互接続素子の第１入力値に等しく、かつ、 もう一方の出力値は前記構成可能な相互接続素子への第１入力値の論理逆値に等 しいことを特徴とする前記論理回路。
3. ３．請求の範囲第２項に記載の論理回路において、前記構成可能な相互接続素子 が、第３及び第４状態を生成するための手段をさらに含み、前記構成可能な相互 接続素子が第３状態にある場合、前記構成可能な相互接続素子の第１出力値が前 記第１論理ゲートの第１出力値に等しく、また、前記構成可能な相互接続素子の 第２出力値は、第２論理ゲートの第１出力値が第２論理ゲートの第１入力値以外 の第２論理ゲートへの入力値によって決定されるものになり、また、前記構成可 能な相互接続素子が第４状態にある場合、前記構成可能な相互接続素子の第１の 出力値は、第１論理ゲートの第１出力値が第１論理ゲートの第１入力値以外の第 １論理ゲートへの入力値によって決定されるものになり、かつ、前記構成可能な 相互接続素子の第２出力値は第２論理ゲートの第１出力値が与える出力定数値と なり、第３論理ゲートはその第１入力値からその第１出力値へ論理的逆値関数を つくることを特徴とする前記論理回路。
4. ４．請求の範囲第２項に記載の論理回路において、前記構成可能な相互接続素子 が第２状態にある場合、前記論理回路が、第１若しくは第２ゲートの第２入力部 を第３ゲートの第１出力部へ接続するためにマルチプレクサを実現することがで き、前記構成可能な相互接続素子への第１入力値に依存することを特徴とする前 記論理回路。
5. ５．請求の範囲第２項に記載の論理回路において、前記構成可能な相互接続素子 の状態を制御するためにコンフィギュレーション制御手段をさらに含むことを特 徴とする前記論理回路。
6. ６．請求の範囲第１項に記載の論理回路において、データ入力部及びデータ出力 部を持つレジスタをさらに含み、前記データ入力部が前記第３論理ゲートの前記 第１出力部に接続されていることを特徴とする前記論理回路。
7. ７．請求の範囲第６項に記載の論理回路において、前記第３論理ゲートが排他的 ＯＲゲートであることを特徴とする前記論理回路。
8. ８．請求の範囲第７項に記載の論理回路において、前記排他的ＯＲゲートへの入 力時に論理“２”値の存在を明らかにする手段をさらに含むことを特徴とする前 記論理回路。
9. ９．請求の範囲第８項に記載の論理回路において、前記排他的ＯＲゲートへの入 力時に論理“０”値の存在を明らかにする手段をさらに含むことを特徴とする前 記論理回路。
10. １０．請求の範囲第９項に記載の論理回路において、前記論理回路が、並列ロー ド可能なシフト・レジスタの１−ピット・スライスを実現することができること を特徴とする前記論理回路。
11. １１．請求の範囲第６項に記載の論理回路において、少なくとも第１及び第２入 力部と一つの第１出力部を持つ第４論理ゲートをさらに含み、前記第１及び第２ 入力部が、それぞれ、前記第１及び第２論理ゲートの第１出力部に接続されてい ることを特徴とする前記論理回路。
12. １２．請求の範囲第１１項に記載の論理回路において、前記論理回路が、２進カ ウンタ用の１−ピット・スライス論理を実現することができることを特徴とする 前記論理回路。
13. １３．請求の範囲第１１項に記載の論理回路において、第１または第２論理ゲー トのいずれかの入力部に前記レジスタのデータ出力部を接続するためにフィード バック手段をさらに含むことを特徴とする前記論理回路。
14. １４．請求の範囲第１３項に記載の論理回路において、前記論理回路が、クロッ クイネーブルを持つレジスタを実現することができることを特徴とする前記論理 回路。
15. １５．請求の範囲第１１項に記載の論理回路において、入力部及び出力部を持つ インバータをさらに含み、前記入力部が前記第４論理ゲートの前記第１出力部に 接続されていることを特徴とする前記論理回路。
16. １６．請求の範囲第１１項に記載の論理回路において、第１、第２及び第４論理 ゲートがＡＮＤゲートであることを特徴とする前記論理回路。
17. １７．請求の範囲第１１項に記載の論理回路において、第１及び第２論理ゲート がＮＡＮＤゲートであり、第４論理ゲートがＮＯＲゲートであることを特徴とす る前記論理回路。
18. １８．プログラマブル論理セル・アレイにおいて使用されるプログラマブル論理 セルにおいて、前記セルが、 第１、第２及び第３セル入力部と、 少なくとも１つの第１セル出力部と、 第１、第２及び第３論理ゲートとを含み、これら３つの論理ゲートの各々が、少 なくとも第１及び第２入力部、並びに少なくとも１つの第１出力部を持ち、前記 第３論理ゲートへの前記第１及び第２入力部が前記第１及び第２論理ゲートの第 １出力部にそれぞれ接続され、 １つの第１入力部、及び第１と第２出力部を持つ構成可能な相互接続素子を含み 、前記第１出力部が、前記第１論理ゲートの前記第１入力部に接続され、前記第 ２出力部が前記第２論理ゲートの前記第１入力部に接続され、第１論理ゲートの 第１入力部に第１セル入力部を接続するための手段と、第２論理ゲートの第１入 力部に第２セル入力部を接続するための手段と、構成可能な相互接続素子の第１ 入力部に第３セル入力部を接続するための手段と、 第１セル出力部に第３論理ゲートの出力部を接続するための手段とを含むことを 特徴とする前記論理セル。
19. １９．プロダラー〜プル論理アレイにおいて、前記アレイがＫコンフィギュレー ション制御信号及びその信号の論理逆値を供給するための手段と、Ｋ入力端子の １つあるいはデフォルト値を出力端子に接続するためにコンフィギュレーション 制御信号に反応するプログラマブルデフォルト出力マルチプレクサとを含み、前 記前記マルチプレクサが Ｋパスゲートを含み、Ｋコンフィギュレーション制御信号の１つの値及びその値 の逆値によって起動された時、各々のＫパスゲートが、Ｋ入力部端子の１つを出 力端子に接続することができ、各々のＫパスゲートが、ドレーン、ソース、及び ゲート端末を中に含むＮ形ＭＯＳ形トランジスタを含み、ドレーン端末がＫ入力 部端子の１つに接続し、ソース端末が出力端子に接続し、ゲート端末がＫコンフ ィギュレーション制動信号の１つに接続し、Ｐ形ＭＯＳ形トランジスタがドレー ン、ソース、及びゲート端末を含み、ソース端末がＫ入力部端子の１つに接続し 、ドレーン端末が出力端子に接続し、ゲート端末がコンフィギュレーション制御 信号の論理逆値に接続し、 Ｋパスゲートの中のどれも起動されない場合、出力端子にデフォルト値を供給す るためにＫＭＯＳ形トランジスタチェーンを含み、そのチューン中のＫＭＯＳ形 トランジスタの各々がドレーン、ソース、及びゲート端末を中に含み、チェーン 中の次のＭＯＳ形トランジスタのドレーン端末にチェーン中の各ＭＯＳ形トラン ジスタのソース端末を接続することによって、前記チェーンが形成され、前記チ ェーンの末端のソース／ドレーン端末の１つが、デフォルト値を供給する手段に 接続し、チェーンの他端のソース／ドレーン端末は、マルチプレクサの出力端子 に接続し、チェーンの各ＭＯＳ形トランジスタのゲート電圧はＫパスゲートを制 御するＫコンフィギュレーション制御信号の中の異なる１つの信号によって決定 され、それによってすべてのＫパスゲートが起動されないときに限り、チェーン 中のＭＯＳ形トランジスタのすべてが導電することを特徴とする前記論理アレイ 。
20. ２０．請求の範囲第１９項において定義されるようなマルチプレクサにおいて、 前記チェーン中のＭＯＳ形トランジスタがＮ形ＭＯＳ形トランジスタであって、 そのチェーン中の各Ｎ形ＭＯＳ形トランジスタのゲート端末が、Ｋコンフィギュ レーション制御信号中の異なる１つ信号の論理逆値に対して接続し、かっ、デフ ォルト値を供給するための手段が低い値を供給することを特徴とする前記マルチ プレクサ。
21. ２１．請求の範囲第１９項において定義されるようなマルチプレクサにおいて、 前記チェーン中のＭＯＳ形トランジスタがＰ形ＭＯＳ形トランジスタであって、 そのチェーン中の各Ｐ形ＭＯＳ形トランジスタのゲート端末が、Ｋコンフィギュ レーション制御信号中の異なる１つ信号に対して接続し、かつ、デフォルト値を 供給するための手段が高い値を供給することを特徴とする前記マルチプレクサ。
22. ２２．０プログラマブル論理アレイにおいて使用されるプログラマブル論理セル において、前記論理セルが、 コンフィギュレーション制御を供給するための手段と、第１、第２及び第３セル 入力部と、 一つのセル出力部と、 第１及び第２入力部を各々持つ第１及び第２論理ゲートと、少なくとも２つの入 力部を持つ第３論理ゲートと、前記第１セル入力部を前記第１論理ゲートの前記 第１入力部に接続するための手段と、 前記第２セル入力部を前記第２論理ゲートの前記第１入力部に接続するための手 段と、 前記第１論理ゲートの前記第２入力部に前記第３セル入力の逆値形若しくは定数 論理値のいずれかを接続するためにコンフィギューション制御に反応する手段と 、 前記第２論理ゲートの前記第２入力部に前記第３セル入力部の逆値形若しくは定 数論理値のいずれかを接続するためにコンフィギュレーション制御に反応する手 段と、 前記第１論理ゲートの出力部を前記第３論理ゲートの入力部に接続するための手 段と、 前記第２論理ゲートの出力部を前記第３論理ゲートの入力部に接続するための手 段と、 前記第３論理ゲートの出力部を前記セル出力部に接続するための手段とを含むこ とをと特徴とする前記論理セル。
23. ２３．請求の範囲第２２項に記載の論理セルにおいて、前記第１及び第２論理ゲ ートがＡＮＤゲート若しくはＮＡＮＤゲートのいずれかであって、前記第３論理 ゲートがＸＯＲゲート若しくはＸＮＯＲゲートのいずれかであることを特徴とす る前記論理セル。
24. ２４．請求の範囲第２２項に記載の論理セルにおいて、前記論理セルをコンフィ ギュレーションしてマルチプレクサを実現することが可能であることを特徴とす る前記論理セル。
25. ２５．請求の範囲第２２項に記載の論理セルにおいて、データ入力部及びデータ 出力部を持つレジスタと、前記第３論理ゲートの出力部を前記レジスタの前記デ ータ入力部に接続するための手段と、 前記レジスタの前記データ出力部を前記セル出力部へ接続するための手段とを含 むことを特徴とする前記論理セル。
26. ２６．請求の範囲第２５項に記載の論理セルにおいて、前記論理セルをコンフィ ギュレーションし、並列ロード可能なシフト・レジスタを実現することが可能で あることを特徴とする前記論理セル。
27. ２７．請求の範囲第２５項に記載の論理セルにおいて、前記論理セルをコンフイ ギュレーションしクロックイネーブルを備えたレジスタ用論理を実現することが 可能であることを特徴とする前記論理セル。
28. ２８．請求の範囲第２５項に記載の論理セルにおいて、少なくとも２つの入力部 を持つ第４論理ゲートと、前記第１論理ゲートの出力部を前記第４論理ゲートの 入力部へ接続するための手段と、 前記第２論理ゲートの出力部を前記第４論理ゲートの入力部へ接続するための手 段と、 前記第２論理ゲートの出力部を前記第２セル出力部へ接続するための手段とをさ らに含むことを特徴とする前記論理セル。
29. ２９．請求の範囲第２８項に記載の論理セルにおいて、前記第４論理ゲートがＡ ＮＤゲート若しくはＮＡＮＤゲートのいずれかであることを特徴とする前記論理 セル。
30. ３０．請求の範囲第２８項に記載の論理セルにおいて、前記論理セルをコンフィ ギュレーションして２進カウンタの１−ピット・スライス用論理を実現すること が可能であることを特徴とする前記論理セル。
31. ３１．プログラマブル論理アレイにおいて、複数の論理セルを含み、前記アレイ のエッヂのセルを除く各セルが４つの最隣接セル、つまり、左側（すなわち西側 ）、右側（すなわち東側）、上側（すなわち北側）、そして下側（すなわち南側 ）にそれぞれ１つずつ隣接セルを持ち、それによって前記論理セルが列と行に整 列する１つのアレイを形成し、各セルがコンフィギュレーション制御を供給する ための手段と前記最隣接セルの各々から受信された４つの“Ａ”入力部と、前記 ４つの最隣接セルの各々から受信された４つの“Ｂ”入力部と、第１、第２及び 第３論理ゲートとを含み、各々の論理ゲートが少なくとも第１と第２入力部及び 少なくとも１つの第１出力部を持ち、第３ゲートへの前記第１と第２入力部がそ れぞれ第１及び第２論理ゲートの出力部に接続され、１つの第１入力部及び第１ と第２出力部を持つ構成可能な相互接続素子を含み、前記第１出力部が前記第１ 論理ゲートの第１入力部に接続され、かつ、前記第２出力部が前記第２論理ゲー トの第１入力部に接続され、前記“Ａ”入力部の１つを前記第１論理ゲートの第 ２入力部に接続するためにプログラムによってコンフィギュレーション制御手段 に反応する手段と、前記“Ｂ”入力部の１つを前記第２論理ゲートの第２入力部 に接続するためにプログラムによってコンフィギュレーション制御手段に反応す る手段と、前記第３論理ゲートの出力部を、前記４つの最隣接セルの入力部の前 記“Ａ”入力部及び／若しくは前記“Ｂ”入力部へ接続するためにコンフィギュ レーション制御手段に反応する手段とを含むことを特徴とする前記論理アレイ。
32. ３２．請求の範囲第３１項に記載のプログラマブル論理アレイにおいて、各セル の構成可能な相互接続素子が、第１及び第２状態を生成するための手段をさらに 含み、この構成可能な相互接続素子が第１状態にある場合、前記構成可能な相互 接続素子の第１出力値は、前記第１論理ゲートの第１出力値が第１論理ゲートの 第１入力値以外の第１論理ゲートヘの入力値によって決定される値にセットされ 、また、前記構成可能な相互接続素子の第２出力値は、第２論理ゲートの第１出 力値が、第２論理ゲートの第１入力値以外の第２論理ゲートヘの入力値によって 決定されるものになり、また、前記構成可能な相互接続素子が第２状態にある場 合、前記構成可能な相互接続素子の１つの出力値は、前記構成可能な相互接続素 子の第１入力値に等しく、かつ、もう一方の出力値は前記構成可能な相互接続素 子への第１入力値の論理逆値に等しいことを特徴とする前記論理アレイ。
33. ３３．請求の範囲第３２項に記載のプログラマブル論理アレイにおいて、各セル の前記構成可能な相互接続素子が、第３及び第４状態を生成するための手段をさ らに含み、前記構成可能な相互接続素子が第３状態にある場合、前記構成可能な 相互接続素子の第１出力値が前記第１論理ゲートの第１出力値に等しく、また、 前記構成可能な相互接続素子の第２出力値は、第２論理ゲートの第１出力値が第 ２論理ゲートの第１入力値以外の第２論理ゲートへの入力値によって決定される ものになり、また、前記構成可能な相互接続素子が第４状態にある場合、前記構 成可能な相互接続素子の第１の出力値は、第１論理ゲートの第１出力値が第１論 理ゲートの第１入力値以外の第１論理ゲートヘの入力値によって決定されるもの になり、かつ、前記構成可能な相互接続素子の第２出力値は第２論理ゲートの第 １出力値が与える出力定数値となり、第３論理ゲートはその第１入力値からその 第１出力値へ論理的逆値関数をつくることを特徴とする前記論理アレイ。
34. ３４．請求の範囲第３２項に記載のプログラマブル論理アレイにおいて、各セル が、少なくとも第１及び第２入力部と少なくとも一つの第１出力部を持つ第４論 理ゲートをさらに含み、前記第１及び第２入力部が、それぞれ、前記第１及び第 ２論理ゲートの第１出力部に接続され、かつ、第３論理ゲートの出力部を、前記 最隣接セルの“Ｂ”入力部へ供給することが可能であることを特徴とする前記論 理アレイ。
35. ３５．プログラマブル論理アレイにおいて、複数の論理セルを含み、前記アレイ のエッヂのセルを除く各セルが４つの最隣接セル、つまり、左側（すなわち西側 ）、右側（すなわち東側）、上側（すなわち北側）、そして下側（すなわち南側 ）にそれぞれ１つずつ隣接セルを持ち、それによって前記論理セルが列と行に整 列する１つのアレイを形成し、各セルがコンフィギュレーション制御を供給する ための手段と前記最隣接セルの各々から受信された４つの入力値と、第１、第２ 及び第３論理ゲートとを含み、各々の論理ゲートが少なくとも第１と第２入力部 及び少なくとも１つの第１出力部を持ち、第３ゲートヘの前記第１と第２入力部 がそれぞれ第１及び第２論理ゲートの第１出力部へ接続され、１つの第１入力部 及び第１と第２出力部を持つ構成可能な相互接続素子を含み、前記第１出力部が 前記第１論理ゲートの第１入力部に接続され、かつ、前記第２出力部が前記第２ 論理ゲートの第１入力部に接続され、前記第２入力部への前記４つの最隣接入力 部の１つを前記第１論理ゲートへ接続するためにプログラムによってコンフィギ ュレーション制御手段に反応する手段と、 前記第２入力部への前記４つの最隣接入力部の１つを前記第２論理ゲートへ接続 するためにプログラムによってコンフィギュレーション制御手段に反応する手段 と、 前記第３論理ゲートの南、東、西側の最隣接セル及び出力部からの入力部を含む 、複数の北側出力部の候補の内の１つを北側への最隣接セルの入力部へ接続する ための北側出力部選択手段と、 前記第３論理ゲートの北、東、西側の最隣接セル及び出力部からの入力部を含む 、複数の南側出力部の候補の内の１つを南側への最隣接セルの入力部へ接続する ための南側出力部選択手段と、 前記第３論理ゲートの北、南、西側の最隣接セル及び出力部からの入力部を含む 、複数の東側出力部の候補の内の１つを東側への最隣接セルの入力部へ接続する ための東側出力部選択手段と、 前記第３論理ゲートの北、南、東側の最隣接セル及び出力部からの入力部を含む 、複数の西側出力部の候補の内の１つを西側への最隣接セルの入力部へ接続する ための西側出力部選択手段とを含むことを特徴とする前記論理アレイ。
36. ３６．請求の範囲第３５項に記載のプログラマブル論理アレイにおいて、各セル の構成可能な相互接続素子が、第１及び第２状態を生成するための手段をさらに 含み、この構成可能な相互接続素子が第１状態にある場合、前記構成可能な相互 接続素子の第１出力値は、前記第１論理ゲートの第１出力値が第１論理ゲートの 第１入力値以外の第１論理ゲートヘの入力値によって決定される値にセットされ 、また、前記構成可能な相互接続素子の第２出力値は、第２論理ゲートの第１出 力値が、第２論理ゲートの第１入力値以外の第２論理ゲートヘの入力値によって 決定されるものになり、また、前記構成可能な相互接続素子が第２状態にある場 合、前記構成可能な相互接続素子の１つの出力値は、前記構成可能な相互接続素 子の第１入力値に等しく、かつ、もう一方の出力値は前記構成可能な相互接続素 子への第１入力価の論理逆値に等しいことを特徴とする前記論理アレイ。
37. ３７．請求の範囲第３６項に記載のプログラマブル論理アレイにおいて、各セル が、少なくとも第１及び第２入力部と一つの第１出力部を持つ第４論理ゲートを さらに含み、前記第１及び第２入力部が、前記第１及び第２論理ゲートの第１出 力部に接続され、かつ、北、南、東及び西側の出力選択手段の中のそれぞれへこ のような選択手段のそれぞれからの複数の出力部候補の１つとして前記第４論理 ゲートの出力部を供給することを特徴とする前記論理アレイ。