JP2965802B2 - 半導体集積回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/17748—Structural details of configuration resources
- H03K19/1776—Structural details of configuration resources for memories
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に係わ
り、特に電気的に論理のプログラムが可能な回路に関す
るものである。
り、特に電気的に論理のプログラムが可能な回路に関す
るものである。
【０００２】
【従来の技術】比較的大規模であって電気的にプログラ
ムが可能な装置は、一般にはField Programmable Gate
Array （以下、ＦＰＧＡと省略する）と称されている。
ＦＰＧＡは論理動作を行う論理回路と、信号線間の接続
状態を切り替える配線形成部分とに独立してプログラム
することが可能である。従来のＦＰＧＡは、図１６に示
されるように論理回路が形成された領域５０と、配線形
成部分が形成された領域５１〜５４とが物理的に分離さ
れていた。図１７に示されたＦＰＧＡも同様であり、論
理回路が形成された領域６０と、配線形成部分が形成さ
れた領域６１〜６４が分離されている。ここで、ＩＯＢ
６５〜７０は入出力回路用のブロックが設けられている
領域である。
ムが可能な装置は、一般にはField Programmable Gate
Array （以下、ＦＰＧＡと省略する）と称されている。
ＦＰＧＡは論理動作を行う論理回路と、信号線間の接続
状態を切り替える配線形成部分とに独立してプログラム
することが可能である。従来のＦＰＧＡは、図１６に示
されるように論理回路が形成された領域５０と、配線形
成部分が形成された領域５１〜５４とが物理的に分離さ
れていた。図１７に示されたＦＰＧＡも同様であり、論
理回路が形成された領域６０と、配線形成部分が形成さ
れた領域６１〜６４が分離されている。ここで、ＩＯＢ
６５〜７０は入出力回路用のブロックが設けられている
領域である。
【０００３】図１８に、このような従来のＦＰＧＡの概
略構成を示し、動作原理について説明する。上述したよ
うに、ＦＰＧＡは論理回路が形成されたブロック（ＣＬ
Ｂ）８１と、配線形成部分８２と、入出力回路ブロック
（ＩＯＢ）８３の３つの基本要素に分かれている。論理
回路ブロック８１は、基本的な論理素子が組み合わされ
て論理動作を行うブロックであり、図１９に示されるよ
うに組み合わせ論理部８１ａと、フリップフロップ部８
１ｂ，８１ｃとを有している。配線形成部分８２は、論
理回路ブロック８１を相互に接続するためのもので、プ
ログラムすることにより自由に接続の切替えが可能であ
る。入出力回路ブロック８３は、装置と外部とのインタ
ーフェイスをとるための回路が形成されている部分であ
り、同様にプログラムが可能である。
略構成を示し、動作原理について説明する。上述したよ
うに、ＦＰＧＡは論理回路が形成されたブロック（ＣＬ
Ｂ）８１と、配線形成部分８２と、入出力回路ブロック
（ＩＯＢ）８３の３つの基本要素に分かれている。論理
回路ブロック８１は、基本的な論理素子が組み合わされ
て論理動作を行うブロックであり、図１９に示されるよ
うに組み合わせ論理部８１ａと、フリップフロップ部８
１ｂ，８１ｃとを有している。配線形成部分８２は、論
理回路ブロック８１を相互に接続するためのもので、プ
ログラムすることにより自由に接続の切替えが可能であ
る。入出力回路ブロック８３は、装置と外部とのインタ
ーフェイスをとるための回路が形成されている部分であ
り、同様にプログラムが可能である。
【０００４】これらの３つの基本要素は、それぞれプロ
グラムによって機能の変更が可能であり、所望の仕様に
設定することができる。仕様の設定は、それぞれの基本
要素に１対１に対応したプログラムメモリの内容を書き
換えることによって、自在に変更することができる。
グラムによって機能の変更が可能であり、所望の仕様に
設定することができる。仕様の設定は、それぞれの基本
要素に１対１に対応したプログラムメモリの内容を書き
換えることによって、自在に変更することができる。
【０００５】
【発明が解決しようとする課題】しかし、従来のＦＰＧ
Ａには次のような問題があった。論理回路ブロック８１
と配線形成部分８２のそれぞれの面積は、装置の小型化
を図るために最適な比率に設定する必要があるが、全体
の論理機能の仕様によって大きく異なってくる。
Ａには次のような問題があった。論理回路ブロック８１
と配線形成部分８２のそれぞれの面積は、装置の小型化
を図るために最適な比率に設定する必要があるが、全体
の論理機能の仕様によって大きく異なってくる。
【０００６】図２０（ａ）及び（ｂ）に示されたよう
に、同じ論理回路９１〜９４を用いたＦＰＧＡであって
も、必要な配線量は全体の論理回路機能によって大きく
異なる。
に、同じ論理回路９１〜９４を用いたＦＰＧＡであって
も、必要な配線量は全体の論理回路機能によって大きく
異なる。
【０００７】ところが、従来のＦＰＧＡでは論理回路ブ
ロックと配線形成部分とは互換性がなく、面積比率の設
定は一律に決められていたため、装置の仕様によって面
積の利用効率は著しく低かった。このような問題は、集
積度が向上するにつれ益々顕著なものとなってきた。さ
らに半導体微細化技術の進歩に応じた、デバイスの規模
拡張を行おうとする際に、論理形成と配線形成が別であ
ることから、拡張性の点で難がある。
ロックと配線形成部分とは互換性がなく、面積比率の設
定は一律に決められていたため、装置の仕様によって面
積の利用効率は著しく低かった。このような問題は、集
積度が向上するにつれ益々顕著なものとなってきた。さ
らに半導体微細化技術の進歩に応じた、デバイスの規模
拡張を行おうとする際に、論理形成と配線形成が別であ
ることから、拡張性の点で難がある。
【０００８】本発明は上記事情に鑑みてなされたもので
あり、論理回路が形成された領域の占める面積と、配線
が形成された部分の面積とを最適な比率に設定し、面積
の利用効率を上げて装置の小型化に寄与し得る半導体集
積回路を提供することを目的とする。また、規模の拡張
に容易に対応できる上記半導体集積回路の基本構造を提
供するものである。
あり、論理回路が形成された領域の占める面積と、配線
が形成された部分の面積とを最適な比率に設定し、面積
の利用効率を上げて装置の小型化に寄与し得る半導体集
積回路を提供することを目的とする。また、規模の拡張
に容易に対応できる上記半導体集積回路の基本構造を提
供するものである。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の信号線に接続された基本部分を複数備え、前
記基本部分は、前記信号線より与えられた信号を用いて
論理演算を行う論理演算モードと、前記信号線の相互の
接続状態の設定を行う配線形成モードのいずれの動作も
可能であり、任意に選択されたどちらかの動作モードに
て動作するものであり、前記論理演算モードと前記配線
形成モードのいずれかを指定するモード信号を出力する
モード指定手段と、データを記憶するメモリを複数有す
るメモリ部と、前記モード指定手段から出力された前記
モード信号が前記論理演算モードに対応しているとき動
作状態になり、論理入力信号を与えられてデコードし、
スイッチング切り替え信号を出力するデコーダと、前記
メモリ部の有する前記メモリに接続された複数の第１の
スイッチング素子を有し、前記スイッチング切り替え信
号を与えられて前記第１のスイッチング素子のオンオフ
状態を切り替え、前記第１のスイッチング素子のうちオ
ン状態になったものに接続された前記メモリに記憶され
ているデータを論理出力信号として出力させる第１のス
イッチング回路と、前記メモリ部の有する前記メモリに
接続された複数の第２のスイッチング素子を有し、前記
モード記憶手段から出力された前記モード信号が前記配
線形成モードに対応しているとき前記第２のスイッチン
グ素子をオン状態にし、この第２のスイッチング素子に
接続されている前記メモリに記憶されているデータを配
線形成信号として出力させる第２のスイッチング回路
と、前記信号線の間に接続された複数の第３のスイッチ
ング素子を有し、前記第２のスイッチング回路から出力
された前記配線形成信号を与えられて前記第３のスイッ
チング素子のオンオフ状態を切り替える第３のスイッチ
ング回路とを有することを特徴とする。
は、複数の信号線に接続された基本部分を複数備え、前
記基本部分は、前記信号線より与えられた信号を用いて
論理演算を行う論理演算モードと、前記信号線の相互の
接続状態の設定を行う配線形成モードのいずれの動作も
可能であり、任意に選択されたどちらかの動作モードに
て動作するものであり、前記論理演算モードと前記配線
形成モードのいずれかを指定するモード信号を出力する
モード指定手段と、データを記憶するメモリを複数有す
るメモリ部と、前記モード指定手段から出力された前記
モード信号が前記論理演算モードに対応しているとき動
作状態になり、論理入力信号を与えられてデコードし、
スイッチング切り替え信号を出力するデコーダと、前記
メモリ部の有する前記メモリに接続された複数の第１の
スイッチング素子を有し、前記スイッチング切り替え信
号を与えられて前記第１のスイッチング素子のオンオフ
状態を切り替え、前記第１のスイッチング素子のうちオ
ン状態になったものに接続された前記メモリに記憶され
ているデータを論理出力信号として出力させる第１のス
イッチング回路と、前記メモリ部の有する前記メモリに
接続された複数の第２のスイッチング素子を有し、前記
モード記憶手段から出力された前記モード信号が前記配
線形成モードに対応しているとき前記第２のスイッチン
グ素子をオン状態にし、この第２のスイッチング素子に
接続されている前記メモリに記憶されているデータを配
線形成信号として出力させる第２のスイッチング回路
と、前記信号線の間に接続された複数の第３のスイッチ
ング素子を有し、前記第２のスイッチング回路から出力
された前記配線形成信号を与えられて前記第３のスイッ
チング素子のオンオフ状態を切り替える第３のスイッチ
ング回路とを有することを特徴とする。
【００１０】
【００１１】あるいは、前記基本部分は前記論理演算モ
ードとして順序論理演算を行うことが可能であり、前記
メモリ部の有する前記メモリのうち、少なくともいずれ
か１つはラッチ用メモリに相当し、前記デコーダは、入
力された前記論理入力信号が所定のレベルにあるとき、
前記第１のスイッチング素子のうち前記ラッチ用メモリ
に接続されたものをオン状態にし、前記信号線から与え
られたデータを前記ラッチ用メモリに与えてラッチさせ
るものであってもよい。
ードとして順序論理演算を行うことが可能であり、前記
メモリ部の有する前記メモリのうち、少なくともいずれ
か１つはラッチ用メモリに相当し、前記デコーダは、入
力された前記論理入力信号が所定のレベルにあるとき、
前記第１のスイッチング素子のうち前記ラッチ用メモリ
に接続されたものをオン状態にし、前記信号線から与え
られたデータを前記ラッチ用メモリに与えてラッチさせ
るものであってもよい。
【００１２】
【作用】論理演算モードと配線形成モードのいずれの動
作をも実現することができる基本部分が複数備わってい
るため、装置の仕様に応じて任意に選択されたどちらか
の動作モードにて動作することによって、面積比率を最
適に設定することができる。ここで、基本部分がモード
指定手段、メモリ部、デコーダ、第１，第２及び第３の
スイッチング回路を有し、モード指定手段から出力され
たモード信号によりいずれかのモードが指定される。論
理演算モードが指定された場合は、デコーダが動作状態
になり、論理入力信号を与えられてデコードし、スイッ
チング切り替え信号を出力する。第１のスイッチング回
路がスイッチング切り替え信号を与えられると、第１の
スイッチング素子のオンオフ状態が切り替わり、オン状
態になったものに接続されたメモリに記憶されているデ
ータが論理出力信号として出力される。配線形成モード
が指定された場合は、第２のスイッチング回路の有する
第２のスイッチング素子がオン状態になり、第２のスイ
ッチング素子に接続されたメモリに記憶されているデー
タが、配線形成信号として出力される。第３のスイッチ
ング回路にこの配線形成信号が与えられると、第３のス
イッチング素子のオンオフ状態が切り替わり、基本部分
に接続されている信号線の間の接続状態が設定される。
このように、いずれのモードの動作も可能であり、任意
に選択することができる。
作をも実現することができる基本部分が複数備わってい
るため、装置の仕様に応じて任意に選択されたどちらか
の動作モードにて動作することによって、面積比率を最
適に設定することができる。ここで、基本部分がモード
指定手段、メモリ部、デコーダ、第１，第２及び第３の
スイッチング回路を有し、モード指定手段から出力され
たモード信号によりいずれかのモードが指定される。論
理演算モードが指定された場合は、デコーダが動作状態
になり、論理入力信号を与えられてデコードし、スイッ
チング切り替え信号を出力する。第１のスイッチング回
路がスイッチング切り替え信号を与えられると、第１の
スイッチング素子のオンオフ状態が切り替わり、オン状
態になったものに接続されたメモリに記憶されているデ
ータが論理出力信号として出力される。配線形成モード
が指定された場合は、第２のスイッチング回路の有する
第２のスイッチング素子がオン状態になり、第２のスイ
ッチング素子に接続されたメモリに記憶されているデー
タが、配線形成信号として出力される。第３のスイッチ
ング回路にこの配線形成信号が与えられると、第３のス
イッチング素子のオンオフ状態が切り替わり、基本部分
に接続されている信号線の間の接続状態が設定される。
このように、いずれのモードの動作も可能であり、任意
に選択することができる。
【００１３】
【００１４】また、メモリ部の有するメモリのうち、少
なくともいずれか１つがラッチ用メモリである場合、論
理入力信号が所定のレベルにあるとき、ラッチ用メモリ
に接続された第１のスイッチング素子がデコーダにより
オン状態になり、信号線から与えられたデータがラッチ
用メモリにラッチされることにより、順序論理動作が実
現される。
なくともいずれか１つがラッチ用メモリである場合、論
理入力信号が所定のレベルにあるとき、ラッチ用メモリ
に接続された第１のスイッチング素子がデコーダにより
オン状態になり、信号線から与えられたデータがラッチ
用メモリにラッチされることにより、順序論理動作が実
現される。
【００１５】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。本実施例による半導体集積回路は、配線
が形成され得る部分と論理が形成され得る部分との二つ
の機能を合わせ持つ基本部分を有し、この基本部分がア
レイ状に配置されたものを基本構造としている。
して説明する。本実施例による半導体集積回路は、配線
が形成され得る部分と論理が形成され得る部分との二つ
の機能を合わせ持つ基本部分を有し、この基本部分がア
レイ状に配置されたものを基本構造としている。
【００１６】基本部分には複数本の信号線が接続されて
おり、例えば図２に示された基本部分Ｆ１１には４本の
信号線Ｌ１〜Ｌ４が接続されている。この基本部分Ｆ１
１は、４本の信号線Ｌ１〜Ｌ４の間における何らかの論
理演算を行う論理演算モードと、信号線Ｌ１〜Ｋ４間の
何らかの接続状態を設定する配線形成モードとの二つの
基本動作モードを実現する。
おり、例えば図２に示された基本部分Ｆ１１には４本の
信号線Ｌ１〜Ｌ４が接続されている。この基本部分Ｆ１
１は、４本の信号線Ｌ１〜Ｌ４の間における何らかの論
理演算を行う論理演算モードと、信号線Ｌ１〜Ｋ４間の
何らかの接続状態を設定する配線形成モードとの二つの
基本動作モードを実現する。
【００１７】そして、図３に示されるように基本部分Ｆ
１１，Ｆ１２，Ｆ２１，…が複数個アレイ状に配置さ
れ、それぞれの間が信号線Ｌ１，Ｌ２，Ｌ３，Ｌ４，…
で接続されている。
１１，Ｆ１２，Ｆ２１，…が複数個アレイ状に配置さ
れ、それぞれの間が信号線Ｌ１，Ｌ２，Ｌ３，Ｌ４，…
で接続されている。
【００１８】このように、本実施例における半導体集積
回路の構成は、基本部分を繰り返したものとなってお
り、外部との間で信号を入出力する入出力回路を除くと
全体に均一な構成である。従って、入出力回路以外の全
ての領域を、論理演算モードと配線形成モードのいずれ
かを自由に選択して設定することができる。この結果、
論理演算を行う領域と配線形成を行う領域との面積の比
率を、装置の仕様に合わせて最適に設定することができ
る。よって、それぞれの領域が予め固定されていた従来
の装置よりも、面積の利用効率が大幅に向上する。
回路の構成は、基本部分を繰り返したものとなってお
り、外部との間で信号を入出力する入出力回路を除くと
全体に均一な構成である。従って、入出力回路以外の全
ての領域を、論理演算モードと配線形成モードのいずれ
かを自由に選択して設定することができる。この結果、
論理演算を行う領域と配線形成を行う領域との面積の比
率を、装置の仕様に合わせて最適に設定することができ
る。よって、それぞれの領域が予め固定されていた従来
の装置よりも、面積の利用効率が大幅に向上する。
【００１９】次に、図１（ａ）及び（ｂ）に、本発明の
第１の実施例としてより具体的な構成を示す。図１
（ａ）に示されるように、本実施例はデコーダ１１と、
スイッチング回路１２および１３、メモリＭ1 〜Ｍn+1
を有している。デコーダ１１の二つの入力端には、論理
入力信号と、メモリＭn+1 から出力されたモード選択信
号バーＭＯＤが入力される。デコーダ１１の一つの入力
端には論理入力信号が入力される信号線Ｌ１１が接続さ
れ、出力端はスイッチング回路１２の入力端に接続され
ている。このスイッチング回路１２の一方の出力端には
信号線Ｌ１２が接続されており、論理演算モード時には
この信号線Ｌ１２から論理出力信号が出力される。また
スイッチング回路１２の他方の複数の出力端は、ｎ＋１
個のメモリＭ1 〜Ｍn+1 に並列に接続されている。メモ
リＭn+１の入力端には、モード選択信号が入力される。
メモリＭ1 〜Ｍn+1 のうち、メモリＭ1 〜Ｍi （ｉは１
以上でｎ以下の整数）はスイッチング回路１３に並列に
接続されている。またスイッチング回路からは、配線形
成信号Ｇ１〜Ｇｍが出力される。
第１の実施例としてより具体的な構成を示す。図１
（ａ）に示されるように、本実施例はデコーダ１１と、
スイッチング回路１２および１３、メモリＭ1 〜Ｍn+1
を有している。デコーダ１１の二つの入力端には、論理
入力信号と、メモリＭn+1 から出力されたモード選択信
号バーＭＯＤが入力される。デコーダ１１の一つの入力
端には論理入力信号が入力される信号線Ｌ１１が接続さ
れ、出力端はスイッチング回路１２の入力端に接続され
ている。このスイッチング回路１２の一方の出力端には
信号線Ｌ１２が接続されており、論理演算モード時には
この信号線Ｌ１２から論理出力信号が出力される。また
スイッチング回路１２の他方の複数の出力端は、ｎ＋１
個のメモリＭ1 〜Ｍn+1 に並列に接続されている。メモ
リＭn+１の入力端には、モード選択信号が入力される。
メモリＭ1 〜Ｍn+1 のうち、メモリＭ1 〜Ｍi （ｉは１
以上でｎ以下の整数）はスイッチング回路１３に並列に
接続されている。またスイッチング回路からは、配線形
成信号Ｇ１〜Ｇｍが出力される。
【００２０】図１（ｂ）には、第１の実施例における基
本部分のうちの配線形成部分のみを示す。配線形成部分
１４の入力端には信号線Ｌ１１が接続され、出力端には
信号線Ｌ１２が接続されている。また配線形成部分１４
は、配線形成信号Ｇ１〜Ｇｍを入力されて信号線Ｌ１１
とＬ１２との間の接続状態を切り替える。このような図
１（ａ）及び図１（ｂ）にそれぞれ示された要素で、一
つの基本部分が構成されている。
本部分のうちの配線形成部分のみを示す。配線形成部分
１４の入力端には信号線Ｌ１１が接続され、出力端には
信号線Ｌ１２が接続されている。また配線形成部分１４
は、配線形成信号Ｇ１〜Ｇｍを入力されて信号線Ｌ１１
とＬ１２との間の接続状態を切り替える。このような図
１（ａ）及び図１（ｂ）にそれぞれ示された要素で、一
つの基本部分が構成されている。
【００２１】メモリＭ1 〜Ｍn+1 のうち、メモリＭn+1
には論理演算モードと配線形成モードのいずれを選択し
指定するデータが書き込まれている。また、論理演算モ
ードの場合には他のメモリＭ1 〜Ｍn+1 に論理データが
記憶されており、配線形成モードの場合にはメモリＭ1
〜Ｍi に配線形成データが記憶されている。
には論理演算モードと配線形成モードのいずれを選択し
指定するデータが書き込まれている。また、論理演算モ
ードの場合には他のメモリＭ1 〜Ｍn+1 に論理データが
記憶されており、配線形成モードの場合にはメモリＭ1
〜Ｍi に配線形成データが記憶されている。
【００２２】先ず、メモリＭn+1 にモード選択信号が入
力される。メモリＭn+1 に、配線形成モードを選択する
データが書き込まれていた場合には、ハイレベルのモー
ド信号ＭＯＤとロウレベルのモード信号バーＭＯＤが出
力される。逆に、論理演算モードを選択するデータが書
き込まれていた場合には、ロウレベルのモード信号ＭＯ
Ｄ及びハイレベルのモード信号バーＭＯＤが出力され
る。
力される。メモリＭn+1 に、配線形成モードを選択する
データが書き込まれていた場合には、ハイレベルのモー
ド信号ＭＯＤとロウレベルのモード信号バーＭＯＤが出
力される。逆に、論理演算モードを選択するデータが書
き込まれていた場合には、ロウレベルのモード信号ＭＯ
Ｄ及びハイレベルのモード信号バーＭＯＤが出力され
る。
【００２３】配線形成モードの場合、ハイレベルのモー
ド信号ＭＯＤがスイッチング回路１３に入力されて、内
部の全てのスイッチング素子が導通状態になる。これに
より、メモリＭ１〜Ｍｉに記憶されているデータが配線
形成信号Ｇ１〜Ｇｍとして出力され、配線形成部分１４
に与えられる。配線形成部分１４では、配線形成信号Ｇ
１〜Ｇｍに応じて信号線Ｌ１１と信号線Ｌ１２との接続
状態を切り替える。
ド信号ＭＯＤがスイッチング回路１３に入力されて、内
部の全てのスイッチング素子が導通状態になる。これに
より、メモリＭ１〜Ｍｉに記憶されているデータが配線
形成信号Ｇ１〜Ｇｍとして出力され、配線形成部分１４
に与えられる。配線形成部分１４では、配線形成信号Ｇ
１〜Ｇｍに応じて信号線Ｌ１１と信号線Ｌ１２との接続
状態を切り替える。
【００２４】さらに、ロウレベルのモード信号バーＭＯ
Ｄがデコーダ１１に与えられ、デコーダ１１は非動作状
態になる。これにより、論理入力信号はスイッチング回
路１２には入力されず、スイッチング回路１２内の全て
のスイッチング素子は非導通状態を保ち、信号線Ｌ１２
からは論理出力信号は出力されない。
Ｄがデコーダ１１に与えられ、デコーダ１１は非動作状
態になる。これにより、論理入力信号はスイッチング回
路１２には入力されず、スイッチング回路１２内の全て
のスイッチング素子は非導通状態を保ち、信号線Ｌ１２
からは論理出力信号は出力されない。
【００２５】論理演算モードでは、上述したようにメモ
リＭn+1 からロウレベルのモード信号ＭＯＤが出力され
てスイッチング回路１３に与えられ、非導通状態にな
る。これにより、メモリＭ1 〜Ｍi からは配線形成信号
Ｇ1 〜Ｇm の出力はなされない。
リＭn+1 からロウレベルのモード信号ＭＯＤが出力され
てスイッチング回路１３に与えられ、非導通状態にな
る。これにより、メモリＭ1 〜Ｍi からは配線形成信号
Ｇ1 〜Ｇm の出力はなされない。
【００２６】ハイレベルのモード信号バーＭＯＤが、メ
モリＭn+1 からデコーダ１１に与えられ、デコーダ１１
は動作状態になる。デコーダ１１は、論理入力信号を入
力されてデコードし、その結果をスイッチング回路１２
に与える。これにより、スイッチング回路１２はメモリ
Ｍ1 〜Ｍn のいずれかを選択し、選択したメモリＭと信
号線Ｌ１２とが接続されるように内部のスイッチング素
子のオン・オフ状態を切り替える。選択されたメモリＭ
に記憶されているデータが、論理出力信号として信号線
Ｌ１２より外部へ出力される。
モリＭn+1 からデコーダ１１に与えられ、デコーダ１１
は動作状態になる。デコーダ１１は、論理入力信号を入
力されてデコードし、その結果をスイッチング回路１２
に与える。これにより、スイッチング回路１２はメモリ
Ｍ1 〜Ｍn のいずれかを選択し、選択したメモリＭと信
号線Ｌ１２とが接続されるように内部のスイッチング素
子のオン・オフ状態を切り替える。選択されたメモリＭ
に記憶されているデータが、論理出力信号として信号線
Ｌ１２より外部へ出力される。
【００２７】このように本実施例によれば、配線形成モ
ードの場合には、メモリＭn+1 からハイレベルのモード
信号及びロウレベルのモード信号バーＭＯＤが出力され
るようにデータをプログラムし、メモリＭ1 〜Ｍi には
配線形成に必要なデータをプログラムしておく。論理演
算モードの場合には、メモリＭn+1 からロウレベルのモ
ード信号及びハイレベルのモード信号バーＭＯＤが出力
されるようにデータをプログラムしておき、さらにメモ
リセルＭ1 〜Ｍn には論理出力信号となるデータをプロ
グラムしておく。このように、いずれの動作モードにも
対応が可能であり、装置の仕様に合わせて自由に選択す
ることができる。
ードの場合には、メモリＭn+1 からハイレベルのモード
信号及びロウレベルのモード信号バーＭＯＤが出力され
るようにデータをプログラムし、メモリＭ1 〜Ｍi には
配線形成に必要なデータをプログラムしておく。論理演
算モードの場合には、メモリＭn+1 からロウレベルのモ
ード信号及びハイレベルのモード信号バーＭＯＤが出力
されるようにデータをプログラムしておき、さらにメモ
リセルＭ1 〜Ｍn には論理出力信号となるデータをプロ
グラムしておく。このように、いずれの動作モードにも
対応が可能であり、装置の仕様に合わせて自由に選択す
ることができる。
【００２８】図４及び図５に、さらに具体的な構成を有
する第２の実施例の回路を示す。図４において、第１の
実施例におけるデコーダ１１に相当するものとして、イ
ンバータＩＮ１及びＩＮ２とＡＮＤ回路ＡＮ１〜ＡＮ４
を有している。またスイッチング回路１２として、Ｎチ
ャネルＭＯＳ型トランジスタＴ１１〜Ｔ１８を有し、メ
モリとして９個のメモリＭ１〜Ｍ９を有している。ここ
で、メモリＭ１〜Ｍ９は少なくとも１ビットのデータを
記憶できる素子であればよい。例えば、図５に示された
ような二つのインバータＩＮ１１及びＩＮ１２で構成さ
れたラッチ回路を用いることもできる。またスイッチン
グ回路１３として、トランジスタＴ２１〜Ｔ２６を有し
ている。
する第２の実施例の回路を示す。図４において、第１の
実施例におけるデコーダ１１に相当するものとして、イ
ンバータＩＮ１及びＩＮ２とＡＮＤ回路ＡＮ１〜ＡＮ４
を有している。またスイッチング回路１２として、Ｎチ
ャネルＭＯＳ型トランジスタＴ１１〜Ｔ１８を有し、メ
モリとして９個のメモリＭ１〜Ｍ９を有している。ここ
で、メモリＭ１〜Ｍ９は少なくとも１ビットのデータを
記憶できる素子であればよい。例えば、図５に示された
ような二つのインバータＩＮ１１及びＩＮ１２で構成さ
れたラッチ回路を用いることもできる。またスイッチン
グ回路１３として、トランジスタＴ２１〜Ｔ２６を有し
ている。
【００２９】図６には、配線形成部分１４が示されてい
る。この配線形成部分１４は、信号線Ｌ２１〜Ｌ２４の
接続状態を切り替えるために、トランジスタＴ３１〜Ｔ
３６を有している。信号線Ｌ２１と信号線Ｌ２３との間
にトランジスタＴ３５のドレイン・ソースが接続され、
信号線Ｌ２２と信号線Ｌ２４との間にトランジスタＴ３
６のドレイン・ソースが接続されている。さらに、信号
線Ｌ２１と信号線Ｌ２４との間にはトランジスタＴ３１
のドレイン・ソースが接続され、信号線Ｌ２１と信号線
Ｌ２２との間はトランジスタＴ３４のドレイン・ソース
が接続されている。信号線Ｌ２２と信号線Ｌ２３との間
は、トランジスタＴ３３のドレイン・ソースが接続され
ている。信号線Ｌ２３と信号線Ｌ２４との間は、トラン
ジスタＴ３２のドレイン・ソースが接続されている。そ
して、トランジスタＴ３１〜Ｔ３６のゲートには、それ
ぞれ配線形成信号Ｇ１〜Ｇ６が入力される。
る。この配線形成部分１４は、信号線Ｌ２１〜Ｌ２４の
接続状態を切り替えるために、トランジスタＴ３１〜Ｔ
３６を有している。信号線Ｌ２１と信号線Ｌ２３との間
にトランジスタＴ３５のドレイン・ソースが接続され、
信号線Ｌ２２と信号線Ｌ２４との間にトランジスタＴ３
６のドレイン・ソースが接続されている。さらに、信号
線Ｌ２１と信号線Ｌ２４との間にはトランジスタＴ３１
のドレイン・ソースが接続され、信号線Ｌ２１と信号線
Ｌ２２との間はトランジスタＴ３４のドレイン・ソース
が接続されている。信号線Ｌ２２と信号線Ｌ２３との間
は、トランジスタＴ３３のドレイン・ソースが接続され
ている。信号線Ｌ２３と信号線Ｌ２４との間は、トラン
ジスタＴ３２のドレイン・ソースが接続されている。そ
して、トランジスタＴ３１〜Ｔ３６のゲートには、それ
ぞれ配線形成信号Ｇ１〜Ｇ６が入力される。
【００３０】モード選択信号がメモリＭ９に入力され、
メモリＭ９に記憶されているデータに応じて、モード信
号ＭＯＤ及びバーＭＯＤが出力される。配線形成モード
の場合は、メモリＭ９からハイレベルのモード信号ＭＯ
Ｄが出力されて、トランジスタＴ２１〜Ｔ２６の全ての
ゲートに入力され、オン状態になる。この場合には、メ
モリＭ１〜Ｍ６には配線形成に必要なデータが格納され
ており、配線形成信号Ｇ１〜Ｇ６として出力される。
メモリＭ９に記憶されているデータに応じて、モード信
号ＭＯＤ及びバーＭＯＤが出力される。配線形成モード
の場合は、メモリＭ９からハイレベルのモード信号ＭＯ
Ｄが出力されて、トランジスタＴ２１〜Ｔ２６の全ての
ゲートに入力され、オン状態になる。この場合には、メ
モリＭ１〜Ｍ６には配線形成に必要なデータが格納され
ており、配線形成信号Ｇ１〜Ｇ６として出力される。
【００３１】この配線形成信号Ｇ１〜Ｇ６が、トランジ
スタＴ３１〜Ｔ３６のゲートに入力されてオン又はオフ
状態になり、信号線Ｌ２１〜Ｌ２４間の接続状態が決定
される。また、ロウレベルのモード選択信号バーＭＯＤ
がＡＮＤ回路ＡＮ１〜ＡＮ４に入力され、全てのトラン
ジスタＴ１１〜Ｔ１８のゲートにはロウレベルの信号が
入力される。これにより、トランジスタＴ１１〜Ｔ１８
は全てオフ状態となり、メモリＭ１〜Ｍ８に記憶されて
いるデータは外部へ出力されない。
スタＴ３１〜Ｔ３６のゲートに入力されてオン又はオフ
状態になり、信号線Ｌ２１〜Ｌ２４間の接続状態が決定
される。また、ロウレベルのモード選択信号バーＭＯＤ
がＡＮＤ回路ＡＮ１〜ＡＮ４に入力され、全てのトラン
ジスタＴ１１〜Ｔ１８のゲートにはロウレベルの信号が
入力される。これにより、トランジスタＴ１１〜Ｔ１８
は全てオフ状態となり、メモリＭ１〜Ｍ８に記憶されて
いるデータは外部へ出力されない。
【００３２】論理形成モードの場合は、メモリＭ９から
ロウレベルのモード信号ＭＯＤが出力されてトランジス
タＴ２１〜Ｔ２６のゲートに入力され、オフ状態にな
る。これにより、メモリＭ１〜Ｍ６に記憶されているデ
ータは配線形成信号Ｇ１〜Ｇ６としては出力されない。
この結果、トランジスタＴ３１〜Ｔ３６は全てオフ状態
を保ち、信号線Ｌ２１〜Ｌ２４は相互に接続されていな
い状態になる。
ロウレベルのモード信号ＭＯＤが出力されてトランジス
タＴ２１〜Ｔ２６のゲートに入力され、オフ状態にな
る。これにより、メモリＭ１〜Ｍ６に記憶されているデ
ータは配線形成信号Ｇ１〜Ｇ６としては出力されない。
この結果、トランジスタＴ３１〜Ｔ３６は全てオフ状態
を保ち、信号線Ｌ２１〜Ｌ２４は相互に接続されていな
い状態になる。
【００３３】さらに、ハイレベルのモード選択信号バー
ＭＯＤがメモリＭ９より出力され、ＡＮＤ回路ＡＮ１〜
ＡＮ４に入力される。ＡＮＤ回路ＡＮ１〜ＡＮ４から
は、論理入力信号Ａ及びＢのレベルに応じた信号が出力
され、トランジスタＴ１１〜Ｔ１８にそれぞれ入力され
る。論理入力信号Ａ及びＢによって、トランジスタＴ１
１，Ｔ１３，Ｔ１５，Ｔ１７のいずれか一つがオンし、
また論理入力信号Ａ及びＢによってトランジスタＴ１
２，Ｔ１４，Ｔ１６，Ｔ１８のいずれか一つがオンす
る。例えば、ＡＮＤ回路ＡＮ１のみからハイレベルの信
号が出力され、他のＡＮＤ回路ＡＮ４からはロウレベル
の信号が出力された場合は、トランジスタＴ１１とＴ１
２のみがオンする。これにより、メモリＭ１及びＭ２と
信号線Ｌ２３及びＬ２４とが接続され、メモリＭ１及び
Ｍ２に記憶されているデータが論理出力信号Ｃ及びＤと
して、それぞれ外部に出力される。このように、論理入
力信号Ａ及びＢのレベルに応じてメモリＭ１〜Ｍ８のう
ちから二つのメモリが選択され、選択されたメモリのデ
ータが外部へ出力される。
ＭＯＤがメモリＭ９より出力され、ＡＮＤ回路ＡＮ１〜
ＡＮ４に入力される。ＡＮＤ回路ＡＮ１〜ＡＮ４から
は、論理入力信号Ａ及びＢのレベルに応じた信号が出力
され、トランジスタＴ１１〜Ｔ１８にそれぞれ入力され
る。論理入力信号Ａ及びＢによって、トランジスタＴ１
１，Ｔ１３，Ｔ１５，Ｔ１７のいずれか一つがオンし、
また論理入力信号Ａ及びＢによってトランジスタＴ１
２，Ｔ１４，Ｔ１６，Ｔ１８のいずれか一つがオンす
る。例えば、ＡＮＤ回路ＡＮ１のみからハイレベルの信
号が出力され、他のＡＮＤ回路ＡＮ４からはロウレベル
の信号が出力された場合は、トランジスタＴ１１とＴ１
２のみがオンする。これにより、メモリＭ１及びＭ２と
信号線Ｌ２３及びＬ２４とが接続され、メモリＭ１及び
Ｍ２に記憶されているデータが論理出力信号Ｃ及びＤと
して、それぞれ外部に出力される。このように、論理入
力信号Ａ及びＢのレベルに応じてメモリＭ１〜Ｍ８のう
ちから二つのメモリが選択され、選択されたメモリのデ
ータが外部へ出力される。
【００３４】以上のように第２の実施例によれば、１つ
の基本部分当たりに９ビットのデータをプログラムして
おくことにより、全ての信号線Ｌ２１〜Ｌ２４の間の接
続状態を設定し、あるいは論理入力信号Ａ及びＢを入力
とし論理出力信号Ｃ及びＤを出力とする論理演算を行う
ことが可能である。
の基本部分当たりに９ビットのデータをプログラムして
おくことにより、全ての信号線Ｌ２１〜Ｌ２４の間の接
続状態を設定し、あるいは論理入力信号Ａ及びＢを入力
とし論理出力信号Ｃ及びＤを出力とする論理演算を行う
ことが可能である。
【００３５】図７に、本発明の第３の実施例による基本
部分の構成を示す。第２の実施例では、論理演算モード
時には二つの論理入力信号Ａ及びＢを外部より入力さ
れ、二つの論理出力信号Ｃ及びＤを出力していた。これ
に対し第３の実施例では、三つの論理入力信号Ａ，Ｂ及
びＣを入力されて、１つの論理出力信号Ｄを出力する点
に相違がある。これに伴い、デコーダ１１に相当する要
素として三つのインバータＩＮ１〜ＩＮ３と、八つのＡ
ＮＤ回路ＡＮ１〜ＡＮ８を有している。そして、論理演
算モード時には、三つの論理入力信号Ａ，Ｂ及びＣのレ
ベルに応じてメモリＭ１〜Ｍ８のうちの１つが選択さ
れ、選択されたメモリに記憶されているデータが論理出
力信号Ｄとして外部へ出力される。他の構成要素及び配
線形式モード時の動作は、第２の実施例の場合と同様で
あり省略する。
部分の構成を示す。第２の実施例では、論理演算モード
時には二つの論理入力信号Ａ及びＢを外部より入力さ
れ、二つの論理出力信号Ｃ及びＤを出力していた。これ
に対し第３の実施例では、三つの論理入力信号Ａ，Ｂ及
びＣを入力されて、１つの論理出力信号Ｄを出力する点
に相違がある。これに伴い、デコーダ１１に相当する要
素として三つのインバータＩＮ１〜ＩＮ３と、八つのＡ
ＮＤ回路ＡＮ１〜ＡＮ８を有している。そして、論理演
算モード時には、三つの論理入力信号Ａ，Ｂ及びＣのレ
ベルに応じてメモリＭ１〜Ｍ８のうちの１つが選択さ
れ、選択されたメモリに記憶されているデータが論理出
力信号Ｄとして外部へ出力される。他の構成要素及び配
線形式モード時の動作は、第２の実施例の場合と同様で
あり省略する。
【００３６】このように第３の実施例によれば、各々の
基本部分当たりに９ビットのデータをプログラムしてお
くことで、信号線Ｌ２１〜Ｌ２４間の接続状態を設定
し、あるいは論理入力信号Ａ，Ｂ及びＣを入力とし論理
出力信号Ｄを出力とする論理演算を行うことができる。
基本部分当たりに９ビットのデータをプログラムしてお
くことで、信号線Ｌ２１〜Ｌ２４間の接続状態を設定
し、あるいは論理入力信号Ａ，Ｂ及びＣを入力とし論理
出力信号Ｄを出力とする論理演算を行うことができる。
【００３７】次ぎに、本発明の第４の実施例として、論
理動作のみ行う基本部分を備えた装置について述べる。
上述した第１，第２及び第３の実施例では、配線の形成
のみを行う部分を論理動作を行う基本部分とは別に有し
ている。これに対し第４の実施例では、図８に示された
ような論理演算モードの動作のみを行う基本部分を配列
した点に特徴がある。
理動作のみ行う基本部分を備えた装置について述べる。
上述した第１，第２及び第３の実施例では、配線の形成
のみを行う部分を論理動作を行う基本部分とは別に有し
ている。これに対し第４の実施例では、図８に示された
ような論理演算モードの動作のみを行う基本部分を配列
した点に特徴がある。
【００３８】図４及び図６に示された第２の実施例と比
較し、トランジスタＴ２１〜Ｔ２６，Ｔ３１〜Ｔ３６が
設けられていない。さらに、モードの指定を行うメモリ
Ｍ９は不要であり、データを記憶させておくメモリは８
つのメモリＭ１〜Ｍ８で構成されている。またデコーダ
として、インバータＩＮ１〜ＩＮ２とＡＮＤ回路ＡＮ１
〜ＡＮ４とが備わっており、メモリＭ９との配線を除い
て接続関係は第２の実施例と同様である。
較し、トランジスタＴ２１〜Ｔ２６，Ｔ３１〜Ｔ３６が
設けられていない。さらに、モードの指定を行うメモリ
Ｍ９は不要であり、データを記憶させておくメモリは８
つのメモリＭ１〜Ｍ８で構成されている。またデコーダ
として、インバータＩＮ１〜ＩＮ２とＡＮＤ回路ＡＮ１
〜ＡＮ４とが備わっており、メモリＭ９との配線を除い
て接続関係は第２の実施例と同様である。
【００３９】論理演算モード時には、論理入力信号Ａ及
びＢを入力されて、ＡＮＤ回路ＡＮ１〜ＡＮ４のいずれ
か一つからハイレベルの信号が出力される。これによ
り、メモリＭ１及びＭ２、Ｍ３及びＭ４、Ｍ５及びＭ
６、又はＭ７及びＭ８のいずれか一組が選択され、選択
されたメモリに記憶されているデータが信号線Ｌ２３及
びＬ２４より論理出力信号Ｃ及びＤとして出力される。
びＢを入力されて、ＡＮＤ回路ＡＮ１〜ＡＮ４のいずれ
か一つからハイレベルの信号が出力される。これによ
り、メモリＭ１及びＭ２、Ｍ３及びＭ４、Ｍ５及びＭ
６、又はＭ７及びＭ８のいずれか一組が選択され、選択
されたメモリに記憶されているデータが信号線Ｌ２３及
びＬ２４より論理出力信号Ｃ及びＤとして出力される。
【００４０】この第４の実施例では、トランジスタの数
を減少させて簡易な構成とすることができる。但し、配
線接続の切り替えの代替として論理演算モードを使用し
なければならず、信号線Ｌ２１及びＬ２２から信号線Ｌ
２３及び２４へと信号が流れる方向性は一義的に決定さ
れ、配線の自由度は低下する。
を減少させて簡易な構成とすることができる。但し、配
線接続の切り替えの代替として論理演算モードを使用し
なければならず、信号線Ｌ２１及びＬ２２から信号線Ｌ
２３及び２４へと信号が流れる方向性は一義的に決定さ
れ、配線の自由度は低下する。
【００４１】上述した第１〜第４の実施例では、論理演
算モード時に形成される論理回路は、いずれも原則的に
は組み合わせ論理回路である。これに対し、論理演算モ
ード時に組み合わせ論理回路のみならず順序論理回路を
形成することができるのが本発明の第５の実施例であ
る。この実施例では、論理回路中にラッチ機能が備わっ
ており、その構成は図９（ａ）に示す通りである。
算モード時に形成される論理回路は、いずれも原則的に
は組み合わせ論理回路である。これに対し、論理演算モ
ード時に組み合わせ論理回路のみならず順序論理回路を
形成することができるのが本発明の第５の実施例であ
る。この実施例では、論理回路中にラッチ機能が備わっ
ており、その構成は図９（ａ）に示す通りである。
【００４２】この第５の実施例について説明する際にあ
たって、先ず図４及び図６に示された第２の実施例にお
ける動作を配線形成部分を含めた図を用いて説明する。
図１０は、第２の実施例において論理演算モード時に形
成される組み合わせ回路を示している。各構成要素は図
４及び図６に示されたものと同一である。配線形成部分
として物理的配線面ＨＭを有し、上述したように信号線
Ｌ２１〜Ｌ２４の間にスイッチング素子としてトランジ
スタＴ３１〜Ｔ３６が設けられている。この信号線Ｌ２
１及びＬ２２がデコーダ２１の入力端に接続されている
が、このデコーダ２１は図４におけるインバータＩＮ１
及びＩＮ２、ＡＮＤ回路ＡＮ１〜ＡＮ４で構成されたデ
コーダに相当する。また、メモリセルＭ９の出力端と、
トランジスタＴ２１〜Ｔ２６の全てのゲートにはインバ
ータＩＮ２１の入力端が接続され、インバータＩＮ２１
の出力端にはソースが接地されたトランジスタＴ４１の
ゲートが接続されている。これは、メモリＭ９から出力
されるモード信号ＭＯＤがロウレベルの場合に、トラン
ジスタＴ２１〜Ｔ２６のゲート電位が浮遊状態になるの
を防ぐものであり、必ずしも必要ではない。
たって、先ず図４及び図６に示された第２の実施例にお
ける動作を配線形成部分を含めた図を用いて説明する。
図１０は、第２の実施例において論理演算モード時に形
成される組み合わせ回路を示している。各構成要素は図
４及び図６に示されたものと同一である。配線形成部分
として物理的配線面ＨＭを有し、上述したように信号線
Ｌ２１〜Ｌ２４の間にスイッチング素子としてトランジ
スタＴ３１〜Ｔ３６が設けられている。この信号線Ｌ２
１及びＬ２２がデコーダ２１の入力端に接続されている
が、このデコーダ２１は図４におけるインバータＩＮ１
及びＩＮ２、ＡＮＤ回路ＡＮ１〜ＡＮ４で構成されたデ
コーダに相当する。また、メモリセルＭ９の出力端と、
トランジスタＴ２１〜Ｔ２６の全てのゲートにはインバ
ータＩＮ２１の入力端が接続され、インバータＩＮ２１
の出力端にはソースが接地されたトランジスタＴ４１の
ゲートが接続されている。これは、メモリＭ９から出力
されるモード信号ＭＯＤがロウレベルの場合に、トラン
ジスタＴ２１〜Ｔ２６のゲート電位が浮遊状態になるの
を防ぐものであり、必ずしも必要ではない。
【００４３】論理演算モード時には、上述のようにメモ
リＭ９からはロウレベルのモード信号ＭＯＤとハイレベ
ルのモード信号バーＭＯＤが出力される。トランジスタ
Ｔ２１〜Ｔ２６のゲートには、全てロウレベルのモード
信号ＭＯＤが入力されてオフし、配線形成信号Ｇ１〜Ｇ
６は全てロウレベルとなる。これにより、トランジスタ
Ｔ３１〜Ｔ３６はオフ状態となり、信号線Ｌ２１〜Ｌ２
４相互間は開放される。
リＭ９からはロウレベルのモード信号ＭＯＤとハイレベ
ルのモード信号バーＭＯＤが出力される。トランジスタ
Ｔ２１〜Ｔ２６のゲートには、全てロウレベルのモード
信号ＭＯＤが入力されてオフし、配線形成信号Ｇ１〜Ｇ
６は全てロウレベルとなる。これにより、トランジスタ
Ｔ３１〜Ｔ３６はオフ状態となり、信号線Ｌ２１〜Ｌ２
４相互間は開放される。
【００４４】物理的配線面ＨＭ上の信号線Ｌ２１及びＬ
２２より、論理入力信号Ａ及びＢがデコーダ２１に入力
される。このデコーダは、ハイレベルのモード信号バー
ＭＯＤを入力されて、動作状態にある。論理入力信号Ａ
及びＢがデコーダ２１によりデコードされ、トランジス
タＴ１１〜Ｔ１８のうち二つのトランジスタがオンし、
このトランジスタに接続されたメモリからデータが論理
出力信号Ｃ及びＤとして、物理的配線面ＨＭ上へ出力さ
れる。
２２より、論理入力信号Ａ及びＢがデコーダ２１に入力
される。このデコーダは、ハイレベルのモード信号バー
ＭＯＤを入力されて、動作状態にある。論理入力信号Ａ
及びＢがデコーダ２１によりデコードされ、トランジス
タＴ１１〜Ｔ１８のうち二つのトランジスタがオンし、
このトランジスタに接続されたメモリからデータが論理
出力信号Ｃ及びＤとして、物理的配線面ＨＭ上へ出力さ
れる。
【００４５】配線形成モード時には、図１１に示された
ようにメモリＭ９からハイレベルのモード信号ＭＯＤと
ロウレベルのモード信号バーＭＯＤが出力される。
ようにメモリＭ９からハイレベルのモード信号ＭＯＤと
ロウレベルのモード信号バーＭＯＤが出力される。
【００４６】トランジスタＴ２１〜Ｔ２６のゲートにハ
イレベルのモード信号ＭＯＤが入力されて全てオンし、
メモリＭ１〜Ｍ６に記憶されているデータが配線形成信
号Ｇ１〜Ｇ６として出力される。物理的配線面ＨＭにお
いて、この配線形成信号Ｇ１〜Ｇ６に応じてトランジス
タＴ３１〜Ｔ３６のオン・オフ状態が切り替わり、信号
線Ｌ３１〜Ｌ３６の接続状態が設定される。
イレベルのモード信号ＭＯＤが入力されて全てオンし、
メモリＭ１〜Ｍ６に記憶されているデータが配線形成信
号Ｇ１〜Ｇ６として出力される。物理的配線面ＨＭにお
いて、この配線形成信号Ｇ１〜Ｇ６に応じてトランジス
タＴ３１〜Ｔ３６のオン・オフ状態が切り替わり、信号
線Ｌ３１〜Ｌ３６の接続状態が設定される。
【００４７】一方、デコーダ２１にはロウレベルのモー
ド信号バーＭＯＤが入力されて非動作状態となる。これ
により、メモリＭ１〜Ｍ８に記憶されているデータは、
論理出力信号Ｃ，Ｄとして物理配線面ＨＭへ出力されな
い。
ド信号バーＭＯＤが入力されて非動作状態となる。これ
により、メモリＭ１〜Ｍ８に記憶されているデータは、
論理出力信号Ｃ，Ｄとして物理配線面ＨＭへ出力されな
い。
【００４８】そして図９（ａ）に示された第５の実施例
は、図１０又は図１１の第２の実施例の構成要素の他
に、さらにインバータＩＮ４１及びＩＮ４２、ＡＮＤ回
路ＡＮ１１〜ＡＮ１４、ＮＡＮＤ回路ＮＡ１１、インバ
ータＩＮ４３、ＯＲ回路ＯＲ１、トランジスタＴ４２を
有している。これにより、配線形成モードと、組み合わ
せ論理演算モードの他に、順序論理演算モードをも実現
することができる。このモードの指定は、メモリＭ８、
あるいはメモリＭ８及びＭ９からの出力信号によって行
われる。図９（ｂ）に、三つのモードを指定するときの
メモリＭ８及びＭ９の出力レベルを示す。ここで、
「Ｘ」はレベルに無関係であることを示すものとする。
また、各メモリのイメージは図９（ｃ）のようである。
配線形成モード時には、メモリＭ９からハイレベルのモ
ード信号ＭＯＤ（ロウレベルのモード信号バーＭＯＤ）
が出力され、メモリＭ８からトランジスタＴ１８へハイ
レベルの信号が出力される。組み合わせ論理演算モード
時には、メモリＭ９からロウレベルのモード信号ＭＯＤ
（ハイレベルのモード信号バーＭＯＤ）が出力される。
順序論理演算モード時には、メモリＭ９からハイレベル
のモード信号ＭＯＤ（ロウレベルのモード信号バーＭＯ
Ｄ）が出力され、メモリＭ８からトランジスタＴ１８へ
ロウレベルの信号が出力される。
は、図１０又は図１１の第２の実施例の構成要素の他
に、さらにインバータＩＮ４１及びＩＮ４２、ＡＮＤ回
路ＡＮ１１〜ＡＮ１４、ＮＡＮＤ回路ＮＡ１１、インバ
ータＩＮ４３、ＯＲ回路ＯＲ１、トランジスタＴ４２を
有している。これにより、配線形成モードと、組み合わ
せ論理演算モードの他に、順序論理演算モードをも実現
することができる。このモードの指定は、メモリＭ８、
あるいはメモリＭ８及びＭ９からの出力信号によって行
われる。図９（ｂ）に、三つのモードを指定するときの
メモリＭ８及びＭ９の出力レベルを示す。ここで、
「Ｘ」はレベルに無関係であることを示すものとする。
また、各メモリのイメージは図９（ｃ）のようである。
配線形成モード時には、メモリＭ９からハイレベルのモ
ード信号ＭＯＤ（ロウレベルのモード信号バーＭＯＤ）
が出力され、メモリＭ８からトランジスタＴ１８へハイ
レベルの信号が出力される。組み合わせ論理演算モード
時には、メモリＭ９からロウレベルのモード信号ＭＯＤ
（ハイレベルのモード信号バーＭＯＤ）が出力される。
順序論理演算モード時には、メモリＭ９からハイレベル
のモード信号ＭＯＤ（ロウレベルのモード信号バーＭＯ
Ｄ）が出力され、メモリＭ８からトランジスタＴ１８へ
ロウレベルの信号が出力される。
【００４９】配線形成モード時には、メモリＭ９から出
力されたハイレベルのモード信号ＭＯＤによりトランジ
スタＴ２１〜Ｔ２６が全てオンし、メモリＭ１〜Ｍ６よ
り配線形成信号Ｇ１〜Ｇ６が出力される。また、メモリ
Ｍ９より出力されたハイレベルのモード信号ＭＯＤと、
メモリＭ８より出力されたロウレベルの信号とがＡＮＤ
回路ＡＮ１４に入力され、ロウレベルの信号が出力され
る。このロウレベルの信号と、メモリＭ９からのロウレ
ベルのモード信号バーＭＯＤとがＯＲ回路ＯＲ１に入力
されて、デコーダ２１にロウレベルの出力が与えられ
る。これにより、デコーダ２１は非動作状態となり、メ
モリＭ１〜Ｍ８に記憶されたデータは配線面ＨＭへは出
力されない。
力されたハイレベルのモード信号ＭＯＤによりトランジ
スタＴ２１〜Ｔ２６が全てオンし、メモリＭ１〜Ｍ６よ
り配線形成信号Ｇ１〜Ｇ６が出力される。また、メモリ
Ｍ９より出力されたハイレベルのモード信号ＭＯＤと、
メモリＭ８より出力されたロウレベルの信号とがＡＮＤ
回路ＡＮ１４に入力され、ロウレベルの信号が出力され
る。このロウレベルの信号と、メモリＭ９からのロウレ
ベルのモード信号バーＭＯＤとがＯＲ回路ＯＲ１に入力
されて、デコーダ２１にロウレベルの出力が与えられ
る。これにより、デコーダ２１は非動作状態となり、メ
モリＭ１〜Ｍ８に記憶されたデータは配線面ＨＭへは出
力されない。
【００５０】組み合わせ論理演算モード時には、他の実
施例の場合と同様にメモリＭ９からロウレベルのモード
信号ＭＯＤとハイレベルのモード信号バーＭＯＤが出力
される。メモリＭ９から出力されたロウレベルのモード
信号ＭＯＤがＡＮＤ回路ＡＮ１４に入力され、ＯＲ回路
ＯＲ１及びインバータＩＮ４２に入力される。トランジ
スタＴ１８は、インバータＩＮ４２により反転されたハ
イレベルの信号がゲートに入力されてオンする。またＯ
Ｒ回路ＯＲ１には、メモリＭ９からハイレベルのモード
信号バーＭＯＤが入力され、ハイレベルの信号が出力さ
れてデコーダ２１に与えられる。これによりデコーダ２
１は動作状態となる。ＡＮＤ回路ＡＮ１４から出力され
たロウレベルの信号は、インバータＩＮ４１により反転
されてＡＮＤ回路ＡＮ１１〜ＡＮ１３にそれぞれ入力さ
れる。デコーダ２１に論理入力信号Ａ及びＢが入力され
ると、この信号のレベルに基づいた出力がＡＮＤ回路Ａ
Ｎ１１〜ＡＮ１３に与えられ、トランジスタＴ１１及び
Ｔ１２，Ｔ１３及びＴ１４，Ｔ１５及びＴ１６、又はＴ
１７及びＴ１８のいずれか一組がオンする。オンした一
組のトランジスタに接続されたメモリＭ１及びＭ２，Ｍ
３及びＭ４，Ｍ５及びＭ６又はＭ７及びＭ８のいずれか
一組のメモリのデータが、論理出力信号Ｃ及びＤとして
物理配線面ＨＭへ出力される。また、トランジスタＴ２
１〜Ｔ２６は、メモリＭ９から出力されたロウレベルの
モード信号ＭＯＤをゲートに入力されてオフしており、
配線形成信号Ｇ１〜Ｇ６は出力されない。
施例の場合と同様にメモリＭ９からロウレベルのモード
信号ＭＯＤとハイレベルのモード信号バーＭＯＤが出力
される。メモリＭ９から出力されたロウレベルのモード
信号ＭＯＤがＡＮＤ回路ＡＮ１４に入力され、ＯＲ回路
ＯＲ１及びインバータＩＮ４２に入力される。トランジ
スタＴ１８は、インバータＩＮ４２により反転されたハ
イレベルの信号がゲートに入力されてオンする。またＯ
Ｒ回路ＯＲ１には、メモリＭ９からハイレベルのモード
信号バーＭＯＤが入力され、ハイレベルの信号が出力さ
れてデコーダ２１に与えられる。これによりデコーダ２
１は動作状態となる。ＡＮＤ回路ＡＮ１４から出力され
たロウレベルの信号は、インバータＩＮ４１により反転
されてＡＮＤ回路ＡＮ１１〜ＡＮ１３にそれぞれ入力さ
れる。デコーダ２１に論理入力信号Ａ及びＢが入力され
ると、この信号のレベルに基づいた出力がＡＮＤ回路Ａ
Ｎ１１〜ＡＮ１３に与えられ、トランジスタＴ１１及び
Ｔ１２，Ｔ１３及びＴ１４，Ｔ１５及びＴ１６、又はＴ
１７及びＴ１８のいずれか一組がオンする。オンした一
組のトランジスタに接続されたメモリＭ１及びＭ２，Ｍ
３及びＭ４，Ｍ５及びＭ６又はＭ７及びＭ８のいずれか
一組のメモリのデータが、論理出力信号Ｃ及びＤとして
物理配線面ＨＭへ出力される。また、トランジスタＴ２
１〜Ｔ２６は、メモリＭ９から出力されたロウレベルの
モード信号ＭＯＤをゲートに入力されてオフしており、
配線形成信号Ｇ１〜Ｇ６は出力されない。
【００５１】順序論理演算モード時には、メモリＭ９か
らロウレベルのモード信号バーＭＯＤがＯＲ回路ＯＲ１
へ出力され、メモリＭ８からロウレベルの信号がトラン
ジスタＴ１８に出力される。同時に、メモリＭ９からは
ハイレベルのモード信号ＭＯＤが出力され、メモリＭ８
からハイレベルの信号が出力されて、それぞれＡＮＤ回
路ＡＮ１４に与えられる。これにより、ＡＮＤ回路ＡＮ
１４からはハイレベルの信号が出力され、ＯＲ回路ＯＲ
１にはこのハイレベルの信号と、メモリＭ９からのロウ
レベルのモード信号バーＭＯＤとが入力される。ＯＲ回
路よりハイレベルの信号がデコーダ２１に入力され、デ
コーダ２１は動作状態になる。また、トランジスタＴ１
８のゲートには、ＡＮＤ回路ＡＮ１４からのハイレベル
の信号がインバータＩＮ４２によって反転されたロウレ
ベルの信号が入力されて、オフ状態となる。ＡＮＤ回路
ＡＮ１４からのハイレベルの信号は、さらにインバータ
ＩＮ４１によって反転されて、ロウレベルの信号となっ
てＡＮＤ回路ＡＮ１１に入力され、Ｔ１１及びＴ１２を
オフさせる。同時に、インバータＩＮ４１から出力され
たロウレベルの信号は、ＡＮＤ回路ＡＮ１２及びＡＮ１
３にも入力され、トランジスタＴ１３〜Ｔ１６を全てオ
フ状態にさせる。よって、トランジスタＴ１７を除く他
の全てのトランジスタＴ１１〜Ｔ１６，及びＴ１８はオ
フ状態となる。この論理順序演算モードでは、論理入力
信号ＣをラッチするのにトランジスタＴ１７に接続され
たメモリＭ７が用いられる。動作状態のデコーダ２１
に、物理配線面ＨＭ上の信号線Ｌ２１及びＬ２２から論
理入力信号Ａ及びＢが入力される。論理入力信号Ｂがハ
イレベルのときがイネーブル状態に相当し、論理入力信
号Ａがハイレベルに立ち上がるタイミングでラッチ動作
が行われる。デコーダ２１から、ハイレベルの出力信号
がトランジスタＴ１７のゲートに入力されてオンする。
物理配線面ＨＭの信号線Ｌ２３より論理入力信号Ｃがト
ランジスタＴ１７を介してメモリＭ７に入力され、ラッ
チされる。論理出力信号Ｄは、メモリＭ７から出力さ
れ、オン状態のトランジスタＴ４２を介して物理配線面
ＨＭ上の信号線Ｌ２４へ出力される。このような順序論
理演算を行う第５の実施例による基本部分を二つ用意
し、マスタスレーブ型のフリップフロップを構成するこ
とも可能である。図１２に、このマスタスレーブ型フリ
ップフロップの構成を示す。マスタ側に、論理入力信号
Ａ１及びＢ１を入力されるデコーダ２１ａとトランジス
タＴ１７ａ、ラッチ動作用のメモリＭ７ａが設けられ、
トランジスタＴ１０１を介して物理配線面ＨＭに接続さ
れている。論理入力信号Ｂ１がハイレベルでイネーブル
状態となり、論理入力信号Ａ１がハイレベルに立ち上が
るとトランジスタＴ１７ａがオンし、論理入力信号Ｃ１
がメモリＭ７ａに入力されてラッチされる。メモリＭ７
ａから論理出力信号Ｄ１が出力されて、トランジスタＴ
１０１を介して物理配線面ＨＭへ供給される。スレーブ
側に、マスタ側と同様に、論理入力信号Ａ２及びＢ２を
入力されるデコーダ２１ｂとトランジスタＴ１７ｂ、ラ
ッチ動作用のメモリＭ７ｂが設けられている。マスタ側
と同様に、論理入力信号Ｂ２がハイレベルでかつ信号Ａ
２がハイレベルに立ち上がると、物理配線面ＨＭから供
給された論理入力信号Ｃ２がメモリＭ７ｂにラッチさ
れ、このメモリＭ７ｂから論理出力信号が出力される。
らロウレベルのモード信号バーＭＯＤがＯＲ回路ＯＲ１
へ出力され、メモリＭ８からロウレベルの信号がトラン
ジスタＴ１８に出力される。同時に、メモリＭ９からは
ハイレベルのモード信号ＭＯＤが出力され、メモリＭ８
からハイレベルの信号が出力されて、それぞれＡＮＤ回
路ＡＮ１４に与えられる。これにより、ＡＮＤ回路ＡＮ
１４からはハイレベルの信号が出力され、ＯＲ回路ＯＲ
１にはこのハイレベルの信号と、メモリＭ９からのロウ
レベルのモード信号バーＭＯＤとが入力される。ＯＲ回
路よりハイレベルの信号がデコーダ２１に入力され、デ
コーダ２１は動作状態になる。また、トランジスタＴ１
８のゲートには、ＡＮＤ回路ＡＮ１４からのハイレベル
の信号がインバータＩＮ４２によって反転されたロウレ
ベルの信号が入力されて、オフ状態となる。ＡＮＤ回路
ＡＮ１４からのハイレベルの信号は、さらにインバータ
ＩＮ４１によって反転されて、ロウレベルの信号となっ
てＡＮＤ回路ＡＮ１１に入力され、Ｔ１１及びＴ１２を
オフさせる。同時に、インバータＩＮ４１から出力され
たロウレベルの信号は、ＡＮＤ回路ＡＮ１２及びＡＮ１
３にも入力され、トランジスタＴ１３〜Ｔ１６を全てオ
フ状態にさせる。よって、トランジスタＴ１７を除く他
の全てのトランジスタＴ１１〜Ｔ１６，及びＴ１８はオ
フ状態となる。この論理順序演算モードでは、論理入力
信号ＣをラッチするのにトランジスタＴ１７に接続され
たメモリＭ７が用いられる。動作状態のデコーダ２１
に、物理配線面ＨＭ上の信号線Ｌ２１及びＬ２２から論
理入力信号Ａ及びＢが入力される。論理入力信号Ｂがハ
イレベルのときがイネーブル状態に相当し、論理入力信
号Ａがハイレベルに立ち上がるタイミングでラッチ動作
が行われる。デコーダ２１から、ハイレベルの出力信号
がトランジスタＴ１７のゲートに入力されてオンする。
物理配線面ＨＭの信号線Ｌ２３より論理入力信号Ｃがト
ランジスタＴ１７を介してメモリＭ７に入力され、ラッ
チされる。論理出力信号Ｄは、メモリＭ７から出力さ
れ、オン状態のトランジスタＴ４２を介して物理配線面
ＨＭ上の信号線Ｌ２４へ出力される。このような順序論
理演算を行う第５の実施例による基本部分を二つ用意
し、マスタスレーブ型のフリップフロップを構成するこ
とも可能である。図１２に、このマスタスレーブ型フリ
ップフロップの構成を示す。マスタ側に、論理入力信号
Ａ１及びＢ１を入力されるデコーダ２１ａとトランジス
タＴ１７ａ、ラッチ動作用のメモリＭ７ａが設けられ、
トランジスタＴ１０１を介して物理配線面ＨＭに接続さ
れている。論理入力信号Ｂ１がハイレベルでイネーブル
状態となり、論理入力信号Ａ１がハイレベルに立ち上が
るとトランジスタＴ１７ａがオンし、論理入力信号Ｃ１
がメモリＭ７ａに入力されてラッチされる。メモリＭ７
ａから論理出力信号Ｄ１が出力されて、トランジスタＴ
１０１を介して物理配線面ＨＭへ供給される。スレーブ
側に、マスタ側と同様に、論理入力信号Ａ２及びＢ２を
入力されるデコーダ２１ｂとトランジスタＴ１７ｂ、ラ
ッチ動作用のメモリＭ７ｂが設けられている。マスタ側
と同様に、論理入力信号Ｂ２がハイレベルでかつ信号Ａ
２がハイレベルに立ち上がると、物理配線面ＨＭから供
給された論理入力信号Ｃ２がメモリＭ７ｂにラッチさ
れ、このメモリＭ７ｂから論理出力信号が出力される。
【００５２】次に、本発明による半導体集積回路のメモ
リにデータを書き込む場合の動作と、半導体集積回路の
メモリ、物理配線面、及びデコーダについて試験を行う
場合の動作について述べる。ここでは、上述の第１０図
及び第１１図に示された第２の実施例による半導体集積
回路を複数備えた装置にデータの書き込みを行う場合、
さらに試験を行う場合を例にとり説明する。
リにデータを書き込む場合の動作と、半導体集積回路の
メモリ、物理配線面、及びデコーダについて試験を行う
場合の動作について述べる。ここでは、上述の第１０図
及び第１１図に示された第２の実施例による半導体集積
回路を複数備えた装置にデータの書き込みを行う場合、
さらに試験を行う場合を例にとり説明する。
【００５３】図１３に、３つの半導体集積回路がそれぞ
れ９個ずつ備えるメモリを３組（メモリＭ１１〜Ｍ９
１、メモリＭ１２〜Ｍ９２、及びメモリＭ１３〜Ｍ９
３）示す。
れ９個ずつ備えるメモリを３組（メモリＭ１１〜Ｍ９
１、メモリＭ１２〜Ｍ９２、及びメモリＭ１３〜Ｍ９
３）示す。
【００５４】このように９×３のアレイ状に配置された
３つの回路分のメモリＭ１１〜Ｍ９３に対して、それぞ
れアドレスデコーダ１０１の出力端子に接続された９本
の信号線Ｌ１０１〜Ｌ１０９が行方向に、データ入出力
バッファ１５１〜１５３の出力端子に接続された３本の
信号線ＩＯ１〜ＩＯ３が列方向にそれぞれ接続されてい
る。
３つの回路分のメモリＭ１１〜Ｍ９３に対して、それぞ
れアドレスデコーダ１０１の出力端子に接続された９本
の信号線Ｌ１０１〜Ｌ１０９が行方向に、データ入出力
バッファ１５１〜１５３の出力端子に接続された３本の
信号線ＩＯ１〜ＩＯ３が列方向にそれぞれ接続されてい
る。
【００５５】アドレスデコーダ１０１の入力端子側に
は、行方向のアドレスを指定するアドレス信号を入力さ
れるアドレス入力端子１１１〜１１４が、それぞれ入力
バッファ１２１〜１２４を介して接続されている。
は、行方向のアドレスを指定するアドレス信号を入力さ
れるアドレス入力端子１１１〜１１４が、それぞれ入力
バッファ１２１〜１２４を介して接続されている。
【００５６】データ入出力バッファ１５１〜１５３は、
それぞれトライステートバッファ１４１ａ及びバッファ
１４１ｂ、トライステートバッファ１４２ａ及びバッフ
ァ１４２ｂ、トライステートバッファ１４３ａ及びバッ
ファ１４１ｂ〜１４３ｂを備えており、入力側がデータ
信号を入力されるデータ入出力端子１３１〜１３３に接
続されている。
それぞれトライステートバッファ１４１ａ及びバッファ
１４１ｂ、トライステートバッファ１４２ａ及びバッフ
ァ１４２ｂ、トライステートバッファ１４３ａ及びバッ
ファ１４１ｂ〜１４３ｂを備えており、入力側がデータ
信号を入力されるデータ入出力端子１３１〜１３３に接
続されている。
【００５７】また、メモリＭ１１〜Ｍ９３は図１４に示
されるような構成を備えている。基本構成として、図５
に示された回路と同様に二つのインバータ２０１及び２
０２から成るラッチ回路を備えている。このラッチ回路
の入力端子２１１は、図１０及び図１１におけるトラン
ジスタＴ１１〜Ｔ１８の一端に接続され、出力端子２１
４はトランジスタＴ２１〜Ｔ２６の一端、あるいはイン
バータＩＮ２１の入力端子にそれぞれ接続されている。
されるような構成を備えている。基本構成として、図５
に示された回路と同様に二つのインバータ２０１及び２
０２から成るラッチ回路を備えている。このラッチ回路
の入力端子２１１は、図１０及び図１１におけるトラン
ジスタＴ１１〜Ｔ１８の一端に接続され、出力端子２１
４はトランジスタＴ２１〜Ｔ２６の一端、あるいはイン
バータＩＮ２１の入力端子にそれぞれ接続されている。
【００５８】このラッチ回路の他に、Ｎチャネルトラン
ジスタ２０３を備えている。このトランジスタ２０３の
一方の端子は出力端子２１４に接続され、ゲート端子２
１２はアドレスデコーダ１０１の出力端子に信号線Ｌ１
０１〜Ｌ１０９により接続されている。さらに、トラン
ジスタ２０３の他方の端子２１３は信号線ＩＯ１〜ＩＯ
３に接続されている。
ジスタ２０３を備えている。このトランジスタ２０３の
一方の端子は出力端子２１４に接続され、ゲート端子２
１２はアドレスデコーダ１０１の出力端子に信号線Ｌ１
０１〜Ｌ１０９により接続されている。さらに、トラン
ジスタ２０３の他方の端子２１３は信号線ＩＯ１〜ＩＯ
３に接続されている。
【００５９】メモリＭ１１〜Ｍ９３へのデータの書き込
みは、次のようにして行う。９つの行のうち少なくとも
いずれか一つを選択するアドレス信号が、アドレス入力
端子１１１〜１１４に入力される。このアドレス信号が
アドレスデコーダ１０１に入力されて解読され、その結
果を示す信号が信号線Ｌ１０１〜Ｌ１０９より出力され
る。選択された行に配置された少なくとも３つのメモリ
Ｍのトランジスタ２０３のゲートに信号が入力されて導
通する。
みは、次のようにして行う。９つの行のうち少なくとも
いずれか一つを選択するアドレス信号が、アドレス入力
端子１１１〜１１４に入力される。このアドレス信号が
アドレスデコーダ１０１に入力されて解読され、その結
果を示す信号が信号線Ｌ１０１〜Ｌ１０９より出力され
る。選択された行に配置された少なくとも３つのメモリ
Ｍのトランジスタ２０３のゲートに信号が入力されて導
通する。
【００６０】次に、データ入出力端子１３１〜１３３よ
り選択されたメモリＭにそれぞれ記憶させるべきデータ
が入力される。このデータがデータ入出力バッファ１５
１〜１５３を経て選択されたメモリＭに与えられる。こ
の場合、各データ入出力バッファ１５１〜１５３はトラ
イステートバッファ１４１ａ〜１４３ａがいずれもハイ
インピーダンス状態にあり、バッファ１４１ｂ〜１４３
ｂを経て信号線ＩＯ１〜ＩＯ３に出力される。信号線Ｉ
Ｏ１〜ＩＯ３を経て選択されたメモリＭに入力されたデ
ータは、導通しているトランジスタ２０３を介してイン
バータ２０１及び２０２から成るラッチ回路で保持され
る。最終行のメモリＭ９１〜Ｍ９３には、上述したよう
に論理演算モードと配線形成モードのいずれかを示すデ
ータが入力されて保持される。
り選択されたメモリＭにそれぞれ記憶させるべきデータ
が入力される。このデータがデータ入出力バッファ１５
１〜１５３を経て選択されたメモリＭに与えられる。こ
の場合、各データ入出力バッファ１５１〜１５３はトラ
イステートバッファ１４１ａ〜１４３ａがいずれもハイ
インピーダンス状態にあり、バッファ１４１ｂ〜１４３
ｂを経て信号線ＩＯ１〜ＩＯ３に出力される。信号線Ｉ
Ｏ１〜ＩＯ３を経て選択されたメモリＭに入力されたデ
ータは、導通しているトランジスタ２０３を介してイン
バータ２０１及び２０２から成るラッチ回路で保持され
る。最終行のメモリＭ９１〜Ｍ９３には、上述したよう
に論理演算モードと配線形成モードのいずれかを示すデ
ータが入力されて保持される。
【００６１】次に、装置の試験を行う場合について説明
する。メモリＭ１１〜Ｍ９３に試験用のデータを書き込
む場合は、上述した通常に動作させるためのデータを書
き込む場合と同様に行うことができる。
する。メモリＭ１１〜Ｍ９３に試験用のデータを書き込
む場合は、上述した通常に動作させるためのデータを書
き込む場合と同様に行うことができる。
【００６２】書き込まれた試験用のデータをメモリＭ１
１〜Ｍ９３から読み出す場合は、以下のようである。読
み出すべきメモリＭmnのトランジスタ２０３を、１行単
位で選択してアドレス信号を用いて導通させる。そし
て、選択された行の３つのメモリＭmnにラッチされたデ
ータがトランジスタ２０３を介して信号線ＩＯ１〜ＩＯ
３に読み出され、データ入出力バッファ１５１〜１５３
に与えられる。この場合には、ロウインピーダンス状態
にあるトライステートバッファ１４１ａ〜１４１ｃを介
してデータ入出力端子１３１〜１３３より外部へ出力さ
れる。この出力された結果を調べることで、メモリＭ１
１〜Ｍ９３のラッチ動作が正常か否かが判明する。
１〜Ｍ９３から読み出す場合は、以下のようである。読
み出すべきメモリＭmnのトランジスタ２０３を、１行単
位で選択してアドレス信号を用いて導通させる。そし
て、選択された行の３つのメモリＭmnにラッチされたデ
ータがトランジスタ２０３を介して信号線ＩＯ１〜ＩＯ
３に読み出され、データ入出力バッファ１５１〜１５３
に与えられる。この場合には、ロウインピーダンス状態
にあるトライステートバッファ１４１ａ〜１４１ｃを介
してデータ入出力端子１３１〜１３３より外部へ出力さ
れる。この出力された結果を調べることで、メモリＭ１
１〜Ｍ９３のラッチ動作が正常か否かが判明する。
【００６３】物理配線面ＨＭにおけるトランジスタＴ３
１〜Ｔ３６の開閉を試験する場合には、以下のようにし
て行うことができる。図１５に、複数の半導体集積回路
がそれぞれ有する物理配線面ＨＭがマトリクス状に配置
された様子を示す。このうち、いずれか一つの物理配線
面ＨＭ１を論理演算モードにし、試験用のデータをこの
物理配線面ＨＭ１上に出力させる。そして、この物理配
線面ＨＭ１と図示されていない外部端子との間に存在す
る物理配線面ＨＭを配線形成モードにし、所望の経路が
形成されるように、それぞれのトランジスタＴ３１〜Ｔ
３６を開閉させる。そして、物理配線面ＨＭ１から出力
されたデータがこの経路を経て外部端子から正常に出力
されたか否かを調べることで、この経路を構成した物理
配線面ＨＭが正常か否かを調べることができる。
１〜Ｔ３６の開閉を試験する場合には、以下のようにし
て行うことができる。図１５に、複数の半導体集積回路
がそれぞれ有する物理配線面ＨＭがマトリクス状に配置
された様子を示す。このうち、いずれか一つの物理配線
面ＨＭ１を論理演算モードにし、試験用のデータをこの
物理配線面ＨＭ１上に出力させる。そして、この物理配
線面ＨＭ１と図示されていない外部端子との間に存在す
る物理配線面ＨＭを配線形成モードにし、所望の経路が
形成されるように、それぞれのトランジスタＴ３１〜Ｔ
３６を開閉させる。そして、物理配線面ＨＭ１から出力
されたデータがこの経路を経て外部端子から正常に出力
されたか否かを調べることで、この経路を構成した物理
配線面ＨＭが正常か否かを調べることができる。
【００６４】図１０に示されたデコーダ２１の試験は、
例えば物理配線面ＨＭよりデコーダ２１にテスト用の信
号Ａ及びＢを入力させ、デコーダ２１から出力されたデ
ータを調べるなどの方法で行うことができる。
例えば物理配線面ＨＭよりデコーダ２１にテスト用の信
号Ａ及びＢを入力させ、デコーダ２１から出力されたデ
ータを調べるなどの方法で行うことができる。
【００６５】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、基本部分は論理
演算モードと配線形成モードのいずれかを任意に選択し
て動作し得るものであればよく、また論理演算モードと
して必ずしも組み合わせ論理動作と順序論理動作の両方
を実現可能である必要はない。
発明を限定するものではない。例えば、基本部分は論理
演算モードと配線形成モードのいずれかを任意に選択し
て動作し得るものであればよく、また論理演算モードと
して必ずしも組み合わせ論理動作と順序論理動作の両方
を実現可能である必要はない。
【００６６】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、論理演算モードと配線形成モードのいずれの
動作も可能な基本部分を複数備え、装置の仕様に応じて
任意にいずれかのモードを選択することができるため、
論理演算動作を行う領域と配線形成動作を行う領域の面
積比率を最適に設定することが可能である。
積回路は、論理演算モードと配線形成モードのいずれの
動作も可能な基本部分を複数備え、装置の仕様に応じて
任意にいずれかのモードを選択することができるため、
論理演算動作を行う領域と配線形成動作を行う領域の面
積比率を最適に設定することが可能である。
【００６７】しかも、全体の規模を拡張する際には、基
本部分の配列数を単に増やせばよい。すなわち拡張の容
易性を有することも本方式の特徴である。
本部分の配列数を単に増やせばよい。すなわち拡張の容
易性を有することも本方式の特徴である。
【図１】本発明の第１の実施例による半導体集積回路の
一基本部分の構成を示した回路図。
一基本部分の構成を示した回路図。
【図２】本発明の基本部分の構成例を概略的に示した説
明図。
明図。
【図３】同基本部分を複数組み合わせた構成を示した説
明図。
明図。
【図４】本発明の第２の実施例による半導体集積回路の
一基本部分の構成を示した回路図。
一基本部分の構成を示した回路図。
【図５】同半導体集積回路におけるメモリの構成例を示
した回路図。
した回路図。
【図６】同半導体集積回路における配線形成部分の構成
を示した回路図。
を示した回路図。
【図７】本発明の第３の実施例による半導体集積回路の
一基本部分の構成を示した回路図。
一基本部分の構成を示した回路図。
【図８】本発明の第４の実施例による半導体集積回路の
一基本部分の構成を示した回路図。
一基本部分の構成を示した回路図。
【図９】本発明の第５の実施例による半導体集積回路の
一基本部分の構成と、モードの指定とメモリの出力レベ
ルとの関係、及びメモリのイメージを示した回路図。
一基本部分の構成と、モードの指定とメモリの出力レベ
ルとの関係、及びメモリのイメージを示した回路図。
【図１０】本発明の第２の実施例による半導体集積回路
における一基本部分が論理演算モードにあるときの状態
を示した回路図。
における一基本部分が論理演算モードにあるときの状態
を示した回路図。
【図１１】本発明の第２の実施例による半導体集積回路
における一基本部分が配線形成モードにあるときの状態
を示した回路図。
における一基本部分が配線形成モードにあるときの状態
を示した回路図。
【図１２】本発明の第５の実施例による半導体集積回路
の一基本部分を二つ用いたマスタスレーブ型のフリップ
フロップの構成を示した回路図。
の一基本部分を二つ用いたマスタスレーブ型のフリップ
フロップの構成を示した回路図。
【図１３】本発明の第２の実施例による半導体集積回路
を複数備える装置に試験を行う場合の構成を示したブロ
ック図。
を複数備える装置に試験を行う場合の構成を示したブロ
ック図。
【図１４】図１３に示された装置のメモリの構成を示し
た回路図。
た回路図。
【図１５】物理配線面が複数配置された様子を示した回
路図。
路図。
【図１６】従来の半導体集積回路の構成を示した回路
図。
図。
【図１７】従来の半導体集積回路の構成を示した回路
図。
図。
【図１８】従来の半導体集積回路の構成を示した回路
図。
図。
【図１９】同半導体集積回路の一部分を示した回路図。
【図２０】従来の半導体集積回路において配線本数が異
なる場合の面積効率を示した説明図。
なる場合の面積効率を示した説明図。
１１，２１，２１ａ，２１ｂ デコーダ １２，１３ スイッチング回路 １０１ アドレスデコーダ １１１〜１１４ アドレス入力端子 １２１〜１２４，１４１ｂ〜１４３ｂ 入力バッファ １３１〜１３３ データ入出力端子 １４１ａ〜１４３ａ トライステートバッファ １５１〜１５３ データ入出力バッファ Ｌ１１，Ｌ１２，Ｌ２１〜Ｌ２４ 信号線 Ｍ１〜Ｍn+1 ，Ｍ１１〜Ｍ９３ メモリ Ｇ１〜Ｇｍ 配線形成信号 Ｆ１１ 基本部分 Ｌ１〜Ｌ４ 信号線 ２０３，Ｔ１１〜Ｔ１８，Ｔ２１〜Ｔ２６，Ｔ３１〜Ｔ
３６，Ｔ４１ トランジスタ ２０１，２０２，ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ１１，
ＩＮ１２，ＩＮ４１〜ＩＮ４３ インバータ ＡＮ１〜ＡＮ８，ＡＮ１１〜ＡＮ１４ ＡＮＤ回路 ＮＡ１１ ＮＡＮＤ回路 ＮＲ１ ＯＲ回路 ＨＭ 物理配線面
３６，Ｔ４１ トランジスタ ２０１，２０２，ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ１１，
ＩＮ１２，ＩＮ４１〜ＩＮ４３ インバータ ＡＮ１〜ＡＮ８，ＡＮ１１〜ＡＮ１４ ＡＮＤ回路 ＮＡ１１ ＮＡＮＤ回路 ＮＲ１ ＯＲ回路 ＨＭ 物理配線面
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】複数の信号線に接続された基本部分を複数
備え、 前記基本部分は、 前記信号線より与えられた信号を用いて論理演算を行う
論理演算モードと、前記信号線の相互の接続状態の設定
を行う配線形成モードのいずれの動作も可能であり、任
意に選択されたどちらかの動作モードにて動作するもの
であり、 前記論理演算モードと前記配線形成モードのいずれかを
指定するモード信号を出力するモード指定手段と、 データを記憶するメモリを複数有するメモリ部と、 前記モード指定手段から出力された前記モード信号が前
記論理演算モードに対応しているとき動作状態になり、
論理入力信号を与えられてデコードし、スイッチング切
り替え信号を出力するデコーダと、 前記メモリ部の有する前記メモリに接続された複数の第
１のスイッチング素子を有し、前記スイッチング切り替
え信号を与えられて前記第１のスイッチング素子のオン
オフ状態を切り替え、前記第１のスイッチング素子のう
ちオン状態になったものに接続された前記メモリに記憶
されているデータを論理出力信号として出力させる第１
のスイッチング回路と、 前記メモリ部の有する前記メモリに接続された複数の第
２のスイッチング素子を有し、前記モード記憶手段から
出力された前記モード信号が前記配線形成モードに対応
しているとき前記第２のスイッチング素子をオン状態に
し、この第２のスイッチング素子に接続されている前記
メモリに記憶されているデータを配線形成信号として出
力させる第２のスイッチング回路と、 前記信号線の間に接続された複数の第３のスイッチング
素子を有し、前記第２のスイッチング回路から出力され
た前記配線形成信号を与えられて前記第３のスイッチン
グ素子のオンオフ状態を切り替える第３のスイッチング
回路とを有することを特徴とする半導体集積回路。 - 【請求項２】前記基本部分は、 前記論理演算モードとして順序論理演算を行うことが可
能であり、 前記メモリ部の有する前記メモリのうち、少なくともい
ずれか１つはラッチ用メモリに相当し、 前記デコーダは、入力された前記論理入力信号が所定の
レベルにあるとき、前記第１のスイッチング素子のうち
前記ラッチ用メモリに接続されたものをオン状態にし、
前記信号線から与えられたデータを前記ラッチ用メモリ
に与えてラッチさせることを特徴とする請求項１記載の
半導体集積回路。
Priority Applications (3)
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|---|---|---|---|
| JP4302517A JP2965802B2 (ja) | 1991-12-19 | 1992-11-12 | 半導体集積回路 |
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| US07/992,762 US5444393A (en) | 1991-12-19 | 1992-12-18 | Semiconductor integrated circuit for selectively performing a rewiring or a logical operation |
Applications Claiming Priority (3)
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|---|---|---|---|
| JP3-337089 | 1991-12-19 | ||
| JP33708991 | 1991-12-19 | ||
| JP4302517A JP2965802B2 (ja) | 1991-12-19 | 1992-11-12 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP2965802B2 true JP2965802B2 (ja) | 1999-10-18 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP4302517A Expired - Fee Related JP2965802B2 (ja) | 1991-12-19 | 1992-11-12 | 半導体集積回路 |
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-
1992
- 1992-11-12 JP JP4302517A patent/JP2965802B2/ja not_active Expired - Fee Related
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- 1992-12-18 US US07/992,762 patent/US5444393A/en not_active Expired - Lifetime
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