JPH07507194A

JPH07507194A - 速度および融通性の両方について最適化したハイブリッド構成を備える電気的にプログラム可能なロジックデバイスチップ

Info

Publication number: JPH07507194A
Application number: JP6521109A
Authority: JP
Inventors: チャン，デービッド
Original assignee: ジリンクス，インコーポレーテッド
Priority date: 1993-03-18
Filing date: 1994-03-10
Publication date: 1995-08-03
Also published as: US5362999A; WO1994022223A1; EP0646298A1; EP0646298A4; US5450021A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】速度および融通性の両方について最適化したハイブリッド構成を備える電気的にプログラム可能なロジックデバイスチップ発明の分野この発明は概括的にはプログラマブルロジックデバイスに関し、より詳しくは、プログラマブルアレイロジック利用の電気的にプログラマブルなロジックデバイス（ＥＰＬＤ）における論理機能用高速ブロックおよび高融通性ブロックを含むハイブリッド構成に関する。

発明の背景基本的なＰＬＤ　（プログラマブルロジックデバイス）は、固定配線のまたはプログラム可能なアレーを通じて一組のＡＮＤ論理ゲート、すなわち固定配線のまたはプログラム可能なＯＲゲートのアレーの入力端子に接続された出力端子を有する一組のＡＮＤ論理ゲートの入力端子に接続された特定の数の人力線から通常゛構成されるプログラマブルロジックアレーに基づいている。プログラマブルアレーロジックが固定配線のＯＲアレーを有する場合は、それらデバイスはＰＡＬ利用のデバイスと呼ばれる。プログラマブルアレーの大きさくゲート数）、および関連の回路配置融通性の高いｌ１０（入力／出力）マクロセルの大きさく複雑さ）は、複雑なロジック機能および高度の回路配置融通性に対する要求を満たすために、基本的なＰＬＤ構成に比べて最近増大してきた。

アルテラ社マックス（＾１ｔｅｒａ　Ｍａｘ）系製品、エイエムディ社マツハ（ＡＭＤＭａｃｈ）系製品、およびジリンクス社ＥＰＬＤデバイスなど、構造的および機能的に互いに同一であって相互結合用のプログラム可能な配線手段を備える複数の機能ブロックを各チップ上に有することを特徴とする新種のＰＡＬ利用デバイス（チップ）か最近環れた。それら配線手段をアルテラ社マックス系製品ではプログラマブル配線アレーと称し、エイエムディ社マツハ系製品ではスイッチマド１ソクスと称し、ンリンクス社ＸＣ７２３６デバイスでは万能配線マトリック゛（ＵＩＭ）と称している。上記チップの上の各機能ブロックは一つのプログラマブルＡＮＤアレーといくつかのマクロセルとを含んでスタンドアローンのＰＡＬと同等となり、適当な回路配置により、チップの他の部分とは論理的に分離して使うことができ、またチップの他の部分との間で信号授受ができる。

図１はジリンクス社ＸＣ７２３６チツプ、すなわちＰＡＬ利用のＥＰＬＤの構成を単純化した形で示す。四つの回路配置融通性ある機能ブロックＦＢＩ、ＦＢ２、ＦＢ３．ＦＢ４を中央の万能配線マトリックス（Ｕ　Ｉ　Ｍ）で相互接続する。

これら四つのブロックＦＢＩ−ＦＢ４の各々はＵＩＭから２１本の入力線を受け、９本の出力線で記号「Ｉｌｏ」のチップＩ１０パッドやＵＩＭに接続される。

ブロックＦＢ２．ＦＢ３．Ｆｆ３４はＩ１０パッドからの３本の入力線も受ける。各ブロックＦＢＩ−ＦＢ４は桁上げ入り線、桁上げ出線、シフト入り線、シフト出線を備え、各ブロックの入り線はその前のブロックの出線に、各ブロックの出線は次のブロックの入り線に接続され、図示のとおりブロックを廻るループを形成する。これら機能ブロックＦＢＩ−ＦＢ４の各々は九つのマクロセル（図示してない）の一つのプログラマブルＡＮＤアレー（図示してない）、すなわちＵＩＭからの２１本の入力線およびＩ１０パッドから直接に入る３本の入力線（ＸＣ７２３６デバイスの場合は三つのブロックだけに入る）により駆動されるプログラマブルＡＮＤアレーとを含む、ちなみに、ＸＣ７２３６デバイスは互いに同一の構成のマクロセル３６個を含んでいる。

図２はＸＣ７２３６チツプの各機能ブロックにある上記マクロセルの一つとＡＮＤアレーの概略図を示す。各ブロックの中のマクロセルＭＣｌ−ＭＣ９（図２はＭＣＩのみを示す）はその同じブロック内のプログラマブルＡＮＤアレーＡＡ２からの論理積項（Ｐ項）によって駆動される。五つのＰ項ＰＰｌ−ＰＰ５、ＰＰ６−ＰＰＩＯ，・・・ＰＰ４１−ＰＰ４５はそのブロック内の各マクロセルに固有であり、付加的な１２個の２項５ＰＩ−８Ｐ１２は各ブロック内の九つのマクロセルに共通である。上記固有のＰ項ＰＰｌ−ＰＰ４は選択的に（プログラム可能なスイッチ素子５Ｗ１−３Ｗ４をプログラムすることにより）４個以下の共通２項５Ｐ９−３Ｐ１２とＯＲアゲ−−ＯＲ１により論理ＯＲされ算術論理演算装置ＡＬＵのデータ入力端子Ｄ１を駆動する。、Ａ　Ｌ　Ｕのもう一つのデータ入力端子Ｄ２は、第５の固有２項ＰＰ５と８項以下の残りの共通２項５ＰＩ−８Ｐ８とを論理ＯＲするゲートＯＲ２の出力信号により駆動される。上記四つの固有２項ＰＰｌ−ＰＰ４は他の目的のためにプログラムできる。たとえば、固有２項ＰＰＩはフリップフロップＦＦ専用のクロック信号として用いることができ、２項ＰＰ２は出力可能化信号ＯＥに使用でき、２項ＰＰ３およびＰｒＪＰ　Ｐ　４はフリップフロップＦＦ用の非同期セット信号Ｓおよび同リセット信号Ｒとして使用できる。

ＡＬＵは二つのモード、すなわち論理演算モードおよび算術演算モードの二つにプログラムできる。論理演算モードでは、ＡＬＵは二つのデータ入力端子Ｄ１およびＤ２への入力データの任意のブー１関数を生ずるようにプログラムできる二人力量数発生装置である。算術演算モードでは、ＡＬＵは二つのオペランドの算術和または差、すなわち隣接低位マクロセルからの桁上げ信号と組み合わされた和または差を生ずるようにプログラムでき、桁上げ出力を隣接高位マクロセルにも供給する。

ＡＬＵ出力Ｆはフリップ７０ツブＦＦのＤ入力端子を駆動する。フリップフロップＦＦは、回路配置ビットＣＢＳにより、透明にすなわち端子Ｑの出力信号をクロック入力信号とは無関係にＤ端子入力信号と同一にするように、または慣用のフリップフロップ式にクロック入力信号の前縁にトリガされて動作するようにプログラムできる。クロック信号源は、専用２項ＰＰＩまたは二つの大域クロック信号ＦＬＣＫＯおよびＦＬＣＫＩの一方を選択する（マルチプレクサＭＵＸを通して）ように回路配置ビットＣＢ３およびＣＢ４をプログラムすることによってプログラムできる。

フリップフロップの端子Ｑの出力信号は回路配置ビットＣＢＩおよびＣＢ２をプログラムすることによる三つの共通ＰｒＪＡＳＰ１−８Ｐ３とのＡＮＤ演算のあとＡＬＵの入力端子Ｄ２に選択的に帰還してＯＲ入力することができる。帰還信号の極性は回路配置ビットＣＢ７をプログラムすることによりゲートＸＯＲで制御できる。

この種のマクロセルを備える論理ブロックは複雑であって高度に回路配置融通性があり、ＣＢＩ−ＣＢ７などの回路配置ビット、５ＷＩ−ＳＷ１６などのスイッチ、ＴＳＢＩおよびＴＳＢ２などの三状態バッファ、およびＡＬＵ内のマルチプレクサをプログラムすることによって多様の論理機能を実動化できる。しかし、そのような高度の回路配置融通性は高速度経路に多数の論理ゲートを要し、それが付加的な伝搬遅延の原因となる。これがＵＩＭ経由の経路信号に起因する遅延と重なって上記デバイスの速度を制限する。論理機能の高速性および高度の回路配置融通性は一般に互いに矛盾するものであり、上記従来技術のデバイスでは妥協を要する。ユーザ用途のための論理機能の高速度および高度の回路配置融通性の両方を提供できるデバイスはこれまでのところ存在しない。

ある従来技術のＦＰＧＡデバイスは、互いに異なる用途についてそれぞれ最適化した互いに異なる種類のブロックを含んでいる。例えば、アクチル（＾ｃｔｅｌ）社ＡＣＴ２系チップは二つの型の論理ブロック、すなわち順列組合せ機能用の論理ブロックと、順列組合せおよびＣジスタの両機能用の論理ブロックとを有する。

これら二つの型の論理ブロックは共通の信号経路手段を用い、全ブロックが共通の配線経由のＩｌｏを備える。これらＦＰＧＡはそのチップ上に特別な区画、すなわち速度および複雑性につき最適化する内部信号経路手段を備える区画を備えていない。

発明の概要したがって、この発明の一つの目的は高速度および論理機能融通性の両方を備えるＰＬＤを提供することである。

もう一つの目的は速度について最適化した区画と論理機能融通性について最適化した別の区画とを有するＰＡＬ利用のチップのためのハイブリッド構成を提供することである。

この発明は、たいていのユーザ用途においては、高速度のユーザシステムにおいてさえ、高速度を要するのはＰＬＤのごく一部であり、それ以外のＰＬＤは高速動作は要しないもののロジックとしては複雑な用途に用いられる傾向があることの発見に基づいている。その−例は低速バスインタフェース構造を制御する高速状態マシンである。この例では、状態マシン反応は非常に高速であることを要するが、ロジックの大部分はそれほど高速である必要はない。もう一つの例はアドレスデコーダを他のロジックよりも格段に高速にしなければならない場合である。そのような場合には、ハイブリッド構成がその種のユーザ用途に最適の解決方法である。この発明によるハイブリッド構成は、従来技術のＥＰＬＤの場合のような同一のマクロセルを有する一様の構成の代わりに、二つの互いに異なる種類のＰＡＬ類似のブロック、すなわち高速動作について最適化した高速機能ブロックと論理機能融通性について最適化した融通性ブロックとを含む。

この発明によると、このハイブリッド構成は、論理機能の融通性について最適化した第１の型の機能論理ブロックと高速度について最適化した第２の型のブロックとを一つのチップ上に含む。これら高速ブロックのある部分はチップ入力パッドや出力パッド（端子）に直接接続であるのが好ましい。これら二つの型のセルの両方ともプログラマブルＡＮＤアレーを含み、したがって両方の型ともにある程度の融通性を有する。高速ブロックの各々は複数の入力線にチップＩ１０パッドから直接に選択的に信号を受けることができる。この直接接続はＵＩＭに起因する遅延を削減する。また、高速ブロックからの出力信号はＵＩＭを経由することなくそのブロックに直接に帰還できる。この高速ブロックは高速化のために専用の出力パッドを有する。

この発明の一つの実施例においては、高速ブロックは融通性ブロック内のＡＮＤアレーよりも小さい（ゲート数の少ない）プログラマブルＡＮＤアレーを有する。小さいＡＮＤアレーは高速ブロック内マクロセル向けにより少数の論理積項を生ずるのでこの実施例の高速ブロックはより大きいＡＮＤアレー速度をもたらす。

この発明の上記のおよび上記以外の目的、特徴および利点は図面と関連した次の詳細な説明から明らかになるであろう。

図面の簡単な説明図１は一様の機能ブロックを有するＰＡＬ利用のＸＣ７２３６チツプの簡略した構成図である。

図２はＸＣ７２３６チツプの各ブロックにおけるマクロセルの−っおよびプログラマブルＡＮＤアレーの概略図である。

図３はこの発明により速度および融通性の両方について最適化したハイブリッド構成を示す。

図４は図３の高速機能ブロックの各々におけるマクロセルの一つと削減したプログラマブルＡＮＤアレーの概略図を示す。

図５および図６は融通性および速度についてそれぞれ最適化した出力バッファの概略図をそれぞれ示す。

発明の詳細な説明図３はこの発明によるＥＰＬＤデバイスのブロック図であってハイブリッド構成を示す。（図３が、図１と同様に、図示の一つの線または一つの回路素子で複数の導線または複数の回路素子をそれぞれ表わすバス型構成を慣用的に示していることを理解されたい。）このデバイスは互いに同一の１０個の慣用の機能ブロックＦＢ２−ＦＢＩＩと２個の高速機能ブロックＦＦＢＯおよびＦＦＢ１を含んでいる。慣用の機能ブロックＦＢ２−ＦＢＩＩの各々はスタンドアローンのＰＡＬであり、一つのプログラマブルＡＮＤアレーと各々が図２に示したものと同様の９個の互いに同一のマクロセルとを含み、構成が複雑で回路配置融通性が高い。

機能ブロックＦＢ２−ＦＢ１１の各々は、機能ブロックＡＮＤアレーの入力線に接続されたＵＩＭからの２１本の入力線ＵＩ２．・・・Ｕｌｌｌの群と、各ブロックから９個の三状態バッファＴＢ２．ＴＢ３．・・・ＴＢＩＩの組をそれぞれ経て対応の９個のＩ１０バッドＰｄ２．・・・Ｐｄ１ｌの群に接続された９個の出力線Ｆ０３゜・・・Ｆｏｌｌの群とを有する。さらに、桁上げ入り線が一つのブロックの端子Ｃｉｎから隣接のブロックの端子Ｃ６１１１に接続され、図３に示すようなループを形成する。

各ブロックからの９個の出力信号はそれぞれの線群を通じてＵＩＭに帰還される。各ブロックについて３個の入力線Ｄ１２．ＤＩ３．・・・ＤｌｌｌがＩ１０パッドをＡＮＤアレーの入力線に直接に接続している。これら入力線はＩ１０パッドを入力パッドとして用いる場合に用いる。機能ブロックの各々の９個のＩ１０パッドの各々から１個の入力線、すなわち９個の入力線（融通性ブロックＦＢ２゜ＦＢ３．ＦＢ５乃至ＦＢ８．ＦＢＩＯおよびＦＢｌｌにつき）と、より少数の（例えば３個の）入力線（ブロックＦＢ４およびＦＢ９につき）により、入力回路ＩＣ２，ＩＣ３，・・・ｒｃｌｌ、すなわちインバータ、レジスタまたはラッチとしてプログラム可能な入力回路を経てＵＩＭを駆動する。

上述のとおり、機能ブロックＦＢ２−ＦＢＩ　１の各々は高度に融通性のある論理機能を備えている。それと対照的に機能ブロックＦＦＢＯおよびＦＦＢ１は高速機能ブロックであり、高度の融通性よりも、より高速であることを特徴とする。

これら高速機能ブロックＦＦＯおよびＦＦＩの各々は９個のマクロセルと一つのプログラマブルＡＮＤアレーとを含む。図４は高速機能ブロックＦＦＢＯ，ＦＦＢ１の一つにおけるＡＮＤアレー、一つのマクロセル全体、および隣接マクロセルの部分の概略図であって、互いに隣接するマクロセルの間の桁上げロジックを示す。

図３に示すとおり、１２個の専用入力パッドＰｄｌから直接に入来する１２の入力信号は、関連のマルチプレクサＩＭＵＸＯおよびＩＭＵＸｌの組をプログラムすることによって、高速機能ブロックＦＦＯおよびＦＦＩの１２個の入力線！０および！１の対応する群に選択的に接続できる。その結果生ずるデータバスはＵＩＭを通らず、より高速の入力経路を提供する。ブロックＦＦＢＯ，ＦＦＢＩとそれぞれ関連する三つの入力線ＵＩＯ，Ｕ１１のもう−っの群はＵＩＭから発している。専用入力パッドＰｄｒからの１２個の入力線とＵＩＭから各高速機能ブロックＦＦＢＯ，’ＦＦＢ１に至る三つの入力線とは図４のプログラマブルＡＮＤアレーの入力線に信号を供給する。

高速機能ブロックＦＦＢＯおよびＦＦＢ１の各々は各９個の専用出力パッドＰｄＯを有し、これらパッドに出力バッファＢＯ，Ｂｌおよび出力線ＯＬＯ，ＯＬ１をそれぞれ通じて接続されている。各高速機能ブロックＦＦＢＯ，ＦＦＢＩの９個の出力信号は線ＦＤＢＫＯ，ＦＤＢＫＩを通じマルチプレクサＦＭＵＸＯおよびＦＭＵＸｌにより同じブロックに直接に選択的に帰還することができ、ＵＩＭを経由させた場合に信号に生ずる遅延を除去する一つの方法をそれによって提供する。また、それら９個の出力信号はＵＩＭをも経由させ、それによってこのデバイスの他の部分にアクセスする。

図４において、高速機能ブロックＦＦＢＯ，ＦＦＢＩの各々の内部のプログラマブルＡＮＤアレーは図２の融通性ある機能ブロックよりも短いデータ経路長を有する。例えば、図４の線４３の信号は入力パッドから、バッファを通り、ＡＮＤゲートを通り、ＯＲゲート４１を通り、ＭＵＸＡ８、フリップフロップ４７（２個のゲート）、およびインバータ６６を通って出力パッドに達する。これは全部で７個のゲートになる。これと対照的に、図２においてはパッドからの入力信号は入力バッファおよびＡＮＤゲートをも通過する。そのあと、信号はスイッチ、ＯＲゲート、ＡＬＵ　（２個のゲート）、フリップフロップ（２個のゲート）および出力バッファを通ってパッドに達する。すなわち、合計９個のゲートになる。このように、上記高速ブロックは信号経路中の二つのゲートを削減する。図２の高融通性マクロセルに比べて、高速機能ブロック用のマクロセルは高速度達成のために構成を単純化しである。

マクロセル４０はＡＮＤアレニＡＡ４からの５本の２項入力線４２−４６を有する。これらのうち４本の入力線４３−４６はＯＲゲート４１への入力線である。

五本口の入力線４２は、ＯＲゲート４１の出力信号がフリップフロップ４７のＤ入力端子を駆動する際のフリップフロツブ４リセット上ット信号線である。ＯＲゲート４１の出力信号がもう一つの（隣接の）マクロセル５３のＯＲゲート５２に縦続接続されマクロセル５３内のＯＲゲート５２でＯＲされるＰ項を拡張している場合は、代替的に、入力線４２でフリップフロップ４７のＤ入力端子を駆動する。入力線４２の信号の使い方は回路配置ビットＣＢＩのプログラミングによって決まる。図４は高速機能ブロックの一例にすぎず、図２は高度に複雑な機能ブロックの一例にすぎないことを理解されたい。

上述の説明から理解されるとおり、マクロセル４０および高速機能ブロックＦＦＢＯ，ＦＦＢＩは高速度について最適化され、一方、マクロセルＭＣＩおよび対応の機能ブロックＦＢ２．ＦＢ３．・・・、ＦＢＩＩは論理機能融通性について最適化されている。このようなＥＰＬＤにおいては、高速度を要するユーザ設計部分は高速機能ブロックＦＦＢＯ，ＦＦＢＩに実動化され、論理が複雑でしかも高速度を要しない設計部分は機能ブロックＦＢ２−ＦＢＩＩで実動化される。これによってチップの資源が活用され、論理機能に高速度と高度の融通性がもたらされる。

この発明は、マクロセルにおける融通性対速度の選択を提供するほかに、出力バッファにおける融通性対速度の選択も提供する。融通性が重要である場合に好適となる出力バッファを図５に示す。このバッファは、信号ＣＢまたはその補数すなわち反転ＣＢで導通状態になるトランジスタ５６または５８によって選択される入力信号ＤＮの反転をオプションにより生ずる。出力トランジスタＱ５１およびＱ５２は駆動に十分でしかも消費電力を最小にする大きさにしである。より高速の出力バッファについては、図６の回路はオプションによるインバータを提供せず、信号経路を短縮する。また、出力トランジスタＱ６１およびＱ６２を幅広くすることによってより高い速度が達成される。一つの実施例においては、図５の融通性出力バッファはトランジスタ幅４００μｍを用い、図６の高速出力バッファは出力トランジスタ幅７００μｍを用いている。図５の出力バッファは図３の回路で三状態バッファＴＢ２乃至ＴＢＩＩに用いるのが好ましく、図６の出力バッファはバッファＢＯおよびＢｌに用いるのが好ましい。しかし、他の実施例において、より高い出力バッファ速度をより高度のマクロセル融通性と組み合わせることができ、より高度のマクロセル融通性をより高い出力バッファ速度と組み合わせることができる。

特定の実施例についてこの発明を上に述べてきたが、この説明は単なる例示であって限定的に解釈すべきでないことを理解されたい。当業者に明らかなとおり、上記二種類のブロックの数、上記二種類のマクロセルの回路構成、および入出力特性はそれぞれ変えることができる。この発明の真意と範囲は添付の請求の範囲の記載のみによって限定されるべきものである。

Claims

【特許請求の範囲】

１．プログラム可能な集積回路ロジックデバイスであって、前記デバイスのパッドに少なくともその一部を接続した入力端子を有し、前記デバイスのパッドに接続した少なくとも一つの出力端子を有する複数個の高速論理機能ブロックと、複数個の融通性ある論理機能ブロックであって、各々が入力端子と少なくとも一つの出力端子とを有し、入力端子の所定数のものへの信号の関数が、前記高速論理機能ブロックの供給できるよりも多く前記融通性ある論理機能ブロックの前記出力端子に選択的に供給されるように設計された複数個の融通性ある論理機能ブロックとを含み、前記高速論理機能ブロックが、そのブロックすなわち入力から出力への最短の論理積項の和の経路が前記融通性ある論理機能ブロックにおけるよりも少数のゲートを通るブロックヘの入力信号から出力信号を生ずるように設計されており、さらに前記高速論理機能ブロックおよび前記融通性ある論理機能ブロックの前記入力端子および前記出力端子の少なくともいくつかを互いに接続する相互接続マトリックスを含むプログラム可能な集積回路ロジックデバイス。
２．前記高速および融通性論理機能ブロックの各々がプログラマブルＡＮＤアレーを含む請求項１記載のプログラム可能な集積回路ロジックデバイス。
３．前記高速論理機能ブロックの各々が前記融通性ある論理機能ブロックの各々の中のＡＮＤアレーよりも複雑でないＡＮＤアレーを含む請求項２記載のプログラム可能な集積回路ロジックデバイス。
４．前記高速論理機能ブロックの各々が前記ＡＮＤアレーの出力から論理和項を各々が生ずる複数個のＯＲアレーと、前記ＯＲアレーの一つの出力を前記ＯＲアレーの他の一つに入力として選択的に供給する手段であって論理和を発生可能な入力の数を拡張する選択的供給手段とをさらに含む請求項２記載のプログラム可能な集積回路ロジックデバイス。
５．前記高速論理機能ブロックの前記入力端子の少なくともいくつかを前記相互接続マトリックスを経由することなく前記デバイスの外部パッドに直接に接続できる請求項１記載のプログラム可能な集積回路ロジックデバイス。
６．前記高速論理機能ブロックの前記出力端子の少なくともいくつかを前記相互接続マトリックスを経由することなく前記デバイスの外部パッドに直接に接続できる請求項１記載のプログラム可能な集積回路ロジックデバイス。
７．前記高速論理機能ブロックの一つの前記出力端子の少なくともいくつかを前記相互接続マトリックスを経由することなく前記高速論理機能ブロックの前記一つの前記入力端子の少なくともいくつかに直接に接続できる請求項１記載のプログラム可能な集積回路ロジックデバイス。
８．前記相互接続マトリックスが前記融通性ある機能ブロックおよび前記高速機能ブロックの各々に接続可能な万能相互接続マトリックスである請求項１記載のプログラム可能な集積回路ロジックデバイス。
９．前記融通性ある機能ブロックが高度に論理機能融通性ある多数の第１の型のマクロセルと第１の型のプログラマブルＡＮＤアレーとを含み、前記高速機能ブロックが高速度の多数の第２の型のマクロセルと前記第１の型のＡＮＤアレーと異なる第２の型のプログラマブルＡＮＤアレーとを含む請求項１記載のプログラム可能な集積回路ロジックデバイス。
１０．複数のブロックとそれらブロックを相互接続するプログラム可能な相互接続手段とを含むプログラマブルロジックデバイスであって、各々が第１の型のプログラマブルＡＮＤアレーと第１の数の論理ゲートを各々が有する複数個の第１の型のマクロセルとを有する第１の型の機能ブロックと、各々が第２の型のプログラマブルＡＮＤアレーと前記第１の数よりも小さい第２の数の論理ゲートを各々が有する複数個の第２の型のマクロセルとを有する第２の型の機能ブロックであって、各々が前記デバイスの信号端子にプログラム可能な形で接続された第２の型の機能ブロックとを含むプログラマブルロジックデバイス。
１１．前記第２の型の機能ブロックが専用のデバイス入力端子から直接に入力信号をプログラム可能な形で受ける請求項１０記載のデバイス。
１２．前記第２の型の機能ブロックからの出力信号を前記第２の型の機能ブロックに選択的に帰還した請求項１０記載のデバイス。
１３．前記第２の型のプログラマブルＡＮＤアレーが前記第１の型のプログラマブルＡＮＤアレーの有する論理ゲートよりも少数の論理ゲートを有する請求項１０記載のデバイス。
１４．少なくとも一つの入力端子および少なくとも一つの出力端子を各々が有する複数個の論理機能ブロックと、複数個の外部パッドと、その信号伝搬経路に特定数の論理ゲートを各々が有する第１の型の複数個の出力バッファと、その信号伝搬経路に前記特定数よりも少数の論理ゲートを各々が有する第２の型の複数個の出力バッファと、選ばれた論理機能ブロックの出力端子を、第１および第２の型の一方の出力バッファにより前記外部パッドに接続する相互接続とを含むプログラム可能な集積回路ロジックデバイス。
１５．前記第１および第２の型の前記出力バッファの各々が二つのトランジスタを有する出力インバータを含み、前記第２の型の出力バッファの前記二つのトランジスタの各々が前記第１の型の出力バッファの前記二つのトランジスタよりも大きい請求項１４記載のプログラム可能な集積回路ロジックデバイス。