JP3432220B2 - プログラマブル論理セル及びアレイ - Google Patents

プログラマブル論理セル及びアレイ

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    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables

Description

【発明の詳細な説明】 1. 関連する特許並びに出願書類の相互参照 本出願は、1990年11月２日に出願された米国特許出願
第7/608,415号の部分継続出願であり、この07/608,415
号は以下本明細書に参考として取り入れられている。
“プログラマブル論理セル及びアレイ”として出願され
た米国特許第5,019,736号が、関連特許として以下本明
細書に取り入れられている。本出願は又、発明者アトゥ
ルーリ（Atluri）、カマロタ（Camarota）、チェン（Ch
en）、ファーテク（Furtek）、ガーベリック（Garveric
k）、ホーリィ（Hawley）、モニ（Moni）、ピケット（P
ickett）、ポプリ（Popli）、スミス（Smith）、サザー
ランド（Sutherland）及びティン（Ting）によって同時
出願された“コンフィギュレーション可能論理アレイ”
という特許とも関連する。
2. 発明の分野 本発明は、ディジタル論理回路の分野、さらに具体的
には、プログラマブル論理素子及び再プログラマブル論
理素子に関する。
3. 発明の背景 出願特許第415号にプログラマブル論理セルのアレイ
が記載されているが、この中での各論理セルは構造的に
同一である。このアレイの論理セルは二次元マトリック
スで配列されており、各セルは４つの最隣接セルを有
し、１つはセルの左側（すなわち西側）、１つはセルの
右側（すなわち東側）、１つはセルの上側（すなわち北
側）、及び１つはセルの下側（すなわち南側）に最隣接
セルが位置している。４つの方向（北、南、東、西）の
各々に対して、セルは２つの入力部と、２つの出力部を
持ち、これらの入出力部は、その各方向にある最隣接セ
ルの２つの出力部と２つの入力部に接続されている。従
って、信号の流れは、２つの次元の両方向に可能とな
る。
出願特許第415号の図１には、セル22及びバスネット
ワーク12を含むプログラマブル論理アレイ10が描かれて
いる。セル22は、行と列の二次元マトリックスに配列さ
れ、図１には図示されていない接続部によってバスネッ
トワーク12により相互に接続している。これらのセルは
又、一つのセルとそのセルの４つの最隣接セル（すなわ
ち、東西南北に直に隣接している４つのセル）間で直接
に接続している二次元配列によって相互に接続してい
る。バスネットワーク12には、中継器24と、垂直及び水
平バス25,26,27が含まれ、論理配線の役を果たすように
個々のセル22に要求することなく、アレイ10内でデータ
転送がバスネットワーク12によって提供される。暗黙裡
に存在してはいるが、本発明には無関係なため、バス構
造についての議論は以下省略する。
本発明の１つの目的は、非常に大きな柔軟性を持ちな
がら、しかも相対的に適度なサイズの改良論理セルを提
供することである。
本発明のもう一つの目的は、出願特許第415号のアレ
イに類似していながら、改良された論理セルを含む改良
アレイを供給することである。
出願特許第415号のアレイにおいては、そのアレイが
所与のセルによって実現される論理関数に依存するため
に、そのセルがその未使用の入出力部の間でも“論理配
線”を実現する能力は、往々にして制限されることがあ
る。これがために出願特許第415号のアレイのセルが非
能率的に利用される結果となる場合がある。というの
は、単に論理配線機能を実現するためにある種のセルを
必要とすることがあるからである。
また、本発明のいま一つのの目的は、改良セルを含む
改良アレイを供給することであり、この改良セルにおい
ては、セルの未使用の入出力部間の論理的な接続がブロ
ックされることはない。
4. 発明の要約 本発明は、出願特許第415号のような論理セル・アレ
イで用いるための改良型論理セルを提供するものであ
る。本発明の改良型論理セルの推奨実施例には、２つの
レベルの組合せ論理及びこの２つのレベルの組合せ論理
の下流に配置されたレジスタが含まれる。VLSIの面積と
いう点から見ると、出願特許第415号のアレイで用いら
れたものに比べて本発明の改良型セルのほうが著しく面
積が小さいにもかかわらず、設計の改良により、アレイ
において著しく濃縮された論理の実現が促進されてい
る。たとえば、出願特許第415号の論理セルを用いれば
６つのセルを必要とするようなマルチプレクサを実現す
るのに、本発明ではたった１つのセルしか必要としな
い。ロード可能シフト・レジスタ、カウンタ及びその他
のものを含む他の機能ブロックに対しても類似の節減を
達成することができる。さらに、アレイ上で実現される
論理のスピードは、アレイ中のセル間の接続に関連する
遅延によって大きく決定されるので、単一セル内で必要
な論理接続の非常に大きなフラクションを実現する本発
明のアレイは、出願特許第415号に記載されたものより
高い性能を達成することができる。
本発明は又、改良型論理セルを中に含む改良型アレイ
を供給するものであって、このアレイにおいては、セル
内に配置された多重手段によって、セルの未使用の入出
力部を論理上接続することができる。たとえば、各セル
が４つの入力部及び４つの出力部を持つこのようなアレ
イを備えていると、単一セルを、２つの入力と２つの出
力を用いる半加算器としても、また、経路選択素子とし
ても用いることができ、未使用の２つの入力部と出力部
の間を接続することもできよう。
5. 図面の簡単な説明 本発明の以上の及びその他の目的、特徴、及び利点を
よりよく理解するために、次の添付図面を参照しながら
以下の詳細な説明を読まれるのがよい。
図１は、出願特許第415号による典型的なセルからな
るアレイ部分の概略図である。
図２は、本発明による改良型論理セルの本質的な特徴
を含む、好適なセルコアを例示した論理図である。
図３は、本発明による好適なセルコアのもう一つの論
理回路の実現例を示す論理図である。
図4A〜4Eは、図２と３の構成可能な相互接続素子25の
一つの典型的実現、及び、そのいくつかの可能なコンフ
ィギュレーション状態を示す。
図５は、図２のセルコアをどのようにコンフィギュレ
ーションしてマルチプレクサ機能を実現させるかを例示
する論理図である。
図６は、図２のセルコアをどのようにコンフィギュレ
ーションして並列ロード可能なシフト・レジスタの１ビ
ットスライスを実現させるかを例示する論理図である。
図７は、図２のセルコアをどのようにコンフィギュレ
ーションして２進カウンタの１ビット・スライス用論理
を実現するかを例示する論理図である。
図８は、図２のセルコアをどのようにコンフィギュレ
ーションしてクロックイネーブルを持つレジスタ用論理
を実現するかを例示する論理図である。
図9A〜9Dは、本発明の論理セル実施例のうちのいくつ
かで使用される、デフォルト“1"及びデフォルト“0"の
プログラマブルパスゲート素子のための回路実現例と論
理記号を示したダイアグラムである。
図10A〜10Dは、本発明の論理セル実施例のうちのいく
つかで使用される、デフォルト“1"及びデフォルト“0"
のプログラマブルマルチプレクサ素子のための回路実現
例及び論理記号を示したダイアグラムである。
図11は、図１に描写されているようなアレイで用いる
ための、本発明による改良型論理セルの１つの実施例を
示した論理図である。
図12は、図１に描写されるようなアレイで用いるため
の、本発明による改良型論理セルの別の実施例を示した
論理図である。
図13は、図１に描写されるようなアレイで用いるため
の、本発明による改良型論理セルのさらに別の実施例を
示した論理図である。
図14は、図１に描写されるようなアレイで用いるため
の、本発明による改良型論理セルの推奨実施例を示した
論理図である。
図15A〜15YYは、図14に示される論理セルの推奨実施
例を例示したコンフィギュレーション状態の一連の論理
図である。
図16は、各セルが４つの入力部及び４つの出力部を持
ち、セルの４つの最隣接セルの各々に対して１つの入力
部と１つの出力部が接続されているアレイの典型的な概
略図である。
図17は、図16に描写されるようなアレイで用いるため
の、本発明による改良型論理セルの１つの実施例を示し
た論理図である。
図18は、図16に描写されるようなアレイで用いるため
の、本発明による改良型論理セルの別の実施例を示した
論理図である。
6. 図面の詳細な説明 図１は、出願特許第415号に記載されたアレイのよう
な、セル１のアレイの典型的部分の直接相互接続を描い
たものである。図で明らかなように、これらのセルは、
４つの最隣接セルを持つ各セルの二次元マトリックスで
配列されており、セルの左側（すなわち西側）に１つ、
セルの右側（すなわち東側）に１つ、セルの上側（すな
わち北側）に１つ、及びセルの下側（すなわち南）に１
つそれぞれ隣接セルが位置している。各セル１は、その
４つの最隣接セルへの直接接続に関しては同一である。
このような隣接の各セルに対して、セルは２つの出力部
を設け、また、このような隣接の各セルから、セルは２
つの入力部を受ける。従って、各セル１は８つの入力部
2a、2b、3a、3b、4a、4b、5a、5b、及び、８つの出力部
6a、6b、7a、7b、8a、8b、9a、9bを持つ。セルの入力部
及び出力部は２つのカテゴリー“A"と“B"に分割されて
いるため、各セルは４つの最隣接セルのそれぞれに接続
されたＡ入力部、Ａ出力部、Ｂ入力部及びＢ出力部を持
つ。隣接セル間で、Ａ入力部は常にＡ出力部に接続さ
れ、Ｂ入力部は常にＢ出力部に接続される。
図１の実施例のようなアレイで用いるのに適した、本
発明の８−入力部・８−出力部セルのいくつかの実施例
を、図11〜14に示す。本発明は、異なる数の入出力部を
持つセルを用いて実行することもできる。図16の実施例
のようなアレイで用いるのに適した、４−入力部・４−
出力部セルの２つの実行可能な実施例を、図17及び18に
示す。図11〜14、及び、図17、18に示されるこれら６つ
の実施例はそれぞれ、同一の基本構造すなわちセルコア
を有しており、その推奨実施例を図２の論理図に示す。
図示のように、このセルコアは、２つ論理レベル、すな
わち、２つの組合わせゲート（例としてANDゲート21及
び23）を含む第１レベルと、２つの組合わせゲート（例
として排他的OR（XOR）ゲート28及びANDゲート41）を含
む第２レベル、及び、第１レベルの論理への入力部を与
える構成可能な相互接続素子25、XORゲート28の下流側
レジスタ33、コンフィギュレーション制御部48を持って
いる。
このセルコアは、第１、第２、及び、第３の論理入力
部20,22,24を有する。入力部20、22、及び、24のソース
は、最隣接セル、バスネットワーク（出願特許第415号
や、前記関連特許“コンフィギュレーション可能論理ア
レイ”に示されているバスネットワークのような）、他
のなんらかのソース、あるいは、これらの組合せから発
するものであってもよい。
このセルコアにおいて、第１論理入力20は上流側のAN
Dゲート21に入り、第２論理入力22は上流側のANDゲート
23に入る。入力24は、第１出力26及び第２出力27を発生
させる構成可能な相互接続素子25へ印加される。構成可
能な相互接続素子25は、コンフィギュレーション制御部
48が与える値によって制御される、少なくとも２つのコ
ンフィギュレーション状態を持っている。
セルあるいはアレイのいずれかと関連した制御記憶メ
モリ装置、他のセルのコンフィギュレーション制御の組
合せ機能、あるいは、電子的に融合可能な、電気的、光
学的、あるいは磁気的にプログラム可能な回路素子を含
むがこれらに制限されない、様々な手段によってコンフ
ィギュレーション制御48を行なうことができる。一般的
なものとして、コンフィギュレーション制御線48のみを
論理セルの図面に示す。
図4Aに、構成可能な相互接続素子25の典型的実現例25
aを示す。構成可能な相互接続素子25aには、パスゲート
206と207、及び、NANDゲート202と203が含まれている。
構成可能な相互接続素子25aは、コンフィギュレーショ
ン制御入力208と209、及び、環境入力210の３つの入力
値によって構成される。コンフィギュレーション制御入
力208と209は、前に説明したコンフィギュレーション制
御部48から生じる。環境入力210は、様々なコンフィギ
ュレーション制御信号の組合せ機能として、セル及び隣
接セルから生じる。
環境信号210とコンフィギュレーション制御信号209
は、NANDゲート202によって組合わされ信号204を生成す
る。信号204は、パスゲート206と207を制御する。パス
ゲート206と207は使用可能極性が反対なので、常にこれ
らのパスゲートの内の１つだけがアクティブである。
パスゲート207がアクティブである場合、構成可能な相
互接続素子の入力部24が、構成可能な相互接続素子の出
力部26及びNANDゲート203の入力部を駆動させる。構成
可能な相互接続素子の出力部27は、NANDゲート203によ
って生成され、これはコンフィギュレーション制御信号
208によってゲート制御される。パスゲート206がアクテ
ィブである場合は、論理“1"は、出力部26に向けられ、
NANDゲート203を介して出力部27へゲート制御される。
構成可能な典型的な相互接続素子25aの４つの状態
を、50a〜50dとして示す。図4Bに例示された状態50aに
おいて、構成可能な相互接続素子の入力部24は、構成可
能な第１相互接続素子の出力部26に論理上接続され、論
理上反転した形で、構成可能な第２相互接続素子の出力
部27に接続される。これらの出力は、パスゲート207が
アクティブで、かつ、NANDゲート203への制御入力部に
高信号が送られた場合に行なわれる。図4Cに例示された
状態50bでは、構成可能な相互接続素子25は、構成可能
な相互接続素子の入力部24の値にかかわらず、単に、構
成可能な相互接続素子の出力部26と27の両方に定数論理
値（“1"）を与える。これらの出力は、パスゲート206
がアクティブで、かつ、NANDゲート203への制御入力部2
08に低信号が送られた場合に行なわれる。状態50cで
は、図4Dに示されるように、パスゲート207をアクティ
ブにすることによって入力部24は出力部26へ接続され、
NANDゲート203の制御入力部208に低信号を印加すること
によって“1"の信号が出力部27に与えられる。図4Eに示
すような状態50dでは、パスゲート206がアクティブの場
合、出力部26に“1"の信号が供給され、NANDゲート203
の制御入力部208にも高信号が与えられる場合、出力部2
7に“0"の信号が与えられる。構成可能な相互接続素子2
5を構築するには多くの方法があるが、その中にはこの
他の有用な状態を持つものもある。
図２を再び参照すると、構成可能な相互接続素子25が
状態50bのように構成された場合、その効果によって、
上流側のANDゲート21と23が、それぞれ、第１論理入力
部20と出力部29、及び、第２論理入力部22と出力部30の
間のパススルーの役割を果たすこととなるのは、明白で
ある。同様に図２において、下流側のEXCLUSIVE−OR（X
OR）ゲート28の入力部31と32は、上流側のANDゲート21
と23の出力部29と30にそれぞれ接続される。レジスタ33
は、入力部34を下流側のXORゲート28の出力部35に接続
して下流側に配置される。効果的にするには、セルコア
にマルチプレクサ36も設けて使用可能な２つの入力部37
と38のどちらかを選択するようにしてもよい。この２つ
の入力部のうち入力部37はレジスタ33のＱ出力部39に接
続され、入力部38は下流側のXORゲート28の出力部35に
接続される。セルコアの第１論理出力40は、マルチプレ
クサ36によって、隣接セル、バスネットワーク、アレイ
入出力部、あるいは、他の宛先、又は、これらのいくつ
かの組合せに向けて行なわれる。
このセルコアにはまた下流側のANDゲート41が含まれ
ている。下流側のXORゲート28のように、下流側のANDゲ
ート41の２つの入力部42と43は、上流側のANDゲート21
と23の出力部29と30から出ている。下流側のANDゲート4
1の出力44は、セルコアの第２論理出力部45へ向けて行
われ、第１論理出力40のように、この出力部45は、隣接
セル、バスネットワーク、アレイ入出力部、他の宛先、
あるいは、これらのある組合せへ接続してもよい。
このセルコアの設計は、注意深く簡素化され、可能な
限り小型でかつ単純なものになってきているが、それで
もなお、論理的柔軟性を含み、広範囲な多様性を持つ重
要な機能が効率よく実現できるている。機能的には類似
のセルが従来技術のなかに存在しているが、このような
セルでは一般に、大規模なプログラマブルAND−ORアレ
イ素子、あるいは、類似のPLD装置が採用され、本セル
コアの４組のゲート21、23、28及び41によって行なわれ
る機能が実現される。セル中にこのようなプログラマブ
ルAND−OR論理素子を含むことには、２つの大きな欠点
がある。第一に、セルを実現するために必要とするチッ
プ面積をかなり広げなければならず、従って、シングル
チップ上に配置できるセルの数が少なくなる。第二に、
プログラマブルAND−ORアレイ素子は、その内部の節点
のキャパシタンスが大きいために、セルの性能が著しく
減少してしまう。以下に例示するように、大きさや速度
においてこのような犠牲を払うことなく、本発明のセル
コアによって必要な柔軟性が実現される。
図３には、図２のセルコアに論理的に同等なもう一つ
のセルコア設計が描かれている。このセルコアと図２の
セルコアとの相違は、上流側のANDゲート21と23がNAND
ゲート50と51に置き換えられ、下流側のANDゲート41がN
ORゲート52に置き換えられている点である。これらの変
更によるセルコアの論理関数への影響はない。下流側の
XORゲート28へ接続する入力部31と32の信号が図３では
反転する（図２の入力部31と32の信号に関して）という
事実が、XORゲート28の出力部35に影響を及ぼすことは
ない。また、上流側のNANDゲート50と51の出力部53と54
から下流側のNORゲート52の入力部55と56へ、反転“バ
ブル”を伝えることによって、NORゲート52とANDゲート
41の論理同値が明白になる。実際、図３に示される構造
は現実の集積回路の実現により酷似している。しかしな
がら、図２のセルコアの論理機能の方がより直覚的であ
るため、図11〜14及び図17〜18に例示した論理セルの実
施例は図２のセルコアから派生したものである。
図５には、マルチプレクサ60として、図２のセルコア
を構成したものが例示されている。この機能は、出願特
許第415号で提供されるセルに優る、本発明のセルコア
の重要な利点を表わすものである。なぜなら、出願特許
第415号では、このようなマルチプレクサには６つのセ
ルを必要とするからである。図５に描かれているマルチ
プレクサ構成60において、構成可能な相互接続素子は状
態50aに構成され、マルチプレクサ36は構成されて、XOR
ゲート28の出力部35を選択する。構成可能な相互接続素
子への入力24が論理“1"である場合、上流側の第1ANDゲ
ート21を送り込む第１論理入力20は、XORゲートの出力
部35に向けて与えられる。構成可能な相互接続素子の入
力24が論理“0"である場合、上流側の第2ANDゲート23の
第２論理入力22は、XORゲートの出力35に向けて与えら
れる。
従来の技術であれば、上流側のANDゲートの出力を組
合せるこのようなマルチプレクサにおいて下流側で使用
される組合わせ素子は、ORゲートであろう。この代り
に、本発明のセルコアではXORゲート28が用いられる。
図５の回路でXORゲートを用いることも可能である。と
いうのは、双方の入力が論理“1"でない限りORとXORゲ
ートは同一の機能を果たすからであり、また、素子25が
状態50aにある場合、構成可能な相互接続素子25のため
に双方の入力が論理“1"となることあり得ないからであ
る。この位置でXORゲート28を用いる利点は、加算器や
カウンタのような多くの重要な演算回路を実現する際、
これが役立つということもある。
図６には、並列ロード可能なシフト・レジスタ65の１
ビット・スライスとして機能するように構成された、図
２のセルコアが描かれている。前出のマルチプレクサ構
成60のように、図６の構成可能な相互接続素子25は状態
50aに構成されているが、今度はマルチプレクサ36は構
成されて、入力37、すなわち、レジスタ33のＱ出力39を
選択する。従って、図６は、レジスタ33が含まれている
ことを除けば図５と同一であり、図５のマルチプレクサ
60は図６の破線によって示される部分と同一である。
並列ロード可能なシフト・レジスタ構成のオペレーシ
ョンは、ロード信号としての入力部24上の信号を用い
て、前に説明したマルチプレクサ構成60のオペレーショ
ンに基くものである。構成可能な相互接続素子25に入る
入力部24の信号が論理“1"である場合、マルチプレクサ
構成60によって、並列データ20がレジスタ33のＤ入力部
34へ送られる。入力部24の信号が論理“0"である場合、
マルチプレクサ構成60によって、前出のスライスからレ
ジスタ33のＤ入力部34へ直列データが送られる。
図７に、２進カウンタ70の１−ビット・スライス用論
理を実現するために構成された、図２のセルコアを示
す。カウンタスライスを実現するためには、構成可能な
相互接続素子25が状態50bに構成されて上流側のANDゲー
ト21と23が論理配線としての役割し、かつ、マルチプレ
クサ36が構成されて、レジスタ33のＱ出力部39が選択さ
れる。２進カウンタ機能を完全に実現するためには、レ
ジスタ33のＱ出力39は第１論理入力20へフィードバック
されなければならない。このフィードバック接続を実現
するのに、隣接セル、あるいは、図17と18のセル実施例
に示されるフィードバック手段110のような他のフィー
ドバック手段を用いてもよい。
図８に、クロックイネーブルを持つレジスタ80を実現
するために構成された、図２のセルコアを示す。このレ
ジスタ構成では、マルチプレクサ構成60が用いられ、レ
ジスタ33に対して適切な入力部34が選択される。構成可
能な相互接続素子25は状態50aに構成され、マルチプレ
クサ36は構成されて、レジスタ33のＱ出力部39が選択さ
れる。この例では、入力部24上の信号はクロックイネー
ブルとして機能する。構成可能な相互接続素子25に入る
入力部24上のクロックイネーブル信号が論理“1"である
場合、レジスタ33はその入力部34でマルチプレクサ構成
60を通して新しいデータ20を受信する。入力部24上のク
ロックイネーブル信号が論理“0"である場合、レジスタ
33はそのカレント状態39で再ロードされ、これが、隣接
セル、あるいは、図17と18に呈示されているような内部
フィードバック手段110によって上流へ戻され、マルチ
プレクサ構成60によってレジスタ33の入力部34へ戻る。
図9A〜9Dに、本発明において有用なデフォルト出力部
を持つプログラマブルパスゲートを例示する。デフォル
ト“1"出力を持つプログラマブルパスゲートを回路70a
として図9Aに、また、これに等しい論理記号70bを図9B
に示す。パスゲート70aは端子71で入力を受信し、端子7
2で出力を生成する。パスゲート70aは、また、論理上反
転した２つの信号28aと28bをコンフィギュレーション制
御部から受信する。信号28aが高位（従って28bは低位）
である“パス”状態において、端子71の入力部の値は、
パスゲート70aによって端子72の出力部へ渡される。信
号28aが低位である“デフォルト”状態において、パス
ゲート70aは、節点71aに接続されたデフォルト“1"を出
力端子72へ送る。図9Bに示される論理記号70bにおいて
は、反転したコンフィギュレーション制御信号28aと28b
は、単一コンフィギュレーション制御信号28aで表わさ
れている。
類似のプログラマブルパスゲートを、図9Cの回路73a
として示す。パスゲート73aは、しかしながら、デフォ
ルト“0"出力を持っている。コンフィギュレーション信
号28dが高位（かつ、28cは低位）である“パス”状態に
おいて、パスゲート73aは、端子74の入力値を端子75の
出力部へ渡す。信号28dが低位である“デフォルト”状
態において、パスゲート73aは節点74aに接続されたデフ
ォルト“0"を端子75へ送る。
デフォルト“0"出力73bを持つプログラマブルパスゲ
ートを表わす論理記号を、図9Dに示す。このプログラマ
ブルパスゲート論理記号70bと73bは、図11〜14及び図17
〜18の論理セルの図で用いる。
デフォルト“1"と“0"出力を持つプログラマブルパス
ゲート70aと73aを実現するために用いられたのと同一の
基本的な考え方を拡張し、図10Aと10Cに例示されるよう
な、デフォルト“1"とデフォルト“0"を持つ一般（Ｎ＋
１）入力マルチプレクサ回路61aと62aを実現することが
できる。回路61aは、デフォルト“2"出力を持つ（Ｎ＋
２）入力プログラマブルマルチプレクサである。これと
同一の論理記号61bとして図10Bに示す。マルチプレクサ
61aには、（Ｎ＋１）CMOS送信ゲート68a0−Ｎ、及び、
一連の（Ｎ＋１）PMOSトランジスタ69a0−Ｎが含まれ
る。マルチプレクサ61aは、コンフィギュレーション制
御線65a0−Ｎ及びその論理逆値66a0−Ｎの値に応じて適
切な送信ゲート68a0−Ｎを開くことにより、（Ｎ＋１）
入力64a0−Ｎの１つを選択し、出力部63aへ接続する。
すべてのコンフィギュレーション制御線65a0−Ｎが“0"
にプログラムされ、どの入力部も選択されないと、マル
チプレクサ61aは“デフォルト”値、つまり入力部67aで
与えられる論理“1"を、一連のPMOSトランジスタ69a0−
Ｎを介して出力部63aへ差し向ける。
デフォルト“0"の出力を持つプログラマブルマルチプ
レクサ62a及びそれに相当する論理記号62bを、図10Cと1
0Dに示す。マルチプレクサ62aには、（Ｎ＋１）CMOS送
信ゲート68a0−Ｎ及び一連の（Ｎ＋１）NMOSトランジス
タ68b0−Ｎが含まれる。マルチプレクサ62aは、コンフ
ィギュレーション制御線65a0−Ｎ及びそれらの論理逆値
66a0−Ｎの値に応じて、（Ｎ＋１）入力部64a0−Ｎの１
つを選択し、適切な送信ゲート68a0−Ｎを開くことによ
り、出力部63bに接続する。すべてのコンフィギュレー
ション制御線65a0−Ｎが“0"にプログラムされ、どの入
力部も選択されないと、マルチプレクサ62aは“デフォ
ルト”値、つまり入力部67bで与えられる論理“0"を、
一連のNMOSトランジスタ68b0−Ｎを介して出力部63bへ
差し向ける。デフォルト出力マルチプレクサを表わす図
10Bと10Dの論理記号61b及び62bは、図11〜14と図17〜18
に示されるセルの実施例の論理図の中で使用される。
この“デフォルト”状態は、構成可能な論理セルとい
う状況において、特に価値のあるものである。なぜな
ら、アレイ中のほとんどのセルは、デフォルト状態のこ
のようなマルチプレクサで、典型的には構成されるから
である。図61aと62aに示されるデフォルト出力マルチプ
レクサ回路は、チップ面積という点からみると、類似の
従来の回路に比べて小さい。なぜなら、これらのデフォ
ルト出力マルチプレクサ回路が同じ制御線を用いて送信
ゲートとトランジスタチェーンの両方を制御しているた
めである。別の利点としては、所望のデフォルト値次第
で、トランジスタチェーンには１つのタイプのトランジ
スタ（ＰまたはＮ）しか含まれないということがある。
これによって、不適当な閾値電圧の低下を持ち込むこと
なく、貴重なチップ面積が節約される。
図11から図14は、図１に示すような配列で用いるため
の本発明による論理素子の様々な実施例を示すものであ
る。総体的に見れば、これらの実施例は、図２に例示さ
れたセルコアに存在する着想が組込まれた可能なセルの
中のほんの数例を表わすものにすぎない。
図11から図14に描かれたセルデザインのすべては、ア
レイ中の東西南北の方向に関して完全な対称をなしてい
る。別段の指示がなければ、図10から図14に含まれる構
成可能なすべての装置（パスゲートおよびマルチプレク
サ）は、独立にプログラムすることができる。最終的
に、バス出力部は、本発明に無関係であるので、図10か
ら図14では省略されている。
アレイで用いるためのセルを実現するいくつかの方法
によって、図11に描かれた論理セルは図２のセルコアを
増強する。上流ANDゲート21と23に対する補助入力部80a
−ｄと81a−ｄは、隣接セルから４つの“A"入力と４つ
の“B"入力を収容する。４通りの“A"出力と４通りの
“B"出力は、それぞれ、マルチプレクサ36とANDゲート4
1から出力される。
構成可能な相互接続要素25を形成する２つのプログラ
マブルパスゲート85aと85b、および反転バブル85cによ
って構成可能な相互接続要素からの左右の出力26、27が
可能となり、独立に制御される。下流XORゲート28の入
力31と32を供給する２つのプログラマブルパスゲート86
aと86b、および下流ANDゲート41の入力42と43を供給す
る２つのプログラマブルパスゲート84aと84bによって、
入力パスゲートの一方が“パス”状態で、他方が“デフ
ォルト”状態で構成されている場合、これらのゲート28
と41の各々は論理配線として作用することが可能にな
る。構成可能な相互接続要素25からの出力プラス入力80
a−ｄと81a−ｄの各々につながるプログラマブルパスゲ
ート82a−ｄ、83a−ｄおよび85a−ｂによって、上流AND
ゲート21と22の各々は、２、３、４、または５の入力AN
D機能のいずれかを実行できる。さらに、下流ANDゲート
41を利用するために“パス”構成でパスゲート84aと84b
を構成することにより、９個までの入力80a−ｄ、24、
および81a−ｄのAND機能が可能である。図11のセルの利
点は、極めて広範な論理和動作とマルチプレクサの使用
を最少に押さえている点にあり、これによって面積が縮
小される。
図12に示すセルは、前述の図11の素子を、先に参照し
た特許第736号および出願特許第415号に記載のセルと組
み合わせたものである。図12に示すセルは、２つの、５
−入力ANDゲート21と23を持っており、下流XORゲート2
8、レジスタ33および、図11のセルから来る下流ANDゲー
ト41を持っている。さらに、図12のセルには、構成可能
な相互接続要素25を形成する構成可能なパスゲート90a
と90bと反転バブル90cの配置、及び、下流ANDゲート41
の出力44に続いてプログラマブルな形で挿入されるイン
バータ91が含まれる。構成可能な相互接続要素25と関連
するこの２つのプログラマブルパスゲート90aと90bによ
って、前述の機能に優る追加機能が与えらえる。構成相
互接続要素25が状態50dで構成されている場合、パスゲ
ート90aは“デフォルト”状態で構成され、パスゲート9
0bは“パス”状態で構成され、上流ANDゲート23の出力3
0は、強制的に論理“0"にされる。このセルの“A"出力
部、“B"出力部の両方で使用できる論理“0"を作り出す
ことに加えて、下流XORゲート28の入力部31におけるこ
の“0"定数によって、XORゲート28は入力32から出力35
まで論理配線に変えられる。これは、セル当たり１ビッ
ト・スライスシフトレジスタの実現に不可欠である。
さらに、上流ANDゲート23の出力は、“デフォルト”
状態にパスゲート83a−ｄと90bをプログラムすることに
よって強制的に論理“1"とすることができる。この場
合、下流XORゲート28の入力部32における論理“1"によ
って、XORゲート28は入力31から出力35までインバータ
に変えられるが、これはインバータが入力34を単一セル
内のレジスタ33へ進めるか、またはそのセルの“A"出力
部に接続するかの、どちらかであることを意味する。
図12のセルでは、構成可能な出力選択マルチプレクサ
92aと92bが追加されている。好適には、マルチプレクサ
92aと92bは、面積と構成制御要件を少なくするために横
併置型で制御されることが望ましい。インバータ91に続
けるか、続けないか決めるために下流ANDゲート41を構
成する能力は、マルチプレクサ92bによって与えられ
る。これによって柔軟性が加えられる。出力として“2"
入力を選ぶように状態“2"に設定されたマルチプレクサ
92aと92bでは、インバータ91は信号パスにおかれ、XOR
関数はセルの“A"側40に供給され、NAND関数はセルの
“B"側45に供給される。NAND関数は単独では汎用論理関
数であるが、XOR関数と組合わされたとき、４つのセル
しか用いられない全加算器の実現を可能にするものであ
る。出力として“3"入力を選ぶように状態“3"で構成さ
れたマルチプレクサ92aと92bでは、そのセルを有効に用
いて２つのセルしか用いない２進カウンタの１ステージ
を実現することができる。図12に例示されたこのセルの
利点は、極めて広範な論理和動作を行なうことができる
ことと、NAND関数を使用できることである。
図13に示すセルで、ANDゲート21と23と以前に関連し
ていた８つの構成可能なパスゲートは、マルチプレクサ
94a−ｂと95a−ｂに置き換えられており、その各々はそ
の出力部でデフォルトの論理“1"を作り出すように構成
してもよい。この変更によって、上流ANDゲート21と23
に対するファン・インが減少し、それによって、それら
のゲートの速度が高められる。これが、図12と図13に示
すセルの間の唯一の相違である。図13に示すセルの利点
は、適度な広さの論理和動作を行なう能力があること
と、上流ANDゲートに対するファン・インの減少によっ
て、図12のセルのものより優れた性能を持っていること
である。
本発明による論理セルの推奨実施例を図14に示す。図
14のセルでは、マルチプレクサ96a−ｂは、上流ANDゲー
ト21と23の入力部に対して供給すべき最隣接出力の１つ
を選ぶように、各々プログラム可能である。前のセルの
マルチプレクサ94a−ｂと95a−ｂと同様、マルチプレク
サ96a−ｂも論理“1"出力を供給するようにプログラム
してもよい。上流ANDゲート21と23に入る多重化入力数
の減少が、図13の推奨実施例のセルとの間の唯一の相違
である。図14に示す推奨実施例の利点は、設計からファ
ン・インANDゲート21と23を減らすことによって得られ
る高性能である。
推奨実施例のセルの51通りの構成状態を図15Aから図1
5YYに示す。図15Aから図15YYに示す状態のセットには、
入力マルチプレクサ96aと96bの各々に可能な構成のため
の別個の状態は含まれておらず、また、バス状態も含ま
れていない。図15Aから図15YYで明らかなように、図２
のセルコアに基づく図14のデザインによって、非常に多
様な役に立つ論理関数実現されているが、これまでに詳
述したものは、その中のわずかに過ぎない。
これまで図11から図14で描かれたセルの実施例のすべ
ては、隣接セルからの８つの入力と、隣接セルに対する
８つの出力がセルにあるという事実にもかかわらず、せ
いぜい、２つの回路網の信号経路がセルを通じて構成さ
れるという特性を持っている。従って、２つの回路網の
信号経路がセルを通じて構成された場合、セルの未使用
入出力部間の他の可能な接続はすべてブロックされる。
さらに、これらの入出力部は“A"クラスと“B"クラスに
分割されているが、場合によっては“A"から“B"へ、ま
たは“B"から“A"へ信号を変更するためにセルを単独で
用いる必要がある。これは通常異なる色によって“A"信
号と“B"信号が関連づけられているため「色不一致」と
呼ばれている。
図16に別の論理アレイは示す。図16は、本発明によっ
て形成されたセル100のアレイの典型的な部分における
直接相互接続を示したものである。図１のアレイと同様
に、これらのセルは４方向に最隣接セルを持つ各セル10
0で二次元マトリックスとして配置されている。つまり
左側（すなわち西側）、右側（すなわち東側）、上側
（すなわち北側）、下側（すなわち南側）にそれぞれ１
つの最隣接セルを持っている。図１と異なり、各セル10
0は、４つの入力部101a、101b、101c、および101dと、
４つの出力部102a、102b、102c、および102を持ってい
る。図１のアレイのように、各セル100は、それぞれの
４つの最隣接セルへの直接接続に関しては同一である。
しかし、セル100は隣接セルに対して１つしか出力を供
給せず、また、セル100は隣接セルから１つしか入力を
受け入れない。入出力の型が１つしかない（“A"と“B"
はなし）ために、「色不一致」が完全に除去される。出
願特許第415号のアレイに見られるように、本発明と無
関係であるために示されていない補助的バス構造をこの
アレイに含めることができる。
図17は、図16に描かれたようなアレイで使用するため
の、本発明による論理セルの実施例を示す論理図であ
る。このセルの基本設計は、図14のものから派生したも
のである。ここには４つの重要な相違点がある。第一
は、入力マルチプレクサ103aと103bの両方が、今度は同
じ入力を受信することである。この場合、これらは最隣
接セルの出力部から受信した出力101a−ｄにすぎない。
図11から図14のセルに見られるように、構成可能な相互
接続要素24に対する入力は、バス回路網、最隣接セル、
何らかの他の信号源またはそれらの組合せから発信され
るものであってもよい。第二は、図14のセルでは横並列
で制御された４つの入出力選択マルチプレクサ92aと92b
は、２つの入出力選択マルチプレクサ104aと104bに置き
換えられ、やはり、横並列で制御されて、２つの出力関
数F0とF1を作り出す。図14のセルからの出たマルチプレ
クサの状態“0"と“1"は、このセルからは除去されてい
る。第三は、レジスタ33のＱ出力39はフィードバックさ
れ、内部フィードバック手段110によって入力選択マル
チプレクサ103aの入力に変えられている。この特徴によ
って、図７に示された２進カウンタの１ビット・スライ
スや、図８に示すクロック・イネーブル機能を持つレジ
スタが、単一セル内に完全に実現することが可能にな
る。最後に四番目として、４つのセル出力102a−ｄは、
それぞれ別個の５つの入出力選択マルチプレクサ106a、
106b、106c、および106によって決定される。各出力選
択マルチプレクサは、論理出力関数F0またはF1のいずれ
かを選択することもでき、また、出力が伝送される側以
外の３つの側からの出力の１つを交互に選択することも
できる。Ｕターンを除けば、これによってブロックの問
題が解決される。しかしながら、このようなＵターン経
路選択は隣接セルに対するフィードバックパスを実現す
るために有用なだけであって、この場合、フィードバッ
クパスはフィードバック手段110によってセル内部に供
給される。図17のセルの利点は、Ｕターンを除けば、色
不一致の問題もブロックの問題も存在しないことにあ
る。
図18は、図16に示すようなアレイで使用するための、
本発明による別のセルの論理図である。このセルと図17
の前のセルの間の唯一の相違は、出力選択マルチプレク
サ107a、107b、107c、および107dにおいて柔軟性が追加
されている点である。図18のセルにおいては、これらの
出力選択マルチプレクサ107a−ｄはそれぞれを独立して
構成され、４つの使用可能な出力関数F0、F1、F2、およ
びF3の任意の関数を選択することができるが、図17のセ
ルにおいては、これらの関数の内２しか選択することが
できなかった。さらに、図18におけるセルの出力選択マ
ルチプレクサ107a−ｄは独立して制御され、柔軟性が追
加されている。図18に示すセルの利点は、色不一致、ブ
ロックの問題（Ｕターンを除く）が全く存在しないこと
であり、さらに最大限の柔軟性が含まれていることであ
る。
本発明のこれまでの説明から考えて、多くの変更、修
正および改良等を容易に行えることは明らかである。図
11から図14および図17と図18では、本発明による改良型
論理セルのいくつかの実施例を図示した。多数の機能的
に同様の実施例もさらに可能である。これらの中には、
セルコアの否定論理と同じものに基く論理セルの実現
や、本明細書で開示されたようなセルが、六角形などの
幾何学的パターンで配置されたアレイの実現や、三次元
アレイのような他の配線パターンによって相互接続され
たアレイの実現が含まれるが、それらだけに制限される
ものではない。
完全なセルデザインを作成するためにセルコアの論理
を増強する際、多様な設計デザインの選択が可能であ
り、それらのいくつかを図11から図14および図17と図18
に例示した。しかしながら、本明細書に開示されたセル
コアに基づく同様のセルデザインのすべては、様々なデ
ザイン選択というの本質とは関わりなく、本発明の範囲
と精神の中にある。特に、デザイン選択の中に含まれる
事柄として、１つのプログラマブル入力信号を持つXOR
ゲートを用い、セルコアの要素間の接続を実現すること
によって、XORゲートをプログラムし、プログラマブル
入力の選択に応じて論理配線若しくはインバータを実現
することを考慮に入れる必要があろう。また、各種のマ
ルチプレクサを独立制御で用いるか従属制御で用いるか
によって、柔軟性やサイズ／電力消費の問題に照らした
デザイン変更を決めることができる。セル構成のいくら
かを隣接セル及び／若しくはバス回路網の構成に基づい
て自動的に決定するなんらかの機能をセル自体に含める
ことも可能である。もう１つの可能なデザイン選択とし
ては、図12から図14における２つの出力選択マルチプレ
クサの各々に対する入力の中に、いずれのマルチプレク
サにも入ってくるすべての出力を含めるということも有
効であろう。そうすることによって、両方の出力選択マ
ルチプレクサの中に同じ１セットの入力が含まれ、色不
一致を効果的に排除することができよう。これらの選択
および他の無数のデザイン選択によって、本発明のセル
コアに総体的に基づく、異なるセルデザインの広範な集
合体が生み出されることになろう。したがって、本発明
の範囲は、以下の請求項によってのみ制限されるもので
ある。
フロントページの続き (56)参考文献 特開 平２−22920（ＪＰ，Ａ) 特開 平１−194608（ＪＰ，Ａ) 特開 平２−242425（ＪＰ，Ａ) 特開 昭63−1114（ＪＰ，Ａ) 特開 昭60−204118（ＪＰ，Ａ) 特開 平３−79125（ＪＰ，Ａ) 特開 昭57−129536（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/177

Claims (32)

    (57)【特許請求の範囲】
  1. 【請求項１】プログラマブル論理回路において、 第１、第２及び第３論理ゲートを含み、これらの３つの
    論理ゲートの各々が、少なくとも第１及び第２入力部
    と、少なくとも１つの第１出力部を持ち、前記第３論理
    ゲートへの前記第１及び第２入力部が前記第１及び第２
    論理ゲートの第１出力部に各々接続されており、 １つの第１入力部、及び第１及び第２出力部を持つ構成
    可能な相互接続素子を含み、前記第１出力部が、前記第
    １論理ゲートの第１入力部に接続され、前記第２出力部
    が第２論理ゲートの第１入力部に接続され、また同様に
    前記構成可能な相互接続素子は前記プログラマブル論理
    回路に対して第１、第２、第３及び第４状態を生成する
    ための手段を持ち、前記構成可能な相互接続素子が第１
    状態にある場合、前記構成可能な相互接続素子の第１出
    力値は、前記第１論理ゲートの第１出力値が第１論理ゲ
    ートの第１入力値以外の第１論理ゲートの入力値によっ
    て決定される値になり、また、前記構成可能な相互接続
    素子の第２出力値は、第２論理ゲートの第１出力値が、
    第２論理ゲートの第１入力値以外の第２論理ゲートへの
    入力値によって決定されるものになり、また、前記構成
    可能な相互接続素子が第２状態にある場合、前記構成可
    能な相互接続素子の第１出力値は、前記構成可能な相互
    接続素子の第１入力値に等しく、かつ、第２出力値は前
    記構成可能な相互接続素子への第１入力値の論理逆値に
    等しく、前記構成可能な相互接続素子が第３状態にある
    場合、前記構成可能な相互接続素子の第１出力値が前記
    構成可能な相互接続素子の第１入力値に等しく、また、
    前記構成可能な相互接続素子の第２出力値は、第２論理
    ゲートの第１出力値が第２論理ゲートの第１入力値以外
    の第２論理ゲートの入力値によって決定されるものにな
    り、また、前記構成可能な相互接続素子が第４状態にあ
    る場合、前記構成可能な相互接続素子の第１の出力値
    は、第１論理ゲートの第１出力値が第１論理ゲートの第
    １入力値以外の第１論理ゲートへの入力値によって決定
    されるものになり、かつ、第３論理ゲートをその第１入
    力部とその第１出力部との間で論理的逆値関数として機
    能させる出力定数値を第２論理ゲートの第１出力値が与
    える様に、前記構成可能な相互接続素子の第２出力値が
    設定されることを特徴とする前記論理回路。
  2. 【請求項２】請求の範囲第１項に記載のプログラマブル
    論理回路において、前記構成可能な相互接続素子が第２
    状態にある場合、前記構成可能な相互接続素子への第１
    入力値に依存して、前記プログラマブル論理回路が、第
    １若しくは第２論理ゲートの第２入力部を第３論理ゲー
    トの第１出力部へ接続するためのマルチプレクサとして
    構成されていることを特徴とするプログラマブル前記論
    理回路。
  3. 【請求項３】請求の範囲第１項に記載のプログラマブル
    論理回路において、前記構成可能な相互接続素子の状態
    を制御するためにコンフィギュレーション制御手段をさ
    らに含むことを特徴とする前記プログラマブル論理回
    路。
  4. 【請求項４】プログラマブル論理回路において、 第１、第２及び第３論理ゲードを含み、これら３つの論
    理ゲートの各々が、少なくとも第１及び第２入力部と、
    少なくとも１つの第１出力部を持ち、前記第３論理ゲー
    トへの前記第１及び第２入力部が前記第１及び第２論理
    ゲートの第１出力部に各々接続されており、 １つの第１入力部、及び第１と第２出力部を持つ構成可
    能な相互接続素子を含み、前記第１出力部が、前記第１
    論理ゲートの第１入力部に接続され、前記第２出力部が
    第２論理ゲートの第１入力部に接続され、 データ入力部及びデータ出力部を持つレジスタを含み、
    前記データ入力部が前記第３論理ゲートの前記第１出力
    部に接続されていることを特徴とする前記プログラマブ
    ル論理回路。
  5. 【請求項５】請求の範囲第４項に記載のプログラマブル
    論理回路でおいて、前記第３論理ゲートが排他的ORゲー
    トであることを特徴とする前記プログラマブル論理回
    路。
  6. 【請求項６】請求の範囲第５項に記載のプログラマブル
    論理回路において、前記排他的ORゲートへの一方の入力
    部に論理“1"値を発生する手段を更に含むことを特徴と
    する前記プログラマブル論理回路。
  7. 【請求項７】請求の範囲第６項に記載のプログラマブル
    論理回路において、前記排他的ORゲートへの他方の入力
    部に論理“0"値を発生する手段を更に含むことを特徴と
    する前記プログラマブル論理回路。
  8. 【請求項８】請求の範囲第７項に記載のプログラマブル
    論理回路において、前記プログラマブル論理回路が、並
    列ロード可能なシフト・レジスタの１−ビット・スライ
    スであることを特徴とする前記プログラマブル論理回
    路。
  9. 【請求項９】請求の範囲第４項に記載のプログラマブル
    論理回路において、少なくとも第１及び第２入力部と１
    つの第１出力部を持つ第４論理ゲードをさらに含み、前
    記第１及び第２入力部が、それぞれ、前記第１及び第２
    論理ゲートの第１出力部に接続されていることを特徴と
    する前記プログラマブル論理回路。
  10. 【請求項１０】請求の範囲第９項に記載のプログラマブ
    ル論理回路において、前記プログラマブル論理回路が、
    ２進カウンタ用の１−ビット・スライスであることを特
    徴とする前記論理回路。
  11. 【請求項１１】請求の範囲第９項に記載のプログラマブ
    ル論理回路において、第１または第２論理ゲートのいず
    れかの入力部に前記レジスタのデータ出力部を接続する
    ためにフィードバック手段をさらに含むことを特徴とす
    る前記プログラマブル論理回路。
  12. 【請求項１２】請求の範囲第11項に記載のプログラマブ
    ル論理回路において、前記プログラマブル論理回路が、
    クロックイネーブルを持つレジスタであることを特徴と
    する前記プログラマブル論理回路。
  13. 【請求項１３】請求の範囲第９項に記載のプログラマブ
    ル論理回路において、入力部及び出力部を持つインバー
    タをさらに含み、前記入力部が前記４論理ゲートの前記
    第１出力部に接続されていることを特徴とする前記プロ
    グラマブル論理回路。
  14. 【請求項１４】請求の範囲第９項に記載のプログラマブ
    ル論理回路において、第１、第２及び第４論理ゲートが
    ANDゲートであることを特徴とする前記プログラマブル
    論理回路。
  15. 【請求項１５】請求の範囲第９項に記載のプログラマブ
    ル論理回路において、第１及び第２論理ゲートがNANDゲ
    ートであり、第４論理ゲートがNORゲートであることを
    特徴とする前記プログラマブル論理回路。
  16. 【請求項１６】プログラマブル論理セル・アレイにおい
    て使用されるプロラマブル論理セルにおいて、前記セル
    が、 第１、第２及び第３セル入力部と、 少なくとも１つの第１セル出力部と、 第１、第２及び第３論理ゲートとを含み、これら３つの
    論理ゲートの各々が、少なくとも第１及び第２入力部、
    並びに少なくとも１つの第１出力部を持ち、前記第３論
    理ゲートへの前記第１及び第２入力部が前記第１及び第
    ２論理ゲートの第１出力部にそれぞれ接続され、 １つの第１入力部、及び第１と第２出力部を持つ構成可
    能な相互接続素子を含み、前記第１出力部が、前記第１
    論理ゲートの前記入力部に接続され、前記第２出力が前
    記第２論理ゲートの前記第１入力部に接続され、 第１論理ゲートの第１入力部に第１セル入力部を接続す
    るための手段と、 第２論理ゲートの第１入力部に第２セル入力部を接続す
    るための手段と、 構成可能な相互接続素子の第１入力部に第３セル入力部
    を接続するための手段と、 第１セル出力部に第３論理ゲートの出力部を接続するた
    めの手段を含むことを特徴とする前記プログラマブル論
    理セル。
  17. 【請求項１７】プログラマブル論理アレイにおいて使用
    されるプログラマブル論理セルおおいて、前記プログラ
    マブル論理セルが、 コンフィギュレーション制御を供給するための手段と、 第１、第２及び第３セル入力部と、 １つのセル出力部と、 第１及び第２入力部を各々持つ第１及び第２論理ゲート
    と、 少なくとも２つの入力部を持つ第３論理ゲートと、 前記第１セル入力部を前記第１論理ゲートの前記第１入
    力部に接続するための手段と、 前記第２セル入力部を前記第２論理ゲートの前記第１入
    力部に接続するための手段と、 前記第１論理ゲートの前記第２入力部に前記第３セル入
    力部の反転形若しくは定数論理値のいずれかを接続する
    ためにコンフィギュレーション制御に反応する手段と、 前記第２論理ゲートの前記第２入力部に前記第３セル入
    力部の反転形若しくは定数論理値のいずれかを接続する
    ためにコンフィギュレーション制御に反応する手段と、 前記第１論理ゲートの出力部を前記第３論理ゲートの入
    力部に接続するための手段と、 前記第２論理ゲートの出力部を前記第３論理ゲートの入
    力部に接続するための手段と、 前記第３論理ゲートの出力部を前記セル出力部に接続す
    るための手段とを含むことを特徴とする前記プログラマ
    ブル論理セル。
  18. 【請求項１８】請求の範囲第17項に記載のプログラマブ
    ル論理セルにおいて、前記第１及び第２論理ゲートがAN
    Dゲート若しくはNAMDゲードのいずれかであって、前記
    第３論理ゲートがXORゲート若しくはXNORゲートのいず
    れかであることを特徴とする前記プログラマブル論理セ
    ル。
  19. 【請求項１９】請求の範囲第17項に記載のプログラマブ
    ル論理セルにおいて、前記論理セルがマルチプレクサと
    して構成されていることを特徴とする前記論理セル。
  20. 【請求項２０】請求の範囲第17項に記載のプログラマブ
    ル論理セルにおいて、 データ入力部及びデータ出力部を持つレジスタと、 前記第３論理ゲートの出力部を前記レジスタの前記デー
    タ入力部に接続するための手段と、 前記レジスタの前記データ出力部を前記セル出力部へ接
    続するための手段とを含むことを特徴とする前記プログ
    ラマブル論理セル。
  21. 【請求項２１】請求の範囲第20項に記載のプログラマブ
    ル論理セルにおいて、前記プログラマブル論理セルが、
    並列ロード可能なシフト・レジスタとして構成されてい
    ることを特徴とする前記プログラマブル論理セル。
  22. 【請求項２２】請求の範囲第20項に記載きプログラマブ
    ル論理セルにおいて、前記プログラマブル論理セルがク
    ロックイネーブルを備えたレジスタ用論理として構成さ
    れていることを特徴とする前記プログラマブル論理セ
    ル。
  23. 【請求項２３】請求の範囲第20項に記載のプログラマブ
    ル論理セルにおいて、 少なくとも２つの入力部を持つ第４論理ゲートと、 前記第１論理ゲートの出力部を前記第４論理ゲートの入
    力部へ接続するための手段と、 前記第２論理ゲートの出力部を前記第４論理ゲートの入
    力部へ接続するための手段と、 前記第２論理ゲートの出力部を前記第２セル出力部へ接
    続するための手段とをさらに含むことを特徴とする前記
    プログラマブル論理セル。
  24. 【請求項２４】請求の範囲第23項に記載のプログラマブ
    ル論理セルにおいて、前記第４論理ゲートがANDゲート
    若しくはNANDゲートのいずれかであることを特徴とする
    前記論理セル。
  25. 【請求項２５】請求の範囲第23項に記載のプログラマブ
    ル論理セルにおいて、前記プログラマブル論理が２進カ
    ウンタの１−ビット・スライス用論理として構成されて
    いることを特徴とする前記プログラマブル論理セル。
  26. 【請求項２６】プログラマブル論理アレイにおいて、 複数の論理セルを含み、前記アレイのエッヂのセルを除
    く各セルが４つの最隣接セル、つまり、左側（すなわち
    西側）、右側（すなわち東側）、上側（すなわち北
    側）、そして下側（すなわち南側）にそれぞれ１つずつ
    隣接セルを持ち、それによって前記論理セルが列と行に
    整列する１のアレイを形成し、各セルが コンフィギュレーション制御を供給するための手段と、 前記最隣接セルの各々から受信された４つの“A"入力部
    と、 第１、第２及び第３論理ゲートとを含み、各々の論理ゲ
    ートが少なくとも第１及び第２入力部及び少なくとも１
    つの第１出力部を持ち、第３論理ゲートへの前記第１と
    第２入力部がそれぞれ第１及び第２論理ゲートの各前記
    第１出力部に接続され、 更に、１つの第１入力部及び第１と第２出力部を持つ構
    成可能な相互接続素子とを含み、前記第１出力部が前記
    第１論理ゲートの第１入力部に接続され、かつ、前記第
    ２出力部が前記第２論理ゲートの第１入力部に接続さ
    れ、 前記“A"入力部の１つを前記第１論理ゲートの第２入力
    部に接続するためにプログラムによってコンフィギュレ
    ーション制御手段に反応する手段と、 前記“B"入力部の１つを前記第２論理ゲートの第２入力
    部に接続するためにプログラムによってコンフィギュレ
    ーション制御手段に反応する手段と、 前記第３論理ゲートの出力部を、前記４つの最隣接セル
    の入力部の前記“A"入力部及び／若しくは前記“B"入力
    部へ接続するためにコンフィギュレーション制御手段に
    反応する手段とを含むことを特徴とする前記論理アレ
    イ。
  27. 【請求項２７】請求の範囲第26項に記載のプログラマブ
    ル論理アレイにおいて、各セルの構成可能な相互接続素
    子が、第１及び第２状態を生成するための手段をさらに
    含み、この構成可能な相互接続素子が第１状態にある場
    合、前記構成可能な相互接続素子の第１出力値は、前記
    第１論理ゲートの第１出力値が第１論理ゲートの第１入
    力値以外の第１論理ゲートへの入力値によって決定され
    る値にセットされ、また、前記構成可能な相互接続素子
    の第２出力値は、第２論理ゲートの第１出力値が、第２
    論理ゲートの第１入力値以外の第２論理ゲートへの入力
    値によって決定されるものになり、また、前記構成可能
    な相互接続素子が第２状態にある場合、前記構成可能な
    相互接続素子の第１出力値は、前記構成可能な相互接続
    素子の第１入力値に等しく、かつ、第２出力値は、前記
    構成可能な相互接続素子への第１入力値の論理逆値に等
    しいことを特徴とする前記論理アレイ。
  28. 【請求項２８】請求の範囲第27項に記載のプログラマブ
    ル論理アレイにおいて、各セルの前記構成可能な相互接
    続素子が、第３及び第４状態を生成するための手段をさ
    らに含み、前記構成可能な相互接続素子が第３状態にあ
    る場合、前記構成可能な相互接続素子の第１出力値が前
    記構成可能な相互接続素子の第１入力値に等しく、ま
    た、前記構成可能な相互接続素子の第２出力値は、第２
    論理ゲートの第１出力値が第２論理ゲートの第１入力値
    以外の第２論理ゲートへの入力値によって決定されるも
    のになり、また、前記構成可能な相互接続素子が第４状
    態にある場合、前記構成可能な相互接続素子の第１出力
    値は、第１論理ゲートの第１出力値が第１論理ゲートの
    第１入力値以外の第１論理ゲートへの入力値によって決
    定されるものになり、かつ、第３論理ゲートをその第１
    入力部とその第１出力部との間で論理的逆値関数として
    機能させる出力定数値を第２論理ゲートの第１出力値が
    与える様に、前記構成可能な相互接続素子の第２出力値
    が設定されることを特徴とする前記論理アレイ。
  29. 【請求項２９】請求の範囲第27項に記載のプログラマブ
    ル論理アレイにおいて、各セルが、少なくとも第１及び
    第２入力部と少なくとも１つの第１出力部を持つ第４論
    理ゲートをさらに含み、前記第１及び第２入力部が、そ
    れぞれ、前記第１及び第２論理ゲートの第１出力部に接
    続それ、かつ、第４論理ゲートの第１出力部を、前記最
    隣接セルの“B"入力部へ供給することが可能であること
    を特徴とする前記論理アレイ。
  30. 【請求項３０】プログラマブル論理アレイにおいて、 複数の論理セルを含み、前記アレイのエッヂのセルを除
    く各セルが４つの最隣接セル、つまり、左側（すなわち
    西側）、右側（すなわち東側）、上側（すなわち北
    側）、そして下側（すなわち南側）にそれぞれ１つずつ
    隣接セルを持ち、それによって前記論理セルが列と行に
    整列する１つのアレイを形成し、各セルが、 コンフィギュレーション制御を供給するための手段と、 第１、第２及び第３論理ゲートとを含み、各々の論理ゲ
    ートが少なくとも第１と第２入力部及び少なくとも１つ
    の第１出力部を持ち、第３論理ゲートの前記第１と第２
    入力部がそれぞれ第１及び第２論理ゲートの第１出力部
    へ接続され、 １つの第１入力部及び第１と第２出力部を持つ構成可能
    な相互接続素子を含み、前記第１出力部が前記第１論理
    ゲートの第１入力部に接続され、かつ、前記第２出力部
    が前記第２論理ゲートの第１入力部に接続され、 前記４つの最隣接入力部の１つを前記第１論理ゲートの
    第２入力部に接続するためにプログラムによってコンフ
    ィギュレーション制御手段に反応する手段と、 前記４つの最隣接入力部の１つを前記第２論理ゲートの
    第２入力部へ接続するためにプログラムによってコンフ
    ィギュレーション制御手段に反応する手段と、 南、東、西側の最隣接セルからの入力部及び前記第３論
    理ゲートの出力部を含む、北側出力部に対する複数の候
    補の内の１つを北側の最隣接セルの入力部へ接続するた
    めの北側出力部選択手段と、 北、東、西側の最隣接セルからの入力部及び前記第３論
    理ゲートの出力部を含む、南側出力部に対する複数の候
    補の内の１つを南側の最隣接セルの入力部へ接続するた
    めの南側出力部選択手段と、 北、南、西側の最隣接セルからの入力部及び前記第３論
    理ゲートの出力部を含む、東側出力部に対する複数の候
    補の内の１つを東側の最隣接セルの入力部へ接続するた
    めの東側出力部選択手段と、 北、南、東側の最隣接セルからの入力部及び前記第３論
    理ゲートの出力部を含む、西側出力部に対する複数の候
    補の内の１つを西側の最隣接セルの入力部へ接続するた
    めの西側出力部選択手段とを含むことを特徴とする前記
    プログラマブル論理アレイ。
  31. 【請求項３１】請求の範囲第30項に記載のプログラマブ
    ル論理アレイにおいて、各セルの構成可能な相互接続素
    子が、第１及び第２状態を生成するための手段をさらに
    含み、この構成可能な相互接続素子が第１状態にある場
    合、前記構成可能な相互接続素子の第１出力値は、前記
    第１論理ゲートの第１出力値が第１論理ゲートの第１入
    力値以外の第１論理ゲートの第１入力値によって決定さ
    れる値にセットされ、また、前記構成可能な相互接続素
    子の第２出力値は、第２論理ゲートの第１出力値が、第
    ２論理ゲートの第１入力値以外の第２論理ゲートへの入
    力値によって決定されるものになり、また、前記構成可
    能な相互接続素子が第２状態にある場合、前記構成可能
    な相互接続素子の第１出力値は、前記構成可能な相互接
    続素子の第１入力値に等しく、かつ、第２出力値は前記
    構成可能な相互接続素子への第１入力値の論理逆値に等
    しいことを特徴とする前記プログラマブル論理アレイ。
  32. 【請求項３２】請求の範囲第31頁に記載のプログラマブ
    ル論理アレイにおいて、各セルが、少なくとも第１及び
    第２入力部と１つの第１出力部を持つ第４論理ゲートさ
    らに含み、前記第１及び第２入力部が、前記第１及び第
    ２論理ゲートの第１出力部に接続され、前記選択手段の
    各々からの出力の複数の候補の内の１つとして、前記第
    ４論理ゲートの出力が北、南、東及び西側出力選択手段
    の各々に供給されることを特徴とする前記論理アレイ。
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