JPH10247849A - 集積回路装置 - Google Patents
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- JPH10247849A JPH10247849A JP9293585A JP29358597A JPH10247849A JP H10247849 A JPH10247849 A JP H10247849A JP 9293585 A JP9293585 A JP 9293585A JP 29358597 A JP29358597 A JP 29358597A JP H10247849 A JPH10247849 A JP H10247849A
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
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Abstract
(57)【要約】
【課題】 プログラマブルロジックデバイス（ＰＬＤ）
に関し、アスペクト比の低減、ドライバ回路の共有化等
を実現する。 【解決手段】 プログラマブルロジックデバイス（ＰＬ
Ｄ）５１０は２次元配列を構成する行および列の交点に
配置されたプログラマブルロジックのスーパー領域５２
０を複数個備えている。２次元配列の行および列に対応
して、水平方向スーパー領域間相互接続導体５５０およ
び垂直方向スーパー領域間相互接続導体５６０が設けら
れている。各スーパー領域５２０はプログラマブルロジ
ックの複数の領域５３０を備え、各領域５３０はプログ
ラマブルロジックの複数のサブ領域５４０を備えてい
る。
に関し、アスペクト比の低減、ドライバ回路の共有化等
を実現する。 【解決手段】 プログラマブルロジックデバイス（ＰＬ
Ｄ）５１０は２次元配列を構成する行および列の交点に
配置されたプログラマブルロジックのスーパー領域５２
０を複数個備えている。２次元配列の行および列に対応
して、水平方向スーパー領域間相互接続導体５５０およ
び垂直方向スーパー領域間相互接続導体５６０が設けら
れている。各スーパー領域５２０はプログラマブルロジ
ックの複数の領域５３０を備え、各領域５３０はプログ
ラマブルロジックの複数のサブ領域５４０を備えてい
る。
Description
【０００１】
【発明の属する技術分野】この発明は集積回路装置、特
にプログラマブルロジックデバイス（ＰＬＤ）に関し、
より詳しくは、大きなロジック能力および大きな相互接
続能力を備えたプログラマブルロジックデバイス（ＰＬ
Ｄ）に関する。
にプログラマブルロジックデバイス（ＰＬＤ）に関し、
より詳しくは、大きなロジック能力および大きな相互接
続能力を備えたプログラマブルロジックデバイス（ＰＬ
Ｄ）に関する。
【０００２】
【従来の技術】プログラマブルロジックデバイス（ｐｒ
ｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃｄｅｖｉｃｅ；ＰＬ
Ｄ）は次の米国特許、例えば、ペデルセン等の米国特許
第５，２６０，６１１号、クリフ等の米国特許出願第０
８／４４２，７９５号（１９９５年５月１７日出願）、
および、クリフ等の米国特許出願第０８／６７２，６７
６号（１９９６年６月２８日出願）が示すようによく知
られている。
ｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃｄｅｖｉｃｅ；ＰＬ
Ｄ）は次の米国特許、例えば、ペデルセン等の米国特許
第５，２６０，６１１号、クリフ等の米国特許出願第０
８／４４２，７９５号（１９９５年５月１７日出願）、
および、クリフ等の米国特許出願第０８／６７２，６７
６号（１９９６年６月２８日出願）が示すようによく知
られている。
【０００３】より大きなロジック能力を備えたプログラ
マブルロジックデバイスには、途切れることのない関心
が持たれている。このように、より大きな数のプログラ
マブルロジック領域を備えたプログラマブルロジックデ
バイスが求められている。また、大きな数のプログラマ
ブルロジック領域の間の必要な接続を行うために用いる
プログラム可能な相互接続資源をより多く備えたプログ
ラマブルロジックデバイスが求められている。しかしな
がら、プログラム可能な相互接続資源の追加は慎重に行
い、その資源がデバイスのスペースを必要以上に要求し
始めて、デバイスに備えることのできる追加的なロジッ
クの量を不必要に抑圧しないようにすることが重要であ
る。これを実現するために、プログラマブルロジックデ
バイスの構成、特にプログラマブルロジックデバイス内
の相互接続を構成する方法を見出して、相互接続資源の
利用効率を向上できるようにすることが望まれる。こう
すにことにより、デバイス内により多くの相互接続を備
えることが可能にり、増大されたロジック能力を備えた
相互接続資源の規模を直接的に増大させるという簡単な
方法によることなく、より多くのロジックを供給するこ
とができるようになる。
マブルロジックデバイスには、途切れることのない関心
が持たれている。このように、より大きな数のプログラ
マブルロジック領域を備えたプログラマブルロジックデ
バイスが求められている。また、大きな数のプログラマ
ブルロジック領域の間の必要な接続を行うために用いる
プログラム可能な相互接続資源をより多く備えたプログ
ラマブルロジックデバイスが求められている。しかしな
がら、プログラム可能な相互接続資源の追加は慎重に行
い、その資源がデバイスのスペースを必要以上に要求し
始めて、デバイスに備えることのできる追加的なロジッ
クの量を不必要に抑圧しないようにすることが重要であ
る。これを実現するために、プログラマブルロジックデ
バイスの構成、特にプログラマブルロジックデバイス内
の相互接続を構成する方法を見出して、相互接続資源の
利用効率を向上できるようにすることが望まれる。こう
すにことにより、デバイス内により多くの相互接続を備
えることが可能にり、増大されたロジック能力を備えた
相互接続資源の規模を直接的に増大させるという簡単な
方法によることなく、より多くのロジックを供給するこ
とができるようになる。
【０００４】公知のプログラマブルロジックデバイスア
ーキテクチャの単なる規模増大に関連して起こり得る問
題の例を、上述したクリフ等の米国特許出願第０８／４
４２，７９５号に示されたアーキテクチャの実例が示し
ている。この型のデバイスでは、プログラマブルロジッ
ク領域はデバイス上に、複数行のプログラマブルロジッ
ク領域として配置されている。各行は、関連する複数の
水平方向相互接続導体を有しており、その行内のプログ
ラマブルロジック領域に対する選択的な信号のやり取
り、および当該領域間の選択的な信号のやり取りを行
う。領域フィード（ｆｅｅｄ）導体は各領域に関連付け
られており、関連する水平方向導体からの信号を入力信
号として当該領域に選択的に伝達する。各領域によって
生成された出力信号は、関連する水平方向導体に選択的
に印加される。垂直方向相互接続導体が、デバイスを構
成する行の間で信号を選択的に伝達するために設けられ
ている。したがって、この型のアーキテクチャを有する
プログラマブルロジックデバイスは基本的に１行のロジ
ック領域および関連する相互接続導体から成り、各行は
多数回繰り返して設けられており、さらに複数行を相互
接続するために垂直方向相互接続導体を備えている。デ
バイスをますます大きくする要求を満たすために、１行
中の領域の数または行の数を増やすことは、製造上の制
約から実際的でない。例えば、デバイスのアスペクト比
が大きくなり過ぎる可能性がある。
ーキテクチャの単なる規模増大に関連して起こり得る問
題の例を、上述したクリフ等の米国特許出願第０８／４
４２，７９５号に示されたアーキテクチャの実例が示し
ている。この型のデバイスでは、プログラマブルロジッ
ク領域はデバイス上に、複数行のプログラマブルロジッ
ク領域として配置されている。各行は、関連する複数の
水平方向相互接続導体を有しており、その行内のプログ
ラマブルロジック領域に対する選択的な信号のやり取
り、および当該領域間の選択的な信号のやり取りを行
う。領域フィード（ｆｅｅｄ）導体は各領域に関連付け
られており、関連する水平方向導体からの信号を入力信
号として当該領域に選択的に伝達する。各領域によって
生成された出力信号は、関連する水平方向導体に選択的
に印加される。垂直方向相互接続導体が、デバイスを構
成する行の間で信号を選択的に伝達するために設けられ
ている。したがって、この型のアーキテクチャを有する
プログラマブルロジックデバイスは基本的に１行のロジ
ック領域および関連する相互接続導体から成り、各行は
多数回繰り返して設けられており、さらに複数行を相互
接続するために垂直方向相互接続導体を備えている。デ
バイスをますます大きくする要求を満たすために、１行
中の領域の数または行の数を増やすことは、製造上の制
約から実際的でない。例えば、デバイスのアスペクト比
が大きくなり過ぎる可能性がある。
【０００５】
【発明が解決しようとする課題】この発明は上述した点
に鑑みてなされたものであり、その目的は、プログラマ
ブルロジックデバイスのための改良された構成（「アー
キテクチャ」）を提供することである。
に鑑みてなされたものであり、その目的は、プログラマ
ブルロジックデバイスのための改良された構成（「アー
キテクチャ」）を提供することである。
【０００６】この発明のより特有の目的は、大量のプロ
グラマブルロジック領域を効率的に配置することのでき
るプログラマブルロジックデバイスアーキテクチャを提
供することである。
グラマブルロジック領域を効率的に配置することのでき
るプログラマブルロジックデバイスアーキテクチャを提
供することである。
【０００７】この発明の別のより特有の目的は、より高
密度のプログラマブルロジック領域を実現するととも
に、より均一な水平方向特性および垂直方向特性を有す
るようにすることにより、一方向が他方向より偏重され
る度合いを少なくして、アスペクト比が高くなってしま
う設計上の傾向を少なくすることのできる、プログラマ
ブルロジックデバイスアーキテクチャを提供することで
ある。
密度のプログラマブルロジック領域を実現するととも
に、より均一な水平方向特性および垂直方向特性を有す
るようにすることにより、一方向が他方向より偏重され
る度合いを少なくして、アスペクト比が高くなってしま
う設計上の傾向を少なくすることのできる、プログラマ
ブルロジックデバイスアーキテクチャを提供することで
ある。
【０００８】
【課題を解決するための手段】この発明の上述した目的
および他の目的は、この発明の原理に従って、スーパー
領域（ｓｕｐｅｒ−ｒｅｇｉｏｎ）の行および列から成
る２次元配列としてデバイス上に配置されたプログラマ
ブルロジックの複数のスーパー領域を有するプログラマ
ブルロジックアレイ集積回路装置を実現することにより
達成される。各スーパー領域は、プログラマブルロジッ
クの複数の領域（ｒｅｇｉｏｎ）、および当該スーパー
領域内の領域への信号の伝達および領域間の信号の伝達
を行う複数の領域間相互接続導体を備える。この発明の
いくつかの実例では、各スーパー領域は、従来の技術の
項で述べた代表的なデバイスにおいて行を短く折り曲げ
たものに幾分似ているかも知れない。例えば、これらの
実例では、各スーパー領域内の領域を、当該スーパー領
域の領域間相互接続導体の両側に沿って配置することが
できる。このように、これらの実例では、スーパー領域
は関連する領域間相互接続導体に沿って折り返された１
行の領域のように見えるかも知れない。各領域は、プロ
グラマブルロジックの複数のサブ領域（ｓｕｂｒｅｇｉ
ｏｎ）を備えるのが望ましい。典型的なサブ領域は、プ
ログラム可能であり、当該サブ領域に印加された複数の
入力信号に幾つかの論理操作を施して当該サブ領域の出
力信号を生成する。プログラマブルロジックコネクタ
（ＰＬＣ；ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｃ
ｏｎｎｅｃｔｏｒ）は、領域に関連付けられており、当
該領域内のサブ領域への入力として用いるための信号を
関連する領域間導体から領域へ選択的に伝達する。その
他のプログラマブルロジックコネクタ（ＰＬＣ）は、サ
ブ領域の出力信号を関連する領域間導体へ選択的に印加
する。
および他の目的は、この発明の原理に従って、スーパー
領域（ｓｕｐｅｒ−ｒｅｇｉｏｎ）の行および列から成
る２次元配列としてデバイス上に配置されたプログラマ
ブルロジックの複数のスーパー領域を有するプログラマ
ブルロジックアレイ集積回路装置を実現することにより
達成される。各スーパー領域は、プログラマブルロジッ
クの複数の領域（ｒｅｇｉｏｎ）、および当該スーパー
領域内の領域への信号の伝達および領域間の信号の伝達
を行う複数の領域間相互接続導体を備える。この発明の
いくつかの実例では、各スーパー領域は、従来の技術の
項で述べた代表的なデバイスにおいて行を短く折り曲げ
たものに幾分似ているかも知れない。例えば、これらの
実例では、各スーパー領域内の領域を、当該スーパー領
域の領域間相互接続導体の両側に沿って配置することが
できる。このように、これらの実例では、スーパー領域
は関連する領域間相互接続導体に沿って折り返された１
行の領域のように見えるかも知れない。各領域は、プロ
グラマブルロジックの複数のサブ領域（ｓｕｂｒｅｇｉ
ｏｎ）を備えるのが望ましい。典型的なサブ領域は、プ
ログラム可能であり、当該サブ領域に印加された複数の
入力信号に幾つかの論理操作を施して当該サブ領域の出
力信号を生成する。プログラマブルロジックコネクタ
（ＰＬＣ；ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｃ
ｏｎｎｅｃｔｏｒ）は、領域に関連付けられており、当
該領域内のサブ領域への入力として用いるための信号を
関連する領域間導体から領域へ選択的に伝達する。その
他のプログラマブルロジックコネクタ（ＰＬＣ）は、サ
ブ領域の出力信号を関連する領域間導体へ選択的に印加
する。
【０００９】複数の水平方向スーパー領域間相互接続導
体は、スーパー領域の各行に関連付けられており、関連
する行内のスーパー領域に対する信号のやり取りおよび
スーパー領域間の信号のやり取りを選択的に行う。同様
に、複数の垂直方向スーパー領域間相互接続導体は、ス
ーパー領域の各列に関連付けられており、関連する列内
のスーパー領域に対する信号のやり取りおよびスーパー
領域間の信号のやり取りを選択的に行う。水平方向スー
パー領域間導体上および垂直方向スーパー領域間導体上
の信号を領域間導体へ選択的に印加するために、プログ
ラマブルロジックコネクタ（ＰＬＣ）が設けられてい
る。サブ領域の出力信号を水平方向スーパー領域間導体
および垂直方向スーパー領域間導体に選択的に印加する
ために、追加のプログラマブルロジックコネクタ（ＰＬ
Ｃ）が設けられている。さらに、水平方向スーパー領域
間導体および垂直方向スーパー領域間導体を選択的に相
互接続するために、プログラマブルロジックコネクタ
（ＰＬＣ）が設けられている。
体は、スーパー領域の各行に関連付けられており、関連
する行内のスーパー領域に対する信号のやり取りおよび
スーパー領域間の信号のやり取りを選択的に行う。同様
に、複数の垂直方向スーパー領域間相互接続導体は、ス
ーパー領域の各列に関連付けられており、関連する列内
のスーパー領域に対する信号のやり取りおよびスーパー
領域間の信号のやり取りを選択的に行う。水平方向スー
パー領域間導体上および垂直方向スーパー領域間導体上
の信号を領域間導体へ選択的に印加するために、プログ
ラマブルロジックコネクタ（ＰＬＣ）が設けられてい
る。サブ領域の出力信号を水平方向スーパー領域間導体
および垂直方向スーパー領域間導体に選択的に印加する
ために、追加のプログラマブルロジックコネクタ（ＰＬ
Ｃ）が設けられている。さらに、水平方向スーパー領域
間導体および垂直方向スーパー領域間導体を選択的に相
互接続するために、プログラマブルロジックコネクタ
（ＰＬＣ）が設けられている。
【００１０】この発明のアーキテクチャは、デバイスの
水平軸および垂直軸に関してより均一に作製することが
できる。したがって、これらのアーキテクチャは、正方
形のレイアウトあるいは略正方形のレイアウトをとる傾
向がある。これは、このようなレイアウトが１あるいは
略１という小さなアスペクト比を有するから、望ましい
のである。この発明のアーキテクチャによれば、より大
きなロジック密度を実現することも可能である。スーパ
ー領域間相互接続導体は、次レベルのルーティング（ｒ
ｏｕｔｉｎｇ）の階層（領域レベルおよびスーパー領域
レベルで提供されるルーティングを超える階層）を提供
する。デバイス内の接続性は、配置されたスーパー領域
内の配線チャネルを分割する（これにより配線チャネル
を再使用可能にする）ことによって増大する。スーパー
領域間のいかなる必要な相互接続もスーパー領域間導体
を用いて形成されている。
水平軸および垂直軸に関してより均一に作製することが
できる。したがって、これらのアーキテクチャは、正方
形のレイアウトあるいは略正方形のレイアウトをとる傾
向がある。これは、このようなレイアウトが１あるいは
略１という小さなアスペクト比を有するから、望ましい
のである。この発明のアーキテクチャによれば、より大
きなロジック密度を実現することも可能である。スーパ
ー領域間相互接続導体は、次レベルのルーティング（ｒ
ｏｕｔｉｎｇ）の階層（領域レベルおよびスーパー領域
レベルで提供されるルーティングを超える階層）を提供
する。デバイス内の接続性は、配置されたスーパー領域
内の配線チャネルを分割する（これにより配線チャネル
を再使用可能にする）ことによって増大する。スーパー
領域間のいかなる必要な相互接続もスーパー領域間導体
を用いて形成されている。
【００１１】この発明のプログラマブルロジックデバイ
スが備えることのできる他の特徴は、２つの型の水平方
向スーパー領域間相互接続導体および／または垂直方向
スーパー領域間相互接続導体を提供することである。こ
れらは、「グローバル」（ｇｌｏｂａｌ）および「ハー
フ」（ｈａｌｆ）という用語を用いて、グローバル水平
方向導体および／またはグローバル垂直方向スーパー領
域間相互接続導体、ハーフ水平方向導体および／または
ハーフ垂直方向スーパー領域間相互接続導体と呼ばれ
る。グローバル水平方向導体はスーパー領域の関連する
行の全長に渡って延在しており、グローバル垂直方向導
体はスーパー領域の関連する列の全長に渡って延在して
いる。また、ハーフ水平方向導体はスーパー領域の関連
する行の長さの互いに排他的な２つの半分のうちの一方
に沿って延在しており、ハーフ垂直方向導体はスーパー
領域の関連する列の長さの互いに排他的な２つの半分の
うちの一方に沿って延在している。互いに排他的である
ことは、望ましいことであるが、絶対に必要というわけ
ではない。
スが備えることのできる他の特徴は、２つの型の水平方
向スーパー領域間相互接続導体および／または垂直方向
スーパー領域間相互接続導体を提供することである。こ
れらは、「グローバル」（ｇｌｏｂａｌ）および「ハー
フ」（ｈａｌｆ）という用語を用いて、グローバル水平
方向導体および／またはグローバル垂直方向スーパー領
域間相互接続導体、ハーフ水平方向導体および／または
ハーフ垂直方向スーパー領域間相互接続導体と呼ばれ
る。グローバル水平方向導体はスーパー領域の関連する
行の全長に渡って延在しており、グローバル垂直方向導
体はスーパー領域の関連する列の全長に渡って延在して
いる。また、ハーフ水平方向導体はスーパー領域の関連
する行の長さの互いに排他的な２つの半分のうちの一方
に沿って延在しており、ハーフ垂直方向導体はスーパー
領域の関連する列の長さの互いに排他的な２つの半分の
うちの一方に沿って延在している。互いに排他的である
ことは、望ましいことであるが、絶対に必要というわけ
ではない。
【００１２】分離したグローバル水平方向導体およびハ
ーフ水平方向導体を備えることに対する可能な追加ある
いは変更として、同軸状に配置した２つのハーフ水平方
向導体をプログラム可能に互いに「縫合」（ｓｔｉｔｃ
ｈｅｄ）できるようにして、必要なときにグローバル水
平方向導体を備えるようにすることができる。これによ
り、複雑なグローバル水平方向導体を省略することが可
能になる。あるいは、グローバル水平方向導体だけを有
し、ハーフ水平方向導体は無い方が望ましい場合があ
る。同じ選択は、上述したグローバル垂直方向導体およ
びハーフ垂直方向導体についても存在する。上述した選
択に関してなされる設計変更は、デバイスのサイズ（例
えばデバイス上のサブ領域、領域およびスーパー領域の
数）が影響する可能性がある。
ーフ水平方向導体を備えることに対する可能な追加ある
いは変更として、同軸状に配置した２つのハーフ水平方
向導体をプログラム可能に互いに「縫合」（ｓｔｉｔｃ
ｈｅｄ）できるようにして、必要なときにグローバル水
平方向導体を備えるようにすることができる。これによ
り、複雑なグローバル水平方向導体を省略することが可
能になる。あるいは、グローバル水平方向導体だけを有
し、ハーフ水平方向導体は無い方が望ましい場合があ
る。同じ選択は、上述したグローバル垂直方向導体およ
びハーフ垂直方向導体についても存在する。上述した選
択に関してなされる設計変更は、デバイスのサイズ（例
えばデバイス上のサブ領域、領域およびスーパー領域の
数）が影響する可能性がある。
【００１３】上述したように導体の縫合がなされる場
合、縫合は縫合される導体の間にプログラム可能なバッ
ファを備えることにより行うことができる。
合、縫合は縫合される導体の間にプログラム可能なバッ
ファを備えることにより行うことができる。
【００１４】領域間導体から領域へ信号を伝達する上述
したプログラマブルロジックコネクタは、水平方向に隣
接する領域の間にインターリーブ（ｉｎｔｅｒｌｅａｖ
ｅ）されたローカル導体を備えることができる。このロ
ーカル導体は次の２つの型をとり得る。（１）信号を隣
接する領域に伝達する領域フィード（ｆｅｅｄ）導体、
および（２）領域への入力として得られるように、さら
に可能な限り水平方向に隣接する領域への入力としても
得られるように、領域の出力信号を生成するローカルフ
ィードバック導体。領域フィード導体は、領域間相互接
続導体からの信号を受信するために、隣接する領域間相
互接続導体へプログラム的に接続することが可能であ
る。上述した、（１）水平方向スーパー領域間導体上の
信号および垂直方向スーパー領域間導体上の信号の領域
間導体への印加、（２）サブ領域の出力信号のスーパー
領域間導体への印加、および（３）水平方向スーパー領
域間導体および垂直方向スーパー領域間導体の間の選択
的相互接続、を行うプログラマブルロジックコネクタ
（ＰＬＣ）は、これら種々の目的のために効率的に共有
されるドライバを備えることができる。例えば、１また
は２以上のこれらのドライバは、各サブ領域に関連させ
ることができる。どのような信号であっても各ドライバ
に印加するために、プログラマブルロジックコネクタを
設ける。これらの信号には例えば、（１）関連するサブ
領域の１または２以上の出力信号、（２）１または２以
上のグローバル垂直方向導体信号または１または２以上
のハーフ垂直方向導体信号、および（３）１または２以
上のグローバル水平方向導体信号または１または２以上
のハーフ水平方向導体信号を含むことができる。各ドラ
イバの出力信号は、プログラム可能に、（１）１または
２以上のグローバル水平方向導体または１または２以上
のハーフ水平方向導体、（２）１または２以上のグロー
バル垂直方向導体または１または２以上のハーフ垂直方
向導体、（３）１または２以上の領域間相互接続導体、
および（４）１または２以上のローカル導体、にプログ
ラム可能に接続することができる。したがって、これら
のドライバは、（１）サブ領域出力信号の、グローバル
導体およびハーフ導体上への駆動、同じく領域間相互接
続導体上への駆動、（２）水平方向導体および垂直方向
導体の間の接続の形成、および（３）サブ領域出力信号
のローカル導体上への駆動、など多くの目的のために共
有される。
したプログラマブルロジックコネクタは、水平方向に隣
接する領域の間にインターリーブ（ｉｎｔｅｒｌｅａｖ
ｅ）されたローカル導体を備えることができる。このロ
ーカル導体は次の２つの型をとり得る。（１）信号を隣
接する領域に伝達する領域フィード（ｆｅｅｄ）導体、
および（２）領域への入力として得られるように、さら
に可能な限り水平方向に隣接する領域への入力としても
得られるように、領域の出力信号を生成するローカルフ
ィードバック導体。領域フィード導体は、領域間相互接
続導体からの信号を受信するために、隣接する領域間相
互接続導体へプログラム的に接続することが可能であ
る。上述した、（１）水平方向スーパー領域間導体上の
信号および垂直方向スーパー領域間導体上の信号の領域
間導体への印加、（２）サブ領域の出力信号のスーパー
領域間導体への印加、および（３）水平方向スーパー領
域間導体および垂直方向スーパー領域間導体の間の選択
的相互接続、を行うプログラマブルロジックコネクタ
（ＰＬＣ）は、これら種々の目的のために効率的に共有
されるドライバを備えることができる。例えば、１また
は２以上のこれらのドライバは、各サブ領域に関連させ
ることができる。どのような信号であっても各ドライバ
に印加するために、プログラマブルロジックコネクタを
設ける。これらの信号には例えば、（１）関連するサブ
領域の１または２以上の出力信号、（２）１または２以
上のグローバル垂直方向導体信号または１または２以上
のハーフ垂直方向導体信号、および（３）１または２以
上のグローバル水平方向導体信号または１または２以上
のハーフ水平方向導体信号を含むことができる。各ドラ
イバの出力信号は、プログラム可能に、（１）１または
２以上のグローバル水平方向導体または１または２以上
のハーフ水平方向導体、（２）１または２以上のグロー
バル垂直方向導体または１または２以上のハーフ垂直方
向導体、（３）１または２以上の領域間相互接続導体、
および（４）１または２以上のローカル導体、にプログ
ラム可能に接続することができる。したがって、これら
のドライバは、（１）サブ領域出力信号の、グローバル
導体およびハーフ導体上への駆動、同じく領域間相互接
続導体上への駆動、（２）水平方向導体および垂直方向
導体の間の接続の形成、および（３）サブ領域出力信号
のローカル導体上への駆動、など多くの目的のために共
有される。
【００１５】上述したドライバをフィードするプログラ
マブルロジックコネクタ（ＰＬＣ）の一部（例えばデバ
イスの周辺近くに配置されたＰＬＣ）は、デバイスの入
出力（「Ｉ／Ｏ」）ピンから信号を受信することもでき
る。これは関連するドライバが信号をＩ／Ｏピンから上
述した行き先へ駆動するのに使うことも可能にする。一
部のＩ／Ｏピンは、１または２以上のグローバル導体ま
たは１または２以上のハーフ導体、および／または１ま
たは２以上の領域間相互接続導体をプログラム可能にフ
ィードする専用ピンを備えることもできる。
マブルロジックコネクタ（ＰＬＣ）の一部（例えばデバ
イスの周辺近くに配置されたＰＬＣ）は、デバイスの入
出力（「Ｉ／Ｏ」）ピンから信号を受信することもでき
る。これは関連するドライバが信号をＩ／Ｏピンから上
述した行き先へ駆動するのに使うことも可能にする。一
部のＩ／Ｏピンは、１または２以上のグローバル導体ま
たは１または２以上のハーフ導体、および／または１ま
たは２以上の領域間相互接続導体をプログラム可能にフ
ィードする専用ピンを備えることもできる。
【００１６】各サブ領域は多重入力によってフィードさ
れる。水平方向に隣接する領域の間にインターリーブさ
れたローカル導体を備えたアーキテクチャでは、これら
多重入力の一部はローカル導体から取り入れ当該サブ領
域を含む領域の左側へ出し、これら多重入力の他の一部
はローカル導体から取り入れ当該サブ領域を含む領域の
右側へ出す。
れる。水平方向に隣接する領域の間にインターリーブさ
れたローカル導体を備えたアーキテクチャでは、これら
多重入力の一部はローカル導体から取り入れ当該サブ領
域を含む領域の左側へ出し、これら多重入力の他の一部
はローカル導体から取り入れ当該サブ領域を含む領域の
右側へ出す。
【００１７】デバイスの上下左右各側に沿って配置され
たＩ／Ｏピンは、出力信号および／または出力イネーブ
ル信号を、デバイスの上下左右各側からプログラム可能
に選択することができる。
たＩ／Ｏピンは、出力信号および／または出力イネーブ
ル信号を、デバイスの上下左右各側からプログラム可能
に選択することができる。
【００１８】上述した点から、領域フィードローカル導
体は、グローバル導体またはハーフ導体に直接接続しな
い方が望ましいことが明らかである。ローカル配線に到
達するために、これらグローバル導体上の信号またはハ
ーフ導体上の信号は、まず上述したドライバを経由する
ルートを確立する必要があり、多くの場合、領域間相互
接続導体を経由するルートをも確立する必要がある。こ
の相互接続アーキテクチャによれば、信号をローカル配
線に接続するのに使用するプログラム可能な接続の数が
少なくなる。
体は、グローバル導体またはハーフ導体に直接接続しな
い方が望ましいことが明らかである。ローカル配線に到
達するために、これらグローバル導体上の信号またはハ
ーフ導体上の信号は、まず上述したドライバを経由する
ルートを確立する必要があり、多くの場合、領域間相互
接続導体を経由するルートをも確立する必要がある。こ
の相互接続アーキテクチャによれば、信号をローカル配
線に接続するのに使用するプログラム可能な接続の数が
少なくなる。
【００１９】専用のローカルフィードバック配線を設け
る必要のないデバイスがあり得る。この場合、ローカル
フィードバック配線を使用しない場合無駄になるプログ
ラム可能な相互接続を節約することができる。これらの
デバイスでは、ローカルフィード配線の機能は、領域フ
ィード導体へ（例えば領域間相互接続導体を経由して）
信号を供給することによってなし遂げることができる。
これが達成されると、領域間相互接続導体を非常に小さ
な個数の領域のみを跨ぐように配置するのが有利になる
が、さもないと領域間相互接続導体を大きな個数の領域
を跨ぐように配置しなければならない。
る必要のないデバイスがあり得る。この場合、ローカル
フィードバック配線を使用しない場合無駄になるプログ
ラム可能な相互接続を節約することができる。これらの
デバイスでは、ローカルフィード配線の機能は、領域フ
ィード導体へ（例えば領域間相互接続導体を経由して）
信号を供給することによってなし遂げることができる。
これが達成されると、領域間相互接続導体を非常に小さ
な個数の領域のみを跨ぐように配置するのが有利になる
が、さもないと領域間相互接続導体を大きな個数の領域
を跨ぐように配置しなければならない。
【００２０】上述して点から、この発明の相互接続資源
アーキテクチャは、逓増する階層構造（例えばグローバ
ルまたはハーフグローバル−領域間−ローカル）をして
いることがわかる。このアーキテクチャによれば、所定
量のロジック能力を備えたプログラマブルロジックデバ
イス（ＰＬＤ）の必要面積を、必要とするプログラム可
能な相互接続の総数を減少させることにより、低減する
のが容易になる。このアーキテクチャによれば、プログ
ラム可能な相互接続の個数が多過ぎることに起因する寄
生負荷を低減することにより、デバイスを高速化させる
のも容易になる。
アーキテクチャは、逓増する階層構造（例えばグローバ
ルまたはハーフグローバル−領域間−ローカル）をして
いることがわかる。このアーキテクチャによれば、所定
量のロジック能力を備えたプログラマブルロジックデバ
イス（ＰＬＤ）の必要面積を、必要とするプログラム可
能な相互接続の総数を減少させることにより、低減する
のが容易になる。このアーキテクチャによれば、プログ
ラム可能な相互接続の個数が多過ぎることに起因する寄
生負荷を低減することにより、デバイスを高速化させる
のも容易になる。
【００２１】なお、次に記す用語には対応する日本語の
用語が存在しないので、カタカナ標記するとともにかっ
こ内に原語を併記する。コンフィギュア（ｃｏｎｆｉｇ
ｕｒｅ）、プログラマブルロジックコネクタ（ｐｒｏｇ
ｒａｍｍａｂｌｅ ｌｏｇｉｃ ｃｏｎｎｅｃｔｏ
ｒ）、ローカルフィードバック（ｌｏｃａｌ ｆｅｅｄ
ｂａｃｋ）、サブセット（ｓｕｂ ｓｅｔ）、セグメン
ト（ｓｅｇｍｅｎｔ）、インターリーブ（ｉｎｔｅｒｌ
ｅａｖｅ）、サーブ（ｓｅｒｖｅ）、サブプルーラリテ
ィ（ｓｕｂｐｌｕｒａｌｉｔｙ）、バッファリング（ｂ
ｕｆｆｅｒｉｎｇ）、インバーティング（ｉｎｖｅｒｔ
ｉｎｇ）、コレクタ（ｃｏｒｒｅｃｔｏｒ）。
用語が存在しないので、カタカナ標記するとともにかっ
こ内に原語を併記する。コンフィギュア（ｃｏｎｆｉｇ
ｕｒｅ）、プログラマブルロジックコネクタ（ｐｒｏｇ
ｒａｍｍａｂｌｅ ｌｏｇｉｃ ｃｏｎｎｅｃｔｏ
ｒ）、ローカルフィードバック（ｌｏｃａｌ ｆｅｅｄ
ｂａｃｋ）、サブセット（ｓｕｂ ｓｅｔ）、セグメン
ト（ｓｅｇｍｅｎｔ）、インターリーブ（ｉｎｔｅｒｌ
ｅａｖｅ）、サーブ（ｓｅｒｖｅ）、サブプルーラリテ
ィ（ｓｕｂｐｌｕｒａｌｉｔｙ）、バッファリング（ｂ
ｕｆｆｅｒｉｎｇ）、インバーティング（ｉｎｖｅｒｔ
ｉｎｇ）、コレクタ（ｃｏｒｒｅｃｔｏｒ）。
【００２２】この発明のさらなる特徴、性質、および種
々の利点は、添付図面および発明の実施の形態の説明か
ら明らかになる。
々の利点は、添付図面および発明の実施の形態の説明か
ら明らかになる。
【００２３】
【発明の実施の形態】まず、この発明の種々の側面を図
１〜図４に示す実施の形態を参照して説明する。その
後、これらの側面を図５〜図８に示す実施の形態（この
発明のあり得る付加的側面を示す）を参照してさらに説
明する。この発明によるプログラマブルロジックデバイ
ス（ＰＬＤ）の使用方法は図９および図１０を参照して
述べる。
１〜図４に示す実施の形態を参照して説明する。その
後、これらの側面を図５〜図８に示す実施の形態（この
発明のあり得る付加的側面を示す）を参照してさらに説
明する。この発明によるプログラマブルロジックデバイ
ス（ＰＬＤ）の使用方法は図９および図１０を参照して
述べる。
【００２４】図１に示すように、この発明に従って作製
したプログラマブルロジックアレイ集積回路装置（プロ
グラマブルロジックデバイス）１０の一実施形態は、デ
バイス上に行および列の２次元配列として配置したプロ
グラマブルロジックの複数のスーパー領域２０を備え
る。複数の水平方向スーパー領域間相互接続導体３０が
各行に関連付けられており、複数の垂直方向スーパー領
域間相互接続導体４０が各列に関連付けられている。こ
の実施の形態は半導体製造における最近の進歩を利用す
るから、追加の金属層を設けることができ、この追加の
金属層を使用することにより、スーパー領域２０上に水
平方向スーパー領域間相互接続導体３０および垂直方向
スーパー領域間相互接続導体４０を走らせることができ
る。これは、この発明がプログラマブルロジックアレイ
集積回路装置（プログラマブルロジックデバイス）１０
上のロジック密度を容易に増大できるようにする方法の
一つである。図１に示す行および列の数（７行７列）は
単なる例示であり、行および列は必要な数だけ設けるこ
とができる。また、図１には図示してないが、容易に分
かるように、プログラマブルロジックアレイ集積回路装
置（プログラマブルロジックデバイス）１０は、外部回
路に接続するための入力ピンおよび／または出力ピンを
追加的に備えることができる。これらの入力ピンおよび
／または出力ピン（一般に単に入出力ピンまたはＩ／Ｏ
ピンとして参照される）は、プログラマブルロジックア
レイ集積回路装置（プログラマブルロジックデバイス）
１０の周辺に沿って配置することができ、水平方向スー
パー領域間相互接続導体３０および垂直方向スーパー領
域間相互接続導体４０にプログラム可能に接続すること
ができる。図６に示す入出力接続のために用いる技術を
参照されたい。
したプログラマブルロジックアレイ集積回路装置（プロ
グラマブルロジックデバイス）１０の一実施形態は、デ
バイス上に行および列の２次元配列として配置したプロ
グラマブルロジックの複数のスーパー領域２０を備え
る。複数の水平方向スーパー領域間相互接続導体３０が
各行に関連付けられており、複数の垂直方向スーパー領
域間相互接続導体４０が各列に関連付けられている。こ
の実施の形態は半導体製造における最近の進歩を利用す
るから、追加の金属層を設けることができ、この追加の
金属層を使用することにより、スーパー領域２０上に水
平方向スーパー領域間相互接続導体３０および垂直方向
スーパー領域間相互接続導体４０を走らせることができ
る。これは、この発明がプログラマブルロジックアレイ
集積回路装置（プログラマブルロジックデバイス）１０
上のロジック密度を容易に増大できるようにする方法の
一つである。図１に示す行および列の数（７行７列）は
単なる例示であり、行および列は必要な数だけ設けるこ
とができる。また、図１には図示してないが、容易に分
かるように、プログラマブルロジックアレイ集積回路装
置（プログラマブルロジックデバイス）１０は、外部回
路に接続するための入力ピンおよび／または出力ピンを
追加的に備えることができる。これらの入力ピンおよび
／または出力ピン（一般に単に入出力ピンまたはＩ／Ｏ
ピンとして参照される）は、プログラマブルロジックア
レイ集積回路装置（プログラマブルロジックデバイス）
１０の周辺に沿って配置することができ、水平方向スー
パー領域間相互接続導体３０および垂直方向スーパー領
域間相互接続導体４０にプログラム可能に接続すること
ができる。図６に示す入出力接続のために用いる技術を
参照されたい。
【００２５】「行」と「列」、「水平方向」と「垂直方
向」、「左」と「右」、「上方」と「下方」などの用語
は便宜的なものであること、また、ここで用いる方向を
示す用語あるいは配置を示す用語も便宜的なものである
こと、さらに、これらの用語の使用は固定した、あるい
は絶対的な方向や配置を示すものではないことを理解さ
れたい。例えば、上述した各用語の組に属する用語は、
必要に応じて入れ替えることがてきる（例えば、「左と
右」を「右と左」に入れ替えることができる）。
向」、「左」と「右」、「上方」と「下方」などの用語
は便宜的なものであること、また、ここで用いる方向を
示す用語あるいは配置を示す用語も便宜的なものである
こと、さらに、これらの用語の使用は固定した、あるい
は絶対的な方向や配置を示すものではないことを理解さ
れたい。例えば、上述した各用語の組に属する用語は、
必要に応じて入れ替えることがてきる（例えば、「左と
右」を「右と左」に入れ替えることができる）。
【００２６】スーパー領域２０の代表的な実例の詳細を
図２に模式的に示す。図２において、スーパー領域２０
は、複数の水平方向領域間相互接続導体６０の両側に配
置されたプログラマブルロジックの２行の領域５０を備
える。例えば、スーパー領域２０は、水平方向領域間相
互接続導体６０の両側に領域５０を８個ずつ備えること
ができる。したがって、この実例のスーパー領域２０
は、１６個の領域５０から成る１行を、半分の位置で間
に水平方向領域間相互接続導体６０が介在するように背
中合わせに折り曲げられているように見える。
図２に模式的に示す。図２において、スーパー領域２０
は、複数の水平方向領域間相互接続導体６０の両側に配
置されたプログラマブルロジックの２行の領域５０を備
える。例えば、スーパー領域２０は、水平方向領域間相
互接続導体６０の両側に領域５０を８個ずつ備えること
ができる。したがって、この実例のスーパー領域２０
は、１６個の領域５０から成る１行を、半分の位置で間
に水平方向領域間相互接続導体６０が介在するように背
中合わせに折り曲げられているように見える。
【００２７】代表的な領域５０のより詳細な実例を図３
に示す。図３において、領域５０は複数のプログラマブ
ルロジックのサブ領域７０を備える。例えば、領域５０
は８個のサブ領域７０を備えることができる。各サブ領
域７０はプログラム可能であり、当該サブ領域７０に印
加される入力信号８０に対して複数の論理機能のうち任
意の論理機能を実行する。例えば、各サブ領域７０は、
プログラム可能な４入力ルックアップテーブル（ｌｏｏ
ｋ−ｕｐ ｔａｂｌｅ）を備えることができ、当該サブ
領域７０に印加される４個の入力８０の論理の組み合わ
せであるルックアップテーブルを生成する。各サブ領域
７０は、レジスタおよびプログラマブルスイッチを追加
的に備えることができ、ルックアップテーブル出力をレ
ジスタによって選択的に登録することができる。したが
って、サブ領域７０の出力９０は、登録されたルックア
ップテーブル出力の場合もあるし、登録されていないル
ックアップテーブル出力の場合もある。サブ領域７０の
出力９０は、プログラマブルロジックコネクタ（ＰＬ
Ｃ）１００を経由して水平方向領域間相互接続導体６０
に選択的に印加される。図３には各出力９０に対して１
個のＰＬＣが示されているだけだが、各出力９０は、水
平方向領域間相互接続導体６０への接続を必要応じて複
数個持てることが分かる。各出力９０は領域５０内にも
フィードバックされるから、当該領域５０内の任意のサ
ブ領域７０への入力として使うことができる。
に示す。図３において、領域５０は複数のプログラマブ
ルロジックのサブ領域７０を備える。例えば、領域５０
は８個のサブ領域７０を備えることができる。各サブ領
域７０はプログラム可能であり、当該サブ領域７０に印
加される入力信号８０に対して複数の論理機能のうち任
意の論理機能を実行する。例えば、各サブ領域７０は、
プログラム可能な４入力ルックアップテーブル（ｌｏｏ
ｋ−ｕｐ ｔａｂｌｅ）を備えることができ、当該サブ
領域７０に印加される４個の入力８０の論理の組み合わ
せであるルックアップテーブルを生成する。各サブ領域
７０は、レジスタおよびプログラマブルスイッチを追加
的に備えることができ、ルックアップテーブル出力をレ
ジスタによって選択的に登録することができる。したが
って、サブ領域７０の出力９０は、登録されたルックア
ップテーブル出力の場合もあるし、登録されていないル
ックアップテーブル出力の場合もある。サブ領域７０の
出力９０は、プログラマブルロジックコネクタ（ＰＬ
Ｃ）１００を経由して水平方向領域間相互接続導体６０
に選択的に印加される。図３には各出力９０に対して１
個のＰＬＣが示されているだけだが、各出力９０は、水
平方向領域間相互接続導体６０への接続を必要応じて複
数個持てることが分かる。各出力９０は領域５０内にも
フィードバックされるから、当該領域５０内の任意のサ
ブ領域７０への入力として使うことができる。
【００２８】各領域５０は、複数の領域フィード導体導
体１１０も備え、水平方向領域間相互接続導体６０から
当該領域５０内へ信号を選択的に取り込む。この目的を
達成するために、ＰＬＣ１２０を水平方向領域間相互接
続導体６０を領域フィード導体導体１１０にプログラム
可能に接続する。ＰＬＣ１２０は、可能な接続によって
部分的に布線することができるだけである（例えば、各
領域フィード導体導体１１０は、水平方向領域間相互接
続導体６０のサブセット（ｓｕｂ ｓｅｔ）にだけプロ
グラム可能に接続することができる）。しかしながら、
布線密度および布線分布は、各水平方向領域間相互接続
導体６０が領域フィード導体導体１１０を経由して領域
５０へ至ることのできる経路をいくつか備えるようにす
るのが望ましい。
体１１０も備え、水平方向領域間相互接続導体６０から
当該領域５０内へ信号を選択的に取り込む。この目的を
達成するために、ＰＬＣ１２０を水平方向領域間相互接
続導体６０を領域フィード導体導体１１０にプログラム
可能に接続する。ＰＬＣ１２０は、可能な接続によって
部分的に布線することができるだけである（例えば、各
領域フィード導体導体１１０は、水平方向領域間相互接
続導体６０のサブセット（ｓｕｂ ｓｅｔ）にだけプロ
グラム可能に接続することができる）。しかしながら、
布線密度および布線分布は、各水平方向領域間相互接続
導体６０が領域フィード導体導体１１０を経由して領域
５０へ至ることのできる経路をいくつか備えるようにす
るのが望ましい。
【００２９】ＰＬＣ１３０によって、領域フィード導体
１１０上の信号および出力９０をサブ領域の入力８０に
プログラム可能にかつ選択的に印加できるようになる。
ＰＬＣ１３０は、全て布線されていてもよいし、部部的
に布線されているだけでもよい。しかしながら、ＰＬＣ
１３０が部分的に布線されているだけの場合には、布線
密度および布線分布は、出力導体９０および領域フィー
ド導体導体１１０の各々が入力導体８０を経由して各サ
ブ領域７０へ至ることのできる経路を少なくとも１組備
えるようにするのが望ましい。
１１０上の信号および出力９０をサブ領域の入力８０に
プログラム可能にかつ選択的に印加できるようになる。
ＰＬＣ１３０は、全て布線されていてもよいし、部部的
に布線されているだけでもよい。しかしながら、ＰＬＣ
１３０が部分的に布線されているだけの場合には、布線
密度および布線分布は、出力導体９０および領域フィー
ド導体導体１１０の各々が入力導体８０を経由して各サ
ブ領域７０へ至ることのできる経路を少なくとも１組備
えるようにするのが望ましい。
【００３０】上述した点から、スーパー領域２０内で、
領域５０が当該スーパー領域２０の各水平方向領域間相
互接続導体６０を経由して相互に通信することが分か
る。
領域５０が当該スーパー領域２０の各水平方向領域間相
互接続導体６０を経由して相互に通信することが分か
る。
【００３１】図３に示す模式的な領域構造は、上述した
クリフ等の米国特許出願第０８／４４２，７９５号（特
に当該特許出願のＦＩＧ．３参照）に示された構造の対
応する部分に大体似ている。しかしながら、図３はクリ
フ等の米国特許出願のＦＩＧ．３と比べて幾分簡単化さ
れている。必要なら、クリフ等の米国特許出願に示され
た構造から得られる特徴を、この発明のデバイスが備え
る領域に含めてもよいことが分かる。このようなあり得
る特徴の他の例は追加的な導体であり、これはサブ領域
７０、出力導体９０および／または領域フィード導体導
体１１０などのローカル配線から導出されたレジスタ制
御信号などの間のいわゆる高速配線および／またはクロ
ック信号、キャリー（ｃａｒｒｙ）相互接続および／ま
たはカスケード相互接続のために用いる。サブ領域７０
の詳細な構造は、上述と同じクリフ等の米国特許出願の
ＦＩＧ．８に示されたものと同様にすることができる。
この代わりに、サブ領域７０を、全体に異なったものと
して（例えば、積項論理（ｐｒｏｄｕｃｔｔｅｒｍ ｌ
ｏｇｉｃ）として）構成することができる。同様に、領
域５０は、図３に示したものおよび上述したものと異な
った構成をとることができる。例えば、マクリントック
等の米国特許第５，５４３，７３２号、マクリントック
等の米国特許出願第０８／４４３，１１９号（１９９５
年５月１７日出願）、クリフ等の米国特許第５，５４
１，５３０号、レオング等の米国特許出願第０８／４４
２，７０６号（１９９５年５月１７日出願）、レディ等
の米国特許出願第０８／６１９，０７２号（１９９６年
３月２０日出願）、ペデルセンの米国特許出願第０８／
７１０，８６２号（１９９６年９月２３日出願）、およ
びクリフ等の米国特許出願第０８／６７２，６７６号
（１９９６年６月２８日出願）に示された特徴の一部を
必要に応じて採用することができる。
クリフ等の米国特許出願第０８／４４２，７９５号（特
に当該特許出願のＦＩＧ．３参照）に示された構造の対
応する部分に大体似ている。しかしながら、図３はクリ
フ等の米国特許出願のＦＩＧ．３と比べて幾分簡単化さ
れている。必要なら、クリフ等の米国特許出願に示され
た構造から得られる特徴を、この発明のデバイスが備え
る領域に含めてもよいことが分かる。このようなあり得
る特徴の他の例は追加的な導体であり、これはサブ領域
７０、出力導体９０および／または領域フィード導体導
体１１０などのローカル配線から導出されたレジスタ制
御信号などの間のいわゆる高速配線および／またはクロ
ック信号、キャリー（ｃａｒｒｙ）相互接続および／ま
たはカスケード相互接続のために用いる。サブ領域７０
の詳細な構造は、上述と同じクリフ等の米国特許出願の
ＦＩＧ．８に示されたものと同様にすることができる。
この代わりに、サブ領域７０を、全体に異なったものと
して（例えば、積項論理（ｐｒｏｄｕｃｔｔｅｒｍ ｌ
ｏｇｉｃ）として）構成することができる。同様に、領
域５０は、図３に示したものおよび上述したものと異な
った構成をとることができる。例えば、マクリントック
等の米国特許第５，５４３，７３２号、マクリントック
等の米国特許出願第０８／４４３，１１９号（１９９５
年５月１７日出願）、クリフ等の米国特許第５，５４
１，５３０号、レオング等の米国特許出願第０８／４４
２，７０６号（１９９５年５月１７日出願）、レディ等
の米国特許出願第０８／６１９，０７２号（１９９６年
３月２０日出願）、ペデルセンの米国特許出願第０８／
７１０，８６２号（１９９６年９月２３日出願）、およ
びクリフ等の米国特許出願第０８／６７２，６７６号
（１９９６年６月２８日出願）に示された特徴の一部を
必要に応じて採用することができる。
【００３２】図４は、代表的なスーパー領域２０と、当
該スーパー領域２０を備えた行および列に関連する水平
方向スーパー領域間相互接続導体３０および垂直方向ス
ーパー領域間相互接続導体４０との間の相互接続の実例
を模式的に示す図である。図４に示された各々の回路経
路（ｃｉｒｃｕｉｔ ｐａｔｈ）は、同様の回路経路を
単に代表するものに過ぎない。例えば、図４には１個の
ＰＬＣ１００ａおよび関連する構造（符号９０、１５
０、１５２および１０２ａで示す）が示されているだけ
であるが、実際はこれらの構造要素は多重グループ化さ
れて、各スーパー領域２０に関連付けられている。ＰＬ
Ｃ１００ｂ、１７０および２１０と関連する構造要素に
も、上述したのと同じことが成り立つ。
該スーパー領域２０を備えた行および列に関連する水平
方向スーパー領域間相互接続導体３０および垂直方向ス
ーパー領域間相互接続導体４０との間の相互接続の実例
を模式的に示す図である。図４に示された各々の回路経
路（ｃｉｒｃｕｉｔ ｐａｔｈ）は、同様の回路経路を
単に代表するものに過ぎない。例えば、図４には１個の
ＰＬＣ１００ａおよび関連する構造（符号９０、１５
０、１５２および１０２ａで示す）が示されているだけ
であるが、実際はこれらの構造要素は多重グループ化さ
れて、各スーパー領域２０に関連付けられている。ＰＬ
Ｃ１００ｂ、１７０および２１０と関連する構造要素に
も、上述したのと同じことが成り立つ。
【００３３】サブ領域の出力信号９０は、ＰＬＣ１００
ａ、１００ｂ、１７０および２１０のうちの特定の入力
に印加される。（ＰＬＣ１００ａおよび１００ｂは、図
３のＰＬＣ１００のサブセットであり得る）。水平方向
スーパー領域間相互接続導体３０からの信号は、ＰＬＣ
１５０および導体１５２によってＰＬＣ１００ａの他の
入力に印加することができる。ＰＬＣ１００ａは、受信
した信号のうちから１つを選択し、選択した信号をドラ
イバ１０２を経由して水平方向領域間相互接続導体６０
へ印加する。このように、水平方向スーパー領域間相互
接続導体３０上の信号は、スーパー領域２０内に選択的
に伝達することができる。
ａ、１００ｂ、１７０および２１０のうちの特定の入力
に印加される。（ＰＬＣ１００ａおよび１００ｂは、図
３のＰＬＣ１００のサブセットであり得る）。水平方向
スーパー領域間相互接続導体３０からの信号は、ＰＬＣ
１５０および導体１５２によってＰＬＣ１００ａの他の
入力に印加することができる。ＰＬＣ１００ａは、受信
した信号のうちから１つを選択し、選択した信号をドラ
イバ１０２を経由して水平方向領域間相互接続導体６０
へ印加する。このように、水平方向スーパー領域間相互
接続導体３０上の信号は、スーパー領域２０内に選択的
に伝達することができる。
【００３４】垂直方向スーパー領域間相互接続導体４０
から信号は、ＰＬＣ１８０および導体１８２によってＰ
ＬＣ１００ｂの他の入力に印加することができる。ＰＬ
Ｃ１００ｂは、受信した信号のうちから１つを選択し、
選択した信号をドライバ１０２ｂを経由して水平方向領
域間相互接続導体６０へ印加する。このように、垂直方
向スーパー領域間相互接続導体４０上の信号は、スーパ
ー領域２０内に選択的に伝達することができる。
から信号は、ＰＬＣ１８０および導体１８２によってＰ
ＬＣ１００ｂの他の入力に印加することができる。ＰＬ
Ｃ１００ｂは、受信した信号のうちから１つを選択し、
選択した信号をドライバ１０２ｂを経由して水平方向領
域間相互接続導体６０へ印加する。このように、垂直方
向スーパー領域間相互接続導体４０上の信号は、スーパ
ー領域２０内に選択的に伝達することができる。
【００３５】水平方向スーパー領域間相互接続導体３０
からの信号は、ＰＬＣ１６０および導体１６２によって
ＰＬＣ１７２の他の入力に印加することができる。ＰＬ
Ｃ１７０は、これらの水平方向スーパー領域間相互接続
導体３０信号を、ドライバ１７２を経由して垂直方向ス
ーパー領域間相互接続導体４０に印加するために選択す
ることができる。したがって、ＰＬＣ１６０、ＰＬＣ１
７０および導体１７２によって、水平方向スーパー領域
間相互接続導体３０上の信号を垂直方向スーパー領域間
相互接続導体４０に印加できるようになる。ＰＬＣ１７
０および導体１７２によって、さらに、サブ領域出力９
０を垂直方向スーパー領域間相互接続導体４０に印加で
きるようになる。
からの信号は、ＰＬＣ１６０および導体１６２によって
ＰＬＣ１７２の他の入力に印加することができる。ＰＬ
Ｃ１７０は、これらの水平方向スーパー領域間相互接続
導体３０信号を、ドライバ１７２を経由して垂直方向ス
ーパー領域間相互接続導体４０に印加するために選択す
ることができる。したがって、ＰＬＣ１６０、ＰＬＣ１
７０および導体１７２によって、水平方向スーパー領域
間相互接続導体３０上の信号を垂直方向スーパー領域間
相互接続導体４０に印加できるようになる。ＰＬＣ１７
０および導体１７２によって、さらに、サブ領域出力９
０を垂直方向スーパー領域間相互接続導体４０に印加で
きるようになる。
【００３６】垂直方向スーパー領域間相互接続導体４０
からの信号は、ＰＬＣ２００および導体２０２によって
ＰＬＣ２１０の他の入力に印加することができる。ＰＬ
Ｃ２１０は、これらの水平方向スーパー領域間相互接続
導体３０信号またはサブ領域出力信号９０を、ドライバ
２１２を経由して水平方向スーパー領域間相互接続導体
３０に印加するために選択することができる。したがっ
て、ＰＬＣ２００、ＰＬＣ２１０およびドライバ２１２
によって、垂直方向スーパー領域間相互接続導体４０上
の信号を水平方向スーパー領域間相互接続導体３０に印
加できるようになる。ＰＬＣ２１０および導体２１２に
よって、さらに、サブ領域出力９０を水平方向スーパー
領域間相互接続導体３０に印加できるようになる。
からの信号は、ＰＬＣ２００および導体２０２によって
ＰＬＣ２１０の他の入力に印加することができる。ＰＬ
Ｃ２１０は、これらの水平方向スーパー領域間相互接続
導体３０信号またはサブ領域出力信号９０を、ドライバ
２１２を経由して水平方向スーパー領域間相互接続導体
３０に印加するために選択することができる。したがっ
て、ＰＬＣ２００、ＰＬＣ２１０およびドライバ２１２
によって、垂直方向スーパー領域間相互接続導体４０上
の信号を水平方向スーパー領域間相互接続導体３０に印
加できるようになる。ＰＬＣ２１０および導体２１２に
よって、さらに、サブ領域出力９０を水平方向スーパー
領域間相互接続導体３０に印加できるようになる。
【００３７】図４はさらに、水平方向領域間相互接続導
体６０上の信号をスーパー領域２０の領域５０中へ選択
的に駆動するＰＬＣ１２０およびドライバ１２２を示し
ている（この点は図３と同様である）。
体６０上の信号をスーパー領域２０の領域５０中へ選択
的に駆動するＰＬＣ１２０およびドライバ１２２を示し
ている（この点は図３と同様である）。
【００３８】ＰＬＣ１２０について上述したのと同様
に、ＰＬＣ１５０、ＰＬＣ１５０、ＰＬＣ１６０、ＰＬ
Ｃ１８０、およびＰＬＣ２００は、入力用の水平方向ス
ーパー領域間相互接続導体３０および垂直方向スーパー
領域間相互接続導体４０から出力用の導体１５２、１６
２、１８２および２０２へのプログラム可能な接続を、
全面的布線または部分的布線で行うことができる。部分
的布線を用いるときは、プログラム可能な接続の密度お
よび分布は、入力用の水平方向スーパー領域間相互接続
導体３０または垂直方向スーパー領域間相互接続導体４
０が、ＰＬＣ１００ａ、１００ｂ、ＰＬＣ１７０および
ＰＬＣ２１０に到達する経路を複数通り備えるようにす
ることが望ましい。
に、ＰＬＣ１５０、ＰＬＣ１５０、ＰＬＣ１６０、ＰＬ
Ｃ１８０、およびＰＬＣ２００は、入力用の水平方向ス
ーパー領域間相互接続導体３０および垂直方向スーパー
領域間相互接続導体４０から出力用の導体１５２、１６
２、１８２および２０２へのプログラム可能な接続を、
全面的布線または部分的布線で行うことができる。部分
的布線を用いるときは、プログラム可能な接続の密度お
よび分布は、入力用の水平方向スーパー領域間相互接続
導体３０または垂直方向スーパー領域間相互接続導体４
０が、ＰＬＣ１００ａ、１００ｂ、ＰＬＣ１７０および
ＰＬＣ２１０に到達する経路を複数通り備えるようにす
ることが望ましい。
【００３９】ドライバ１０２ａ、１０２ｂ、１７２およ
び２１２は、プログラム可能に制御された３状態（ｔｒ
ｉ−ｓｔａｔｅ）ドライバであることが望ましく、これ
により複数のこれらドライバは、水平方向スーパー領域
間相互接続導体３０、垂直方向スーパー領域間相互接続
導体４０、または水平方向領域間相互接続導体６０に接
続することができる。１つの導体に接続されたドライバ
は１つだけがアクティブになり、他のドライバは３状態
をとる。逆に、水平方向スーパー領域間相互接続導体３
０または垂直方向スーパー領域間相互接続導体４０に接
続された全てのドライバ１７２および２１２は３状態を
とるから、水平方向スーパー領域間相互接続導体３０お
よび垂直方向スーパー領域間相互接続導体４０は、別の
目的（例えば、デバイスの入出力ピンからデバイス中へ
の信号の伝達）のために使用することができる。
び２１２は、プログラム可能に制御された３状態（ｔｒ
ｉ−ｓｔａｔｅ）ドライバであることが望ましく、これ
により複数のこれらドライバは、水平方向スーパー領域
間相互接続導体３０、垂直方向スーパー領域間相互接続
導体４０、または水平方向領域間相互接続導体６０に接
続することができる。１つの導体に接続されたドライバ
は１つだけがアクティブになり、他のドライバは３状態
をとる。逆に、水平方向スーパー領域間相互接続導体３
０または垂直方向スーパー領域間相互接続導体４０に接
続された全てのドライバ１７２および２１２は３状態を
とるから、水平方向スーパー領域間相互接続導体３０お
よび垂直方向スーパー領域間相互接続導体４０は、別の
目的（例えば、デバイスの入出力ピンからデバイス中へ
の信号の伝達）のために使用することができる。
【００４０】ドライバ１０２ａ、１０２ｂ、１７２およ
び２１２の出力信号が図４に、水平方向スーパー領域間
相互接続導体３０、垂直方向スーパー領域間相互接続導
体４０および水平方向領域間相互接続導体６０への固定
した（すなわちプログラム可能でない（ｎｏｎ−ｐｒｏ
ｇｒａｍｍａｂｌｅ））接続を有するように図示されて
いる。これは、各ドライバ１０２ａ、１０２ｂ、１７２
および２１２が、ある特定の導体、すなわち水平方向ス
ーパー領域間相互接続導体３０、垂直方向スーパー領域
間相互接続導体４０および水平方向領域間相互接続導体
６０への固定した出力接続を備えていることを示す。し
かしながら、この構造の代わりとして、各ドライバ１０
２ａ、１０２ｂ、１７２および／または２１２が、関連
する導体、すなわち水平方向スーパー領域間相互接続導
体３０、垂直方向スーパー領域間相互接続導体４０およ
び水平方向領域間相互接続導体６０の１または２以上に
対してプログラム可能な接続を備えるようにできること
が分かる。
び２１２の出力信号が図４に、水平方向スーパー領域間
相互接続導体３０、垂直方向スーパー領域間相互接続導
体４０および水平方向領域間相互接続導体６０への固定
した（すなわちプログラム可能でない（ｎｏｎ−ｐｒｏ
ｇｒａｍｍａｂｌｅ））接続を有するように図示されて
いる。これは、各ドライバ１０２ａ、１０２ｂ、１７２
および２１２が、ある特定の導体、すなわち水平方向ス
ーパー領域間相互接続導体３０、垂直方向スーパー領域
間相互接続導体４０および水平方向領域間相互接続導体
６０への固定した出力接続を備えていることを示す。し
かしながら、この構造の代わりとして、各ドライバ１０
２ａ、１０２ｂ、１７２および／または２１２が、関連
する導体、すなわち水平方向スーパー領域間相互接続導
体３０、垂直方向スーパー領域間相互接続導体４０およ
び水平方向領域間相互接続導体６０の１または２以上に
対してプログラム可能な接続を備えるようにできること
が分かる。
【００４１】図４に示すサブ領域の出力信号９０は、図
３に示す特定のサブ領域の出力９０から直接取り込むこ
とができる。逆に、図３に示すサブ領域の出力９０と図
４に示す入力９０との間にプログラム可能なスイッチを
設けることができるから、図４の各入力９０は、図３に
示す型の出力９０の中から選択することができる。
３に示す特定のサブ領域の出力９０から直接取り込むこ
とができる。逆に、図３に示すサブ領域の出力９０と図
４に示す入力９０との間にプログラム可能なスイッチを
設けることができるから、図４の各入力９０は、図３に
示す型の出力９０の中から選択することができる。
【００４２】上述した点から、この発明のデバイスは、
垂直方向スーパー領域間相互接続導体４０と対立するも
のとしての水平方向スーパー領域間相互接続導体３０を
経由する通信に特別の配慮をすることなく作製すること
ができ、その逆も同様であることが分かる。例えば、各
行に対して水平方向スーパー領域間相互接続導体３０
を、各列に対する垂直方向スーパー領域間相互接続導体
４０と同じ数だけ設けることができる。ＰＬＣ１０２ａ
を経由する各種の経路を、ＰＬＣ１０２ｂを経由する各
種の経路と同じ数だけ設けることができる。ＰＬＣ１７
２を経由する各種の経路を、ＰＬＣ２１０を経由する各
種の経路と同じ数だけ設けることができる。したがっ
て、水平方向または垂直方向のいずれか一方の通信に特
別の配慮を払う必要はないから、デバイスが略同数の行
および列から成る場合、サブ領域間の通信のレベルにお
いてどちらの方向も実質的に同じものにすることができ
る。したがって、この発明のデバイスは、２次元配列を
作製するために繰り返されたプログラマブルロジックの
単なる行である必要はないという利点を持つことができ
る。むしろ、この発明のデバイスは、スーパー領域間通
信の目的のためには、水平および垂直両方向において真
に同形（ｉｓｏｍｏｒｐｈｉｃ）であり得る。さらに、
行および列の数が同じまたは略同じであるから、この発
明のデバイスは、１または略１という有利な低アスペク
ト比を有することができる。
垂直方向スーパー領域間相互接続導体４０と対立するも
のとしての水平方向スーパー領域間相互接続導体３０を
経由する通信に特別の配慮をすることなく作製すること
ができ、その逆も同様であることが分かる。例えば、各
行に対して水平方向スーパー領域間相互接続導体３０
を、各列に対する垂直方向スーパー領域間相互接続導体
４０と同じ数だけ設けることができる。ＰＬＣ１０２ａ
を経由する各種の経路を、ＰＬＣ１０２ｂを経由する各
種の経路と同じ数だけ設けることができる。ＰＬＣ１７
２を経由する各種の経路を、ＰＬＣ２１０を経由する各
種の経路と同じ数だけ設けることができる。したがっ
て、水平方向または垂直方向のいずれか一方の通信に特
別の配慮を払う必要はないから、デバイスが略同数の行
および列から成る場合、サブ領域間の通信のレベルにお
いてどちらの方向も実質的に同じものにすることができ
る。したがって、この発明のデバイスは、２次元配列を
作製するために繰り返されたプログラマブルロジックの
単なる行である必要はないという利点を持つことができ
る。むしろ、この発明のデバイスは、スーパー領域間通
信の目的のためには、水平および垂直両方向において真
に同形（ｉｓｏｍｏｒｐｈｉｃ）であり得る。さらに、
行および列の数が同じまたは略同じであるから、この発
明のデバイスは、１または略１という有利な低アスペク
ト比を有することができる。
【００４３】図５に模式的に示す別のプログラマブルロ
ジック集積回路装置（プログラマブルロジックデバイ
ス）５１０は、プログラマブルロジックのスーパー領域
５２０から成る行および列を備えている。例えば、プロ
グラマブルロジック集積回路装置（プログラマブルロジ
ックデバイス）５１０上には、スーパー領域５２０を２
０行１０列備えることができる。
ジック集積回路装置（プログラマブルロジックデバイ
ス）５１０は、プログラマブルロジックのスーパー領域
５２０から成る行および列を備えている。例えば、プロ
グラマブルロジック集積回路装置（プログラマブルロジ
ックデバイス）５１０上には、スーパー領域５２０を２
０行１０列備えることができる。
【００４４】各スーパー領域５２０は、プログラマブル
ロジックの領域５３０をいくつか備えている。例えば、
スーパー領域５２０は領域５３０を８個備えることがで
きる。
ロジックの領域５３０をいくつか備えている。例えば、
スーパー領域５２０は領域５３０を８個備えることがで
きる。
【００４５】各領域５３０は、プログラマブルロジック
のサブ領域５４０をいくつか備えている。例えば、領域
５３０はサブ領域５４０を１０個備えることができる。
図５においては煩雑さを避けるために、サブ領域５４０
は左上隅の領域５３０内にだけ示してある。
のサブ領域５４０をいくつか備えている。例えば、領域
５３０はサブ領域５４０を１０個備えることができる。
図５においては煩雑さを避けるために、サブ領域５４０
は左上隅の領域５３０内にだけ示してある。
【００４６】各サブ領域５４０は、典型的にプログラム
可能であり、当該サブ領域５４０に印加された入力信号
に対して何種類かの比較的基本的な論理操作を全て実行
する。例えば、各サブ領域５４０は、４入力のルックア
ップテーブルを備えることができるが、そのルックアッ
プテーブルはプログラム可能であり、当該サブ領域５４
０に印加される４個の入力信号の論理組み合わせを全て
供給できる。各サブ領域５４０は、レジスタおよび関連
するＰＬＣを備えており、ルックアップテーブルの出力
信号を選択的に登録する。
可能であり、当該サブ領域５４０に印加された入力信号
に対して何種類かの比較的基本的な論理操作を全て実行
する。例えば、各サブ領域５４０は、４入力のルックア
ップテーブルを備えることができるが、そのルックアッ
プテーブルはプログラム可能であり、当該サブ領域５４
０に印加される４個の入力信号の論理組み合わせを全て
供給できる。各サブ領域５４０は、レジスタおよび関連
するＰＬＣを備えており、ルックアップテーブルの出力
信号を選択的に登録する。
【００４７】複数の水平方向スーパー領域間相互接続導
体５５０が、スーパー領域５２０の各行に関連付けられ
ている。水平方向スーパー領域間相互接続導体５５０の
各グループは、グローバル水平方向導体５５０ａ（これ
はスーパー領域５２０の関連する行の全長に沿って延在
する）およびハーフ水平方向導体５５０ｂ（これはスー
パー領域５２０の関連する行の左半分または右半分に沿
って延在する）を含む。軸方向に配置されたハーフ水平
方向導体５５０ｂは、ＰＬＣ５５２によってグローバル
水平方向導体５５０ａを効率的に形成できるようにプロ
グラム可能に相互接続することができる。プログラマブ
ルロジック集積回路装置５１０のサイズのような要因に
よって、グローバル水平方向導体５５０ａを取り除き、
グローバル水平方向導体が必要なときには、軸状に配置
されたハーフ水平方向導体５５０ｂを相互接続すること
により実現するようにすることができる。別の変更とし
て、水平方向スーパー領域間相互接続導体５５０を全て
グローバル水平方向導体５５０ａとし、ハーフ水平方向
導体５５０ｂを取り除くことができる。
体５５０が、スーパー領域５２０の各行に関連付けられ
ている。水平方向スーパー領域間相互接続導体５５０の
各グループは、グローバル水平方向導体５５０ａ（これ
はスーパー領域５２０の関連する行の全長に沿って延在
する）およびハーフ水平方向導体５５０ｂ（これはスー
パー領域５２０の関連する行の左半分または右半分に沿
って延在する）を含む。軸方向に配置されたハーフ水平
方向導体５５０ｂは、ＰＬＣ５５２によってグローバル
水平方向導体５５０ａを効率的に形成できるようにプロ
グラム可能に相互接続することができる。プログラマブ
ルロジック集積回路装置５１０のサイズのような要因に
よって、グローバル水平方向導体５５０ａを取り除き、
グローバル水平方向導体が必要なときには、軸状に配置
されたハーフ水平方向導体５５０ｂを相互接続すること
により実現するようにすることができる。別の変更とし
て、水平方向スーパー領域間相互接続導体５５０を全て
グローバル水平方向導体５５０ａとし、ハーフ水平方向
導体５５０ｂを取り除くことができる。
【００４８】複数の垂直方向スーパー領域間相互接続導
体５６０は、スーパー領域５２０の各列に関連付けられ
ている。水平方向スーパー領域間相互接続導体５５０の
各組と同様に、垂直方向スーパー領域間相互接続導体５
６０の各組は、（関連する列の全長に沿って延在する）
グローバル垂直方向導体５６０ａ、または（関連する列
の上半分または下半分に沿って延在する）ハーフ垂直方
向導体５６０ｂ、あるいはグローバル垂直方向導体およ
びハーフ垂直方向導体の双方を含むことができる。軸方
向に配置されたハーフ垂直方向５６０ｂは、当該ハーフ
垂直方向５６０ｂの間に設けたＰＬＣ５６２によって、
プログラム可能に相互接続することができる。図５は１
つの組にまとめられたスーパー領域５２０の各列に関連
する垂直方向スーパー領域間相互接続導体５６０を示し
ているが、図６に示すように、領域間相互接続導体５７
０を、当該列内の領域５３０の間の各列に分布させるこ
とか望ましい。
体５６０は、スーパー領域５２０の各列に関連付けられ
ている。水平方向スーパー領域間相互接続導体５５０の
各組と同様に、垂直方向スーパー領域間相互接続導体５
６０の各組は、（関連する列の全長に沿って延在する）
グローバル垂直方向導体５６０ａ、または（関連する列
の上半分または下半分に沿って延在する）ハーフ垂直方
向導体５６０ｂ、あるいはグローバル垂直方向導体およ
びハーフ垂直方向導体の双方を含むことができる。軸方
向に配置されたハーフ垂直方向５６０ｂは、当該ハーフ
垂直方向５６０ｂの間に設けたＰＬＣ５６２によって、
プログラム可能に相互接続することができる。図５は１
つの組にまとめられたスーパー領域５２０の各列に関連
する垂直方向スーパー領域間相互接続導体５６０を示し
ているが、図６に示すように、領域間相互接続導体５７
０を、当該列内の領域５３０の間の各列に分布させるこ
とか望ましい。
【００４９】各スーパー領域５２０は、当該スーパー領
域５２０内の領域５３０に沿って延在する、関連する複
数の領域間相互接続導体５７０を有する。領域間相互接
続導体５７０は、以下では「部分水平方向」（ｆｒａｃ
ｔｉｏｎａｌ ｈｏｒｉｚｏｎｔａｌ）導体あるいは単
に「部分」（ｆｒａｃｔｉｏｎａｌ）導体として参照す
る。
域５２０内の領域５３０に沿って延在する、関連する複
数の領域間相互接続導体５７０を有する。領域間相互接
続導体５７０は、以下では「部分水平方向」（ｆｒａｃ
ｔｉｏｎａｌ ｈｏｒｉｚｏｎｔａｌ）導体あるいは単
に「部分」（ｆｒａｃｔｉｏｎａｌ）導体として参照す
る。
【００５０】プログラマブルロジック集積回路装置（プ
ログラマブルロジックデバイス）５１０の代表的な部分
を図６により詳細に示す。図６は、特にプログラマブル
ロジック集積回路装置（プログラマブルロジックデバイ
ス）５１０の右下側部を示している。図６では右側に向
かうに従ってより多くの詳細を示してある。これらの詳
細のうちいくつかは左に向かうに従って省略してある。
図６は、領域５３０にローカル導体５８０が差し込まれ
ているのを示している。ローカル導体５８０には、
（１）領域フィード導体５８０ａ、および（２）ローカ
ルフィードバック導体５８０ｂ、の２つのタイプがあ
る。各領域５３０の各側にある領域フィード導体５８０
ａは、ＰＬＣ５７２によって部分導体５７０にプログラ
ム可能に接続できるようになっており、この部分導体５
７０はスーパー領域５２０に関連付けられており、この
スーパー領域５２０は信号を当該部分導体５７０から隣
接する領域５３０へ伝達するために領域５３０を備えて
いる。各サブ領域５４０はメイン入力導体５９０を備え
ており、これらメイン入力導体５９０の一部は左から、
他の一部は右から入力している。例えば、各サブ領域５
４０は４本のメイン入力導体５９０を備えることがで
き、２本は左から、２本は右からという具合である。メ
イン入力導体５９０の各々は、ＰＬＣ５８２によってロ
ーカル導体５８０にプログラム可能に接続できるように
なっているが、前記ローカル導体５８０が関連するサブ
領域５４０の左へ接続するか右へ接続するかは、メイン
入力導体５９０が当該サブ領域５４０から出る向きによ
る。
ログラマブルロジックデバイス）５１０の代表的な部分
を図６により詳細に示す。図６は、特にプログラマブル
ロジック集積回路装置（プログラマブルロジックデバイ
ス）５１０の右下側部を示している。図６では右側に向
かうに従ってより多くの詳細を示してある。これらの詳
細のうちいくつかは左に向かうに従って省略してある。
図６は、領域５３０にローカル導体５８０が差し込まれ
ているのを示している。ローカル導体５８０には、
（１）領域フィード導体５８０ａ、および（２）ローカ
ルフィードバック導体５８０ｂ、の２つのタイプがあ
る。各領域５３０の各側にある領域フィード導体５８０
ａは、ＰＬＣ５７２によって部分導体５７０にプログラ
ム可能に接続できるようになっており、この部分導体５
７０はスーパー領域５２０に関連付けられており、この
スーパー領域５２０は信号を当該部分導体５７０から隣
接する領域５３０へ伝達するために領域５３０を備えて
いる。各サブ領域５４０はメイン入力導体５９０を備え
ており、これらメイン入力導体５９０の一部は左から、
他の一部は右から入力している。例えば、各サブ領域５
４０は４本のメイン入力導体５９０を備えることがで
き、２本は左から、２本は右からという具合である。メ
イン入力導体５９０の各々は、ＰＬＣ５８２によってロ
ーカル導体５８０にプログラム可能に接続できるように
なっているが、前記ローカル導体５８０が関連するサブ
領域５４０の左へ接続するか右へ接続するかは、メイン
入力導体５９０が当該サブ領域５４０から出る向きによ
る。
【００５１】各サブ領域５４０は少なくとも１個のメイ
ン出力導体６００を有する。（各サブ領域５４０が２以
上の出力を有するのが望ましいことを、もっと余裕をも
って示した図７とともに説明する。しかし、現在の目的
のためには、１個のメイン出力導体６００を示して説明
するだけで十分にである）。少なくとも１個のＰＬＣ６
１０が、各サブ領域５４０のメイン出力導体６００に関
連付けられている。サブ領域５４０のメイン出力導体６
００の信号は、関連するＰＬＣ６１０の１個の入力端子
に印加される。各ＰＬＣ６１０への他の入力は、（１）
隣接するグローバル水平方向導体５５０ａおよびハーフ
水平方向導体５５０ｂからの信号（この信号は横方向導
体５５２を経由して関連する領域に伝達される）、およ
び（２）隣接するグローバル垂直方向導体５６０ａおよ
びハーフ垂直方向導体５６０ｂからの信号である。水平
方向Ｉ／Ｏピン６３０および／または垂直方向Ｉ／Ｏピ
ン６４０に隣接するＰＬＣ６１０は、これらのＩ／Ｏピ
ン６３０、６４０からの入力信号をも持つことができ
る。最も単純な場合、各ＰＬＣ６１０は、自らの入力の
１つを自らの出力としてプログラム可能に選択するよう
になっている。各ＰＬＣ６１０の出力は、関連するドラ
イバ６２０に印加される。
ン出力導体６００を有する。（各サブ領域５４０が２以
上の出力を有するのが望ましいことを、もっと余裕をも
って示した図７とともに説明する。しかし、現在の目的
のためには、１個のメイン出力導体６００を示して説明
するだけで十分にである）。少なくとも１個のＰＬＣ６
１０が、各サブ領域５４０のメイン出力導体６００に関
連付けられている。サブ領域５４０のメイン出力導体６
００の信号は、関連するＰＬＣ６１０の１個の入力端子
に印加される。各ＰＬＣ６１０への他の入力は、（１）
隣接するグローバル水平方向導体５５０ａおよびハーフ
水平方向導体５５０ｂからの信号（この信号は横方向導
体５５２を経由して関連する領域に伝達される）、およ
び（２）隣接するグローバル垂直方向導体５６０ａおよ
びハーフ垂直方向導体５６０ｂからの信号である。水平
方向Ｉ／Ｏピン６３０および／または垂直方向Ｉ／Ｏピ
ン６４０に隣接するＰＬＣ６１０は、これらのＩ／Ｏピ
ン６３０、６４０からの入力信号をも持つことができ
る。最も単純な場合、各ＰＬＣ６１０は、自らの入力の
１つを自らの出力としてプログラム可能に選択するよう
になっている。各ＰＬＣ６１０の出力は、関連するドラ
イバ６２０に印加される。
【００５２】各ドライバ６２０の出力は次のものに印加
することができる。（１）１または２以上のグローバル
水平方向導体５５０ａまたはハーフ水平方向導体５５０
ｂ（ＰＬＣ６２２経由で）、（２）１または２以上の隣
接する部分水平方向導体５７０（ＰＬＣ６２４経由
で）、（３）１または２以上の隣接するグローバル垂直
方向導体５６０ａまたはハーフ垂直方向導体５６０ｂ
（ＰＬＣ６２６経由で）、（４）１または２以上の隣接
する領域フィード導体５８０ａ（ＰＬＣ６２８経由
で）、および／または（５）ローカルフィードバック導
体５８０ｂ。
することができる。（１）１または２以上のグローバル
水平方向導体５５０ａまたはハーフ水平方向導体５５０
ｂ（ＰＬＣ６２２経由で）、（２）１または２以上の隣
接する部分水平方向導体５７０（ＰＬＣ６２４経由
で）、（３）１または２以上の隣接するグローバル垂直
方向導体５６０ａまたはハーフ垂直方向導体５６０ｂ
（ＰＬＣ６２６経由で）、（４）１または２以上の隣接
する領域フィード導体５８０ａ（ＰＬＣ６２８経由
で）、および／または（５）ローカルフィードバック導
体５８０ｂ。
【００５３】上述した点から次のことが分かる。サブ領
域出力信号６００を水平方向スーパー領域間相互接続導
体５５０、垂直方向スーパー領域間相互接続導体５６
０、領域間相互接続導体（部分水平方向導体）５７０お
よびローカル導体５８０に駆動するのに用いる経路を提
供するのに加えて、ＰＬＣ６１０およびドライバ６２０
は、水平方向スーパー領域間相互接続導体５５０および
垂直方向スーパー領域間相互接続導体５６０を相互接続
するための経路、および水平方向スーパー領域間相互接
続導体５５０上の信号および垂直方向スーパー領域間相
互接続導体５６０上の信号をスーパー領域５２０内に伝
達するための経路を提供する。通常、最後に述べたルー
ティング（ｒｏｕｔｉｎｇ）は、各スーパー領域の部分
水平方向導体５７０への通信および部分水平方向導体５
７０から各領域５３０の領域フィード導体５８０ａへの
通信を伴う（もっとも、時として水平方向スーパー領域
間相互接続導体５５０または垂直方向スーパー領域間相
互接続導体５６０から、より直接的に領域５３０へ、隣
接する部分水平方向導体５７０を使用することなく、当
該領域５３０のローカル導体５８０を経由して経路を確
立することもあり得る）。このルーティング方法によっ
て、信号を領域フィード導体５８０ａに接続するのに使
用するプログラム可能な接続の数を少なくすることがで
きる。実際には、水平方向スーパー領域間相互接続導体
５５０および垂直方向スーパー領域間相互接続導体５６
０は、スーパー領域５２０相互の通信を提供し、一方、
各スーパー領域５２０に関連する部分水平方向導体５７
０は、当該スーパー領域５２０内の領域５３０同士の大
部分の通信を提供する。ローカル導体５８０（特にロー
カルフィードバック導体５８０ｂ）は、当該ローカル導
体５８０に隣接するサブ領域５４０相互の大部分の通信
を提供する。
域出力信号６００を水平方向スーパー領域間相互接続導
体５５０、垂直方向スーパー領域間相互接続導体５６
０、領域間相互接続導体（部分水平方向導体）５７０お
よびローカル導体５８０に駆動するのに用いる経路を提
供するのに加えて、ＰＬＣ６１０およびドライバ６２０
は、水平方向スーパー領域間相互接続導体５５０および
垂直方向スーパー領域間相互接続導体５６０を相互接続
するための経路、および水平方向スーパー領域間相互接
続導体５５０上の信号および垂直方向スーパー領域間相
互接続導体５６０上の信号をスーパー領域５２０内に伝
達するための経路を提供する。通常、最後に述べたルー
ティング（ｒｏｕｔｉｎｇ）は、各スーパー領域の部分
水平方向導体５７０への通信および部分水平方向導体５
７０から各領域５３０の領域フィード導体５８０ａへの
通信を伴う（もっとも、時として水平方向スーパー領域
間相互接続導体５５０または垂直方向スーパー領域間相
互接続導体５６０から、より直接的に領域５３０へ、隣
接する部分水平方向導体５７０を使用することなく、当
該領域５３０のローカル導体５８０を経由して経路を確
立することもあり得る）。このルーティング方法によっ
て、信号を領域フィード導体５８０ａに接続するのに使
用するプログラム可能な接続の数を少なくすることがで
きる。実際には、水平方向スーパー領域間相互接続導体
５５０および垂直方向スーパー領域間相互接続導体５６
０は、スーパー領域５２０相互の通信を提供し、一方、
各スーパー領域５２０に関連する部分水平方向導体５７
０は、当該スーパー領域５２０内の領域５３０同士の大
部分の通信を提供する。ローカル導体５８０（特にロー
カルフィードバック導体５８０ｂ）は、当該ローカル導
体５８０に隣接するサブ領域５４０相互の大部分の通信
を提供する。
【００５４】水平方向に隣接する領域５３０の間にイン
ターリーブしているローカル導体５８０は、水平方向に
隣接する領域５３０内のサブ領域５４０相互の追加的な
ローカル信号ルーティングを提供する点に留意された
い。例えば、図６の中程に示す領域５３０内のサブ領域
５４０の出力信号６００は、入力として右手に示す領域
５３０内のサブ領域５４０へ印加することができるが、
これにはローカル導体５８０だけを使用するだけで済
み、部分水平方向導体５７０を使用する必要はない。
ターリーブしているローカル導体５８０は、水平方向に
隣接する領域５３０内のサブ領域５４０相互の追加的な
ローカル信号ルーティングを提供する点に留意された
い。例えば、図６の中程に示す領域５３０内のサブ領域
５４０の出力信号６００は、入力として右手に示す領域
５３０内のサブ領域５４０へ印加することができるが、
これにはローカル導体５８０だけを使用するだけで済
み、部分水平方向導体５７０を使用する必要はない。
【００５５】プログラマブルロジック集積回路装置（プ
ログラマブルロジックデバイス）５１０の端近くのロー
カル導体５８０は、Ｉ／Ｏピン６３０および６４０の出
力データ信号源および出力イネーブル信号源として用い
る。ＰＬＣ５８４は出力データ信号を選択し、ＰＬＣ５
８６は出力イネーブル信号を選択する。各出力データ信
号は関連する３状態ドライバ６５０に印加し、各出力イ
ネーブル信号は関連する３状態ドライバ６５０の制御入
力端子に印加する。
ログラマブルロジックデバイス）５１０の端近くのロー
カル導体５８０は、Ｉ／Ｏピン６３０および６４０の出
力データ信号源および出力イネーブル信号源として用い
る。ＰＬＣ５８４は出力データ信号を選択し、ＰＬＣ５
８６は出力イネーブル信号を選択する。各出力データ信
号は関連する３状態ドライバ６５０に印加し、各出力イ
ネーブル信号は関連する３状態ドライバ６５０の制御入
力端子に印加する。
【００５６】図６は次のことを示している。Ｉ／Ｏピン
５３０および６４０は専用のドライバ６３２ａ、６３２
ｂおよび５４２を備えることができ、これらのドライバ
は、１または２以上の水平方向スーパー領域間相互接続
導体５５０、部分水平方向導体５７０、およびＰＬＣ６
３４ａ、６３４ｂおよび６４４をそれぞれ経由した垂直
方向スーパー領域間相互接続導体５６０をプログラム可
能にフィードする。
５３０および６４０は専用のドライバ６３２ａ、６３２
ｂおよび５４２を備えることができ、これらのドライバ
は、１または２以上の水平方向スーパー領域間相互接続
導体５５０、部分水平方向導体５７０、およびＰＬＣ６
３４ａ、６３４ｂおよび６４４をそれぞれ経由した垂直
方向スーパー領域間相互接続導体５６０をプログラム可
能にフィードする。
【００５７】図７は図６の代表的な部分をより詳細に示
す。しかしながら、図７は、図６が備えている相互接続
資源のいくつかは省略できることも示しており、省略し
た機能は以下で説明する他の相互接続資源によって実現
できる。
す。しかしながら、図７は、図６が備えている相互接続
資源のいくつかは省略できることも示しており、省略し
た機能は以下で説明する他の相互接続資源によって実現
できる。
【００５８】図７は、各サブ領域５４０が２以上のメイ
ン出力導体６００を備え得ることを示す。例えば、図７
の各ＰＬＣ６１０は、関連するサブ領域５４０の登録さ
れた信号および組み合わせ出力信号の双方を受信するも
のとして示されており、各サブ領域５４０に関連する２
個のＰＬＣ６１０が設けられている。各ＰＬＣ６１０へ
の他の入力は、図６と関連して上述した通りである。図
６および図７は、各ＰＬＣ６１０がただ１個のサブ領域
５４０から入力６００を受信する例を示しているが、こ
れに限らず、各ＰＬＣ６１０は必要に応じ２以上のサブ
領域５４０から入力６００を受信することができる。
ン出力導体６００を備え得ることを示す。例えば、図７
の各ＰＬＣ６１０は、関連するサブ領域５４０の登録さ
れた信号および組み合わせ出力信号の双方を受信するも
のとして示されており、各サブ領域５４０に関連する２
個のＰＬＣ６１０が設けられている。各ＰＬＣ６１０へ
の他の入力は、図６と関連して上述した通りである。図
６および図７は、各ＰＬＣ６１０がただ１個のサブ領域
５４０から入力６００を受信する例を示しているが、こ
れに限らず、各ＰＬＣ６１０は必要に応じ２以上のサブ
領域５４０から入力６００を受信することができる。
【００５９】図７に示す実例では、ドライバ６２０は、
水平方向スーパー領域間相互接続導体５５０（ＰＬＣ６
２２経由で）、垂直方向スーパー領域間相互接続導体５
６０（ＰＬＣ６２６経由で）、および部分水平方向導体
５７０（ＰＬＣ６２４経由で）だけを駆動する。ドライ
バ６２０は領域フィード導体５８０ａへの直接接続を有
さず、ローカルフィードバック導体５８０ｂは全て取り
除かれている。したがって、領域フィード導体５８０ａ
は、領域フィードおよびローカルフィードバック双方の
働きをする。さらに、領域フィード信号およびローカル
フィードバック信号も全て、部分水平方向導体５７０を
通過する必要がある。この実例は数多くの部分水平方向
導体５７０を備えているから、部分水平方向導体５７０
を軸状に幾つかの部分に分割するのが望ましい。このよ
うな部分水平方向導体５７０の軸状の各セグメントは小
さな数の領域５３０（例えば１または２以上の領域５３
０）のみに延在すればよいが、分割しない部分水平方向
導体５７０は関連するスーパー領域５２０内の全ての領
域５３０に延在する必要がある。図７に示すように専用
のローカルフィードバック導体５８０ｂを取り除くこと
により、ローカルフィードバックが必要でない場合にお
けるローカル相互接続の数を実質的に節約することがで
きる。
水平方向スーパー領域間相互接続導体５５０（ＰＬＣ６
２２経由で）、垂直方向スーパー領域間相互接続導体５
６０（ＰＬＣ６２６経由で）、および部分水平方向導体
５７０（ＰＬＣ６２４経由で）だけを駆動する。ドライ
バ６２０は領域フィード導体５８０ａへの直接接続を有
さず、ローカルフィードバック導体５８０ｂは全て取り
除かれている。したがって、領域フィード導体５８０ａ
は、領域フィードおよびローカルフィードバック双方の
働きをする。さらに、領域フィード信号およびローカル
フィードバック信号も全て、部分水平方向導体５７０を
通過する必要がある。この実例は数多くの部分水平方向
導体５７０を備えているから、部分水平方向導体５７０
を軸状に幾つかの部分に分割するのが望ましい。このよ
うな部分水平方向導体５７０の軸状の各セグメントは小
さな数の領域５３０（例えば１または２以上の領域５３
０）のみに延在すればよいが、分割しない部分水平方向
導体５７０は関連するスーパー領域５２０内の全ての領
域５３０に延在する必要がある。図７に示すように専用
のローカルフィードバック導体５８０ｂを取り除くこと
により、ローカルフィードバックが必要でない場合にお
けるローカル相互接続の数を実質的に節約することがで
きる。
【００６０】図７はまた、メイン出力導体６００に加え
各サブ領域５４０が隣接するサブ領域５４０への１また
は２以上の直接接続を持ち得ることを示している。例え
ば、１つの直接接続７００は、１つのサブ領域から別の
サブ領域への算術的キャリーアウト（ｃａｒｒｙ ｏｕ
ｔ）信号のために使用することがてきる。別の直接接続
７００は、１つのサブ領域から別のサブ領域へのカスケ
ード接続のために使用することがてきる。上述したクリ
フ等の米国特許出願第０８／４４２，７９５号が、キャ
リー接続およびカスケード接続をプログラマブルロジッ
クデバイス（ＰＬＤ）の中で実現する方法および使用方
法の典型例である。
各サブ領域５４０が隣接するサブ領域５４０への１また
は２以上の直接接続を持ち得ることを示している。例え
ば、１つの直接接続７００は、１つのサブ領域から別の
サブ領域への算術的キャリーアウト（ｃａｒｒｙ ｏｕ
ｔ）信号のために使用することがてきる。別の直接接続
７００は、１つのサブ領域から別のサブ領域へのカスケ
ード接続のために使用することがてきる。上述したクリ
フ等の米国特許出願第０８／４４２，７９５号が、キャ
リー接続およびカスケード接続をプログラマブルロジッ
クデバイス（ＰＬＤ）の中で実現する方法および使用方
法の典型例である。
【００６１】典型的なデバイスはスーパー領域５２０を
２０行備えることができ、各行は８０個の領域５３０を
備えることができる。各領域５３０は１０個のサブ領域
５４０を備えることができる。各行は、各半行あたり４
８０個のハーフ水平方向導体５５０ｂを備えることがで
きる。デバイスは、合計６４００個のハーフ垂直方向導
体５６０ｂを備えることができる（領域５３０の各列の
各半分あたり４０個である）。このサイズのデバイス
は、グローバル水平方向導体およびグローバル垂直方向
導体のどちらも必要としない。各スーパー領域５２０
は、１２０個の部分水平方向導体５７０を一まとめにす
ることができる。これらの部分水平方向導体５７０の各
々は、一まとめにした領域フィード導体５８０ａの各組
内の２個の領域フィード導体５８０ａをプログラム可能
に接続することができる。ローカル導体５８０の各組
は、２４個の領域フィード導体５８０ａおよび１０個の
ローカルフィードバック導体５８０ｂを備えることがで
きる。サブ領域５４０は１個あたり２個のドライバ６２
０を備えることができる。各ドライバ６２０は、２個の
ハーフ水平方向導体５５０ｂ、３個の部分水平方向導体
５７０、および１個のハーフ垂直方向導体５６０ｂをフ
ィードすることができる。各ＰＬＣ６１０は、２個のハ
ーフ垂直方向導体５６０ｂ、６個のハーフ水平方向導体
５５０ｂ、および２個のサブ領域出力６００によってフ
ィードすることができる。図６に関連して述べたよう
に、いくつかのＰＬＣ６１０は、Ｉ／Ｏピン６３０およ
び／またはＩ／Ｏピン６４０によってもフィードするこ
とができ、各Ｉ／Ｏピン６３０、６４０は典型的には４
個の異なったＰＬＣ６１０をフィードすることができ
る。典型的なプログラマブルロジック集積回路装置（プ
ログラマブルロジックデバイス）５１０は、４８０個の
Ｉ／Ｏピン６３０および６４０を備えることができる。
２０行備えることができ、各行は８０個の領域５３０を
備えることができる。各領域５３０は１０個のサブ領域
５４０を備えることができる。各行は、各半行あたり４
８０個のハーフ水平方向導体５５０ｂを備えることがで
きる。デバイスは、合計６４００個のハーフ垂直方向導
体５６０ｂを備えることができる（領域５３０の各列の
各半分あたり４０個である）。このサイズのデバイス
は、グローバル水平方向導体およびグローバル垂直方向
導体のどちらも必要としない。各スーパー領域５２０
は、１２０個の部分水平方向導体５７０を一まとめにす
ることができる。これらの部分水平方向導体５７０の各
々は、一まとめにした領域フィード導体５８０ａの各組
内の２個の領域フィード導体５８０ａをプログラム可能
に接続することができる。ローカル導体５８０の各組
は、２４個の領域フィード導体５８０ａおよび１０個の
ローカルフィードバック導体５８０ｂを備えることがで
きる。サブ領域５４０は１個あたり２個のドライバ６２
０を備えることができる。各ドライバ６２０は、２個の
ハーフ水平方向導体５５０ｂ、３個の部分水平方向導体
５７０、および１個のハーフ垂直方向導体５６０ｂをフ
ィードすることができる。各ＰＬＣ６１０は、２個のハ
ーフ垂直方向導体５６０ｂ、６個のハーフ水平方向導体
５５０ｂ、および２個のサブ領域出力６００によってフ
ィードすることができる。図６に関連して述べたよう
に、いくつかのＰＬＣ６１０は、Ｉ／Ｏピン６３０およ
び／またはＩ／Ｏピン６４０によってもフィードするこ
とができ、各Ｉ／Ｏピン６３０、６４０は典型的には４
個の異なったＰＬＣ６１０をフィードすることができ
る。典型的なプログラマブルロジック集積回路装置（プ
ログラマブルロジックデバイス）５１０は、４８０個の
Ｉ／Ｏピン６３０および６４０を備えることができる。
【００６２】上述したデバイスサイズ、相互接続の数、
ＰＬＣの数などは、単なる例示であり、必要に応じ他の
デバイスサイズや相互接続数を採用することができる。
ＰＬＣの数などは、単なる例示であり、必要に応じ他の
デバイスサイズや相互接続数を採用することができる。
【００６３】図８は、この発明に係る両方向バッフアリ
ング回路５５２／５６２の実例を模式的に示す図であ
る。参照符号５５２／５６２が示すように、この回路
は、図５に符号５５２で示したように２個のハーフ水平
方向導体５５０ｂをプログラム可能に接続することがで
きるようにするとともに、図５に符号５６２で示したよ
うに２個のハーフ垂直方向導体５６０ｂをプログラム可
能に接続することができるようにするものである。
ング回路５５２／５６２の実例を模式的に示す図であ
る。参照符号５５２／５６２が示すように、この回路
は、図５に符号５５２で示したように２個のハーフ水平
方向導体５５０ｂをプログラム可能に接続することがで
きるようにするとともに、図５に符号５６２で示したよ
うに２個のハーフ垂直方向導体５６０ｂをプログラム可
能に接続することができるようにするものである。
【００６４】プログラマブル機能制御素子（ＦＣＥ；ｐ
ｒｏｇｒａｍｍａｂｌｅ ｆｕｎｃｔｉｏｎ ｅｌｅｍ
ｅｎｔ）８１０は、バッフアリングの方向を制御する
（例えば、左手のハーフ水平方向導体５５０ｂから右手
のハーフ水平方向導体５５０ｂへあるいはその逆、また
は左手のハーフ垂直方向導体５６０ｂから右手のハーフ
垂直方向導体５６０ｂへあるいはその逆である）。ＦＣ
Ｅ８２０は分割（ｓｅｇｍｅｎｔａｔｉｏｎ）を制御す
る（例えば、左手および右手のハーフ水平方向導体５５
０ｂおよびハーフ垂直方向導体５６０ｂは、互いに別の
半分に接続されている）。ＦＣＥ８１０を論理０にプロ
グラムし、ＦＣＥ８２０を論理１にプログラムすると、
ＮＯＲゲート８３０の出力は論理０になり、全てのトラ
ンジスタ８４０および８５０はオフ（ｏｆｆ）になるか
ら、水平方向スーパー領域間相互接続導体５５０または
垂直方向スーパー領域間相互接続導体５６０の左手半分
および右手半分を互いに非接続とされる。他方、ＦＣＥ
８１０および８２０の双方を論理０にプログラムする
と、ＮＯＲゲートの出力は論理１になり、トランジスタ
８４０ａおよび８４０ｂは共にオフとなり、一方トラン
ジスタ８５０ａおよび８５０ｂは共にオン（ｏｎ）とな
る。これにより、左手の水平方向導体セグメント５５０
ｃまたは垂直方向導体セグメント５６０ｃ上の信号が、
トランジスタ８５０ｂ中を流れるようになり、直列接続
されたインバータドライバ８６０および８８０によって
増幅され、さらにトランジスタ８５０ａ経由して右手の
水平方向導体セグメント５５０ｃまたは垂直方向導体セ
グメント５６０ｃに印加できるようになる。インバータ
８７０はこの回路にための小レベルコレクター（ｓｍａ
ｌｌｌｅｖｅｌ−ｃｏｒｒｅｃｔｏｒ）である。ここ、
および特許請求の範囲中で「増幅」（ａｍｐｌｉｆｙ）
という用語を種々の態様で使っているが、インバータド
ライバ８６０および８８０のようなバッフアリング回路
素子が実行する信号の増強（ｓｔｒｅｎｇｔｈｅｎｉ
ｇ）および回復（ｒｅｓｔｏｒａｔｉｏｎ）として参照
される。
ｒｏｇｒａｍｍａｂｌｅ ｆｕｎｃｔｉｏｎ ｅｌｅｍ
ｅｎｔ）８１０は、バッフアリングの方向を制御する
（例えば、左手のハーフ水平方向導体５５０ｂから右手
のハーフ水平方向導体５５０ｂへあるいはその逆、また
は左手のハーフ垂直方向導体５６０ｂから右手のハーフ
垂直方向導体５６０ｂへあるいはその逆である）。ＦＣ
Ｅ８２０は分割（ｓｅｇｍｅｎｔａｔｉｏｎ）を制御す
る（例えば、左手および右手のハーフ水平方向導体５５
０ｂおよびハーフ垂直方向導体５６０ｂは、互いに別の
半分に接続されている）。ＦＣＥ８１０を論理０にプロ
グラムし、ＦＣＥ８２０を論理１にプログラムすると、
ＮＯＲゲート８３０の出力は論理０になり、全てのトラ
ンジスタ８４０および８５０はオフ（ｏｆｆ）になるか
ら、水平方向スーパー領域間相互接続導体５５０または
垂直方向スーパー領域間相互接続導体５６０の左手半分
および右手半分を互いに非接続とされる。他方、ＦＣＥ
８１０および８２０の双方を論理０にプログラムする
と、ＮＯＲゲートの出力は論理１になり、トランジスタ
８４０ａおよび８４０ｂは共にオフとなり、一方トラン
ジスタ８５０ａおよび８５０ｂは共にオン（ｏｎ）とな
る。これにより、左手の水平方向導体セグメント５５０
ｃまたは垂直方向導体セグメント５６０ｃ上の信号が、
トランジスタ８５０ｂ中を流れるようになり、直列接続
されたインバータドライバ８６０および８８０によって
増幅され、さらにトランジスタ８５０ａ経由して右手の
水平方向導体セグメント５５０ｃまたは垂直方向導体セ
グメント５６０ｃに印加できるようになる。インバータ
８７０はこの回路にための小レベルコレクター（ｓｍａ
ｌｌｌｅｖｅｌ−ｃｏｒｒｅｃｔｏｒ）である。ここ、
および特許請求の範囲中で「増幅」（ａｍｐｌｉｆｙ）
という用語を種々の態様で使っているが、インバータド
ライバ８６０および８８０のようなバッフアリング回路
素子が実行する信号の増強（ｓｔｒｅｎｇｔｈｅｎｉ
ｇ）および回復（ｒｅｓｔｏｒａｔｉｏｎ）として参照
される。
【００６５】ＦＣＥ８１０を論理１にプログラムし、Ｆ
ＣＥ８２０を論理０にプログラムすると、ＮＯＲゲート
８３０は論理０となり、トランジスタ８４０はオンする
が、トランジスタ８５０はオフする。これにより、右手
の水平方向導体セグメント５５０ｃ上の信号または垂直
方向導体セグメント５６０ｃ上の信号がトランジスタ８
４０ｂを通って流れるのが可能になり、ドライバ８６０
および８８０によって増幅できるようになり、トランジ
スタ８４０ａを経由して左手の水平方向導体セグメント
５５０ｃまたは垂直方向導体セグメント５６０ｃに印加
できるようになる。
ＣＥ８２０を論理０にプログラムすると、ＮＯＲゲート
８３０は論理０となり、トランジスタ８４０はオンする
が、トランジスタ８５０はオフする。これにより、右手
の水平方向導体セグメント５５０ｃ上の信号または垂直
方向導体セグメント５６０ｃ上の信号がトランジスタ８
４０ｂを通って流れるのが可能になり、ドライバ８６０
および８８０によって増幅できるようになり、トランジ
スタ８４０ａを経由して左手の水平方向導体セグメント
５５０ｃまたは垂直方向導体セグメント５６０ｃに印加
できるようになる。
【００６６】ＦＣＥ８１０および８２０の双方を論理１
にプログラムすると、ＦＣＥ８１０を論理１にプログラ
ムするとともにＦＣＥ８２０を論理０にプログラムした
の同じ条件が成立する。
にプログラムすると、ＦＣＥ８１０を論理１にプログラ
ムするとともにＦＣＥ８２０を論理０にプログラムした
の同じ条件が成立する。
【００６７】上述した点から、水平方向分割バッフア回
路５５２／垂直方向分割バッフア回路５６２は、次のい
ずれかが実現するようにプログラムできることが分か
る。（１）左手および右手の水平方向導体セグメント５
５０ｃを電気的に相互に絶縁すること、または左手およ
び右手の垂直方向導体セグメント５６０ｃを電気的に相
互に絶縁すること、（２）左手の水平方向導体セグメン
ト５５０ｃが右手の水平方向導体セグメント５５０ｃを
バッフアリング回路素子８６０または８８０を経由して
駆動すること、または左手の垂直方向導体セグメント５
６０ｃが右手の垂直方向導体セグメント５６０ｃをバッ
フアリング回路素子８６０または８８０を経由して駆動
すること、（３）右手の水平方向導体セグメント５５０
ｃが左手の水平方向導体セグメント５５０ｃをバッフア
リング回路素子８６０または８８０を経由して駆動する
こと、または右手の垂直方向導体セグメント５６０ｃが
左手の垂直方向導体セグメント５６０ｃをバッフアリン
グ回路素子８６０または８８０を経由して駆動するこ
と。
路５５２／垂直方向分割バッフア回路５６２は、次のい
ずれかが実現するようにプログラムできることが分か
る。（１）左手および右手の水平方向導体セグメント５
５０ｃを電気的に相互に絶縁すること、または左手およ
び右手の垂直方向導体セグメント５６０ｃを電気的に相
互に絶縁すること、（２）左手の水平方向導体セグメン
ト５５０ｃが右手の水平方向導体セグメント５５０ｃを
バッフアリング回路素子８６０または８８０を経由して
駆動すること、または左手の垂直方向導体セグメント５
６０ｃが右手の垂直方向導体セグメント５６０ｃをバッ
フアリング回路素子８６０または８８０を経由して駆動
すること、（３）右手の水平方向導体セグメント５５０
ｃが左手の水平方向導体セグメント５５０ｃをバッフア
リング回路素子８６０または８８０を経由して駆動する
こと、または右手の垂直方向導体セグメント５６０ｃが
左手の垂直方向導体セグメント５６０ｃをバッフアリン
グ回路素子８６０または８８０を経由して駆動するこ
と。
【００６８】図８に示すタイプのプログラム可能な分割
バッフア回路を使用する一つの利点は、使用しない導体
セグメントを取り除くことにより、配線全体を駆動する
ために浪費していた電力を節約できる点である。このよ
うな回路によれば、長い相互接続導体をバッファリング
する方法が得られるから、プログラマブルロジックデバ
イス（ＰＬＤ）アーキテクチャのスケーリングが容易に
なる。セグメンテーション（ｓｅｇｍｅｎｔａｔｉｏ
ｎ；分割）およびバッファリング（ｂｕｆｆｅｒｉｎ
ｇ）を行うと、セグメンテーションおよびバッファリン
グがなされた導体を駆動するドライバ（例えばドライバ
６２０）が見る負荷が減少する。これにより、ドライバ
のサイズおよび消費電力を低減することが可能になる。
セグメンテーションおよびバッファリングを行うと、隅
から隅への経路および４等分された経路双方のタイミン
グが改善するとともに、グローバル導体を分割できるか
ら、プログラマブルロジックデバイス（ＰＬＤ）内へロ
ジックをはめ込む操作も改善する。水平方向分割バッフ
ア回路５５２／垂直方向分割バッフア回路５６２は、い
かなる種類、いかなる長さの導体であってもセグメンテ
ーションおよびバッファリングのために用いることがで
き、上で特に述べたハーフ水平方向導体５５０ｂおよび
ハーフ垂直方向導体５６０ｂに限るものではない。
バッフア回路を使用する一つの利点は、使用しない導体
セグメントを取り除くことにより、配線全体を駆動する
ために浪費していた電力を節約できる点である。このよ
うな回路によれば、長い相互接続導体をバッファリング
する方法が得られるから、プログラマブルロジックデバ
イス（ＰＬＤ）アーキテクチャのスケーリングが容易に
なる。セグメンテーション（ｓｅｇｍｅｎｔａｔｉｏ
ｎ；分割）およびバッファリング（ｂｕｆｆｅｒｉｎ
ｇ）を行うと、セグメンテーションおよびバッファリン
グがなされた導体を駆動するドライバ（例えばドライバ
６２０）が見る負荷が減少する。これにより、ドライバ
のサイズおよび消費電力を低減することが可能になる。
セグメンテーションおよびバッファリングを行うと、隅
から隅への経路および４等分された経路双方のタイミン
グが改善するとともに、グローバル導体を分割できるか
ら、プログラマブルロジックデバイス（ＰＬＤ）内へロ
ジックをはめ込む操作も改善する。水平方向分割バッフ
ア回路５５２／垂直方向分割バッフア回路５６２は、い
かなる種類、いかなる長さの導体であってもセグメンテ
ーションおよびバッファリングのために用いることがで
き、上で特に述べたハーフ水平方向導体５５０ｂおよび
ハーフ垂直方向導体５６０ｂに限るものではない。
【００６９】当業者には、この発明のプログラマブルロ
ジックデバイス（ＰＬＤ）が多くの用途を有し得ること
が分かるであろう。例えば、図９はこの発明のプログラ
マブルロジックデバイス（ＰＬＤ）１００２をディジタ
ルプロセシングシステム１０００に使用した例を模式的
に示す図であり、ディジタルプロセシングシステム１０
００は、プロセシングユニット１００４、メモリ１００
６、入力装置（入力回路）１００８および出力装置（出
力回路）１０１０のような他のディジタル素子を備えて
いる。ディジタルプロセシングシステム１０００として
は、必要な機能を実現するためにプログラマブルロジッ
クデバイス（ＰＬＤ）１００２を付加したコンピュー
タ、あるいはコンピュータライク（ｃｏｍｐｕｔｅｒ−
ｌｉｋｅ）なシステムの形をとり得る。例えば、プログ
ラマブルロジックデバイス（ＰＬＤ）１００２は、プロ
セシングユニット１００４の制御下でメモリ１００６か
らプログラムすることができる。その後、プログラマブ
ルロジックデバイス（ＰＬＤ）１００２は、プロセシン
グユニット１００４の制御下でデータその他の信号を操
作することができるが、データや信号はプロセシングユ
ニット１００４、メモリ１００６および／または入力装
置（入力回路）１００８が供給し、データや信号の操作
はプロセシングユニット１００４、メモリ１００６およ
び／または出力装置（出力回路）１０１０に印加するデ
ータその他の信号を生成するためになされる。プロセシ
ングユニット１００４には、汎用（ｇｅｎｅｒａｌ−ｐ
ｕｒｐｏｓｅ）プロセッサ（例えばマイクロプロセッ
サ）を用いることができ、プロセッサ１００４がプログ
ラマブルロジックデバイス（ＰＬＤ）１００２を備えた
汎用コンピュータシステムのプロセッサである場合が典
型的である。逆に、プロセッサ１００４は、特定の機能
あるいはタスクを実行あるいは制御する専用（ｓｐｅｃ
ｉａｌ−ｐｕｒｐｏｓｅ）回路にすることもできる。図
５に示す種々の素子や相互接続は一例に過ぎない。これ
らの素子や相互接続は、必要な場合、取り除くことがで
きる。同様に、必要な場合、追加的な素子や相互接続を
備えることができる。例えば、入力装置（入力回路）１
００８および出力装置（出力回路）１０１０は、１つの
入出力装置あるいは入出力回路に一体化することができ
る。適用可能な技術はいかなるものでも、プロセシング
ユニット１００４、メモリ１００６、入力装置（入力回
路）１００８および出力装置（出力回路）１０１０のた
めに用いることができる。
ジックデバイス（ＰＬＤ）が多くの用途を有し得ること
が分かるであろう。例えば、図９はこの発明のプログラ
マブルロジックデバイス（ＰＬＤ）１００２をディジタ
ルプロセシングシステム１０００に使用した例を模式的
に示す図であり、ディジタルプロセシングシステム１０
００は、プロセシングユニット１００４、メモリ１００
６、入力装置（入力回路）１００８および出力装置（出
力回路）１０１０のような他のディジタル素子を備えて
いる。ディジタルプロセシングシステム１０００として
は、必要な機能を実現するためにプログラマブルロジッ
クデバイス（ＰＬＤ）１００２を付加したコンピュー
タ、あるいはコンピュータライク（ｃｏｍｐｕｔｅｒ−
ｌｉｋｅ）なシステムの形をとり得る。例えば、プログ
ラマブルロジックデバイス（ＰＬＤ）１００２は、プロ
セシングユニット１００４の制御下でメモリ１００６か
らプログラムすることができる。その後、プログラマブ
ルロジックデバイス（ＰＬＤ）１００２は、プロセシン
グユニット１００４の制御下でデータその他の信号を操
作することができるが、データや信号はプロセシングユ
ニット１００４、メモリ１００６および／または入力装
置（入力回路）１００８が供給し、データや信号の操作
はプロセシングユニット１００４、メモリ１００６およ
び／または出力装置（出力回路）１０１０に印加するデ
ータその他の信号を生成するためになされる。プロセシ
ングユニット１００４には、汎用（ｇｅｎｅｒａｌ−ｐ
ｕｒｐｏｓｅ）プロセッサ（例えばマイクロプロセッ
サ）を用いることができ、プロセッサ１００４がプログ
ラマブルロジックデバイス（ＰＬＤ）１００２を備えた
汎用コンピュータシステムのプロセッサである場合が典
型的である。逆に、プロセッサ１００４は、特定の機能
あるいはタスクを実行あるいは制御する専用（ｓｐｅｃ
ｉａｌ−ｐｕｒｐｏｓｅ）回路にすることもできる。図
５に示す種々の素子や相互接続は一例に過ぎない。これ
らの素子や相互接続は、必要な場合、取り除くことがで
きる。同様に、必要な場合、追加的な素子や相互接続を
備えることができる。例えば、入力装置（入力回路）１
００８および出力装置（出力回路）１０１０は、１つの
入出力装置あるいは入出力回路に一体化することができ
る。適用可能な技術はいかなるものでも、プロセシング
ユニット１００４、メモリ１００６、入力装置（入力回
路）１００８および出力装置（出力回路）１０１０のた
めに用いることができる。
【００７０】図１０は、この発明のプログラマブルロジ
ックデバイス（ＰＬＤ）（例えばＰＬＤ１００２）は、
他の回路（例えば図９に示す種々の回路）とともにプリ
ント回路基板１０２０上にマウントすることができる。
図９に示すタイプの回路のプリント回路基板へのインプ
リメンテーション（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）に
おいて、図９の入力装置（入力回路）１００８は外部の
入力装置および／または入力回路（図示せず）と相互接
続に用いる入力インタフェース回路１００８’として実
現する。同様に、図９の出力装置（出力回路）１０１０
は外部の出力装置および／または出力回路（図示せず）
と相互接続に用いる出力インタフェース回路１０１０’
として実現する。反対に、図１０に示す素子や接続を関
連する図９に示す素子や接続と同様のものにすることが
できる。また、必要に応じ図１０に示す種々の素子や接
続をプリント回路基板１０２０から取り除くことがで
き、かつ／または、プリント回路基板１０２０に他の素
子や接続を追加することができる。
ックデバイス（ＰＬＤ）（例えばＰＬＤ１００２）は、
他の回路（例えば図９に示す種々の回路）とともにプリ
ント回路基板１０２０上にマウントすることができる。
図９に示すタイプの回路のプリント回路基板へのインプ
リメンテーション（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）に
おいて、図９の入力装置（入力回路）１００８は外部の
入力装置および／または入力回路（図示せず）と相互接
続に用いる入力インタフェース回路１００８’として実
現する。同様に、図９の出力装置（出力回路）１０１０
は外部の出力装置および／または出力回路（図示せず）
と相互接続に用いる出力インタフェース回路１０１０’
として実現する。反対に、図１０に示す素子や接続を関
連する図９に示す素子や接続と同様のものにすることが
できる。また、必要に応じ図１０に示す種々の素子や接
続をプリント回路基板１０２０から取り除くことがで
き、かつ／または、プリント回路基板１０２０に他の素
子や接続を追加することができる。
【００７１】様々な技術を用いて、この発明のスーパー
領域、領域およびサブ領域を用いるプログラマブルロジ
ックデバイス（ＰＬＤ）を実現することができるが、こ
れらのスーパー領域、領域およびサブ領域の種々の素子
（例えばＰＬＣおよび、このＰＬＣを制御するプログラ
マブル機能制御素子（ＦＣＥ））も同様に様々な技術を
用いて実現できる。例えば、各ＰＬＣは、任意の入力を
１つの出力に接続する１個または複数のスイッチのよう
な比較的簡単なプログラム可能なコネクタを用いて実現
することができる。反対に、各ＰＬＣに、接続をなすと
ともに論理操作を行う能力（例えばいくつかの入力を論
理的に組み合わせる能力）を有する幾分複雑な素子を用
いることもできる。例えば、後者の場合には、各ＰＬＣ
に、積項論理（ｐｒｏｄｕｃｔ ｔｅｒｍ ｌｏｇｉ
ｃ）を用いて、ＡＮＤ、ＮＡＮＤ、ＯＲまたはＮＯＲの
ような機能を実現することができる。ＰＬＣの実現に好
適な素子は、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、パスト
ランジスタ、トランスミッションゲート、アンチヒュー
ズ、レーザヒューズ、メタルオプションリンク（ｍｅｎ
ｔａｌ ｏｐｔｉｏｎ ｌｉｎｋ）などである。上述し
たように、ＰＬＣを構成する素子は、様々なプログラム
可能で機能制御素子によって制御することができる。
（ある種のＰＬＣ実現手段（例えばヒューズやメタルオ
プションリンク）では、別個のＰＬＣデバイスは必要で
ない）。ＦＣＥは、いくつかの異なった方法でインプリ
メント（ｉｍｐｌｅｍｅｎｔ）することができる。例え
ば、ＦＣＥには、ＳＲＡＭ、ＤＲＡＭ、先入れ先だし
（ＦＩＦＯ；ｆｉｒｓｔ−ｉｎｆｉｒｓｔ−ｏｕｔ）メ
モリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、機能制御レジスタ
（例えばワールストロームの米国特許第３，４７３，１
６０号参照）、フェロエレクトリック（ｆｅｒｒｏ−ｅ
ｌｅｃｔｒｉｃ）メモリ、ヒューズ、アンチヒューズな
どを用いることができる。上述した様々な例から、この
発明は、ＯＴＰ（ｏｎｅ−ｔｉｍｅ−ｏｎｌｙ ｐｒｏ
ｇｒａｍｍａｂｌｅ）デバイスおよびＯＴＲ（ｏｎｅ−
ｔｉｍｅ−ｏｎｌｙ ｒｅｐｒｏｇｒａｍｍａｂｌｅ）
デバイスの双方に適用できることが分かる。
領域、領域およびサブ領域を用いるプログラマブルロジ
ックデバイス（ＰＬＤ）を実現することができるが、こ
れらのスーパー領域、領域およびサブ領域の種々の素子
（例えばＰＬＣおよび、このＰＬＣを制御するプログラ
マブル機能制御素子（ＦＣＥ））も同様に様々な技術を
用いて実現できる。例えば、各ＰＬＣは、任意の入力を
１つの出力に接続する１個または複数のスイッチのよう
な比較的簡単なプログラム可能なコネクタを用いて実現
することができる。反対に、各ＰＬＣに、接続をなすと
ともに論理操作を行う能力（例えばいくつかの入力を論
理的に組み合わせる能力）を有する幾分複雑な素子を用
いることもできる。例えば、後者の場合には、各ＰＬＣ
に、積項論理（ｐｒｏｄｕｃｔ ｔｅｒｍ ｌｏｇｉ
ｃ）を用いて、ＡＮＤ、ＮＡＮＤ、ＯＲまたはＮＯＲの
ような機能を実現することができる。ＰＬＣの実現に好
適な素子は、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、パスト
ランジスタ、トランスミッションゲート、アンチヒュー
ズ、レーザヒューズ、メタルオプションリンク（ｍｅｎ
ｔａｌ ｏｐｔｉｏｎ ｌｉｎｋ）などである。上述し
たように、ＰＬＣを構成する素子は、様々なプログラム
可能で機能制御素子によって制御することができる。
（ある種のＰＬＣ実現手段（例えばヒューズやメタルオ
プションリンク）では、別個のＰＬＣデバイスは必要で
ない）。ＦＣＥは、いくつかの異なった方法でインプリ
メント（ｉｍｐｌｅｍｅｎｔ）することができる。例え
ば、ＦＣＥには、ＳＲＡＭ、ＤＲＡＭ、先入れ先だし
（ＦＩＦＯ；ｆｉｒｓｔ−ｉｎｆｉｒｓｔ−ｏｕｔ）メ
モリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、機能制御レジスタ
（例えばワールストロームの米国特許第３，４７３，１
６０号参照）、フェロエレクトリック（ｆｅｒｒｏ−ｅ
ｌｅｃｔｒｉｃ）メモリ、ヒューズ、アンチヒューズな
どを用いることができる。上述した様々な例から、この
発明は、ＯＴＰ（ｏｎｅ−ｔｉｍｅ−ｏｎｌｙ ｐｒｏ
ｇｒａｍｍａｂｌｅ）デバイスおよびＯＴＲ（ｏｎｅ−
ｔｉｍｅ−ｏｎｌｙ ｒｅｐｒｏｇｒａｍｍａｂｌｅ）
デバイスの双方に適用できることが分かる。
【００７２】上述した事項はこの発明の原理を例示した
ものに過ぎず、当業者は、この発明の範囲内およびこの
発明の精神の範囲内で様々な変更をなし得る。例えば、
スーパー領域の行および列の数を変更することができ
る。同様に、各スーパー領域内の領域の数を変更するこ
とができ、各領域内のサブ領域の数を変更することがで
きる。様々なタイプの相互接続資源（例えば、ＰＬＣ１
００、１２０、１５０、１６０、１７０、１８０、２０
０、２１０、５７２、５８２、６１０、６２２、６２４
および６２６、ドライバ１０２、１７２、２１２および
６２０など）は、全て必要に応じて変更することができ
る。上述したように、サブ領域内では様々なタイプのプ
ログラマブルロジックを用いることができ、ＰＬＣおよ
びデバイスの他の素子のために様々な技術を適用するこ
とができる。
ものに過ぎず、当業者は、この発明の範囲内およびこの
発明の精神の範囲内で様々な変更をなし得る。例えば、
スーパー領域の行および列の数を変更することができ
る。同様に、各スーパー領域内の領域の数を変更するこ
とができ、各領域内のサブ領域の数を変更することがで
きる。様々なタイプの相互接続資源（例えば、ＰＬＣ１
００、１２０、１５０、１６０、１７０、１８０、２０
０、２１０、５７２、５８２、６１０、６２２、６２４
および６２６、ドライバ１０２、１７２、２１２および
６２０など）は、全て必要に応じて変更することができ
る。上述したように、サブ領域内では様々なタイプのプ
ログラマブルロジックを用いることができ、ＰＬＣおよ
びデバイスの他の素子のために様々な技術を適用するこ
とができる。
【図１】この発明の原理によって作製されるプログラマ
ブルロジックデバイス（ＰＬＤ）の実例の部分平面であ
る。
ブルロジックデバイス（ＰＬＤ）の実例の部分平面であ
る。
【図２】この発明による図１のＰＬＤの部分実例のより
詳細であるが未だ簡単化された平面を示す図である。
詳細であるが未だ簡単化された平面を示す図である。
【図３】この発明による図２のＰＬＤの部分実例のさら
により詳細であるが未だ簡単化された平面を示す図であ
る。
により詳細であるが未だ簡単化された平面を示す図であ
る。
【図４】この発明による図１のＰＬＤの部分実例のより
詳細であるが未だ簡単化された模式ブロック図である。
詳細であるが未だ簡単化された模式ブロック図である。
【図５】この発明によって作製されるプログラマブルロ
ジックデバイス（ＰＬＤ）の別の部分実例の簡単化され
たブロック図である。
ジックデバイス（ＰＬＤ）の別の部分実例の簡単化され
たブロック図である。
【図６】図５の部分のより詳細であるが未だ簡単化され
た模式ブロック図である。
た模式ブロック図である。
【図７】図６の部分をさらにより詳細であるがこの発明
によって変更したものを示す図である。
によって変更したものを示す図である。
【図８】この発明によるプログラマブルロジックデバイ
ス（ＰＬＤ）において使用することのできる回路の実例
の模式ブロック図である。
ス（ＰＬＤ）において使用することのできる回路の実例
の模式ブロック図である。
【図９】この発明によるプログラマブルロジックデバイ
ス（ＰＬＤ）の使用方法を示す簡単化されたブロック図
である。
ス（ＰＬＤ）の使用方法を示す簡単化されたブロック図
である。
【図１０】この発明によるプログラマブルロジックデバ
イス（ＰＬＤ）の別の使用方法を示す簡単化されたブロ
ック図である。
イス（ＰＬＤ）の別の使用方法を示す簡単化されたブロ
ック図である。
１０ プログラマブルロジックアレイ集積回路装置 ２０ スーパー領域 ３０ 水平方向スーパー領域間相互接続導体 ４０ 垂直方向スーパー領域間相互接続導体 ５０ 領域 ６０ 水平方向領域間相互接続導体 ７０ サブ領域 ８０ 入力信号 ９０ 出力信号 １００ プログラマブルロジックコネクタ（ＰＬＣ） １１０ 領域フィード導体導体 １２０ ＰＬＣ １３０ ＰＬＣ ５１０ プログラマブルロジック集積回路装置 ５２０ スーパー領域 ５３０ 領域 ５４０ サブ領域 ５５０ 水平方向スーパー領域間相互接続導体 ５５０ａ グローバル水平方向導体 ５５０ｂ ハーフ水平方向導体 ５５０ｃ 水平方向導体セグメント ５５２ 水平方向分割バッフア回路 ５６０ 垂直方向スーパー領域間相互接続導体 ５６０ａ グローバル垂直方向導体 ５６０ｂ ハーフ垂直方向導体 ５６０ｃ 垂直方向導体セグメント ５６２ 垂直方向分割バッフア回路 ５７０ 領域間相互接続導体（部分水平方向導体、部分
導体） ５８０ ローカル導体 ５８０ａ 領域フィード導体 ５８０ｂ ローカルフィードバック導体 ５９０ メイン入力導体 ６００ メイン出力導体 ６１０ ＰＬＣ ６２０ ドライバ ６３０ Ｉ／Ｏピン ６４０ Ｉ／Ｏピン ６５０ ３状態ドライバ ７００ 直接接続 ８１０ プログラマブル機能制御素子（ＦＣＥ） ８２０ ＦＣＥ ８３０ ＮＯＲゲート ８４０ トランジスタ ８５０ トランジスタ ８６０ インバータドライバ ８７０ インバータドライバ ８８０ インバータドライバ １０００ ディジタルプロセシングシステム １００２ プログラマブルロジックデバイス（ＰＬＤ） １００４ プロセシングユニット １００６ メモリ １００８ 入力装置（入力回路） １０１０ 出力装置（出力回路） １０２０ プリント回路基板 １００８’ 入力インタフェース回路 １０１０’ 出力インタフェース回路
導体） ５８０ ローカル導体 ５８０ａ 領域フィード導体 ５８０ｂ ローカルフィードバック導体 ５９０ メイン入力導体 ６００ メイン出力導体 ６１０ ＰＬＣ ６２０ ドライバ ６３０ Ｉ／Ｏピン ６４０ Ｉ／Ｏピン ６５０ ３状態ドライバ ７００ 直接接続 ８１０ プログラマブル機能制御素子（ＦＣＥ） ８２０ ＦＣＥ ８３０ ＮＯＲゲート ８４０ トランジスタ ８５０ トランジスタ ８６０ インバータドライバ ８７０ インバータドライバ ８８０ インバータドライバ １０００ ディジタルプロセシングシステム １００２ プログラマブルロジックデバイス（ＰＬＤ） １００４ プロセシングユニット １００６ メモリ １００８ 入力装置（入力回路） １０１０ 出力装置（出力回路） １０２０ プリント回路基板 １００８’ 入力インタフェース回路 １０１０’ 出力インタフェース回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード ジー クリフ アメリカ合衆国、カリフォルニア 95134 −2020、サン ホセ、オーチャード パー クウェイ 2610 (72)発明者 クリストファー エフ レーン アメリカ合衆国、カリフォルニア 95134 −2020、サン ホセ、オーチャード パー クウェイ 2610 (72)発明者 ケタン エイチ ザベリ アメリカ合衆国、カリフォルニア 95134 −2020、サン ホセ、オーチャード パー クウェイ 2610 (72)発明者 マニュエル エム メージア アメリカ合衆国、カリフォルニア 95134 −2020、サン ホセ、オーチャード パー クウェイ 2610 (72)発明者 ディビッド ジェファースン アメリカ合衆国、カリフォルニア 95134 −2020、サン ホセ、オーチャード パー クウェイ 2610 (72)発明者 ブルース ビー ペーダーセン アメリカ合衆国、カリフォルニア 95134 −2020、サン ホセ、オーチャード パー クウェイ 2610 (72)発明者 アンディー エル リー アメリカ合衆国、カリフォルニア 95134 −2020、サン ホセ、オーチャード パー クウェイ 2610
Claims (51)
- 【請求項１】 行および列から成る２次元配列状に配置
された複数のスーパー領域を備えた集積回路装置であっ
て、 前記各スーパー領域は、 プログラマブルロジックの複数の領域と、 前記領域のサブセットにプログラム可能に信号を供給す
るようにコンフィギュアされた第１レベル相互接続部
と、 前記第１レベル相互接続にプログラム可能に接続される
とともに、複数の前記領域の間に前記スーパー領域を通
じて信号を分配するようにコンフィギュアされた第２レ
ベル相互接続部と、 前記第２レベル相互接続に接続されるとともに、前記ス
ーパー領域の間に信号を分配するようにコンフィギュア
されたスーパー相互接続構造とを備えた集積回路装置。 - 【請求項２】 請求項１記載の集積回路装置であって、
前記スーパー領域がさらに、前記領域の出力信号を前記
第２レベル相互接続部にプログラム可能に印加するドラ
イバ回路を備えた集積回路装置。 - 【請求項３】 請求項２記載の集積回路装置であって、
前記ドライバ回路が、 ドライバ回路本体と、 前記領域の出力信号またはスーパー相互接続構造信号を
前記ドライバ回路本体に印加するようにコンフィギュア
された第１プログラマブルロジックコネクタ回路と、 前記ドライバ回路本体の出力信号を前記第２レベル相互
接続部および前記スーパー相互接続構造にプログラム可
能に印加するようにコンフィギュアされた第２プログラ
マブルロジックコネクタ回路とを備えた集積回路装置。 - 【請求項４】 請求項３記載の集積回路装置であって、
第２プログラマブルロジックコネクタ回路が、前記ドラ
イバ回路の出力信号を前記第１レベル相互接続部に印加
するように追加的にコンフィギュアされた集積回路装
置。 - 【請求項５】 請求項１記載の集積回路装置であって、
前記スーパー領域の各々がさらに、前記領域のサブセッ
ト内で信号をプログラム可能に再循環させるようにコン
フィギュアされたローカルフィードバック相互接続部を
備えた集積回路装置。 - 【請求項６】 請求項３記載の集積回路装置であって、
前記スーパー領域の各々がさらに、前記領域のサブセッ
ト内で信号をプログラム可能に再循環させるようにコン
フィギュアされ、前記第２プログラマブルロジックコネ
クタ回路が前記ドライバ回路本体の出力信号がプログラ
ム可能に印加されるようにさらにコンフィギュアされた
ローカルフィードバック相互接続部を備えた集積回路装
置。 - 【請求項７】 請求項３記載の集積回路装置であって、
前記スーパー相互接続部が、 前記行に関連する複数の水平方向相互接続導体と、 前記列に関連する複数の垂直方向相互接続導体とを備
え、 前記第１プログラマブルロジックコネクタ回路が水平方
向相互接続導体または垂直方向相互接続導体からの信号
をプログラム可能に選択し前記ドライバ回路本体に印加
するようにさらにコンフィギュアされた集積回路装置。 - 【請求項８】 請求項７記載の集積回路装置であって、
前記第２プログラマブルロジックコネクタ回路が、前記
ドライバ回路本体の前記出力信号を水平方向相互接続導
体および垂直方向相互接続導体のいずれへもプログラム
可能に印加するようにさらにコンフィギュアされた集積
回路装置。 - 【請求項９】 請求項３記載の集積回路装置であって、
さらに、入力ピンを備え、前記第１プログラマブルロジ
ックコネクタ回路がさらにコンフィギュアされ前記入力
ピンからの信号を前記ドライバ回路本体にプログラム可
能に印加する集積回路装置。 - 【請求項１０】 請求項１記載の集積回路装置であっ
て、さらに、 出力ピンと、 前記第２レベル相互接続部を前記出力ピンに接続するよ
うにコンフィギュアされたプログラマブルロジックコネ
クタ回路とを備えた集積回路装置。 - 【請求項１１】 請求項１０記載の集積回路装置であっ
て、さらに、 前記プログラマブルロジックコネクタ回路、前記出力ピ
ンに接続されたデータ出力端子、および出力イネーブル
端子に接続されたデータ入力端子を備えた３状態ドライ
バ回路と、 前記第２レベル相互接続部を前記出力イネーブル端子に
プログラム可能に接続するようにコンフィギュアされた
第２プログラマブルロジックコネクタ回路とを備えた集
積回路装置。 - 【請求項１２】 請求項１記載の集積回路装置であっ
て、前記スーパー相互接続構造が、 前記行の各々に関連する複数の水平方向相互接続導体
と、 前記列の各々に関連する複数の垂直方向相互接続導体と
を備えた集積回路装置。 - 【請求項１３】 請求項１２記載の集積回路装置であっ
て、水平方向相互接続導体および垂直方向相互接続導体
の一つが、軸状で別個のセグメントを備えた集積回路装
置。 - 【請求項１４】 請求項１３記載の集積回路装置であっ
て、さらに、前記軸状で別個のセグメントの２つにプロ
グラム可能に接続するプログラマブル回路を備えた集積
回路装置。 - 【請求項１５】 請求項１４記載の集積回路装置であっ
て、前記プログラマブル回路が、信号を増幅して前記セ
グメントの１つから前記プログラマブル回路を通して前
記セグメントの他のものに伝達するようにさらにコンフ
ィギュアされた集積回路装置。 - 【請求項１６】 請求項１５記載の集積回路装置であっ
て、前記プログラマブル回路が、信号を生成して増幅す
ることのできる前記セグメント、および増幅された信号
を受信することのできる前記セグメントに関連してプロ
グラム可能である集積回路装置。 - 【請求項１７】 請求項１記載の集積回路装置であっ
て、前記領域の各々が、プログラマブルロジックの複数
のサブ領域を備えている集積回路装置。 - 【請求項１８】 請求項１記載の集積回路装置であっ
て、前記第１レベル相互接続部の部分が、前記前記第１
レベル相互接続部によってサーブされる前記領域の間に
インターリーブされ、前記第１レベル相互接続部の部分
の両側の領域が当該部分から信号を受信することのでき
る集積回路装置。 - 【請求項１９】 請求項５記載の集積回路装置であっ
て、前記ローカルフィードバック相互接続部の部分が、
当該ローカルフィードバック相互接続部によってサーブ
される前記領域の間にインターリーブされている集積回
路装置。 - 【請求項２０】 プロセシング回路と、 前記プロセシング回路に結合されたメモリ回路と、 前記プロセシング回路と前記メモリ回路とに結合された
請求項１記載の集積回路装置とを備えたディジタルプロ
セシングシステム。 - 【請求項２１】 請求項１記載の集積回路装置がマウン
トされたプリント回路基板。 - 【請求項２２】 請求項２１記載のプリント回路基板で
あって、さらに、前記プリント回路基板上にマウントさ
れるとともに前記プリント回路基板に・結合されたメモ
リ回路を備えたプリント回路基板。 - 【請求項２３】 請求項２１記載のプリント回路基板で
あって、さらに、前記プリント回路基板上にマウントさ
れるとともに前記プリント回路基板に・結合されたプロ
セシング回路を備えたプリント回路基板。 - 【請求項２４】 行および列から成る２次元配列状に配
置された複数のスーパー領域を備えた集積回路プログラ
マブルロジックデバイスであって、 前記スーパー領域の各々が、 （ａ）プログラマブルロジックの複数の領域であって、
前記領域の各々がプログラマブルロジックの複数のサブ
領域を備え、前記サブ領域の各々がプログラム可能であ
り複数の入力信号について複数の論理機能のうちの任意
のものを実行し、前記入力信号は前記領域に印加され当
該入力信号に対する前記論理機能の実行結果を示す出力
信号を生成し、 （ｂ）前記領域への信号の伝達、前記領域からの信号の
受信、および前記領域間での信号のやり取りを選択的に
行うようにコンフィギュアされた複数の領域間導体と、 （ｃ）前記領域間導体上の信号を前記サブ領域に前記入
力信号として選択的に印加するようにコンフィギュアさ
れた第１複数プログラマブルロジックコネクタと、 （ｄ）前記出力信号を前記領域間導体に印加するように
コンフィギュアされた第２複数プログラマブルロジック
コネクタと、 前記行の各々に関連するとともに、前記行内の前記スー
パー領域への信号の伝達、前記スーパー領域からの信号
の受信、および前記スーパー領域間での信号のやり取り
を行うようにコンフィギュアされた複数の水平方向スー
パー領域間相互接続導体と、 前記列の各々に関連するとともに、前記列内の前記スー
パー領域への信号の伝達、前記スーパー領域からの信号
の受信、および前記スーパー領域間での信号のやり取り
を行うようにコンフィギュアされた複数の垂直方向スー
パー領域間相互接続導体と、 前記出力信号を前記水平方向スーパー領域間導体および
前記垂直方向スーパー領域間導体に選択的に印加するよ
うにコンフィギュアされた第３複数プログラマブルロジ
ックコネクタと、 前記水平方向スーパー領域間導体上の信号および前記垂
直方向スーパー領域間導体上の信号を前記領域間導体に
選択的に印加するようにコンフィギュアされた第４複数
プログラマブルロジックコネクタと、 前記水平方向スーパー領域間導体および前記垂直方向ス
ーパー領域間導体と選択的に相互接続するようにコンフ
ィギュアされた第５複数プログラマブルロジックコネク
タとを備えた集積回路プログラマブルロジックデバイ
ス。 - 【請求項２５】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、前記行の数が、前記列
の数に略等しい集積回路プログラマブルロジックデバイ
ス。 - 【請求項２６】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、前記行に関連する前記
水平方向スーパー領域間導体の数が、前記列に関連する
前記垂直方向スーパー領域間導体の数に略等しい集積回
路プログラマブルロジックデバイス。 - 【請求項２７】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、前記第３複数プログラ
マブルロジックコネクタが、前記出力信号を前記水平方
向スーパー領域間導体に印加する導体の数が前記出力信
号を前記垂直方向スーパー領域間導体に印加する導体の
数と略等しい数の導体を備えた集積回路プログラマブル
ロジックデバイス。 - 【請求項２８】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、前記第４複数プログラ
マブルロジックコネクタが、前記水平方向スーパー領域
間導体から印加する導体の数が前記垂直方向スーパー領
域間導体から印加する導体の数と略等しい数の導体を備
えた集積回路プログラマブルロジックデバイス。 - 【請求項２９】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、第５複数プログラマブ
ルロジックコネクタが、 信号を前記水平方向スーパー領域間導体から前記垂直方
向スーパー領域間導体に選択的に印加するようにコンフ
ィギュアされた第１サブプルーラリティプログラマブル
ロジックコネクタと、 信号を前記垂直方向スーパー領域間導体から前記水平方
向スーパー領域間導体に選択的に印加するようにコンフ
ィギュアされた第２サブプルーラリティプログラマブル
ロジックコネクタとを備えた集積回路プログラマブルロ
ジックデバイス。 - 【請求項３０】 請求項２９記載の集積回路プログラマ
ブルロジックデバイスであって、前記第１サブプルーラ
リティプログラマブルロジックコネクタが、前記第２サ
ブプルーラリティプログラマブルロジックコネクタと略
等しい数の導体を備えた集積回路プログラマブルロジッ
クデバイス。 - 【請求項３１】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、前記第３複数プログラ
マブルロジックコネクタが、多重化サブプルーラリティ
プログラマブルロジックコネクタを備え、この多重化サ
ブプルーラリティプログラマブルロジックコネクタの各
々は、前記スーパー領域の各々に関連するとともに、コ
ンフィギュアされ関連するスーパー領域内のサブ領域の
前記出力信号を、前記スーパー領域を含む前記行および
前記列に関連する、前記水平方向スーパー領域間導体お
よび前記垂直方向スーパー領域間導体へ選択的に印加す
る集積回路プログラマブルロジックデバイス。 - 【請求項３２】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、前記第４複数プログラ
マブルロジックコネクタが、多重化サブプルーラリティ
プログラマブルロジックコネクタを備え、この多重化サ
ブプルーラリティプログラマブルロジックコネクタの各
々は、前記スーパー領域の各々に関連するとともに、前
記スーパー領域を含む前記行および前記列に関連する前
記水平方向スーパー領域間導体および前記垂直方向スー
パー領域間導体の上に存在する信号を前記スーパー領域
の前記領域間導体へ選択的に印加するようにコンフィギ
ュアされた集積回路プログラマブルロジックデバイス。 - 【請求項３３】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、前記第５複数プログラ
マブルロジックコネクタが、多重化サブプルーラリティ
プログラマブルロジックコネクタを備え、この多重化サ
ブプルーラリティプログラマブルロジックコネクタの各
々は、前記スーパー領域の各々に関連するとともに、前
記スーパー領域を含む前記行および前記列に関連する前
記水平方向スーパー領域間導体および前記垂直方向スー
パー領域間導体に選択的に相互接続するようにコンフィ
ギュアされた集積回路プログラマブルロジックデバイ
ス。 - 【請求項３４】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、前記第３複数プログラ
マブルロジックコネクタ、前記第４複数プログラマブル
ロジックコネクタおよび前記第５複数プログラマブルロ
ジックコネクタ内の前記プログラマブルロジックコネク
タが、３状態を備えてた集積回路プログラマブルロジッ
クデバイス。 - 【請求項３５】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、前記スーパー領域の各
々の中の前記領域が、前記スーパー領域の前記領域間導
体の両側に２個の線形配列状に配置された集積回路プロ
グラマブルロジックデバイス。 - 【請求項３６】 請求項２４記載の集積回路プログラマ
ブルロジックデバイスであって、前記第１複数プログラ
マブルロジックコネクタが、 スーパー領域内の前記領域の各々に関連する複数の領域
フィード導体と、 前記スーパー領域の前記領域間導体上の信号を前記領域
フィード導体に選択的に印加するようにコンフィギュア
された第１サブプルーラリティプログラマブルロジック
コネクタと、 前記領域フィード導体上の信号を前記領域上の前記サブ
領域に前記サブ領域の前記入力信号として選択的に印加
するようにコンフィギュアされた第２サブプルーラリテ
ィプログラマブルロジックコネクタとを備えた集積回路
プログラマブルロジックデバイス。 - 【請求項３７】 請求項３６記載の集積回路プログラマ
ブルロジックデバイスであって、前記第２複数プログラ
マブルロジックコネクタが、前記サブ領域の前記出力信
号を前記サブ領域に前記サブ領域の前記入力信号として
選択的に印加する集積回路プログラマブルロジックデバ
イス。 - 【請求項３８】 集積回路プログラマブルロジックデバ
イスであって、 前記集積回路プログラマブルロジックデバイス上にスー
パー領域の行および列から成る２次元配列として配置さ
れたプログラマブルロジックの複数のスーパー領域と、 前記行の各々に関連するとともに関連する行内で前記ス
ーパー領域への信号の伝達、前記スーパー領域からの信
号の受信および前記スーパー領域間の信号のやり取りを
行うようにコンフィギュアされた複数の水平方向スーパ
ー領域間相互接続導体と、 前記列の各々に関連するとともに関連する列内でスーパ
ー領域への信号の伝達、スーパー領域からの信号の受信
およびスーパー領域間の信号のやり取りを行うようにコ
ンフィギュアされた複数の水平方向スーパー領域間相互
接続導体と、 を備え、 前記スーパー領域の各々が、 前記領域の各々は、複数の入力信号に対して複数の論理
機能のうちの任意のものを実行し、前記入力信号は前記
領域に印加され前記入力信号に対して実行した前記論理
機能の結果を示す出力信号を生成するプログラマブルロ
ジックの複数の領域と、 前記領域への信号の伝達、前記領域からの信号の受信お
よび前記領域間の信号のやり取りを行うようにコンフィ
ギュアされた複数の領域間導体と、 前記出力信号を前記スーパー領域の前記領域間導体に選
択的に印加し、前記スーパー領域を備え、前記出力信号
を前記行および前記列に関連する前記水平方向スーパー
領域間導体および前記垂直方向スーパー領域間導体に選
択的に印加し、前記スーパー領域の前記領域間導体上の
信号を前記スーパー領域の前記領域に前記入力信号とし
て選択的に印加し、前記スーパー領域を備えた前記行お
よび前記列に関連する前記水平方向スーパー領域間導体
上の信号および前記垂直方向スーパー領域間導体上の信
号を前記スーパー領域の前記領域間導体に選択的に印加
し、さらに、前記スーパー領域を備えた前記行および前
記列に関連する前記水平方向スーパー領域間導体と前記
垂直方向スーパー領域間導体とを選択的に相互接続する
ようにコンフィギュアされた複数のプログラマブルロジ
ックコネクタとを備えた集積回路プログラマブルロジッ
クデバイス。 - 【請求項３９】 請求項３８記載の集積回路プログラマ
ブルロジックデバイスであって、前記複数のプログラマ
ブルロジックコネクタが、サブプルーラリティプログラ
マブルロジックコネクタを備え、これらサブプルーラリ
ティプログラマブルロジックコネクタの各々は、プログ
ラム可能であり、サブ領域出力信号または水平方向スー
パー領域間導体信号を領域間導体に印加する集積回路プ
ログラマブルロジックデバイス。 - 【請求項４０】 請求項３８記載の集積回路プログラマ
ブルロジックデバイスであって、前記複数のプログラマ
ブルロジックコネクタが、サブプルーラリティプログラ
マブルロジックコネクタを備え、これらサブプルーラリ
ティプログラマブルロジックコネクタの各々は、プログ
ラム可能であり、サブ領域出力信号または垂直方向スー
パー領域間導体信号を領域間導体に印加する集積回路プ
ログラマブルロジックデバイス。 - 【請求項４１】 請求項３８記載の集積回路プログラマ
ブルロジックデバイスであって、前記複数のプログラマ
ブルロジックコネクタが、サブプルーラリティプログラ
マブルロジックコネクタを備え、これらサブプルーラリ
ティプログラマブルロジックコネクタの各々は、プログ
ラム可能であり、サブ領域出力信号または水平方向スー
パー領域間導体信号を垂直方向スーパー領域間導体に印
加する集積回路プログラマブルロジックデバイス。 - 【請求項４２】 請求項３８記載の集積回路プログラマ
ブルロジックデバイスであって、前記複数のプログラマ
ブルロジックコネクタが、サブプルーラリティプログラ
マブルロジックコネクタを備え、これらサブプルーラリ
ティプログラマブルロジックコネクタの各々は、プログ
ラム可能であり、サブ領域出力信号または垂直方向スー
パー領域間導体信号を水平方向スーパー領域間導体に印
加する集積回路プログラマブルロジックデバイス。 - 【請求項４３】 請求項３８記載の集積回路プログラマ
ブルロジックデバイスであって、前記プログラマブルロ
ジックコネクタの各々が３状態ドライバを備えた集積回
路プログラマブルロジックデバイス。 - 【請求項４４】 請求項３８記載の集積回路プログラマ
ブルロジックデバイスであって、前記スーパー領域の各
々に属する前記領域が、前記スーパー領域の前記領域間
導体の両側に２個の線形配列として配置された集積回路
プログラマブルロジックデバイス。 - 【請求項４５】 請求項３８記載の集積回路プログラマ
ブルロジックデバイスであって、前記プログラマブルロ
ジックコネクタが、 スーパー領域内の前記領域の各々に関連する複数の領域
フィード導体と、 コンフィギュアされ前記スーパー領域の前記領域上の信
号を前記領域フィード導体に選択的に印加する第１サブ
プルーラリティプログラマブルロジックコネクタと、 コンフィギュアされ前記領域フィード導体上の信号を前
記領域の前記サブ領域に前記サブ領域の前記入力信号と
して選択的に印加する第２サブプルーラリティプログラ
マブルロジックコネクタとを備えた集積回路プログラマ
ブルロジックデバイス。 - 【請求項４６】 請求項４５記載の集積回路プログラマ
ブルロジックデバイスであって、前記第２サブプルーラ
リティプログラマブルロジックコネクタは、前記サブ領
域の前記出力信号を前記サブ領域に前記サブ領域の前記
入力信号として追加的に選択的に印加する集積回路プロ
グラマブルロジックデバイス。 - 【請求項４７】 第１導体セグメントと、 第２導体セグメントと、 前記第１導体セグメントと前記第２導体セグメントとを
相互接続し、前記第１導体セグメントと前記第２導体セ
グメントとが相互接続された場合、前記第１導体セグメ
ントおよび前記第２導体セグメントのうちのプログラム
可能で選択可能な一つの上の信号を増幅し、増幅した信
号を前記第１導体セグメントおよび前記第２導体セグメ
ントのうちの他のものに印加するようにコンフィギュア
されたプログラマブルバッファリング回路とを備えた回
路。 - 【請求項４８】 請求項４７記載の回路であって、前記
プログラマブルバッファリング回路が、 入力端子および出力端子を備えたバッファリング回路
と、 前記第１導体セグメントおよび前記第２導体セグメント
のうちからプログラム可能に選択された一つを前記入力
端子に選択的に接続するようにコンフィギュアされた第
１プログラマブルロジックコネクタ回路と、 前記第１導体セグメントおよび前記第２導体セグメント
のうちの選択されなかった他のものを前記出力端子に選
択的に接続するようにコンフィギュアされた第２プログ
ラマブルロジックコネクタ回路とを備えた回路。 - 【請求項４９】 請求項４８記載の回路であって、第１
プログラマブルロジックコネクタ回路および第２プログ
ラマブルロジックコネクタ回路のうちの少なくとも一つ
が、前記第１導体セグメントおよび前記第２導体セグメ
ントのうちのいずれをも前記バッファリング回路に対し
て選択的に無接続とするように追加的にコンフィギュア
された回路。 - 【請求項５０】 請求項４８記載の回路であって、前記
バッファリング回路が、前記入力端子と前記出力端子と
の間に相互に直列接続された第１イバーティングドライ
バおよび第２イバーティングドライバを備えた回路。 - 【請求項５１】 請求項５０記載の回路であって、前記
バッファリング回路が、さらに、前記第１イバーティン
グドライバおよび前記第２インバーティングドライバの
うちの一つに並列接続されたレベルコレクタ回路を備え
た回路。
Applications Claiming Priority (6)
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| US3781597P | 1997-02-05 | 1997-02-05 | |
| US60/037815 | 1997-05-13 | ||
| US08/855192 | 1997-05-13 | ||
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| JPH10247849A true JPH10247849A (ja) | 1998-09-14 |
| JP3925754B2 JP3925754B2 (ja) | 2007-06-06 |
Family
ID=27363223
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| US6181160B1 (en) | 2001-01-30 |
| GB2318199A (en) | 1998-04-15 |
| US5977793A (en) | 1999-11-02 |
| GB2318199B (en) | 2000-12-13 |
| JP3925754B2 (ja) | 2007-06-06 |
| GB9720543D0 (en) | 1997-11-26 |
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Legal Events
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040914 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060915 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060922 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061222 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070222 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120309 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140309 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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