WO2011064917A1

WO2011064917A1 - プッシュプル型駆動回路

Info

Publication number: WO2011064917A1
Application number: PCT/JP2010/004487
Authority: WO
Inventors: 石橋健一; 永野哲; 有澤大治郎
Original assignee: パナソニック株式会社
Priority date: 2009-11-25
Filing date: 2010-07-09
Publication date: 2011-06-03
Also published as: US20110181341A1; JP2011112766A

Abstract

　レベルシフト回路を多数必要としない高電圧出力のプッシュプル型駆動回路を実現する。プッシュプル型駆動回路は、ハイサイドの複数のトランジスタ（１１，１２）のスイッチング動作を制御する制御回路（３）と、制御回路（３）が複数のトランジスタ（１１，１２）をオフ制御するときに出力する制御信号を複数のトランジスタ（１１，１２）がオフ可能な第１の電圧にシフトして複数のトランジスタのいずれか一つ（１１）のゲートに入力するレベルシフト回路（４）と、レベルシフト回路（４）の出力が第１の電圧のときには当該出力を残りのトランジスタ（１２）のゲートに入力する一方、それ以外のときには制御回路（３）の制御に従って残りのトランジスタ（１２）の各ゲート入力をハイインピーダンスおよび複数のトランジスタ（１１，１２）がオン可能な第２の電圧のいずれか一方に設定する導電選択回路（５）とを備えている。

Description

プッシュプル型駆動回路

　本発明は、プッシュプル型駆動回路に関し、特に、プラズマディスプレイパネル（ＰＤＰ）などの駆動に好適な高電圧出力のプッシュプル型駆動回路に関する。

　一般に、プッシュプル型駆動回路は、電源電圧とグランドとの間に直列接続されたハイサイドＰｃｈトランジスタおよびローサイドＮｃｈトランジスタを交互にオンオフすることで、これらトランジスタの接続点に接続された出力負荷を駆動する。ＰＤＰなどを駆動する高電圧出力のプッシュプル型駆動回路ではハイサイドトランジスタのソースに高電圧が印加される。そのようなハイサイドトランジスタは一般回路の制御電圧でオフ制御することができない。このため、高電圧出力のプッシュプル型駆動回路はレベルシフト回路で制御電圧をレベルシフトしてハイサイドトランジスタをオフ制御している。

　プッシュプル型駆動回路の駆動能力は出力負荷の軽重に応じて切り替わるのが望ましい。そこで、ハイサイドトランジスタを複数並列接続してそれぞれを独立にオン制御することでプッシュプル型駆動回路の駆動能力を切り替え可能にしている（例えば、特許文献１参照）。

特開２００８－３５６７号公報（第１１図）

　高電圧出力のプッシュプル型駆動回路において独立にオン制御可能なハイサイドトランジスタを複数設ける場合、各ハイサイドトランジスタにレベルシフト回路を設ける必要があるため、レベルシフト回路の個数が増大する。さらに、ＰＤＰのドライバＩＣなどのようにプッシュプル型駆動回路を多チャンネル化した場合、一つのＩＣで追加的に必要となるレベルシフト回路は膨大な数になる。

　図８は、レベルシフト回路の構成例を示す。典型的なレベルシフト回路は４個の高耐圧トランジスタを備えており、入力信号のＨレベルを制御電圧ＶＤＤから高電圧ＶＤＤＨにシフトする。このように一般のトランジスタよりもサイズの大きな高耐圧トランジスタを４個も必要とするレベルシフト回路は大規模かつ高コストな回路要素である。したがって、このようなレベルシフト回路を多数設けることはチップ面積の増大およびコスト増の要因となってしまう。

　上記問題に鑑み、本発明は、レベルシフト回路を多数必要としない高電圧出力のプッシュプル型駆動回路を実現することを課題とする。

　上記課題を解決するために本発明によって次のような手段を講じた。すなわち、ハイサイドおよびローサイドのいずれか一方において並列接続された複数のトランジスタを有するプッシュプル型駆動回路であって、複数のトランジスタのスイッチング動作を制御する制御回路と、制御回路が複数のトランジスタをオフ制御するときに出力する制御信号を複数のトランジスタがオフ可能な第１の電圧にシフトして複数のトランジスタのいずれか一つのゲートに入力するレベルシフト回路と、レベルシフト回路の出力が第１の電圧のときには当該出力を残りのトランジスタのゲートに入力する一方、それ以外のときには制御回路の制御に従って残りのトランジスタの各ゲート入力をハイインピーダンスおよび複数のトランジスタがオン可能な第２の電圧のいずれか一方に設定する導電選択回路とを備えているものとする。好ましくは、上記プッシュプル型駆動回路は、残りのトランジスタの各ゲート電圧を第１の電圧にクランプするクランプ回路を備えているものとする。

　上記構成によると、複数のトランジスタのオン制御の独立性を確保しつつ、高耐圧トランジスタが多用されるレベルシフト回路を１個にまで減らすことができる。また、クランプ回路を設けることで、残りのトランジスタに要求されるゲート耐圧条件を緩和することができる。

　本発明によると、より少ない個数のレベルシフト回路で高電圧出力のプッシュプル型駆動回路を構成することができる。これにより、プッシュプル型駆動回路の回路面積およびコストを低減することができる。

図１は、第１の実施形態に係るプッシュプル型駆動回路の構成図である。図２は、導電選択回路およびクランプ回路の構成例を示す図である。図３は、図１のプッシュプル型駆動回路の出力電圧と各トランジスタのゲート電圧との関係を示すグラフである。図４は、第１の実施形態の変形例に係るプッシュプル型駆動回路の構成図である。図５は、第２の実施形態に係るプッシュプル型駆動回路の構成図である。図６は、ハイサイドトランジスタのオン個数と出力電圧の変化の様子を示すグラフである。図７は、第２の実施形態の変形例に係るプッシュプル型駆動回路の構成図である。図８は、レベルシフト回路の構成例を示す図である。

　（第１の実施形態）
　図１は、第１の実施形態に係るプッシュプル型駆動回路の構成を示す。並列接続された２つのハイサイドＰｃｈトランジスタ１１，１２のソースには高電圧ＶＤＤＨが印加される。ローサイドＮｃｈトランジスタ２１のソースにはグランド電圧ＧＮＤが印加される。そして、ハイサイドトランジスタ１１，１２とローサイドトランジスタとの接続点の電圧Ｖｏｕｔで図示しない出力負荷を駆動する。

　制御回路３は、制御電圧ＶＤＤを受けて動作し、図示しないＣＰＵ（Central Processing Unit）などから入力される制御信号ＣＴＬに従って制御信号Ｓ１，Ｓ２，Ｓ３を出力してトランジスタ１１，１２，２１のスイッチング動作を制御する。レベルシフト回路４は制御信号Ｓ１のＨレベルを制御電圧ＶＤＤから高電圧ＶＤＤＨにシフトする。レベルシフト回路４の具体的な構成は図８に示したとおりである。トランジスタ１１はレベルシフト回路４の出力によって制御される。すなわち、トランジスタ１１は、制御信号Ｓ１がＨレベルのときにはゲートに高電圧ＶＤＤＨが印加されてオフし、制御信号Ｓ１がＬレベルのときにはゲートに接地電圧ＧＮＤが印加されてオンする。トランジスタ２１は制御信号Ｓ２で直接制御される。なお、レベルシフト回路４のＨレベル出力は高電圧ＶＤＤＨに限られず、トランジスタ１１，１２をオフすることができる電圧であればよい。

　導電選択回路５は、レベルシフト回路４から高電圧ＶＤＤＨが出力されているときには当該出力をトランジスタ１２のゲートに入力する。すなわち、トランジスタ１２は、制御信号Ｓ１がＨレベルのときにはゲートに高電圧ＶＤＤＨが印加されてオフする。一方、レベルシフト回路４から高電圧ＶＤＤＨが出力されていないときには、導電選択回路５は、制御信号Ｓ３の論理レベルに応じてトランジスタ１２のゲート入力をハイインピーダンスおよび接地電圧ＧＮＤのいずれか一方に設定する。例えば、制御信号Ｓ１がＬレベルかつ制御信号Ｓ３がＬレベルのときにはトランジスタ１２のゲート入力はハイインピーダンスになる。このとき、図示しないゲート－ドレイン間の寄生容量によってゲート電圧が高電圧ＶＤＤＨのまま維持されるためトランジスタ１２はオフ状態を保つ。一方、トランジスタ１２は、例えば、制御信号Ｓ１がＬレベルかつ制御信号Ｓ３がＨレベルのときにはゲートに接地電圧ＧＮＤが印加されてオンする。なお、導電選択回路５がトランジスタ１２のゲートに印加する電圧は接地電圧ＧＮＤに限られず、トランジスタ１２をオンすることができる電圧であればよい。

　トランジスタ１２のゲートと高電圧ＶＤＤＨとの間にはクランプ回路６が挿入されている。クランプ回路６は、トランジスタ１２のゲート電圧を高電圧ＶＤＤＨにクランプする。なお、トランジスタ１２のゲート耐圧が高電圧ＶＤＤＨの２倍以上であればクランプ回路６は省略してもよい。

　図２は、導電選択回路５およびクランプ回路６の構成例を示す。導電選択回路５は、アノードがレベルシフト回路４の出力に接続され、カソードがトランジスタ１２のゲートに接続されたダイオード５１、およびトランジスタ１２のゲートとグランドとの間に接続され、制御信号Ｓ３によってスイッチング制御されるＮｃｈトランジスタ５２で構成することができる。また、クランプ回路６は、アノードがトランジスタ１２のゲートに接続され、カソードが高電圧ＶＤＤＨに接続されたダイオード６１で構成することができる。なお、導電選択回路５およびクランプ回路６はこれ以外にもさまざまに構成可能である。

　図３は、トランジスタ２１のみがオンしている状態からトランジスタ１１のみがオンするときの電圧Ｖｏｕｔと各トランジスタ１１，１２，２１のゲート電圧との関係を示す。初期状態では制御信号Ｓ１，Ｓ２はＨレベル、制御信号Ｓ３はＬレベルであり、トランジスタ１１，１２はそれぞれゲートに高電圧ＶＤＤＨが印加されてオフし、トランジスタ２１はゲートに制御電圧ＶＤＤが印加されてオンしている。したがって、プッシュプル型駆動回路は接地電圧ＧＮＤを出力している。その後、制御信号Ｓ１，Ｓ２がＬレベルに遷移すると、トランジスタ１１はゲートに接地電圧ＧＮＤが印加されてオンし、トランジスタ２１はゲートに接地電圧ＧＮＤが印加されてオフする。一方、制御信号Ｓ３はＬレベルのままであるのでトランジスタ１２のゲート入力はハイインピーダンスとなり、クランプ回路６がある場合にはゲート電圧は高電圧ＶＤＤＨのままとなり、クランプ回路６がない場合にはゲート電圧は高電圧ＶＤＤＨの２倍まで上昇する。いずれの場合でもトランジスタ１２のゲート電圧は十分に高く保たれるためトランジスタ１２はオフ状態を維持する。

　なお、図示していないが、さらに制御信号Ｓ３がＨレベルに遷移すると、トランジスタ１２はゲートに接地電圧ＧＮＤが印加されてオンする。このように、トランジスタ１１，１２は独立にオン制御可能である。例えばトランジスタ１１，１２の電流能力比を１：９とすると、多チャンネル化されたプッシュプル型駆動回路のうち単チャンネルのみが動作する場合などの通常時にはトランジスタ１１，１２をいずれもオン制御するのに対して、多チャンネル化されたプッシュプル型駆動回路が一斉に動作するといった速い応答速度が要求されない場合にはトランジスタ１１のみをオン制御するとよい。これにより、ソース電流能力を１／１０にして不要な輻射ノイズや消費電力を低減することができる。

　以上、本実施形態によると、独立オン制御が可能な２個のハイサイドトランジスタ１１，１２を有する高電圧出力のプッシュプル型駆動回路において必要なレベルシフト回路は１個で済む。これにより、高耐圧トランジスタの必要総数が減り、プッシュプル型駆動回路の小型化および低コスト化が可能となる。なお、図２に示した構成例では導電選択回路５に高耐圧トランジスタが１個必要となるが、レベルシフト回路を別途設ける場合と比較して高耐圧トランジスタを３個も節約することができる。したがって、プッシュプル型駆動回路を多チャンネル化する場合には高耐圧トランジスタをより多く節約することができ、小型化および低コスト化の効果がより顕著となる。

　（変形例）
　本実施形態に係るプッシュプル型駆動回路を適宜変形すると負性高電圧出力のプッシュプル型駆動回路を構成することができる。図４は、変形例に係るプッシュプル型駆動回路の構成を示す。ハイサイドＰｃｈトランジスタ１１のソースには制御電圧ＶＤＤが印加される。並列接続された２つのローサイドＮｃｈトランジスタ２１，２２のソースには負性高電圧ＶＳＳＬが印加される。そして、ハイサイドトランジスタ１１とローサイドトランジスタ２１，２２との接続点の電圧Ｖｏｕｔで図示しない出力負荷を駆動する。

　制御回路３は、制御電圧ＶＤＤを受けて動作し、図示しないＣＰＵなどから入力される制御信号ＣＴＬに従って制御信号Ｓ１，Ｓ２，Ｓ３を出力してトランジスタ１１，２１，２２のスイッチング動作を制御する。

　レベルシフト回路４Ａは制御信号Ｓ２のＬレベルを接地電圧ＧＮＤから負性高電圧ＶＳＳＬにシフトする。トランジスタ２１はレベルシフト回路４Ａの出力によって制御される。すなわち、トランジスタ２１は、制御信号Ｓ２がＬレベルのときにはゲートに負性高電圧ＶＳＳＬが印加されてオフし、制御信号Ｓ２がＨレベルのときにはゲートに制御電圧ＶＤＤが印加されてオンする。トランジスタ１１は制御信号Ｓ１で直接制御される。なお、レベルシフト回路４ＡのＬレベル出力は負性高電圧ＶＳＳＬに限られず、トランジスタ２１，２２をオフすることができる電圧であればよい。

　導電選択回路５Ａは、アノードがトランジスタ２２のゲートに接続され、カソードがレベルシフト回路４Ａの出力に接続されたダイオード５１、およびトランジスタ２２のゲートと制御電圧ＶＤＤとの間に接続され、制御信号Ｓ３によってスイッチング制御されるＰｃｈトランジスタ５３で構成することができる。導電選択回路５Ａは、レベルシフト回路４Ａから負性高電圧ＶＳＳＬが出力されているときには当該出力をトランジスタ２２のゲートに入力する。すなわち、トランジスタ２２は、制御信号Ｓ２がＬレベルのときにはゲートに負性高電圧ＶＳＳＬが印加されてオフする。一方、レベルシフト回路４Ａから負性高電圧ＶＳＳＬが出力されていないときには、導電選択回路５Ａは、制御信号Ｓ３の論理レベルに応じてトランジスタ２２のゲート入力をハイインピーダンスおよび制御電圧ＶＤＤのいずれか一方に設定する。例えば、制御信号Ｓ２がＨレベルかつ制御信号Ｓ３がＨレベルのときにはトランジスタ２２のゲート入力はハイインピーダンスになる。このとき、図示しないゲート－ドレイン間の寄生容量によってゲート電圧が負性高電圧ＶＳＳＬのまま維持されるためトランジスタ２２はオフ状態を保つ。一方、トランジスタ２２は、例えば、制御信号Ｓ２がＨレベルかつ制御信号Ｓ３がＬレベルのときにはゲートに制御電圧ＶＤＤが印加されてオンする。なお、導電選択回路５Ａがトランジスタ２２のゲートに印加する電圧は制御電圧ＶＤＤに限られず、トランジスタ２２をオンすることができる電圧であればよい。

　クランプ回路６は、トランジスタ２２のゲートと負性高電圧ＶＳＳＬとの間に挿入されており、トランジスタ２２のゲート電圧を負性高電圧ＶＳＳＬにクランプする。クランプ回路６は、アノードがトランジスタ２２のゲートに接続され、カソードが負性高電圧ＶＳＳＬに接続されたダイオード６１で構成することができる。なお、トランジスタ２２のゲート耐圧が負性高電圧ＶＳＳＬの２倍以上であればクランプ回路６は省略してもよい。

　（第２の実施形態）
　図５は、第２の実施形態に係るプッシュプル型駆動回路の構成を示す。本実施形態に係るプッシュプル型駆動回路は、第１の実施形態に係るプッシュプル型駆動回路よりもハイサイドトランジスタを多くした構成となっている。以下、第１の実施形態と異なる点について説明する。

　ハイサイドＰｃｈトランジスタ１３はトランジスタ１１，１２に並列接続されている。トランジスタ１３のゲートと高電圧ＶＤＤＨとの間にはクランプ回路６が挿入されている。クランプ回路６は、トランジスタ１３のゲート電圧を高電圧ＶＤＤＨにクランプする。なお、トランジスタ１３のゲート耐圧が高電圧ＶＤＤＨの２倍以上であればクランプ回路６は省略してもよい。

　導電選択回路５０は、レベルシフト回路４から高電圧ＶＤＤＨが出力されているときには当該出力をトランジスタ１２，１３のゲートに入力する。すなわち、トランジスタ１２，１３は、制御信号Ｓ１がＨレベルのときにはゲートに高電圧ＶＤＤＨが印加されてオフする。一方、レベルシフト回路４から高電圧ＶＤＤＨが出力されていないときには、導電選択回路５０は、制御信号Ｓ３，Ｓ４の論理レベルに応じてトランジスタ１２，１３のゲート入力を、それぞれ独立に、ハイインピーダンスおよび接地電圧ＧＮＤのいずれか一方に設定する。例えば、制御信号Ｓ１がＬレベルかつ制御信号Ｓ４がＬレベルのときにはトランジスタ１３のゲート入力はハイインピーダンスになる。このとき、図示しないゲート－ドレイン間の寄生容量によってゲート電圧が高電圧ＶＤＤＨのまま維持されるためトランジスタ１３はオフ状態を保つ。一方、トランジスタ１３は、例えば、制御信号Ｓ１がＬレベルかつ制御信号Ｓ４がＨレベルのときにはゲートに接地電圧ＧＮＤが印加されてオンする。導電選択回路５０は図２に示した導電選択回路５を２個組み合わせて構成することができる。

　トランジスタ１１，１２，１３は独立にオン制御可能である。したがって、図示しない出力負荷が重いときには３個をオン制御し、中程度のときには２個をオン制御し、軽いときには１個をオン制御して、プッシュプル型駆動回路の駆動能力を適宜切り替えるとよい。

　さらに、出力負荷が重くなったときにはトランジスタ１１，１２，１３を一度にオン制御するのではなく順次オン制御するとよい。図６は、トランジスタ１１，１２，１３のオン個数と電圧Ｖｏｕｔとの変化の様子を示す。重負荷状態になったことが制御信号ＣＴＬによって伝達されると、制御回路３はトランジスタ１１，１２，１３を順次オン制御する。これにより、電圧Ｖｏｕｔのスルーレートを段階的に高めて電圧Ｖｏｕｔの急峻な立ち上がりを抑制し、不要な輻射ノイズを低減することができる。

　（変形例）
　本実施形態に係るプッシュプル型駆動回路を適宜変形すると負性高電圧出力のプッシュプル型駆動回路を構成することができる。図７は、変形例に係るプッシュプル型駆動回路の構成を示す。ハイサイドＰｃｈトランジスタ１１のソースには制御電圧ＶＤＤが印加される。並列接続された３つのローサイドＮｃｈトランジスタ２１，２２，２３のソースには負性高電圧ＶＳＳＬが印加される。そして、ハイサイドトランジスタ１１とローサイドトランジスタ２１，２２，２３との接続点の電圧Ｖｏｕｔで図示しない出力負荷を駆動する。

　導電選択回路５０Ａは、レベルシフト回路４Ａから負性高電圧ＶＳＳＬが出力されているときには当該出力をトランジスタ２２，２３のゲートに入力する。すなわち、トランジスタ２２，２３は、制御信号Ｓ２がＬレベルのときにはゲートに負性高電圧ＶＳＳＬが印加されてオフする。一方、レベルシフト回路４Ａから負性高電圧ＶＳＳＬが出力されていないときには、導電選択回路５０Ａは、制御信号Ｓ３，Ｓ４の論理レベルに応じてトランジスタ２２，２３のゲート入力を、それぞれ独立に、ハイインピーダンスおよび制御電圧ＶＤＤのいずれか一方に設定する。例えば、制御信号Ｓ２がＬレベルかつ制御信号Ｓ４がＨレベルのときにはトランジスタ２３のゲート入力はハイインピーダンスになる。このとき、図示しないゲート－ドレイン間の寄生容量によってゲート電圧が負性高電圧ＶＳＳＬのまま維持されるためトランジスタ２３はオフ状態を保つ。一方、トランジスタ２３は、例えば、制御信号Ｓ２がＬレベルかつ制御信号Ｓ４がＬレベルのときにはゲートに制御電圧ＶＤＤが印加されてオンする。導電選択回路５０Ａは図４に示した導電選択回路５Ａを２個組み合わせて構成することができる。

　なお、本実施形態および変形例ではハイサイドトランジスタまたはローサイドトランジスタが３個であるとしたが、もちろんこれらトランジスタは４個以上であってもよい。

　本発明に係るプッシュプル型駆動回路は小型化が可能であるため、数多くのプッシュプル型駆動回路が実装されるＰＤＰのドライバＩＣなどに有用である。

　１１，１２，１３，２１，２２，２３　トランジスタ
　３　制御回路
　４，４Ａ　レベルシフト回路
　５，５Ａ，５０，５０Ａ　導電選択回路
　６　クランプ回路
　５１　ダイオード
　５２，５３　トランジスタ

Claims

ハイサイドおよびローサイドのいずれか一方において並列接続された複数のトランジスタを有するプッシュプル型駆動回路であって、
　前記複数のトランジスタのスイッチング動作を制御する制御回路と、
　前記制御回路が前記複数のトランジスタをオフ制御するときに出力する制御信号を前記複数のトランジスタがオフ可能な第１の電圧にシフトして前記複数のトランジスタのいずれか一つのゲートに入力するレベルシフト回路と、
　前記レベルシフト回路の出力が前記第１の電圧のときには当該出力を残りのトランジスタのゲートに入力する一方、それ以外のときには前記制御回路の制御に従って前記残りのトランジスタの各ゲート入力をハイインピーダンスおよび前記複数のトランジスタがオン可能な第２の電圧のいずれか一方に設定する導電選択回路とを備えている
ことを特徴とするプッシュプル型駆動回路。
請求項１のプッシュプル型駆動回路において、
　前記残りのトランジスタの各ゲート電圧を前記第１の電圧にクランプするクランプ回路を備えている
ことを特徴とするプッシュプル型駆動回路。
請求項１のプッシュプル型駆動回路において、
　前記制御回路は、前記複数のトランジスタを順次オン制御する
ことを特徴とするプッシュプル型駆動回路。
請求項１のプッシュプル型駆動回路において、
　前記導電選択回路は、
　　前記レベルシフト回路の出力と前記残りのトランジスタの各ゲートとの間に接続されたダイオードと、
　　前記残りのトランジスタの各ゲートと前記第２の電圧との間に接続され、前記制御回路によってスイッチング制御されるトランジスタとを有する
ことを特徴とするプッシュプル型駆動回路。
請求項１のプッシュプル型駆動回路において、
　前記第１の電圧は、前記複数のトランジスタのソース電圧である
ことを特徴とするプッシュプル型駆動回路。
請求項１のプッシュプル型駆動回路において、
　前記第２の電圧は、前記複数のトランジスタに直列接続されたハイサイドおよびローサイドの他方のトランジスタのソース電圧である
ことを特徴とするプッシュプル型駆動回路。