JP2006145869A - プラズマディスプレイ装置及び容量性負荷駆動回路 - Google Patents

プラズマディスプレイ装置及び容量性負荷駆動回路 Download PDF

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Abstract

【課題】 位相調整を行うことなく、遅延時間のバラツキの少ない駆動信号を生成することができるプラズマディスプレイ装置を提供することを課題とする。
【解決手段】 第1の表示電極(Yi)と、第1の表示電極との間に放電を発生させるための第2の表示電極(Xi)と、第1の表示電極に放電電圧を印加する第1の表示電極駆動回路と、第2の表示電極に放電電圧を印加する第2の表示電極駆動回路とを有するプラズマディスプレイ装置が提供される。第1の表示電極駆動回路は、トランス(T1)を用いて第1の信号を入力しその入力信号に応じて第1の表示電極に第1の電位を供給する第1の出力素子(CU)を有する。
【選択図】 図4

Description

本発明は、プラズマディスプレイ装置及び容量性負荷駆動回路に関する。
平面ディスプレイとしてプラズマディスプレイ装置が実用化されており、高輝度の薄型ディスプレイとして期待されている。図1は、3電極型のAC駆動方式のプラズマディスプレイ装置の全体構成を示す図である。図示のように、プラズマディスプレイ装置は、隣接して配置した複数のX電極(X1,X2,X3,…,Xn)及びY電極(Y1,Y2,Y3,…,Yn)と、それに交差する方向に配置した複数のアドレス電極(A1,A2,A3,…,Am)と、交差部分に配置した蛍光体とを有する2枚の基板間に放電ガスを封入したプラズマディスプレイパネル(PDP)1と、アドレス電極にアドレスパルスなどを印加するアドレスドライバ2と、X電極に維持放電(サステイン)パルスなどを印加するX共通ドライバ3と、Y電極に順次走査パルスなどを印加する走査ドライバ4と、Y電極に印加する維持放電(サステイン)パルスなどを走査ドライバ4に供給するY共通ドライバ5と、各部の制御を行う制御回路6とを備える。制御回路6は、更にフレームメモリを含む表示データ制御部7と、走査ドライバ制御部9と共通ドライバ制御部10で構成される駆動制御回路8とを有する。表示データ制御部7はクロックCLK及び表示データDATAを入力し、駆動制御回路8は垂直同期信号Vsync及び水平同期信号Hsyncを入力する。X共通ドライバ3とY共通ドライバ5には、サステインパルスを出力するサステイン回路が設けられており、サステイン回路はサステイン出力素子を有する。プラズマディスプレイ装置については広く知られているので、ここでは装置全体に関するこれ以上の詳しい説明は省略し、本発明に関係するX共通ドライバ3とY共通ドライバ5についてのみ更に説明する。
図2は、下記の特許文献1に開示されたパワートランジスタ駆動回路の概略構成をブロック図で表した図であり、破線で示すように全体がIC11に設けられている。プラズマディスプレイ装置では、図2のパワートランジスタ駆動ICを、サステイン出力素子をドライブするためのプリドライブ回路として使用する。図2に示すパワートランジスタ駆動IC11では、ハイレベル入力電圧HINを入力回路21で増幅し、ハイレベルシフト回路22によってハイレベル基準電圧Vrを基準とした電圧に変換し、更に出力増幅回路23を介してハイレベル出力電圧HOとして出力している。また、ローレベル入力電圧LINを入力増幅回路24で増幅し、遅延回路25を介して出力増幅回路26へ入力して増幅した後ローレベル出力電圧LOとして出力している。参照番号12と13はハイレベル入力電圧HINとローレベル入力電圧LINの入力端子を、参照番号16と19はハイレベル出力電圧HOとローレベル出力電圧LOの出力端子を、参照番号15はハイレベル電源電圧Vcの供給端子を、参照番号17はハイレベル基準電圧Vrの供給端子を、参照番号18はローレベル電源電圧Vdの供給端子を、参照番号20はグランド端子を示す。
図2のパワートランジスタ駆動ICにおいて、遅延回路25は、ハイレベル入力電圧HINとハイレベル出力電圧HOの立ち上がり時刻の差分tdLH(HO)と、ローレベル入力電圧LINとローレベル出力電圧LOの立ち上り時刻の差分tdLH(LO)が等しくなるように調整する働きをしている。更に、遅延回路25は、ハイレベル入力電圧HINとハイレベル出力電圧HOの立ち下がり時刻の差分tdHL(HO)と、ローレベル入力電圧LINとローレベル出力電圧LOの立ち下り時刻の差分tdHL(LO)が等しくなるように調整する働きもしている。しかしながら、遅延回路25によってtdLH(HO)とtdLH(LO)を完全に一致させることはできず、ある程度の差が生じるのが避けられない。同様に、tdHL(HO)とtdHL(LO)を完全に一致させることはできず、ある程度の差が生じるのが避けられない。
図2のパワートランジスタ駆動ICをプラズマディスプレイ装置のプリドライブ回路として使用する場合、その出力端子16,19には、パワーMOSFETやIGBT(Insulated Gate Bipolar Transistor)などのサステイン出力素子が接続される。プラズマディスプレイ装置(PDP装置)では、サステイン出力素子をオン・オフすることによってサステインパルスを生成し、プラズマディスプレイパネル(PDP)のX電極とY電極に供給している。
図3は、PDP装置におけるサステイン回路の一例を示しており、図2のパワートランジスタ駆動ICをサステイン出力素子のプリドライブ回路11A,11Bに使用する。図3において、CUとCDはサステイン出力素子を示し、この出力素子をオン・オフさせることによって、容量性負荷に相当するPDPへサステインパルスを供給している。図3において、入力信号CUIはプリドライブ回路11Aのハイレベル入力電圧として入力され、ハイレベル出力電圧として出力素子CUへ供給される。また、入力信号CDIはプリドライブ回路11Aのローレベル入力電圧として入力され、ローレベル出力電圧として出力素子CDへ供給される。
出力素子CUがオンすると電源電圧Vsが、ダイオードD1と出力素子CUを介してPDPへ供給される(この時、出力素子CDはオフ)。また、出力素子CDがオンすると、この出力素子CDを介してPDPへグランド(GND)電圧が供給される(この時、出力素子CUはオフ)。なお、出力素子CUを駆動するプリドライブ回路11Aの電源電圧(容量C1に蓄えられるハイレベル電源電圧)は、電源VeからダイオードD2を介して、容量C1に充電される。また、出力素子CDを駆動するプリドライブ回路11Aの電源電圧(容量C2に蓄えられるローレベル電源電圧)は、電源Veから直接容量C2に充電される。図3に示した回路では、出力素子CU,CDを交互にオン・オフすることによって、PDPへサステインパルスを供給する。
図3のLUとLDは電力回収出力素子であり、このLU、LDをオン・オフすることによって、CU、CDの電力を低減する働きをしている。図3において、入力信号LUIはプリドライブ回路のハイレベル入力電圧として入力され、ハイレベル出力電圧として出力素子LUに供給される。また、入力信号LDIはプリドライブ回路のローレベル入力電圧として入力され、ローレベル出力電圧として出力素子LDに供給される。
出力素子LUがオンすると、電源電圧VsとGNDの間に直列に接続された容量C5とC6の中点電圧Vpが、出力素子LU、ダイオードD4、コイルL1を介してPDPに供給される(この時、出力素子LDはオフ)。また、出力素子LDがオンすると、コイルL2、ダイオードD5、出力素子LDを介してPDPに上記の中点電圧Vpが供給される(この時、出力素子LUはオフ)。なお、出力素子LUを駆動するプリドライブ回路の電源電圧(容量C3に蓄えられているハイレベル電源電圧)は、電源VeからダイオードD3を介して、容量C3に充電される。また、出力素子LDを駆動するプリドライブ回路の電源電圧(容量C4に蓄えられているローレベル電源電圧)は、電源Veから直接容量C4に充電される。図3に示した回路では、上記出力素子LUをサステイン出力素子CUがオンする直前にオンさせ、上記出力素子LDをサステイン出力素子CDがオンする直前にオンさせることによって、CU、CDで生じる電力損失を低減する働きをしている。
なお、図3に示した回路において、スイッチSW1は、プラズマディスプレイ装置のリセット期間にオンし、リセット電圧Vwを出力素子CUを介してPDPに供給する働きをしている。
また、下記の特許文献2には、パワートランジスタの駆動方法及び回路、並びに該回路を含む集積回路が記載されている。
特開2004−274719号公報 特許第3069043号公報
図2の回路では、伝送速度が遅いため遅延時間のバラツキが大きい。この結果、サステイン出力素子のハイサイド素子CUへ供給する駆動パルスとローサイド素子CDへ供給する駆動パルスとの間にタイミングマージンを確保するための隙間(CU、CDともにオフする期間)を長く確保する必要があった。このため、サステイン周期を短くし、サステインパルス数を増加する上での障害となっていた。
また、上記遅延時間が大きい場合、電力回収用素子LUとサステイン出力素子のハイサイド素子CUとのオンタイミングのバラツキ、及び、電力回収素子LDと出力素子のローサイド素子CDとのオンタイミングのバラツキも大きくなるため、電力回収効率が低下する可能性があった。さらに、ALIS方式における駆動マージンの低下も問題となる。
この課題を回避するため、位相調整等を行う必要があり、この位相調整回路の追加、調整工数の増加によるコストアップにつながっていた。
本発明の目的は、上記位相調整を行うことなく、上記遅延時間のバラツキの少ない駆動信号を生成することができるプラズマディスプレイ装置及び容量性負荷駆動回路を提供することにある。
また、本発明のもう一つの目的は、上記位相調整等を行う場合でも、従来に比べより高精度の調整を行うことによって、サステインパルス数を増加でき、電力回収効率をより高くでき、ALIS方式を使用する場合でも、より駆動マージンの広いプラズマディスプレイ装置及び容量性負荷駆動回路を提供することにある。
本発明の一観点によれば、第1の表示電極と、第1の表示電極との間に放電を発生させるための第2の表示電極と、第1の表示電極に放電電圧を印加する第1の表示電極駆動回路と、第2の表示電極に放電電圧を印加する第2の表示電極駆動回路とを有するプラズマディスプレイ装置が提供される。第1の表示電極駆動回路は、トランスを用いて第1の信号を入力しその入力信号に応じて第1の表示電極に第1の電位を供給する第1の出力素子を有する。
第1の出力素子はトランスを用いて信号を入力するので、位相調整を行うことなく、遅延時間のバラツキを少なくして第1の出力素子を駆動することができる。また、位相調整等を行う場合でも、より高精度の調整を行うことができ、サステインパルス数を増加でき、電力回収効率をより高くでき、ALIS方式を使用する場合でも、より駆動マージンを広くすることができる。
以下、本発明の実施の形態について、図を用いて説明する。
(第1の実施形態)
本発明の第1の実施形態によるプラズマディスプレイ装置は、図1に示す全体構成を有する。その詳細は、上記の図1の説明と同じである。以下、X電極X1〜Xnの個々又はそれらを総称してX電極Xiといい、Y電極Y1〜Ynの個々又はそれらを総称してY電極Yiという。X電極Xi及びY電極Yiは、表示電極であり、その間に絶縁体を有して容量性負荷を構成する。Y共通ドライバ5は、X電極Xi及びY電極Yi間でサステイン放電を行わせるためにY電極Yiにサステインパルスを供給するY電極の容量性負荷駆動回路である。X共通ドライバ3は、X電極Xi及びY電極Yi間でサステイン放電を行わせるためにX電極Xiにサステインパルスを供給するX電極の容量性負荷駆動回路である。X共通ドライバ3及びY共通ドライバ5は、互いに構成が同様であるので、以下、Y共通ドライバ5を例に説明する。
図4は、本発明の第1の実施形態による図1のY共通ドライバ(Yサステイン駆動回路)5の構成例を示す回路図である。
増幅回路M1は、入力端子CUIから入力される信号を増幅して出力する。トランスT1は、1次巻線及び2次巻線を有する。増幅回路M1の出力は、トランスT1の1次巻線及び容量C11を介してグランドに接続される。トランスT1の2次巻線は、NチャンネルパワーMOS電界効果トランジスタ(FET)CUのゲート及びY電極Yi間に接続される。以下、パワーMOSFETをMOSトランジスタという。MOSトランジスタCUは、ソースがY電極Yiに接続され、ドレインが正の電源電圧Vsに接続される。電源電圧Vsは、例えば180Vである。MOSトランジスタCUの基準電位は、MOSトランジスタCUのソースが接続されたY電極Yiの電位である。Y電極Yiの電位は、図5に示すように、0Vから電源電圧Vsまでの間で変化する。トランスT1は、入力端子CUIのグランド基準の入力信号を入力し、Y電極Yiの電位を基準にした信号に変換してMOSトランジスタCUのゲートに出力することができる。なお、図5の詳細は後述する。
PチャンネルMOSトランジスタCU2は、MOSトランジスタCUと並列に接続される。MOSトランジスタCU2のゲートは、ドライブ回路M11を介して入力端子CUIに接続される。MOSトランジスタCU2は、ソースが電源電圧Vsに接続され、ドレインがダイオードD11のアノードに接続される。ダイオードD11のカソードは、Y電極Yiに接続される。ドライブ回路M11及びダイオードD11を設けることにより、MOSトランジスタCU2を駆動することができる。
次に、ドライブ回路M11の構成を説明する。抵抗R111は、電源電圧Vs及びMOSトランジスタCU2のゲート間に接続される。抵抗R112は、MOSトランジスタCU2のゲート及びNPN接合のバイポーラトランジスタQ11のコレクタ間に接続される。バイポーラトランジスタQ11のエミッタは、グランドに接続される。抵抗R113は、入力端子CUI及びバイポーラトランジスタQ11のベース間に接続される。抵抗R114は、バイポーラトランジスタQ11のベース及びグランド間に接続される。
増幅回路M2は、入力端子CDIから入力される信号を増幅して出力する。トランスT2は、1次巻線及び2次巻線を有する。増幅回路M2の出力は、トランスT2の1次巻線及び容量C12を介してグランドに接続される。トランスT2の2次巻線は、NチャンネルMOSトランジスタCDのゲート及びグランド間に接続される。MOSトランジスタCDは、ソースがグランドに接続され、ドレインがY電極Yiに接続される。
ドライブ回路M12は、増幅回路であり、入力端子CDIから入力される信号を増幅して出力する。NチャンネルMOSトランジスタCD2は、ゲートが増幅回路M12の出力に接続され、ソースがグランドに接続され、ドレインがY電極Yiに接続される。
MOSトランジスタCUは、トランスT1を用いて信号を入力しその入力信号に応じてY電極Yiに電源電圧(ハイレベル)Vsを供給する。MOSトランジスタCU2は、トランスを用いないで信号を入力しその入力信号に応じてY電極Yiに電源電圧Vsを供給する。MOSトランジスタCDは、トランスT2を用いて信号を入力しその入力信号に応じてY電極Yiにグランド(ローレベル)を供給する。MOSトランジスタCD2は、トランスを用いないで信号を入力しその入力信号に応じてY電極Yiにグランドを供給する。
なお、スイッチSW1は、プラズマディスプレイ装置のリセット期間にオンし、リセット電圧VwをY電極Yiに供給する働きをしている。
本実施形態では、MOSトランジスタCU及びCDのドライブ回路としてトランスT1及びT2を用いることにより、図2に示した回路を用いる場合に比べ、MOSトランジスタCU及びCDをより高速に駆動することができる。ただし、トランスT1及びT2は高周波数信号を伝達することは可能であるが、低周波数信号を伝達することは困難である。そこで、MOSトランジスタCUと並列に低周波数用MOSトランジスタCU2を接続し、MOSトランジスタCDと並列に低周波数用MOSトランジスタCD2を接続している。入力端子CUI及びCDIに低周波数信号が入力された場合には、MOSトランジスタCU2及びCD2が導通する。
図5は、図4のY共通ドライバ5の動作を説明するためのタイミングチャートである。MOSトランジスタCU,CU2,CD,CD2の動作により、Y電極Yiにはサステインパルスが供給される。MOSトランジスタCU,CU2,CD,CD2の波形は、ハイレベルがオン(導通)を示し、ローレベルがオフ(非導通)を示す。NチャンネルMOSトランジスタは、ゲートがハイレベルになるとオンする。PチャンネルMOSトランジスタは、ゲートがローレベルになるとオンする。
まず、時刻t501では、入力端子CUIの入力信号に応じてMOSトランジスタCUがオンし、それに少し遅れてMOSトランジスタCU2がオンする。MOSトランジスタCU2に接続されるドライブ回路M11は、MOSトランジスタCUに接続されるトランスT1より動作が遅い。MOSトランジスタCUはトランスT1を用いて入力端子CUIの信号を入力し、MOSトランジスタCU2はトランスT1を用いないでドライブ回路M11を用いて入力端子CUIの信号を入力するため、MOSトランジスタCU2のオン開始時間が遅れる。
トランジスタCUがオンになると、電源電圧Vsは、トランジスタCUを介して、Y電極Yiに供給される。Y電極Yiは、電源電圧Vsにクランプされる。その後、入力端子CUIの入力信号に応じてトランジスタCU及びCU2がオフする。Y電極Yiは、電源電圧Vsを維持する。
次に、時刻t502では、入力端子CDIの入力信号に応じてトランジスタCD及びCD2がオンする。Y電極Yiは、トランジスタCD及びCD2を介して、グランドに接続される。Y電極Yiは、グランドにクランプされる。その後、入力端子CDIの入力信号に応じてトランジスタCD及びCD2がオフする。Y電極Yiは、グランドを維持する。以後、上記の時刻t501〜t502の動作を繰り返す。
以上はY電極Yiのサステインパルスについて説明した。X電極Xiのサステインパルスは、Y電極Yiのサステインパルスを逆相にした信号である。時刻t501では、X電極Xi及びY電極Yi間に電圧Vsが印加される。X電極Xi及びY電極Yi間の表示のためのサステイン放電は、時刻t501付近で生じ、発光する。同様に、Y電極Yiがグランドのときに、X電極Xiが電源電圧Vsになると、その時刻付近でサステイン放電が発生して発光する。
図3に示した回路では、図3におけるMOSトランジスタCU及びCDを駆動するため図2に示したパワートランジスタの駆動用ICを使用している。これに対して、本実施形態では、上記パワートランジスタの駆動用ICの代わりに、トランスT1及びT2を用いている。
本実施形態では、MOSトランジスタ(出力素子)CU及びCDのドライブ回路としてトランスT1及びT2を用いることにより、図2に示した回路を用いる場合に比べ、MOSトランジスタCU及びCDをより高速に駆動することができる。すなわち、前述したタイミングマージンを確保するための隙間を短くすることができる。よって、本実施形態では、図2に示した回路を用いる場合に必要であった入出力遅延時間の調整を行うことなく、MOSトランジスタCU及びCDを高速で駆動することができる。従って、サステインパルスの周期を短くし、サステインパルス数を増加させプラズマディスプレイ装置の輝度を高くすることができる。また、MOSトランジスタCU及びCDのゲート信号の遅延時間のバラツキを小さくすることができる。
このトランスT1及びT2を用いた場合、サステインパルスを発生させるためにMOSトランジスタCU及びCDを高周波数駆動することは可能であるが、プラズマディスプレイパネルを電源電圧Vs又はグランドへ長い期間クランプさせることは難しい。そこで、MOSトランジスタCUと並列に低周波数用MOSトランジスタ(出力素子)CU2を接続し、MOSトランジスタCDと並列に低周波数用MOSトランジスタ(出力素子)CD2を接続している。Y電極Yiを長い期間クランプさせる場合は、これらMOSトランジスタCU2又はCD2を導通させている。ドライブ回路M11は、MOSトランジスタCU2のドライブ回路である。増幅回路M12は、MOSトランジスタCD2のドライブ回路である。本実施形態では、MOSトランジスタCU及びCU2は入力端子CUIの同一の入力信号を入力し、MOSトランジスタCD及びCD2は入力端子CDIの同一の入力信号を入力して駆動している。この場合、MOSトランジスタCU2がオフしてからMOSトランジスタCDをオンさせ、MOSトランジスタCD2がオフしてからMOSトランジスタCUをオンさせるように駆動すればよい。
また、MOSトランジスタCU2及びCD2へ独立した駆動信号を供給して、サステイン期間ではMOSトランジスタCU及びCDのみをオンさせ、サステインパルスより長い周期の信号をプラズマディスプレイパネルのY電極Yiへ供給する場合にMOSトランジスタCU2又はCD2を導通させることにより、上記駆動シーケンスをフリーにすることができ、より高速な駆動が可能となる。
(第2の実施形態)
図6は、本発明の第2の実施形態による図1のY共通ドライバ(Yサステイン駆動回路)5の構成例を示す回路図である。図6の回路は、図4の回路に対して、基本的に同じであり、以下の電力回収回路が追加されている。
増幅回路M3は、入力端子LUIから入力される信号を増幅して出力する。トランスT3は、1次巻線及び2次巻線を有する。増幅回路M3の出力は、トランスT3の1次巻線及び容量C13を介してグランドに接続される。トランスT3の2次巻線は、NチャンネルMOSトランジスタ(出力素子)LUのゲート及びソース間に接続される。MOSトランジスタLUは、ソースがダイオードD4のアノードに接続され、ドレインが容量C6を介してグランドに接続される。コイルL1は、ダイオードD4のカソード及びY電極Yi間に接続される。ダイオードD4は、容量C6の電位VpからMOSトランジスタLU及びコイルL1を介してY電極Yiに順方向電流を流す。
増幅回路M4は、入力端子LDIから入力される信号を増幅して出力する。トランスT4は、1次巻線及び2次巻線を有する。増幅回路M4の出力は、トランスT4の1次巻線及び容量C14を介してグランドに接続される。トランスT4の2次巻線は、NチャンネルMOSトランジスタ(出力素子)LDのゲート及びソース間に接続される。MOSトランジスタLDは、ソースが容量C6を介してグランドに接続され、ドレインがダイオードD5のカソードに接続される。コイルL2は、ダイオードD5のアノード及びY電極Yi間に接続される。ダイオードD5は、Y電極YiからMOSトランジスタLD及びコイルL2を介して容量C6の電位Vpに順方向電流を流す。
なお、上記の電力回収回路は、後に図7を参照しながら説明するように、常に高周波数で動作するため、MOSトランジスタCU2及びCD2のような低周波数用MOSトランジスタを必要としない。
また、図3の回路と同様に、容量C6に容量C5を接続してもよい。その場合、容量C5は、電源電圧Vs及び容量C6間に接続される。
図7は、図6のY共通ドライバ5の動作を説明するためのタイミングチャートである。MOSトランジスタCU,CU2,CD,CD2の動作により電源電圧Vs又はグランドにクランプし、MOSトランジスタLU及びLDにより電力回収を行う。MOSトランジスタLU,CU,CU2,LD,CD,CD2の波形は、ハイレベルがオン(導通)を示し、ローレベルがオフ(非導通)を示す。
まず、時刻t701において、入力端子LUIの入力信号に応じてMOSトランジスタLUがオンする。容量C6は、後に説明するように、充電されているので、容量C6の電位VpはMOSトランジスタLU、ダイオードD4及びコイルL1を介して、LC共振によりY電極Yiに供給される。Y電極Yiは、電源電圧Vsに向けて上昇する。
次に、時刻t702では、入力端子CUIの入力信号に応じてMOSトランジスタCUがオンし、それに少し遅れてMOSトランジスタCU2がオンする。この動作は、図5の時刻t501の動作と同様である。電源電圧Vsは、MOSトランジスタCUを介して、Y電極Yiに供給される。Y電極Yiは、電源電圧Vsにクランプされる。その後、入力端子LUIの入力信号に応じてMOSトランジスタLUがオフし、入力端子CUIの入力信号に応じてMOSトランジスタCU及びCU2がオフする。Y電極Yiは、電源電圧Vsを維持する。
次に、時刻t703では、入力端子LDIの入力信号に応じてMOSトランジスタLDがオンする。Y電極Yiの電荷(電力)は、コイルL2、ダイオードD5及びMOSトランジスタLDを介して、グランドに接続された容量C6の電位VpにLC共振により放出される。これにより、容量C6は、充電され、電力回収を行うことができる。Y電極Yiは、グランドに向けて下降する。
次に、時刻t704では、入力端子CDIの入力信号に応じてMOSトランジスタCD及びCD2がオンする。Y電極Yiは、トランジスタCD及びCD2を介して、グランドに接続される。Y電極Yiは、グランドにクランプされる。その後、入力端子LDIの入力信号に応じてMOSトランジスタLDがオフし、入力端子CDIの入力信号に応じてMOSトランジスタCD及びCD2がオフする。Y電極Yiは、グランドを維持する。以後、上記の時刻t701〜t704の動作を繰り返す。
本実施形態では、電力回収回路を駆動するMOSトランジスタLU及びLDの駆動回路としてトランスT3及びT4を用いている点に特徴がある。MOSトランジスタLU及びLDはサステインパルスの立ち上がり時、及び、立ち下がり時の短い期間(高周波数)において導通する。上記MOSトランジスタLU及びLDをトランスT3及びT4で駆動することにより、図2に示した回路を用いる場合に比べ、MOSトランジスタLU及びLDをより高速に駆動することができる。この結果、電力回収用素子LUとサステイン出力素子のハイサイド素子CUとのオンタイミングの差、及び、電力回収素子LDと出力素子のローサイド素子CDとのオンタイミングの差をより高精度に設定することができ、電力回収効率の向上を図ることができる。
(第3の実施形態)
図8は、本発明の第3の実施形態による図1のY共通ドライバ(Yサステイン駆動回路)5の構成例を示す回路図である。図8の回路は、図6の回路に対して、基本的に同じであり、以下の点が異なる。
変調回路EN1,EN2、復調回路RE1,RE2及び増幅回路M13,M14が追加され、これによりMOSトランジスタCU及びCDを高周波数のみならず低周波数でも駆動することができるようになる。その結果、図6の低周波数用MOSトランジスタCU2及びCD2が不要になる。
変調回路EN1は、入力端子CUI及び増幅回路M1の入力間に接続され、入力端子CUIからの低周波数信号を高周波数信号に変調して増幅回路M1に出力する。復調回路RE1は、トランスT1の2次巻線の高周波数信号を低周波数信号に復調して増幅回路M13に出力する。増幅回路M13は、復調回路RE1の出力信号を増幅してMOSトランジスタCUのゲートに出力する。
ダイオードD2は、アノードがフローティング電源電圧FVeに接続され、カソードが容量C1を介してY電極Yiに接続される。フローティング電源電圧FVeは、例えば15Vである。復調回路RE1及び増幅回路M13は、容量C1の両端に接続され、Y電極Yiの電位を基準電位としたフローティング電源電圧の供給を受ける。トランスT1の2次巻線における基準電位も、Y電極Yiの電位である。
変調回路EN2は、入力端子CDI及び増幅回路M2の入力間に接続され、入力端子CDIからの低周波数信号を高周波数信号に変調して増幅回路M2に出力する。復調回路RE2は、トランスT2の2次巻線の高周波数信号を低周波数信号に復調して増幅回路M14に出力する。増幅回路M14は、復調回路RE2の出力信号を増幅してMOSトランジスタCDのゲートに出力する。容量C2は、フローティング電源電圧FVe及びグランド間に接続される。復調回路RE2及び増幅回路M14は、容量C2の両端に接続され、グランドを基準電位としたフローティング電源電圧の供給を受ける。トランスT2の2次巻線における基準電位も、グランドである。
図9は、図8の回路の動作を説明するためのタイミングチャートである。電圧V1は、変調回路EN1の出力電圧を示す。電圧V2は、トランスT1の入力電圧を示す。電圧V3は、復調回路RE1の入力電圧を示す。電圧V4は、復調回路RE1の出力電圧を示す。電圧VCUGは、MOSトランジスタCUのゲート電圧を示す。
変調回路EN1は、入力端子CUIの入力信号の立ち上がりエッジの信号を入力するとエッジパルスの電圧V1を出力し、立ち下がりエッジの信号を入力してもエッジパルスの電圧V1を出力する。これにより、変調回路EN1は、入力端子CUIの低周波数信号を高周波数信号V1に変調することができる。増幅回路M1は、電圧V1を増幅して電圧V2を出力する。
トランスT1は、グランド基準の電圧V2を入力し、Y電極Yiの電位を基準とする電圧V3を出力する。電圧V2は変調回路EN1により高周波数信号に変調されているので、入力端子CUIの入力信号が低周波数信号であっても、トランスT1は電圧V2を電圧V3として正常に伝達することができる。
復調回路RE1は、電圧V3のエッジパルスを入力すると立ち上がりエッジ又は立ち下がりエッジの信号V4を出力する。具体的には、復調回路RE1は、エッジパルスの電圧V3を入力する毎にレベル反転を行い、立ち上がりエッジ及び立ち下がりエッジの信号V4を交互に出力する。これにより、復調回路RE1は、高周波数信号V3を低周波数信号V4に復調することができる。増幅回路M13は、電圧V4を増幅して電圧VCUGを出力する。結果として、電圧VCUGは、入力端子CUIの入力信号と同じ論理レベル信号となる。
なお、変調回路EN2及び復調回路RE2の動作は、変調回路EN1及び復調回路RE1の動作と同様である。
本実施形態は、変調回路EN1、EN2及び復調回路RE1、RE2を用いた点が特徴である。上記変調回路EN1によって、入力端子CUIの信号を高周波信号に符号化して増幅回路M1を介してトランスT1の1次巻線へ供給している。また、復調回路RE1ではトランスT1の2次巻線から出力される符号化された高周波数信号を駆動パルスに再生して、増幅回路M13を介してMOSトランジスタCUへ供給している。MOSトランジスタCDに関しても同様に駆動することができる。
MOSトランジスタCU及びCDを駆動するパルスは、サステインパルスの周期よりも長い周期のパルスの場合も考えられる。例えば、プラズマディスプレイパネルのX電極Xi又はY電極Yiを電源電圧Vs又はグランドへ比較的長い期間クランプする場合である。その場合でも、MOSトランジスタCU及びCDへ供給するために必要十分な駆動電圧を供給するため、増幅回路M13及びM14の電源電圧供給用にフローティング電源を設け、このフローティング電源から電源電圧FVeを供給している。
電源電圧投入時、及び、電源電圧遮断時における誤動作を防止するため、入力端子CUI及びCDIの信号がハイレベルのときにMOSトランジスタCU及びCDをオンさせ、入力端子CUI及びCDIの信号がローレベルのときにMOSトランジスタCU及びCDをオフさせている。この結果、電源電圧が低く変調回路EN1,EN2及び復調回路RE1,RE2が動作していない場合は、MOSトランジスタCU及びCDの駆動パルスがローレベルとなり、MOSトランジスタCU及びCDがオフ状態となる。従って、電源電圧投入時、及び、電源電圧遮断時にMOSトランジスタCU及びCDがオン状態となり破壊等に至ることがない。
(第4の実施形態)
図10は、本発明の第4の実施形態による図1のY共通ドライバ(Yサステイン駆動回路)5の構成例を示す回路図である。図10の回路は、図6の回路に対して、基本的に同じであり、以下の点が異なる。
図6の回路はハイレベルがVsでありローレベルがグランドであるサステインパルスをY電極Yiに供給したが、図10の回路はハイレベルが+Vs/2でありローレベルが−Vs/2であるサステインパルスをY電極Yiに供給する。
電源電圧+Vs/2は、抵抗R111、MOSトランジスタCUのドレイン及びMOSトランジスタCU2のソースに供給される。電源電圧−Vs/2は、トランスT2の2次巻線、MOSトランジスタCDのソース及びMOSトランジスタCD2のソースに供給される。
図6ではドライブ回路M12が増幅回路であったが、図10の回路ではドライブ回路M12はローレベルシフト回路である。以下、ローレベルシフト回路M12の構成を説明する。抵抗R121は、電源電圧−Vs/2及びMOSトランジスタCD2のゲート間に接続される。抵抗R122は、MOSトランジスタCD2のゲート及びPNP接合バイポーラトランジスタQ12のコレクタ間に接続される。バイポーラトランジスタQ12のエミッタは、電源電圧Vccに接続される。電源電圧Vccは、例えば5V又は3Vである。抵抗R123は、入力端子CDI及びバイポーラトランジスタQ12のベース間に接続される。抵抗R124は、電源電圧Vcc及びバイポーラトランジスタQ12のベース間に接続される。ローレベルシフト回路M12は、入力端子CDIのグランド基準の信号を電位−Vs/2基準の信号に変換してMOSトランジスタCD2のゲートに出力する。
本実施形態では、サステイン電源電圧として、+Vs/2と−Vs/2の2つの電源電圧を用いている点に特徴がある。図10の回路では、図6の電力回収用容量C6を削除することができる。MOSトランジスタLUのドレイン及びMOSトランジスタLDのソースは、グランドに接続される。MOSトランジスタCU及びCDのドライブ回路として、トランスT1及びT2を用いることにより、入力端子CUI及びCDIのグランドを基準とした入力信号を、出力素子(MOSトランジスタ)CU及びCDの基準電圧(MOSトランジスタのソース電圧等)を基準とした駆動パルスへ容易に変換することができる。このように基準電圧レベルが異なる信号へ変換する場合でも、本実施形態では高速性能に優れたトランスT1〜T4を用いているため、遅延時間のバラツキを小さくできる。
(第5の実施形態)
図11は、本発明の第5の実施形態による図1のY共通ドライバ(Yサステイン駆動回路)5の構成例を示す回路図である。図11の回路は、図8の回路に対して、基本的に同じであり、以下の点が異なる。
図8の回路はハイレベルがVsでありローレベルがグランドであるサステインパルスをY電極Yiに供給したが、図11の回路はハイレベルが+Vs/2でありローレベルが−Vs/2であるサステインパルスをY電極Yiに供給する。電源電圧+Vs/2は、MOSトランジスタCUのドレインに供給される。電源電圧−Vs/2は、トランスT2の2次巻線、復調回路RE2、増幅回路M14、容量C2及びMOSトランジスタCDのソースに供給される。
本実施形態では、図8に示した回路と比較して、サステイン電源電圧として+Vs/2と−Vs/2の2つの電源電圧を用いている点が異なる。図11に示した回路では、図8の電力回収用容量C6を削除することができる。MOSトランジスタLUのドレイン及びMOSトランジスタLDのソースは、グランドに接続される。MOSトランジスタCU及びCDのドライブ回路として、トランスT1及びT2を用いることにより、入力端子CUI及びCDIのグランドを基準とした入力信号を、出力素子(MOSトランジスタ)CU及びCDの基準電圧(MOSトランジスタのソース電圧等)を基準とした駆動パルスへ変換することができる。その他の動作は、図8に示した回路と同様である。
(第6の実施形態)
図12は、本発明の第6の実施形態による図1のY共通ドライバ(Yサステイン駆動回路)5の構成例を示す回路図である。図12の回路は、図8の回路に対して、基本的に同じであり、入出力遅延時間調整回路CH1,CH2,CH3,CH4を追加した点が異なる。入出力遅延時間調整回路CH1〜CH4は、可変抵抗及び容量からなり、可変抵抗の抵抗値を変えることにより入力信号に対する出力信号の遅延時間を調整することができる。
入出力遅延時間調整回路CH1は、入力端子CUI及び変調回路EN1間に接続され、入力端子CUIの信号を遅延して変調回路EN1に出力する。入出力遅延時間調整回路CH1は、入力端子CDI及び変調回路EN2間に接続され、入力端子CDIの信号を遅延して変調回路EN2に出力する。入出力遅延時間調整回路CH3は、入力端子LUI及び増幅回路M3間に接続され、入力端子LUIの信号を遅延して増幅回路M3に出力する。入出力遅延時間調整回路CH4は、入力端子LDI及び増幅回路M4間に接続され、入力端子LDIの信号を遅延して増幅回路M4に出力する。
入出力遅延時間調整回路CH1〜CH4では、入力端子CUI,CDI,LUI,LDIの信号の立ち上がり時刻と、MOSトランジスタCU,CD,LU,LDの駆動パルス(ゲート電圧)VCUG,VCDG,VLUG,VLDGの立ち上がり時刻との差(入出力遅延時間)が一定の値となるように、入出力遅延時間調整回路CH1〜CH4内の遅延時間を調整している。本実施形態では、トランスT1〜T4を用いて信号伝送を高速で行っているため、図2に示したICを用いた場合と比較して、調整する前の遅延時間のバラツキが少ない。よって、上記入出力遅延時間の調整をより高精度に行うことができる。
本実施形態において、入出力遅延時間調整回路CH1〜CH4として抵抗と容量からなる時定数回路用いており、抵抗値を調整することにより上記遅延時間の調整を行っているが他の回路を用いても良い。
また、第3の実施形態(図8)以外の上記の実施形態の回路の入力部に上記入出力遅延時間調整回路CH1〜CH4を用いた場合でも、より高精度に遅延時間の調整を行うことができる。
以上のように、第1〜第6の実施形態では、高速応答性に優れたトランスをプリドライブ回路として適用した。しかしながら、トランスは、周波数の低い信号を伝えることが難しい。トランスの飽和を防ぐためには大型にしなければならず、回路規模の増大につながる。そこで、下記2つの方法によりこの問題を解決した。
(1)サステインパルス用信号(高周波数信号)はトランスで供給し、オプションパルス等に使用する低周波数信号は補助回路により供給する。
(2)トランス1次側に変調回路を設け、トランスの2次側に復調回路を設け、低周波数信号を高周波信号に変換して伝送し、トランスの2次側で本来のドライブ信号に再生する。
第1〜第6の実施形態によれば、位相調整を行わなくても、遅延時間のバラツキの少ない駆動信号を有するプラズマディスプレイ装置、及び、容量性負荷駆動回路を提供することができる。
また、上記位相調整等を行う場合でも、図2の回路に比べより高精度の調整を行うことができ、サステインパルス数増加、電力回収効率向上、ALIS方式における駆動マージン拡大が可能となる。
上記のALIS方式を説明する。プラズマディスプレイ装置は、図1に示すように、X電極Xi及びY電極Yiが交互に並び、X電極Xiの両側にY電極Yiが存在する。図1のプラズマディスプレイ装置では、X電極Xiは一方に隣接するY電極Yiとの間のみサステイン放電を行う。例えば、X電極X1及びY電極Y1間でサステイン放電を行い、X電極X2及びY2間でサステイン放電を行う。これに対し、ALIS方式では、X電極Xiは両側に隣接するY電極Yiとの間でサステイン放電を行う。例えば、第1のフィールドではX電極X1及びY1間でサステイン放電を行い、第2のフィールドではX電極X1及びY電極Y2間でサステイン放電を行う。
回路素子の遅延時間がばらついて、サステインパルスの形状やタイミングがずれると、正常な動作が行えなくなる可能性が増加する。通常、電源電圧Vsの動作可能な最大値Vs(max)と最小値Vs(min)との差ΔVsを駆動マージンと呼ぶが、回路素子の遅延時間がばらついて、サステインパルスの形状やタイミングがずれると、駆動マージンΔVsが低下する。これは装置の動作の安定性が低下することを意味する。
また、ALIS方式では、同じ電圧が印加される隣接する電極間では放電は生じないが、この印加タイミングにずれが生じると、表示を行わない表示ラインでも一時的に放電が発生し、アドレス期間に書き込まれた壁電荷が減少し、正常な表示が行われないという問題を生じる場合がある。
以上のように、サステイン回路の各回路素子の遅延時間がばらつき、それに応じてサステインパルスのオン・オフのタイミングのずれや形状のずれを生じ、消費電力が増加したり、誤動作するという問題がある。第1〜第6の実施形態によれば、ALIS方式においても、サステインパルスの立ち上がりのタイミングのずれや形状のずれのないサステイン回路を実現し、低消費電力で誤動作しないプラズマディスプレイ装置を実現することができる。
なお、上記のMOSトランジスタCU2は、PチャンネルのMOSトランジスタ又はPNP接合のバイポーラトランジスタを用いて構成することができる。上記のMOSトランジスタCU,CD,CD2,LU,LDは、NチャンネルのMOSトランジスタ、NPN接合のバイポーラトランジスタ又はIGBTを用いて構成することができる。また、MOSトランジスタCU,CU2,CD,CD2,LU,LDは、上記以外の出力素子でもよい。
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の実施形態は、例えば以下のように種々の適用が可能である。
(付記1)
第1の表示電極と、
前記第1の表示電極との間に放電を発生させるための第2の表示電極と、
前記第1の表示電極に放電電圧を印加する第1の表示電極駆動回路と、
前記第2の表示電極に放電電圧を印加する第2の表示電極駆動回路とを有し、
前記第1の表示電極駆動回路は、トランスを用いて第1の信号を入力しその入力信号に応じて前記第1の表示電極に第1の電位を供給する第1の出力素子を有するプラズマディスプレイ装置。
(付記2)
さらに、トランスを用いないで第2の信号を入力しその入力信号に応じて前記第1の表示電極に前記第1の電位を供給する第2の出力素子を有する付記1記載のプラズマディスプレイ装置。
(付記3)
前記第1の出力素子は、前記第1及び第2の表示電極間でサステイン放電を行わせるためのサステインパルスを形成するための電位を前記第1の表示電極に供給する付記2記載のプラズマディスプレイ装置。
(付記4)
前記第2の出力素子は、前記サステインパルスより長い周期の信号を前記第1の表示電極に供給する際に導通して前記第1の表示電極に前記第1の電位を供給する付記3記載のプラズマディスプレイ装置。
(付記5)
前記第1の出力素子は入力端子の入力信号をトランスを用いて入力し、前記第2の出力素子は前記入力端子の同一の入力信号をトランスを用いないで入力する付記2記載のプラズマディスプレイ装置。
(付記6)
前記第1の出力素子は、前記第1の信号がハイレベルのときに導通して前記第1の表示電極に前記第1の電位を供給し、前記第1の信号がローレベルのときに非導通となって前記第1の表示電極に前記第1の電位を供給しない付記1記載のプラズマディスプレイ装置。
(付記7)
前記第1及び第2の出力素子は前記第1の電位としてハイレベル電位を供給し、
さらに、トランスを用いて第3の信号を入力しその入力信号に応じて前記第1の表示電極にローレベル電位を供給する第3の出力素子と、
トランスを用いないで第4の信号を入力しその入力信号に応じて前記第1の表示電極に前記ローレベル電位を供給する第4の出力素子と
を有する付記2記載のプラズマディスプレイ装置。
(付記8)
前記第1及び第3の出力素子は、前記第1及び第2の表示電極間でサステイン放電を行わせるためのサステインパルスを形成するための電位を前記第1の表示電極に供給する付記7記載のプラズマディスプレイ装置。
(付記9)
前記第2及び第4の出力素子は、前記サステインパルスより長い周期の信号を前記第1の表示電極に供給する際に導通して前記ハイレベル電位及び前記ローレベル電位を供給する付記8記載のプラズマディスプレイ装置。
(付記10)
前記第1の出力素子は第1の入力端子の入力信号をトランスを用いて入力し、
前記第2の出力素子は前記第1の入力端子の同一の入力信号をトランスを用いないで入力し、
前記第3の出力素子は第2の入力端子の入力信号をトランスを用いて入力し、
前記第4の出力素子は前記第2の入力端子の同一の入力信号をトランスを用いないで入力する付記7記載のプラズマディスプレイ装置。
(付記11)
前記第2の出力素子は、Pチャンネルの電界効果トランジスタ又はPNP接合のバイポーラトランジスタを用いて構成される付記7記載のプラズマディスプレイ装置。
(付記12)
前記第4の出力素子は、Nチャンネルの電界効果トランジスタ、NPN接合のバイポーラトランジスタ又はIGBTを用いて構成される付記7記載のプラズマディスプレイ装置。
(付記13)
前記第2の出力素子はPチャンネルの電界効果トランジスタ又はPNP接合のバイポーラトランジスタを用いて構成され、前記第4の出力素子はNチャンネルの電界効果トランジスタ、NPN接合のバイポーラトランジスタ又はIGBTを用いて構成される付記7記載のプラズマディスプレイ装置。
(付記14)
さらに、前記第1の表示電極に接続される第1のコイルと、
トランスを用いて第5の信号を入力しその入力信号に応じて第2の電位を前記第1のコイルを介して前記第1の表示電極に接続する第5の出力素子と、
前記第2の電位から前記第5の出力素子及び前記第1のコイルを介して前記第1の表示電極に順方向電流を流すための第1のダイオードと、
前記第1の表示電極に接続される第2のコイルと、
トランスを用いて第6の信号を入力しその入力信号に応じて前記第2の電位を前記第2のコイルを介して前記第1の表示電極に接続する第6の出力素子と、
前記第1の表示電極から前記第6の出力素子及び前記第2のコイルを介して前記第2の電位に順方向電流を流すための第2のダイオードと
を有する付記7記載のプラズマディスプレイ装置。
(付記15)
第1の入力端子の第1の入力信号をトランスを用いて入力しその入力信号に応じて容量性負荷に第1の電位を供給する第1の出力素子と、
前記第1の入力端子の第1の入力信号をトランスを用いないで入力しその入力信号に応じて前記容量性負荷に前記第1の電位を供給する第2の出力素子と
を有する容量性負荷駆動回路。
(付記16)
前記第1及び第2の出力素子は前記第1の電位としてハイレベル電位を供給し、
さらに、第2の入力端子の第2の入力信号をトランスを用いて入力しその入力信号に応じて前記容量性負荷にローレベル電位を供給する第3の出力素子と、
前記第2の入力端子の第2の入力信号をトランスを用いないで入力しその入力信号に応じて前記容量性負荷に前記ローレベル電位を供給する第4の出力素子と
を有する付記15記載の容量性負荷駆動回路。
(付記17)
さらに、容量性負荷に接続される第1のコイルと、
第3の入力端子の第3の入力信号をトランスを用いて入力しその入力信号に応じて第2の電位を前記第1のコイルを介して前記容量性負荷に接続する第5の出力素子と、
前記第2の電位から前記第5の出力素子及び前記第1のコイルを介して前記容量性負荷に順方向電流を流すための第1のダイオードと、
前記容量性負荷に接続される第2のコイルと、
第4の入力端子の第4の入力信号をトランスを用いて入力しその入力信号に応じて前記第2の電位を前記第2のコイルを介して前記容量性負荷に接続する第6の出力素子と、
前記容量性負荷から前記第6の出力素子及び前記第2のコイルを介して前記第2の電位に順方向電流を流すための第2のダイオードと
を有する付記16記載の容量性負荷駆動回路。
(付記18)
第1の表示電極と、
前記第1の表示電極との間に放電を発生させるための第2の表示電極と、
前記第1の表示電極に放電電圧を印加する第1の表示電極駆動回路と、
前記第2の表示電極に放電電圧を印加する第2の表示電極駆動回路とを有し、
前記第1の表示電極駆動回路は、
第1の入力端子からの信号を変調して出力するための第1の変調回路と、
1次巻線及び2次巻線を有し、前記1次巻線が前記第1の変調回路の出力に接続される第1のトランスと、
前記第1のトランスの2次巻線からの信号を復調して出力するための第1の復調回路と、
前記第1の復調回路の出力信号に応じて第1の電位を前記第1の表示電極に供給する第1の出力素子と
を有するプラズマディスプレイ装置。
(付記19)
前記第1の変調回路は、前記第1の入力端子から入力される低周波数信号を高周波数信号に変換して出力し、
前記第1の復調回路は、前記第1のトランスの2次巻線から入力される高周波数信号を低周波数信号へ変換して出力する付記18記載のプラズマディスプレイ装置。
(付記20)
前記第1の変調回路は、立ち上がりエッジ又は立ち下がりエッジの信号を入力するとエッジパルスを出力し、
前記第1の復調回路は、前記エッジパルスを入力すると立ち上がりエッジ又は立ち下がりエッジの信号を出力する付記18記載のプラズマディスプレイ装置。
(付記21)
さらに、前記第1の復調回路の出力信号を増幅して前記第1の出力素子に出力するための第1の増幅回路を有し、
前記第1の増幅回路は、電源電圧として、前記第1のトランスの2次巻線における基準電位を基準としたフローティング電源電圧を用いる付記18記載のプラズマディスプレイ装置。
(付記22)
前記第1の出力素子は前記第1の電位としてハイレベル電位を供給し、
さらに、第2の入力端子からの信号を変調して出力するための第2の変調回路と、
1次巻線及び2次巻線を有し、前記1次巻線が前記第2の変調回路の出力に接続される第2のトランスと、
前記第2のトランスの2次巻線からの信号を復調して出力するための第2の復調回路と、
前記第2の復調回路の出力信号に応じてローレベル電位を前記第1の表示電極に供給する第2の出力素子と
を有する付記18記載のプラズマディスプレイ装置。
(付記23)
前記第1の変調回路は、前記第1の入力端子から入力される低周波数信号を高周波数信号に変換して出力し、
前記第1の復調回路は、前記第1のトランスの2次巻線から入力される高周波数信号を低周波数信号へ変換して出力し、
前記第2の変調回路は、前記第2の入力端子から入力される低周波数信号を高周波数信号に変換して出力し、
前記第2の復調回路は、前記第2のトランスの2次巻線から入力される高周波数信号を低周波数信号へ変換して出力する付記22記載のプラズマディスプレイ装置。
(付記24)
前記第1及び第2の変調回路は、立ち上がりエッジ又は立ち下がりエッジの信号を入力するとエッジパルスを出力し、
前記第1及び第2の復調回路は、前記エッジパルスを入力すると立ち上がりエッジ又は立ち下がりエッジの信号を出力する付記22記載のプラズマディスプレイ装置。
(付記25)
さらに、前記第1の復調回路の出力信号を増幅して前記第1の出力素子に出力するための第1の増幅回路と、
前記第2の復調回路の出力信号を増幅して前記第2の出力素子に出力するための第2の増幅回路とを有し、
前記第1の増幅回路は、電源電圧として、前記第1のトランスの2次巻線における基準電位を基準とした第1のフローティング電源電圧を用い、
前記第2の増幅回路は、電源電圧として、前記第2のトランスの2次巻線における基準電位を基準とした第2のフローティング電源電圧を用いる付記22記載のプラズマディスプレイ装置。
(付記26)
さらに、前記第1の表示電極に接続される第1のコイルと、
第3の入力端子からの信号をトランスを用いて入力しその入力信号に応じて第2の電位を前記第1のコイルを介して前記第1の表示電極に接続する第3の出力素子と、
前記第2の電位から前記第3の出力素子を介して前記第1の表示電極に順方向電流を流すための第1のダイオードと、
前記第1の表示電極に接続される第2のコイルと、
第4の入力端子からの信号をトランスを用いて入力しその入力信号に応じて前記第2の電位を前記第2のコイルを介して前記第1の表示電極に接続する第4の出力素子と、
前記第1の表示電極から前記第4の出力素子及び前記第2のコイルを介して前記第2の電位に順方向電流を流すための第2のダイオードと
を有する付記22記載のプラズマディスプレイ装置。
(付記27)
第1の入力端子からの信号を変調して出力するための第1の変調回路と、
1次巻線及び2次巻線を有し、前記1次巻線が前記第1の変調回路の出力に接続される第1のトランスと、
前記第1のトランスの2次巻線からの信号を復調して出力するための第1の復調回路と、
前記第1の復調回路の出力信号に応じて第1の電位を容量性負荷に供給する第1の出力素子と
を有する容量性負荷駆動回路。
(付記28)
前記第1の出力素子は前記第1の電位としてハイレベル電位を供給し、
さらに、第2の入力端子からの信号を変調して出力するための第2の変調回路と、
1次巻線及び2次巻線を有し、前記1次巻線が前記第2の変調回路の出力に接続される第2のトランスと、
前記第2のトランスの2次巻線からの信号を復調して出力するための第2の復調回路と、
前記第2の復調回路の出力信号に応じてローレベル電位を前記容量性負荷に供給する第2の出力素子と
を有する付記27記載の容量性負荷駆動回路。
(付記29)
さらに、前記容量性負荷に接続される第1のコイルと、
第3の入力端子からの信号をトランスを用いて入力しその入力信号に応じて第2の電位を前記第1のコイルを介して前記容量性負荷に接続する第3の出力素子と、
前記第2の電位から前記第3の出力素子及び前記第1のコイルを介して前記容量性負荷に順方向電流を流すための第1のダイオードと、
前記容量性負荷に接続される第2のコイルと、
第4の入力端子からの信号をトランスを用いて入力しその入力信号に応じて前記第2の電位を前記第2のコイルを介して前記容量性負荷に接続する第4の出力素子と、
前記容量性負荷から前記第4の出力素子及び前記第2のコイルを介して前記第2の電位に順方向電流を流すための第2のダイオードと
を有する付記28記載の容量性負荷駆動回路。
プラズマディスプレイ装置の全体構成を示す図である。 パワートランジスタ駆動用ICの従来例を示す図である。 サステイン回路の従来例を示す図である。 本発明の第1の実施形態によるY共通ドライバの構成例を示す回路図である。 図4のY共通ドライバの動作を説明するためのタイミングチャートである。 本発明の第2の実施形態によるY共通ドライバの構成例を示す回路図である。 図6のY共通ドライバの動作を説明するためのタイミングチャートである。 本発明の第3の実施形態によるY共通ドライバの構成例を示す回路図である。 図8の回路の動作を説明するためのタイミングチャートである。 本発明の第4の実施形態によるY共通ドライバの構成例を示す回路図である。 本発明の第5の実施形態によるY共通ドライバの構成例を示す回路図である。 本発明の第6の実施形態によるY共通ドライバの構成例を示す回路図である。
符号の説明
1 プラズマディスプレイパネル
2 アドレスドライバ
3 X共通ドライバ
4 走査ドライバ
5 Y共通ドライバ
6 制御回路
7 表示データ制御部
8 駆動制御回路
9 走査ドライバ制御部
10 共通ドライバ制御部
Xi X電極
Yi Y電極
T1,T2 トランス
CU,CU2,CD,CD2 MOSトランジスタ(出力素子)

Claims (10)

  1. 第1の表示電極と、
    前記第1の表示電極との間に放電を発生させるための第2の表示電極と、
    前記第1の表示電極に放電電圧を印加する第1の表示電極駆動回路と、
    前記第2の表示電極に放電電圧を印加する第2の表示電極駆動回路とを有し、
    前記第1の表示電極駆動回路は、トランスを用いて第1の信号を入力しその入力信号に応じて前記第1の表示電極に第1の電位を供給する第1の出力素子を有するプラズマディスプレイ装置。
  2. さらに、トランスを用いないで第2の信号を入力しその入力信号に応じて前記第1の表示電極に前記第1の電位を供給する第2の出力素子を有する請求項1記載のプラズマディスプレイ装置。
  3. 前記第1の出力素子は、前記第1及び第2の表示電極間でサステイン放電を行わせるためのサステインパルスを形成するための電位を前記第1の表示電極に供給する請求項1又は2記載のプラズマディスプレイ装置。
  4. 前記第1の出力素子は入力端子の入力信号をトランスを用いて入力し、前記第2の出力素子は前記入力端子の同一の入力信号をトランスを用いないで入力する請求項2記載のプラズマディスプレイ装置。
  5. 第1の入力端子の第1の入力信号をトランスを用いて入力しその入力信号に応じて容量性負荷に第1の電位を供給する第1の出力素子と、
    前記第1の入力端子の第1の入力信号をトランスを用いないで入力しその入力信号に応じて前記容量性負荷に前記第1の電位を供給する第2の出力素子と
    を有する容量性負荷駆動回路。
  6. 第1の表示電極と、
    前記第1の表示電極との間に放電を発生させるための第2の表示電極と、
    前記第1の表示電極に放電電圧を印加する第1の表示電極駆動回路と、
    前記第2の表示電極に放電電圧を印加する第2の表示電極駆動回路とを有し、
    前記第1の表示電極駆動回路は、
    第1の入力端子からの信号を変調して出力するための第1の変調回路と、
    1次巻線及び2次巻線を有し、前記1次巻線が前記第1の変調回路の出力に接続される第1のトランスと、
    前記第1のトランスの2次巻線からの信号を復調して出力するための第1の復調回路と、
    前記第1の復調回路の出力信号に応じて第1の電位を前記第1の表示電極に供給する第1の出力素子と
    を有するプラズマディスプレイ装置。
  7. 前記第1の変調回路は、前記第1の入力端子から入力される低周波数信号を高周波数信号に変換して出力し、
    前記第1の復調回路は、前記第1のトランスの2次巻線から入力される高周波数信号を低周波数信号へ変換して出力する請求項6記載のプラズマディスプレイ装置。
  8. 前記第1の変調回路は、立ち上がりエッジ又は立ち下がりエッジの信号を入力するとエッジパルスを出力し、
    前記第1の復調回路は、前記エッジパルスを入力すると立ち上がりエッジ又は立ち下がりエッジの信号を出力する請求項6又は7記載のプラズマディスプレイ装置。
  9. さらに、前記第1の復調回路の出力信号を増幅して前記第1の出力素子に出力するための第1の増幅回路を有し、
    前記第1の増幅回路は、電源電圧として、前記第1のトランスの2次巻線における基準電位を基準としたフローティング電源電圧を用いる請求項6〜8のいずれか1項に記載のプラズマディスプレイ装置。
  10. 第1の入力端子からの信号を変調して出力するための第1の変調回路と、
    1次巻線及び2次巻線を有し、前記1次巻線が前記第1の変調回路の出力に接続される第1のトランスと、
    前記第1のトランスの2次巻線からの信号を復調して出力するための第1の復調回路と、
    前記第1の復調回路の出力信号に応じて第1の電位を容量性負荷に供給する第1の出力素子と
    を有する容量性負荷駆動回路。
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