JP2008175953A - プラズマディスプレイ装置 - Google Patents
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Abstract
【課題】電極駆動回路の複数のスイッチが不適切に導通制御されないようにしたプラズマディスプレイ装置を提供する。
【解決手段】プラズマディスプレイ装置において,電極駆動ユニットは,駆動パルスを印加するメインドライブ回路とそれに制御信号を供給するプリドライブ回路と,それに駆動波形情報信号を供給する駆動制御回路とを有する。メインドライブ回路は,駆動パルス形成するための複数のスイッチとチャージ回収用コンデンサとを有する。さらに,プリドライブ回路は駆動波形情報信号に基づいて前記第1〜第4のスイッチを制御する第1〜第4の制御信号を生成する制御信号生成回路と,前記第1〜第4の制御信号のうち少なくとも第1及び第2の制御信号の組,第1及び第4の制御信号の組,第2及び第3の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第1〜第4の制御信号をメインドライブ回路に供給する同時オン防止回路とを有する。
【選択図】図3
【解決手段】プラズマディスプレイ装置において,電極駆動ユニットは,駆動パルスを印加するメインドライブ回路とそれに制御信号を供給するプリドライブ回路と,それに駆動波形情報信号を供給する駆動制御回路とを有する。メインドライブ回路は,駆動パルス形成するための複数のスイッチとチャージ回収用コンデンサとを有する。さらに,プリドライブ回路は駆動波形情報信号に基づいて前記第1〜第4のスイッチを制御する第1〜第4の制御信号を生成する制御信号生成回路と,前記第1〜第4の制御信号のうち少なくとも第1及び第2の制御信号の組,第1及び第4の制御信号の組,第2及び第3の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第1〜第4の制御信号をメインドライブ回路に供給する同時オン防止回路とを有する。
【選択図】図3
Description
本発明は,プラズマディスプレイ装置に関し,特に,表示電極を駆動する駆動回路の誤動作を防止したプラズマディスプレイ装置に関する。
プラズマディスプレイ装置は,水平方向に延びる複数の表示電極(X,Y電極)と,表示電極と交差する複数のアドレス電極とを有し,各電極を駆動する駆動回路を有する。現在普及しているプラズマディスプレイ装置は,アドレス・発光分離駆動方式(Address Display-period Separated:ADS駆動方式)が一般的である。
ADS駆動方式によると,駆動制御は,表示電極を走査しながらアドレス電極から表示データに応じて書き込みを行うアドレス期間と,アドレス期間後に表示電極対に交互に電圧を印加するサステイン期間とを有する。特に,サステイン期間では同じ表示電極に繰り返しサステインパルスを印加する。つまり,一方の表示電極に印加されるサステインパルスが立ち上がることで,表示電極対間の容量を充電し,表示電極間でプラズマ放電を発生させ,サステインパルスが立ち下がるときに表示電極対間の容量を放電する。次に,他方の表示電極にサステインパルスを印加することで,上記と逆方向の容量の充電,プラズマ放電,容量の放電が生じる。そして,これらの動作が複数回繰り返される。したがって,サステイン期間では,多くの電力が消費される。
このようなサステイン期間での消費電力を節約するために,表示電極の駆動回路を電力回収回路にして,容量の充電と放電による無駄な電力消費を少なくすることが提案されている。すなわち,電力回収回路は例えば複数のスイッチトランジスタで構成され,それらスイッチトランジスタを適切に導通・非導通制御することで,容量の充電に利用したチャージを容量の放電時に回収し,次の充電に利用している。
一方,上記の表示電極を駆動する電極駆動回路は,表示電極を駆動すると共に前述の電力回収機能を有するメインドライブ回路と,メインドライブ回路のスイッチトランジスタを制御する制御信号を生成するプリドライブ回路とで構成される。プリドライブ回路は,駆動制御回路から駆動波形情報を供給され,その駆動波形情報に基づいて制御信号を生成し,プリドライブ回路の制御信号に応じてメインドライブ回路が表示電極にサステインパルスの印加を行う。
かかる駆動制御回路と電極駆動回路の構成において,駆動制御回路から電極駆動回路のプリドライブ回路までの駆動波形情報信号の配線長よりも,プリドライブ回路からメインドライブ回路までの制御信号の配線長を短くすることが提案されている。例えば,特許文献1に記載されるとおりである。
このようにすることで,プリドライブ回路とメインドライブ回路とを接続する制御信号に不都合な遅延やノイズが発生し,メインドライブ回路に誤動作が発生することを防止する。
特開2005−300568号公報
しかしながら,上記の特許文献1に記載された配線構造にすると,駆動波形情報信号を伝送する配線長が長くなり,ノイズにより駆動波形情報が変化することが予想される。駆動波形情報信号の配線は通常複数ビットの信号線で構成されるので,いずれかのビットがノイズにより反転すると駆動波形情報が大きく変化し,プリドライブ回路が生成する制御信号にも大きな影響を与える。
一方,前述の電極駆動回路のメインドライブ回路は,電力回収のために複数のスイッチで構成されるが,これらのスイッチが不適切に導通制御されると,無用な貫通電流を発生させてしまう。特に,上記の駆動波形情報の配線へのノイズによりスイッチが不適切に導通制御されることは避けなければならない。
そこで,本発明の目的は,電極駆動回路の複数のスイッチが不適切に導通制御されないようにしたプラズマディスプレイ装置を提供することにある。
上記の目的を達成するために,本発明の第1の側面によれば,プラズマディスプレイ装置において,複数の表示電極を有するプラズマディスプレイパネルと,前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有し,電極駆動ユニットは,前記表示電極に駆動パルスを印加するメインドライブ回路と,当該メインドライブ回路に制御信号を供給するプリドライブ回路と,当該プリドライブ回路に駆動波形情報信号を供給する駆動制御回路とを有する。そして,前記メインドライブ回路は,第1の電源と前記表示電極との間に接続され前記駆動パルスの立ち上がり時に導通する第1のスイッチと,前記第1の電源より低い第2の電源と前記表示電極との間に接続され前記駆動パルスの立ち下がり時に導通する第2のスイッチと,チャージ回収用コンデンサと,前記チャージ回収用コンデンサと表示電極との間に設けられ前記駆動パルスの立ち上がり時に導通する第3のスイッチと,前記表示電極とチャージ回収用コンデンサとの間に設けられ前記駆動パルスの立ち下がり時に導通する第4のスイッチとを有する。さらに,前記プリドライブ回路は,前記駆動波形情報信号に基づいて前記第1〜第4のスイッチを制御する第1〜第4の制御信号を生成する制御信号生成回路と,前記第1〜第4の制御信号のうち少なくとも前記第1及び第2の制御信号の組,第1及び第4の制御信号の組,第2及び第3の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第1〜第4の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有する。
上記の第1の側面によれば,プリドライブ回路に同時オン防止回路を設けているので,メインドライブ回路の第1及び第2のスイッチの組,第1及び第4のスイッチの組,第2及び第3のスイッチの組が同時に導通して貫通電流が発生することを防止することができる。
上記の第1の側面において,好ましい態様によれば,前記駆動制御回路とプリドライブ回路との間の駆動波形情報信号の配線長よりも,前記同時オン防止回路とメインドライブ回路との間の制御信号の配線長が短い。または,前記同時オン防止回路が前記メインドライブ回路に隣接して設けられて制御信号の配線長が短く構成される。かかる好ましい態様によれば,第1〜第4の制御信号がメインドライブ回路に供給される直前で,同時オン防止回路により少なくとも前記第1及び第2の制御信号の組,第1及び第4の制御信号の組,第2及び第3の制御信号の組がそれぞれ同時導通制御状態になることが禁止される。これにより,信号配線にノイズが重畳されてもメインドライブ回路内の貫通電流の発生を回避することができる。
上記の第1の側面において,好ましい態様によれば,前記同時オン防止回路は,第1及び第3の制御信号の同時導通制御状態と,第2及び第4の制御信号の同時導通制御状態とを除いて,いずれの組み合わせの同時導通制御状態を禁止する論理回路を有する。
上記の目的を達成するために,本発明の第2の側面によれば,プラズマディスプレイ装置において,複数の表示電極を有するプラズマディスプレイパネルと,前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有する。そして,電極駆動ユニットは,前記表示電極に駆動パルスを印加するメインドライブ回路と,当該メインドライブ回路に制御信号を供給するプリドライブ回路とを有する。さらに,前記メインドライブ回路は,第1の電源と前記表示電極との間に接続され前記駆動パルスの立ち上がり時に導通する第1のスイッチと,前記第1の電源より低い第2の電源と前記表示電極との間に接続され前記駆動パルスの立ち下がり時に導通する第2のスイッチと,チャージ回収用コンデンサと,前記チャージ回収用コンデンサと表示電極との間に設けられ前記駆動パルスの立ち上がり時に導通する第3のスイッチと,前記表示電極とチャージ回収用コンデンサとの間に設けられ前記駆動パルスの立ち下がり時に導通する第4のスイッチとを有し,さらに,前記プリドライブ回路は,前記駆動波形情報信号に基づいて前記第1〜第4のスイッチを制御する第1〜第4の制御信号を生成する制御信号生成回路と,前記第1〜第4の制御信号のうち少なくとも前記第1及び第2の制御信号の組,第1及び第4の制御信号の組,第2及び第3の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第1〜第4の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有する。
上記の第1または第2の側面において,好ましい態様によれば,前記同時オン防止回路は,
前記制御信号生成回路が生成する第1の制御信号が導通制御状態であっても,前記制御信号生成回路が生成する第2または第4の制御信号のいずれかが導通制御状態のときは当該第1の制御信号を非導通制御状態にして出力し,
前記制御信号生成回路が生成する第2の制御信号が導通制御状態であっても,前記制御信号生成回路が生成する第1または第3の制御信号のいずれかが導通制御状態のときに当該第2の制御信号を非導通制御状態にして出力し,
前記制御信号生成回路が生成する第3の制御信号が導通制御状態であっても,前記制御信号生成回路が生成する第2または第4の制御信号のいずれかが導通制御状態のときに当該第3の制御信号を非導通制御状態にして出力し,
前記制御信号生成回路が生成する第4の制御信号が導通制御状態であっても,制御信号生成回路が生成する前記第1または第3の制御信号のいずれかが導通制御状態のときに当該第3の制御信号を非導通制御状態にして出力する。
前記制御信号生成回路が生成する第1の制御信号が導通制御状態であっても,前記制御信号生成回路が生成する第2または第4の制御信号のいずれかが導通制御状態のときは当該第1の制御信号を非導通制御状態にして出力し,
前記制御信号生成回路が生成する第2の制御信号が導通制御状態であっても,前記制御信号生成回路が生成する第1または第3の制御信号のいずれかが導通制御状態のときに当該第2の制御信号を非導通制御状態にして出力し,
前記制御信号生成回路が生成する第3の制御信号が導通制御状態であっても,前記制御信号生成回路が生成する第2または第4の制御信号のいずれかが導通制御状態のときに当該第3の制御信号を非導通制御状態にして出力し,
前記制御信号生成回路が生成する第4の制御信号が導通制御状態であっても,制御信号生成回路が生成する前記第1または第3の制御信号のいずれかが導通制御状態のときに当該第3の制御信号を非導通制御状態にして出力する。
上記の目的を達成するために,本発明の第3の側面によれば,プラズマディスプレイ装置において,複数の表示電極を有するプラズマディスプレイパネルと,前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有し,
電極駆動ユニットは,前記表示電極に駆動パルスを印加するメインドライブ回路と,当該メインドライブ回路に制御信号を供給するプリドライブ回路と,当該プリドライブ回路に駆動波形情報信号を供給する駆動制御回路とを有し,
前記メインドライブ回路は,チャージ回収用コンデンサと,前記駆動パルスを生成する複数のスイッチとを有し,
さらに,前記プリドライブ回路は,前記駆動波形情報信号に基づいて前記複数のスイッチを制御する複数の制御信号を生成する制御信号生成回路と,前記複数の制御信号のうち少なくとも所定の制御信号対が同時導通制御状態になることを禁止して複数の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有し,
前記駆動制御回路とプリドライブ回路との間の駆動波形情報信号の配線長よりも,前記同時オン防止回路とメインドライブ回路との間の制御信号の配線長が短いことを特徴とする。
電極駆動ユニットは,前記表示電極に駆動パルスを印加するメインドライブ回路と,当該メインドライブ回路に制御信号を供給するプリドライブ回路と,当該プリドライブ回路に駆動波形情報信号を供給する駆動制御回路とを有し,
前記メインドライブ回路は,チャージ回収用コンデンサと,前記駆動パルスを生成する複数のスイッチとを有し,
さらに,前記プリドライブ回路は,前記駆動波形情報信号に基づいて前記複数のスイッチを制御する複数の制御信号を生成する制御信号生成回路と,前記複数の制御信号のうち少なくとも所定の制御信号対が同時導通制御状態になることを禁止して複数の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有し,
前記駆動制御回路とプリドライブ回路との間の駆動波形情報信号の配線長よりも,前記同時オン防止回路とメインドライブ回路との間の制御信号の配線長が短いことを特徴とする。
本発明によれば,電極駆動回路の複数のスイッチが不適切に導通制御されることが有効に防止され,貫通電流の発生を確実に防止することができる。
以下,図面にしたがって本発明の実施の形態について説明する。但し,本発明の技術的範囲はこれらの実施の形態に限定されず,特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図1は,本実施の形態におけるプラズマディスプレイ装置の構成図である。プラズマディスプレイ装置は,水平方向に延びる複数の表示電極X,Yと垂直方向に延びて表示電極X,Yと交差する複数のアドレス電極Aとを有するプラズマディスプレイパネル10と,パネルの電極に駆動パルスを印加して駆動する電極駆動ユニット20と,テレビチューナやDVDプレーヤなどから入力される映像信号INを画像処理してプラズマディスプレイパネル用の画像信号を生成する入力信号処理回路30とを有する。入力信号処理回路は,画像信号S30として例えばフレーム毎の画像デジタル信号を生成し,電極駆動ユニット20の駆動制御回路22に供給する。プラズマディスプレイパネル10は,例えば表示側基板上に表示電極X,Yが形成され,背面基板上にアドレス電極Aが形成され,両基板がプラズマ放電空間を隔てて配置される。
プラズマディスプレイパネル10の駆動制御では,表示電極対X,Yの間でリセット放電を行ってパネル全体の壁電荷を調整するリセット期間と,Y電極を走査しながらアドレス電極からアドレス放電パルスを印加してセルに壁電荷を形成するアドレス期間と,表示電極対のX,Y電極に交互に駆動パルスを印加してプラズマ放電を発生させてアドレス期間で壁電荷を蓄積したセルから所望の輝度を出力させるサステイン期間とを有する。
電極駆動ユニット20は,フレーム画像信号S30からプラズマディスプレイパネル10を駆動するための制御信号221,222,223,224を生成する駆動制御回路22と,制御信号221に応じて表示電極Xにサステインパルスを印加するX電極駆動回路24と,アドレス電極Xにアドレス放電パルスを印加するアドレス電極駆動回路26と,制御信号222に応じて表示電極Yにスキャンパルス及びサステインパルス225を印加するY電極駆動回路28と,アドレス期間にスキャンパルスを印加すべきY電極を選択するスキャン回路29とを有する。
制御信号221,222は,X電極駆動回路24やY電極駆動回路28内のメインドライブ回路の4つのスイッチトランジスタを制御する4つの制御信号からなる。駆動制御回路22内には,図示しないプリドライブ回路が設けられ,このプリドライブ回路がX電極駆動用とY電極駆動用の4つの制御信号221,222をそれぞれ生成し,X,Y電極駆動回路24,28に供給する。X,Y電極駆動回路内の図示しないメインドライブ回路内のスイッチ素子が,この制御信号に応答して導通,非導通に制御され,X,Y電極に駆動パルス,例えばサステインパルスを印加する。この制御信号については後で詳述する。
図2は,本実施の形態におけるプラズマディスプレイ装置の別の構成図である。このプラズマディスプレイ装置は,図1と同様に,プラズマディスプレイパネル10と,電極駆動ユニット20とを有する。図1と異なるところは,駆動制御回路22がX電極駆動回路24とY電極駆動回路28とに制御コマンド信号XCD,YCDを供給し,X,Y電極駆動回路内の図示しないプリドライブ回路が制御コマンド信号に基づいて前述の制御信号を生成する。この制御コマンド信号XCD,YCDには,駆動制御情報に加えて駆動パルスの波形情報信号が含まれる。駆動波形情報信号は,例えば,駆動パルスの立ち上がりタイミングと立ち下がりタイミングが含まれる複数ビットからなるデータ信号である。よって,制御コマンド信号XCD,YCDは,1本の配線上に時系列に出力される複数ビットの信号で構成される。図2において,これ以外の構成は図1と同じである。
図2の構成では,駆動制御回路22からX電極駆動回路24までの制御コマンド信号の配線長よりも,X電極駆動回路24内のプリドライブ回路からメインドライブ回路までの制御信号の配線長が十分に短くできる。そして,制御コマンド信号は1本の配線で構成できるので,プラズマディスプレイ装置内の信号線の本数を少なくすることができる。したがって,コストダウンをはかることができる。ただし,制御コマンド信号XCD,YCDにノイズが重畳すると,駆動波形情報信号が変化して,不適切な駆動パルスが生成されることが予想される。
図3は,本実施の形態におけるX,Y電極駆動回路の構成図である。このX,Y電極駆動回路24,28は,前述の駆動パルスの波形情報を含むコマンド信号XCD,YCDを入力して4つの制御信号CU,CD,LU,LDを生成するプリドライブ回路PDRと,制御信号に従って導通制御される複数のスイッチQ1〜Q4とチャージを回収するコンデンサC1とを有し,X,Y電極に駆動パルスを印加するメインドライブ回路MDRとからなる。
コマンド信号XCD,YCDには,例えば駆動パルスの立ち上がりタイミングを示す8ビットのデータと,立ち下がりタイミング(またはパルス幅)を示す8ビットのデータとを有する。プリドライブ回路PDRは,コマンド信号XCD,YCDを入力して上記タイミングを示すデータを分離するなどのデータ処理回路31と,データ処理回路31の出力に応答して4つの制御信号CU,CD,LU,LDを生成する制御信号生成回路32と,4つの制御信号CU,CD,LU,LDのうち,CU,LUの同時導通制御状態と,CD,LDの同時導通制御状態とを除いて,それ以外の同時導通制御状態を防止する同時オン防止回路34と,同時オン防止回路34が出力する4つの制御信号CU1,CD1,LU1,LD1をそれぞれ増幅する増幅器AMPとを有する。
メインドライブ回路MDRは,サステインパルスなどの駆動パルス電圧を供給する高い第1の電源Vsと,それより低い第2の電源(例えばグランド)Vgndとの間に,駆動パルスの立ち上がり時に導通する第1のスイッチQ1と,駆動パルスの立ち下がり時に導通する第2のスイッチQ2とが接続されている。また,X,Y電極に接続される出力ノードN1とチャージ回収用コンデンサC1との間に,駆動パルスの立ち上がり時に導通する第3のスイッチQ3,ダイオードD1,インダクタンスL1とからなるチャージ充電回路を有する。さらに,出力ノードN1とチャージ回収用コンデンサC1との間に,駆動パルスの立ち下がり時に導通する第4のスイッチQ4,ダイオードD2,インダクタンスL2とからなるチャージ回収回路を有する。上記の4つのスイッチQ1〜Q4は,Nチャネルトランジスタで構成され,それぞれのゲートには第1〜第4の制御信号CU1,CD1,LU1,LD1が印加される。これらの制御信号がHレベル(データ1)のときにスイッチトランジスタQ1〜Q4が導通状態になり,Lレベル(データ0)のときに非導通状態になる。つまり,制御信号のHレベルが導通制御状態,Lレベルが非導通制御状態に対応する。
プラズマディスプレイパネル10のX,Y電極間には寄生容量Cp1を有する。よって,XまたはY電極にサステインパルスを印加する場合,パルスの立ち上がり時にスイッチQ1を導通状態にして,まず第1の電源Vsから寄生容量Cp1を充電し,X,Y電極間に放電閾値電圧以上の電位差が生じてプラズマ放電が発生しその放電に必要な電流が第1の電源Vsから供給され,パルスの立ち下がり時にスイッチQ1を非導通状態にしスイッチQ2を導通状態にして,寄生容量Cp1内のチャージを放電する。
ただし,サステインパルスなどの駆動パルスが複数回繰り返し印加されるので,パルスの立ち下がり時にスイッチQ4を導通状態にして,寄生容量Cp1内のチャージをインダクタンスL2,ダイオードD2,スイッチQ4を介してチャージ回収用コンデンサC1にチャージを回収し,パルスの立ち上がり時にスイッチQ3を導通状態にして,チャージ回収用コンデンサC1内のチャージを,スイッチQ3,ダイオードD1,インダクタンスL1を介して寄生容量Cp1に充電する。このように,メインドライブ回路MDRに,電極間の寄生容量Cp1に充電されたチャージを回収して次のパルス印加時に利用するチャージ回収機能を持たせることで,繰り返し印加される駆動パルスに必要な電力,特に寄生容量Cp1の充電に必要な電力を省力化させることができる。
図4は,メインドライブ回路の動作を説明するための駆動波形図である。図4には,表示電極であるX,Y電極とアドレス電極Aの信号波形と,サステイン期間における4つの制御信号CU,CD,LU,LDの信号波形とが示されている。なお,4つの制御信号CU,CD,LU,LDの信号波形は,Y電極のサステインパルスSUSyに対応して示されているが,X電極のサステインパルスSUSxに対応する制御信号も同様である。
リセット期間Tresetでは,X電極が第2の電源Vgndに維持され,Y電極に正極性のパルス41と負極性のパルス42が印加され,X,Y電極間で微弱なリセット放電を生じさせて,放電セル領域内の壁電荷の量がパネル全面で均一な量に調節される。
次に,アドレス期間Taddでは,Y電極にスキャンパルスPsが順次印加され,それに同期して複数のアドレス電極Aに画像データに対応したアドレスパルスPaが印加される。その結果,アドレスパルスPaが印加されたセルはアドレス放電を発生し壁電荷を形成する。
その後,サステイン期間Tsusでは,Y電極とX電極とに交互にサステインパルスSUSy,SUSxが印加され,Y,X電極間に交互に電界が印加される。このサステインパルスのパルス電圧Vsは,Vsにアドレス放電で発生した壁電荷による電圧を加えた実効印加電圧が,プラズマ放電の閾値電圧を超えるが,壁電界による電圧がない電圧Vsは閾値電圧を超えないようなレベルに制御される。したがって,サステインパルスの印加により,アドレス期間にアドレス放電が発生したセルのみが維持放電を繰り返す。サステインパルスのパルス数を変えることで,サステイン期間での輝度を制御することができる。通常は,所定の重み付けされたサステインパルス数を有する複数のサブフィールドを時系列に並べて,所望の組み合わせのサブフィールドでサステイン放電を実行することで,所望の輝度表示を可能にしている。
いま,Y電極のサステインパルスSUSyの印加と,4つの制御信号CU,CD,LU,LDとの関係を説明する。ただし,以下の説明はX電極のサステインパルスSUSxと4つの制御信号との関係にも適用できる。前述したとおり,メインドライブ回路MDRがパネルのX,Y電極間の寄生容量Cp1にチャージの充電と放電を繰り返すと,チャージを回収した状態のコンデンサC1のノードN2は,第1,第2の電源Vs,Vgndの中間の電位Vs/2に収斂する。そこで,いまノードN2がチャージ回収状態のVs/2にあると仮定して説明する。
まず,サステインパルスSUSyの立ち上がりのタイミングで,第3の制御信号LUがHレベルになる。これに応答して,第3のスイッチQ3が導通し,コンデンサC1内のチャージがトランジスタQ3,ダイオードD1,インダクタンスL1を介してノードN1に流れ,寄生容量Cp1に充電される。さらに,ノードN1の電位が上昇しノードN2の電位からダイオードD1の順方向電圧だけ低いレベルに達した後も,インダクタンスL1と寄生容量Cp1とによるLC共振回路の作用により寄生容量Cp1への充電は継続し,ノードN1は第1の電源Vsの約70%の電位まで上昇する。
この70%の電位まで上昇するタイミングで,第1の制御信号CUがHレベルになり,第1のスイッチであるトランジスタQ1が導通する。これにより,寄生容量Cp1は第1の電源Vsからの電流により更に充電される。X,Y電極間の実効印加電圧が放電閾値電圧を超えるとプラズマ放電が発生し,それに必要な電流は第1の電源VsからトランジスタQ1を介して供給される。
一方,サステインパルスSUSyが立ち下がるタイミングで,第4の制御信号LDがHレベルになる。これに応答して,第4のスイッチQ4が導通し,パネルのXY電極間の寄生容量Cp1に充電されていたチャージがインダクタンスL2,ダイオードD2,第4のトランジスタQ4を介してノードN2に流れ,コンデンサC1がチャージを回収する。立ち上がり時と同様に,ノードN1の電位は,インダクタンスL2と寄生容量Cp1とのLC共振回路の作用により第1の電源Vsの約30%まで低下する。
この30%の電位まで低下するタイミングで,第2の制御信号CDがHレベルになり,第2のスイッチであるトランジスタQ2が導通する。これにより,寄生容量Cp1は第2の電源Vgndに向かって更に放電し,ノードN1は第2の電源Vgndのレベルになる。その後は,上記のパルスの立ち上がりと立ち下がりの動作が繰り返される。
以上のように,メインドライブ回路MDRは,駆動パルスの立ち上がり時にまず,第3のスイッチQ3が導通してチャージ回収用コンデンサC1内のチャージをパネルの寄生容量Cp1に充電し,その後第1のスイッチQ1が導通して,X,Y電極を第1の電源Vsの電位まで上昇させ,プラズマ放電電流を供給する。一方,駆動パルスの立ち下がり時に,第4のスイッチQ4が導通してパネル寄生領域Cp1のチャージをチャージ回収用コンデンサC1に回収し,その後第2のスイッチQ2が導通して,X,Y電極を第2の電源Vgndの電位まで低下させる。
このように,メインドライブ回路において,第1,第3のスイッチQ1,Q3の同時導通状態,第2,第4のスイッチQ2,Q4の同時導通状態は生じうる。しかし,第1,第2のスイッチQ1,Q2の同時導通状態,第1,第4のスイッチQ1,Q4の同時導通状態,第2,第3のスイッチQ2,Q3の同時導通状態は生じない。むしろ,これらの同時導通状態は無駄な貫通電流を生じさせるので,省電力化に反する動作であり,チャージ回収用コンデンサへの不適切な充電と放電を生じさせるので好ましくない。
そこで,本実施の形態では,メインドライブ回路MDRの直前に同時オン防止回路34を設けて,4つの制御信号CU,CD,LU,LDのうち,第1,第3の制御信号CU,LUが同時に導通制御状態(Hレベル)になることと,第2,第4の制御信号CD,LDが同時に導通制御状態(Hレベル)になること以外に,複数の制御信号が同時に導通制御状態になることを禁止する。よって,同時オン防止回路34は,4つの制御信号CU,CD,LU,LDから,上記の同時導通制御状態が除去された制御信号CU1,CD1,LU1,LD1を生成して,増幅器AMPを介してメインドライブ回路の4つのスイッチ素子Q1〜Q4のゲートに供給する。
図5は,同時オン防止回路の論理式を示す図である。また,図6は,同時オン防止回路の論理回路図である。図5(A)は同時オン防止回路34に入力される4つの制御信号CU,CD,LU,LDの全ての組み合わせを示す図表である。図5(B)は同時オン防止回路34の論理式を示す図表である。そして,図5(C)は同時オン防止回路34から出力される4つの制御信号CU1,CD1,LU1,LD1を示す図表である。防止される同時導通制御状態が,図5中の楕円により示されている。
図5(B)の論理式によれば,第1の制御信号CU1は,第1,第2の入力制御信号CU,CDのEORと,第1,第4の入力制御信号CU,LDのEORと,第1の入力制御信号CUの論理積である。つまり,第1の入力制御信号CU=Hのときに,第2,第4の入力制御信号CD,LDのいずれもがLレベルであれば,2つのEORがHレベルになるので,第1の出力制御信号CU1=Hになり,第1の入力制御信号CU=Hであっても,第2,第4の入力制御信号CD,LDのいずれかがHレベルであれば,2つのEORのいずれかがLレベルになるので,第1の出力制御信号CU1=Lになる。したがって,第1,第2の制御信号CU1,CD1が同時に導通制御状態(Hレベル)になることと,第1,第4の制御信号CU1,LD1が同時に導通制御状態になることとが防止される。よって,第1の入力制御信号CU=Hのときに,何らかのノイズの影響で第2,第4入力制御信号CD,LDのいずれかがHレベルになると,第1の出力制御信号CU1=Lになる。
図6のEORゲート61,62とANDゲート60とが,図5(B)の第1の制御信号CU1を生成する論理式に対応する論理回路である。
図5(B)の論理式によれば,第2の制御信号CD1は,第1,第2の入力制御信号CU,CDのEORと,第2,第3の入力制御信号CD,LUのEORと,第2の入力制御信号CDの論理積である。つまり,第2の入力制御信号CD=Hのときに,第1,第3の入力制御信号CU,LUのいずれもがLレベルであれば,第2の出力制御信号CD1=Hになり,第2の入力制御信号CD=Hであっても,第1,第3の入力制御信号CU,LUのいずれかがHレベルであれば,第2の出力制御信号CD1=Lになる。したがって,第1,第2の制御信号CU1,CD1が同時に導通制御状態(Hレベル)になることと,第2,第3の制御信号CD1,LU1が同時に導通制御状態になることとが防止される。よって,第2の入力制御信号CD=Hのときに,何らかのノイズの影響で第1,第3の入力制御信号CU,LUのいずれかがHレベルになると,第2の出力制御信号CD1=Lになる。
図6のEORゲート61,64とANDゲート63とが,図5(B)の第2の制御信号CD1を生成する論理式に対応する論理回路である。
図5(B)の論理式によれば,第3の制御信号LU1は,第3,第4の入力制御信号LU,LDのEORと,第3,第2の入力制御信号LU,CDのEORと,第3の入力制御信号LUの論理積である。つまり,第3の入力制御信号LU=Hのときに,第2,第4の入力制御信号CD,LDのいずれもがLレベルであれば,第3の出力制御信号LU1=Hになり,第3の入力制御信号LU=Hであっても,第2,第4の入力制御信号CD,LDのいずれかがHレベルであれば,第3の出力制御信号LU1=Lになる。したがって,第3,第4の制御信号LU1,LD1が同時に導通制御状態になることと,第2,第3の制御信号CD1,LU1が同時に導通制御状態(Hレベル)になることとが防止される。よって,第3の入力制御信号LU=Hのときに,何らかのノイズの影響で第2,第4の入力制御信号CD,LDのいずれかがHレベルになると,第3の出力制御信号LU1=Lになる。
図6のEORゲート65,67とANDゲート66とが,図5(B)の第3の制御信号LU1を生成する論理式に対応する論理回路である。
最後に,図5(B)の論理式によれば,第4の制御信号LD1は,第3,第4の入力制御信号LD,LUのEORと,第4,第1の入力制御信号LD,CUのEORと,第4の入力制御信号LDの論理積である。つまり,第4の入力制御信号LD=Hのときに,第1,第3の入力制御信号CU,LUのいずれもがLレベルであれば,第4の出力制御信号LD1=Hになり,第4の入力制御信号LD=Hであっても,第1,第3の入力制御信号CU,LUのいずれかがHレベルであれば,第4の出力制御信号LD1=Lになる。したがって,第3,第4の制御信号LU1,LD1が同時に導通制御状態(Hレベル)になることと,第4,第1の制御信号LD1,CU1が同時に導通制御状態になることとが防止される。よって,第4の入力制御信号LD=Hのときに,何らかのノイズの影響で第1,第3の入力制御信号CU,LUのいずれかがHレベルになると,第4の出力制御信号LD1=Lになる。
図6のEORゲート65,69とANDゲート68とが,図5(B)の第4の制御信号LD1を生成する論理式に対応する論理回路である。
なお,図6中のEORゲート62,69はいずれか一方のみにすることができ,EORゲート64,67もいずれか一方のみにすることができる。
以上の通り,同時オン防止回路34が,第1と第3の制御信号CU1,LU1が同時に導通制御状態(Hレベル)になることと,第2と第4の制御信号CD1,LD1が同時に導通制御状態(Hレベル)になること以外に,いずれかの制御信号が同時に導通制御状態になるのを防止する。よって,制御信号生成回路32が,上記の防止すべき同時導通制御状態にならないように制御信号を発生するよう制御信号生成回路32が設計されていたとしても,何らかのノイズの発生により制御信号生成回路32の出力にそのような同時導通制御状態が生じる場合がある。しかし,かかる同時導通制御状態が生じたとしても,同時オン防止回路34によりそのような状態が防止される。よって,メインドライバ回路の不適切な動作が防止される。同時オン防止回路34は,最低限,第1と第2の制御信号,第1と第4の制御信号,第2と第3の制御信号,それぞれの組で同時導通制御状態になることが防止されればよい。
図3のX,Y電極駆動回路は,図2のX,Y電極駆動回路24,28に対応する。図2のプラズマディスプレイ装置の構成では,駆動制御回路22が駆動パルスの波形情報信号(複数ビット)を単一のコマンド配線XCD,YCDを介して,X,Y電極駆動回路24,28に供給する。よって,コマンド配線XCD,YCDにノイズが重畳すると複数ビットの波形情報信号のいずれかのビットが反転しやすくなる。複数ビットのうちいずれかのビット,特に上位ビットが反転すると,波形情報は大きく異なることになる。よって,図2の構成のプラズマディスプレイ装置において,X,Y電極駆動回路24,28内のメインドライブ回路MDRに隣接してその直前段階に同時オン防止回路34を設けることで,上記のノイズにより駆動パルス波形情報が不適切に変化しても,第1,第3の制御信号CU,LUの同時導通制御状態と,第2,第4の制御信号CD,LDの同時導通制御状態とを除いて,複数の制御信号が同時導通制御状態になることを防止することができる。
図7は,本実施の形態におけるX,Y電極駆動回路の第2の構成図である。図7の電極駆動回路は,図3の電極駆動回路の制御信号生成回路32が,4つのカウンタ36で構成されている。このカウンタ36には,例えば,データ処理回路31からの図示しない基準タイミングで,基準タイミングから駆動パルス立ち上がりタイミングまでの第1のクロック数と,立ち上がりタイミングから立ち下がりタイミングまでの第2のクロック数(パルス幅に対応するクロック数)とが,その第1のクロック数をカウントしたタイミングで制御信号CU,CD,LU,LDを立ち上げ,その後第2のクロック数をカウントしたタイミングで制御信号CU,CD,LU,LDを立ち下げる。それ以外の構成は図3と同じである。また,図7のプリドライブ回路PDRとメインドライブ回路MDRとが,図1,2のプラズマディスプレイ装置のいずれにも適用可能であることも同じである。
図8は,本実施の形態におけるX,Y電極駆動回路の第3の構成図である。この電極駆動回路は,プリドライブ回路PDRが電源Vdとグランド電源とに接続され,メインドライブ回路MDRが第1の電源+Vs/2と,それより低い第2の電源−Vs/2とに接続されている。つまり,プラズマディスプレイパネルのX,Y電極に印加されるサステインパルスは,グランド電源以外の第2の電源−Vs/2から第1の電源+Vs/2に立ち上がり,第2の電源−Vs/2に立ち下がるパルスである。これは,サステインパルスの立ち上がり時と立ち下がり時に寄生容量Cp1の充電電流と放電電流が発生するが,その充電電流と放電電流がグランド電源に流れてグランド電源に大きなノイズが発生することを防止するためである。グランド電源はプリドライブ回路PDRや駆動制御回路22などの基準電源になっているからである。
したがって,図8の電極駆動回路では,プリドライブ回路PDR内の制御信号生成回路40と,メインドライブ回路MDRとの間は,電源レベルの変換を可能にするための,絶縁回路50が設けられている。この絶縁回路50はiカプラであり,例えば,トランス回路,フォトカプラ回路などにより実現され絶縁型信号伝送回路である。そのために,絶縁回路50の前後には,変調回路37と復調回路51とが設けられている。
図9は,図8の絶縁回路と変調回路及び復調回路の一例を示す図である。変調回路37は,電源Vcc,GNDに接続され,同時オン防止回路が出力した制御信号CU1,CD1,LU1,LD1(GNDとVcc間のパルス信号)を高周波信号に変調する。絶縁回路50の一次コイルはグランド電源GNDに接続され,二次コイルLbは第2の電源−Vs/2に接続されている。そして,変調回路で生成された高周波信号が絶縁回路50の一次コイルLaに流れて高周波信号に対応する起電力を発生する。これに誘導されて絶縁回路50の二次コイルLbに高周波信号が発生する。そして,復調回路51が,二次コイルLbにより生成された高周波信号を復調する。復調回路51は,第1,第2の電源+Vs/2,−Vs/2に接続され,それらの電源レベルに対応した制御信号CU1,CD1,LU1,LD1(+Vs/2と−Vs/2間のパルス信号)を生成し,増幅器AMPを介してメインドライブ回路MDRにそれらの制御信号を出力する。
メインドライブ回路MDRでは,第1,第2のトランジスタQ1,Q2が第1の電源+Vs/2,第2の電源−Vs/2にそれぞれ接続され,ノードN2がグランド電源GNDに接続されている。そして,チャージ回収用コンデンサC1は,グランド電源GNDと第2の電源−Vs/2との間に設けられるカップリングコンデンサで代用可能である。かかる回路構成にすることで,図3と同様の動作により,Lレベルが−Vs/2,Hレベルが+Vs/2の駆動パルスがノードN1に生成される。そして,第1〜第4のトランジスタQ1〜Q4の導通状態を制御する制御信号CU1,CD1,LU1,LD1は,変調回路37と絶縁回路50と復調回路51とにより,第1の電源+Vs/2,第2の電源−Vs/2に対応した制御パルスに変換されている。よって,電源レベルを変換された制御信号CU1,CD1,LU1,LD1により,第1〜第4のトランジスタQ1〜Q4の導通状態が適切に制御される。
[X,Y電極駆動回路の図1への適用例]
図3のX,Y電極駆動回路は図2のプラズマディスプレイ装置に適用されると説明した。しかしながら,図3のX,Y電極駆動回路は,図1にも適用可能である。図1に適用される場合は,プリドライブ回路PDR内のデータ信号処理回路31と制御信号生成回路32とが駆動制御回路22内に設けられ,同時オン防止回路34と増幅器AMPがX,Y電極駆動回路24,28内のメインドライブ回路MDRに隣接してその直前段階に設けられる。そして,制御信号生成回路32が出力する制御信号CU,CD,LU,LDが比較的長い配線を介して,同時オン防止回路に供給される。つまり,同時オン防止回路34は,X,Y電極駆動回路内でメインドライブ回路MDRに隣接してその直前段階に設けられるので,それより上流の信号配線にノイズが重畳されても,最悪,メインドライバ回路内の第1,第2のスイッチQ1,Q2,第1,第4のスイッチQ1,Q4,第2,第3のスイッチQ2,Q3が,それぞれ同時に導通するのを防止することができる。また,図4,5の同時オン防止回路によれば,第3,第4のスイッチQ3,Q4の同時導通も防止される。図10,図11にそのような例を示す。
図3のX,Y電極駆動回路は図2のプラズマディスプレイ装置に適用されると説明した。しかしながら,図3のX,Y電極駆動回路は,図1にも適用可能である。図1に適用される場合は,プリドライブ回路PDR内のデータ信号処理回路31と制御信号生成回路32とが駆動制御回路22内に設けられ,同時オン防止回路34と増幅器AMPがX,Y電極駆動回路24,28内のメインドライブ回路MDRに隣接してその直前段階に設けられる。そして,制御信号生成回路32が出力する制御信号CU,CD,LU,LDが比較的長い配線を介して,同時オン防止回路に供給される。つまり,同時オン防止回路34は,X,Y電極駆動回路内でメインドライブ回路MDRに隣接してその直前段階に設けられるので,それより上流の信号配線にノイズが重畳されても,最悪,メインドライバ回路内の第1,第2のスイッチQ1,Q2,第1,第4のスイッチQ1,Q4,第2,第3のスイッチQ2,Q3が,それぞれ同時に導通するのを防止することができる。また,図4,5の同時オン防止回路によれば,第3,第4のスイッチQ3,Q4の同時導通も防止される。図10,図11にそのような例を示す。
図10は,本実施の形態におけるX,Y電極駆動回路の第4の構成図である。図10は,図3のX,Y電極駆動回路を図1に適用した例である。図3のデータ処理回路31と制御信号生成回路32とは,制御信号配線221,222の前段の駆動制御回路22内に設けられ,X,Y電極駆動回路内には,バッファ回路38と同時オン防止回路34と増幅器AMPとからなるプリドライブ回路PDRが設けられる。メインドライブ回路MDRの構成は,図3と同じである。
図10の場合,図1に示したとおり,駆動制御回路22から4つの制御信号CU,CD,LU,LDが比較的長い信号配線221,222を伝搬する。この伝搬途中でノイズの影響を受けて制御信号のLレベルとHレベルとが反転することがある。しかし,メインドライブ回路MDRに隣接してその直前の段階に同時オン防止回路34を設けているので,4つの制御信号のうち好ましくない組み合わせが同時導通制御状態になることが防止される。それにより,メインドライブ回路MDR内の4つのスッチ素子Q1〜Q4が好ましくない組み合わせで同時導通状態になることが防止される。
なお,図7に示したX,Y電極駆動回路も上記と同様に図1に適用することができる。
図11は,本実施の形態におけるX,Y電極駆動回路の第5の構成図である。図11は,図8のX,Y電極駆動回路を図1に適用した例である。図8のデータ処理回路31と制御信号生成回路32とは,制御信号配線221,222の前段の駆動制御回路22内に設けられ,X,Y電極駆動回路内には,バッファ回路38と同時オン防止回路34と変調回路37と絶縁回路50と復調回路51と増幅器AMPとからなるプリドライブ回路PDRが設けられる。そして,メインドライブ回路MDRの構成は図8と同じである。
以上説明したとおり,本実施の形態によれば,同時オン防止回路をメインドライブ回路に隣接してその直前段階に設けることで,メインドライブ回路内のスイッチ素子を制御する制御信号が何らかのノイズに起因して望ましくない同時導通制御状態になることを防止することができる。したがって,プラズマディスプレイ装置においてこのような同時オン防止回路を,メインドライブ回路に隣接してその直前段階に設けることが望ましい。
MDR:メインドライブ回路 PDR:プリドライブ回路
Q1〜Q4:スイッチ(トランジスタ) C1:チャージ回収用コンデンサ
X,Y:表示電極 Cp1:電極間寄生容量
32:制御信号生成回路 34:同時オン防止回路
XCD,YCD:制御コマンド(駆動波形情報信号)
Q1〜Q4:スイッチ(トランジスタ) C1:チャージ回収用コンデンサ
X,Y:表示電極 Cp1:電極間寄生容量
32:制御信号生成回路 34:同時オン防止回路
XCD,YCD:制御コマンド(駆動波形情報信号)
Claims (8)
- プラズマディスプレイ装置において,
複数の表示電極を有するプラズマディスプレイパネルと,
前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有し,
電極駆動ユニットは,前記表示電極に駆動パルスを印加するメインドライブ回路と,当該メインドライブ回路に制御信号を供給するプリドライブ回路と,当該プリドライブ回路に駆動波形情報信号を供給する駆動制御回路とを有し,
前記メインドライブ回路は,第1の電源と前記表示電極との間に接続され前記駆動パルスの立ち上がり時に導通する第1のスイッチと,前記第1の電源より低い第2の電源と前記表示電極との間に接続され前記駆動パルスの立ち下がり時に導通する第2のスイッチと,チャージ回収用コンデンサと,前記チャージ回収用コンデンサと表示電極との間に設けられ前記駆動パルスの立ち上がり時に導通する第3のスイッチと,前記表示電極とチャージ回収用コンデンサとの間に設けられ前記駆動パルスの立ち下がり時に導通する第4のスイッチとを有し,
さらに,前記プリドライブ回路は,前記駆動波形情報信号に基づいて前記第1〜第4のスイッチを制御する第1〜第4の制御信号を生成する制御信号生成回路と,前記第1〜第4の制御信号のうち少なくとも前記第1及び第2の制御信号の組,第1及び第4の制御信号の組,第2及び第3の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第1〜第4の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有することを特徴とするプラズマディスプレイ装置。 - 請求項1において,前記駆動制御回路とプリドライブ回路との間の駆動波形情報信号の配線長よりも,前記同時オン防止回路とメインドライブ回路との間の制御信号の配線長が短いことを特徴とするプラズマディスプレイ装置。
- 請求項1において,前記同時オン防止回路が前記メインドライブ回路に隣接して設けられていることを特徴とするプラズマディスプレイ装置。
- 請求項1において,前記メインドライブ回路は,前記第3のスイッチと前記表示電極との間に第1のインダクタンスを,前記第4のスイッチと前記表示電極との間に第2のインダクタンスをそれぞれ有することを特徴とするプラズマディスプレイ装置。
- プラズマディスプレイ装置において,
複数の表示電極を有するプラズマディスプレイパネルと,
前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有し,
電極駆動ユニットは,前記表示電極に駆動パルスを印加するメインドライブ回路と,当該メインドライブ回路に制御信号を供給するプリドライブ回路とを有し,
前記メインドライブ回路は,第1の電源と前記表示電極との間に接続され前記駆動パルスの立ち上がり時に導通する第1のスイッチと,前記第1の電源より低い第2の電源と前記表示電極との間に接続され前記駆動パルスの立ち下がり時に導通する第2のスイッチと,チャージ回収用コンデンサと,前記チャージ回収用コンデンサと表示電極との間に設けられ前記駆動パルスの立ち上がり時に導通する第3のスイッチと,前記表示電極とチャージ回収用コンデンサとの間に設けられ前記駆動パルスの立ち下がり時に導通する第4のスイッチとを有し,
さらに,前記プリドライブ回路は,前記駆動波形情報信号に基づいて前記第1〜第4のスイッチを制御する第1〜第4の制御信号を生成する制御信号生成回路と,前記第1〜第4の制御信号のうち少なくとも前記第1及び第2の制御信号の組,第1及び第4の制御信号の組,第2及び第3の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第1〜第4の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有することを特徴とするプラズマディスプレイ装置。 - 請求項5において,前記同時オン防止回路が前記メインドライブ回路に隣接して設けられていることを特徴とするプラズマディスプレイ装置。
- 請求項1または5において,
前記同時オン防止回路は,
前記制御信号生成回路が生成する第1の制御信号が導通制御状態であっても,前記制御信号生成回路が生成する第2または第4の制御信号のいずれかが導通制御状態のときは当該第1の制御信号を非導通制御状態にして出力し,
前記制御信号生成回路が生成する第2の制御信号が導通制御状態であっても,前記制御信号生成回路が生成する第1または第3の制御信号のいずれかが導通制御状態のときに当該第2の制御信号を非導通制御状態にして出力し,
前記制御信号生成回路が生成する第3の制御信号が導通制御状態であっても,前記制御信号生成回路が生成する第2または第4の制御信号のいずれかが導通制御状態のときに当該第3の制御信号を非導通制御状態にして出力し,
前記制御信号生成回路が生成する第4の制御信号が導通制御状態であっても,制御信号生成回路が生成する前記第1または第3の制御信号のいずれかが導通制御状態のときに当該第3の制御信号を非導通制御状態にして出力することを特徴とするプラズマディスプレイ装置。 - プラズマディスプレイ装置において,
複数の表示電極を有するプラズマディスプレイパネルと,
前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有し,
電極駆動ユニットは,前記表示電極に駆動パルスを印加するメインドライブ回路と,当該メインドライブ回路に制御信号を供給するプリドライブ回路と,当該プリドライブ回路に駆動波形情報信号を供給する駆動制御回路とを有し,
前記メインドライブ回路は,チャージ回収用コンデンサと,前記駆動パルスを生成する複数のスイッチとを有し,
さらに,前記プリドライブ回路は,前記駆動波形情報信号に基づいて前記複数のスイッチを制御する複数の制御信号を生成する制御信号生成回路と,前記複数の制御信号のうち少なくとも所定の制御信号対が同時導通制御状態になることを禁止して複数の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有し,
前記駆動制御回路とプリドライブ回路との間の駆動波形情報信号の配線長よりも,前記同時オン防止回路とメインドライブ回路との間の制御信号の配線長が短いことを特徴とするプラズマディスプレイ装置。
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