JPH11143426A - 低消費電力出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 ドライバＩＣに設けられる出力回路の面積を
大きくすることなく、ドライバＩＣ内における電力損失
を低減し得る低消費電力出力回路を提供する。 【解決手段】 高圧電源に直列に接続された第２のＰＭ
ＯＳ-Ｔrと第３のＮＭＯＳ-Ｔrと高圧電源に直列に接続
された第３のＰＭＯＳ-Ｔrと第４のＮＭＯＳ-Ｔrとから
なるレベル変換部によって低圧の入力信号を高圧信号に
変換し、負荷容量と第１の電源の間に並列に接続された
第１のＰＭＯＳ-Ｔrと第１のＮＭＯＳ-Ｔrと第２のＮＭ
ＯＳ-Ｔrとからなる高圧出力部はレベル変換部を介して
選択された出力の負荷容量に電荷を充放電し、第１のＮ
ＭＯＳ-Ｔrのゲートは第２のＰＭＯＳ-Ｔrのドレインと
第２のＮＭＯＳ-Ｔrのドレインと第３のＰＭＯＳ-Ｔrの
ゲートとに接続され、第１のＰＭＯＳ-Ｔrのゲートは第
３のＰＭＯＳ-Ｔrのドレインと第４のＮＭＯＳ-Ｔrのド
レインと第２のＰＭＯＳ-Ｔrのゲートとに接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＰＤＰやＥＬ等
の容量性負荷に効率よく駆動電力を供給する低消費電力
出力回路に関する。

【０００２】

【従来の技術】図５は、従来からＰＤＰ（Ｐlasma Ｄis
play Ｐanel）やＥＬ（Ｅlectro Ｌuminescence)等の駆
動回路に用いられてきた出力回路の電気的構成を示す接
続図である。従来からこのような回路は、ＰＤＰ、ＥＬ
等の容量性負荷の無効電力を回収する電力回収駆動装置
のドライバＩＣ内に備えられ、また入力信号を高電圧に
変換して選択された出力の負荷容量に電荷を充放電する
ためのスイッチが設けられている。

【０００３】図５に示すように従来の回路では、出力制
御部８とレベル変換部７、そして高圧出力部６とから構
成されている。この出力制御部８は、入力信号ＩＮを所
定のタイミングで次段のレベル変換部７と高圧出力部６
とに伝える。

【０００４】レベル変換部７は、ＰチャネルＭＯＳ（Ｍ
etal-Ｏxide-Ｓemiconductor）トランジスタＰ2、Ｐ3と
ＮチャネルＭＯＳトランジスタＮ3、Ｎ4とから構成さ
れ、低圧信号を高圧信号に変換する。

【０００５】高圧出力部６は、電源端子Ｖ1とソース電極
とが接続され、且つ出力端子ＯＵＴとドレイン電極が接
続されるＰチャネルＭＯＳトランジスタＰ1と、接地電位
ＶSSとソース電極とが接続され、且つ出力端子ＯＵＴと
ドレイン電極とが接続されるＮチャネルＭＯＳトランジ
スタＮ2とから構成されている。

【０００６】図６は、図５に示す従来の出力回路を用い
た電力回収駆動装置の構成例を示すブロック図である。
従来の出力回路は、この図６に示すように電力回収回路
１とドライバＩＣ２と用いた電力回収駆動装置等に適用
され、一般にドライバＩＣ２内に設けられている。

【０００７】この図６に示す電力回収回路１は、キャパ
シタＣ1とＰチャネルＭＯＳトランジスタＭＰ1ならびに
ダイオードＤ1と、ＮチャネルＭＯＳトランジスタＭＮ1
ならびにダイオードＤ2と、インダクタＬ1と、Ｐチャネ
ルＭＯＳトランジスタＭＰ2と、そしてＮチャネルＭＯＳ
トランジスタＭＮ2とから構成されている。

【０００８】上述のキャパシタＣ1は、負荷容量ＣLに比
べて十分に大きい静電容量を有している。ＰチャネルＭ
ＯＳトランジスタＭＰ1とダイオードＤ1とは、キャパシ
タＣ1から負荷容量ＣLを充電するためのスイッチの役割
をしている。また、ＮチャネルＭＯＳトランジスタＭＮ
1とダイオードＤ2とは、負荷容量ＣLを放電する際のスイ
ッチの役割をしている。

【０００９】そしてインダクタＬ1は、充放電時に負荷
容量ＣLとで共振回路を形成し、無効電力を回収する。
またＰチャネルＭＯＳトランジスタＭＰ2、ＮチャネルＭ
ＯＳトランジスタＭＮ2は、各々出力を最高電位ＶDDあ
るいは接地電位に固定する（Ｅnergy Ｒecovery Ｓusta
入力信号ＩＮ Ｃircuit for the ＡＣ Ｐlasma Ｄispla
y,Ｌ・Ｆ・Ｗeber,ＳＩＤ ８７ ＤＩＧＥＳＴ,Ｐ92-95,19
87参照）。

【００１０】ドライバＩＣ2は、６４ビットシフトレジス
タ３と６４ビットラッチ４とからなる５［Ｖ］系のロジ
ック回路と、上述の出力回路９を６４個有している。ま
たドライバＩＣ2は６４本の出力を有し、それぞれの出
力は負荷容量ＣLに接続され、各電源端子Ｖ1は電力回収
回路１の出力端子ＯＵＴPRに接続される。

【００１１】図７は、図６に示す構成における各部の信
号波形の変化を示す図である。図７（ａ）に示す電源端
子Ｖ1の電圧は、電力回収回路１が発生する高電圧パルス
により変化する。

【００１２】電源端子Ｖ1の電圧が接地電位ＶSSである
間に、図７（ｉ）に示すラッチイネイブル信号によっ
て、図７（ｈ）に示すようにラッチ４に記憶されたデー
タを入力信号ＩＮとして出力回路９に入力する。

【００１３】出力回路９では、入力信号ＩＮに応じて高
圧出力部６のＮチャネルＭＯＳトランジスタＮ2のオン
／オフ状態（導通状態）が決定される。しかし、Ｐチャ
ネルＭＯＳトランジスタＰ1、Ｐ2、Ｐ3のソース電極に
接続された電源端子Ｖ1の電圧がＰチャネルＭＯＳトラ
ンジスタＰ1、Ｐ2、Ｐ3の閾値電圧ＶTP以下の場合には、
ＰチャネルＭＯＳトランジスタＰ1、Ｐ2、Ｐ3のゲート
・ソース間電圧が閾値電圧ＶTPを越えない。

【００１４】このため、ＰチャネルＭＯＳトランジスタ
Ｐ1、Ｐ2、Ｐ3は入力信号ＩＮの論理にかかわらず、オ
フとなる。一方電源端子Ｖ1の電圧が閾値電圧ＶTP以上
になると、入力信号ＩＮに応じてＰチャネルＭＯＳトラ
ンジスタＰ1のオン／オフが決定される。

【００１５】電源端子Ｖ1の電圧を立ち上げる場合、図
７（ｂ）に示すように、ＮチャネルＭＯＳトランジスタ
ＭＰ1をオンにすることで、電源端子Ｖ1の電圧は上昇し
始める。

【００１６】入力信号ＩＮの論理が“１”となって、選
択されて出力端子ＯＵＴをスイッチングする出力回路９
では、このときＮチャネルＭＯＳトランジスタＮ2はオフ
となっている。また一方、ＮチャネルＭＯＳトランジス
タＮ4はオンになっているので、ＰチャネルＭＯＳトラン
ジスタＰ1のゲート電圧は、接地電位ＶSSに固定され
る。

【００１７】電源端子Ｖ1の電圧が閾値電圧ＶTP以下で
ある場合には、上述したようにＰチャネルＭＯＳトラン
ジスタＰ1はオフであるので、図７（ｆ）に示すように出
力端子ＯＵＴの電圧は接地電位ＶSSのままである。

【００１８】電源端子Ｖ1の電圧が閾値電圧ＶTPを越え
ると、ＰチャネルＭＯＳトランジスタＰ1のゲート・ソー
ス間電圧が閾値電圧ＶTP以上となるので、ＰチャネルＭ
ＯＳトランジスタＰ1はオンとなる。

【００１９】ＰチャネルＭＯＳトランジスタＰ1がオン
になると、インダクタＬ1と選択された出力端子ＯＵＴ
の負荷容量ＣLとによってＬＣ共振回路が形成され、正弦
振動によって電源端子Ｖ1の電圧が上昇し始める。

【００２０】このとき出力端子ＯＵＴの電圧は、電源端
子Ｖ1の電圧に追従して上昇し始める。ダイオードＤ1は
逆方向に電流を流さないので、電源端子Ｖ1の電圧と出
力端子ＯＵＴの電圧とは、持ち上がった電圧で固定され
る。

【００２１】しかし出力端子ＯＵＴの電圧が上昇する過
程において、電流経路となるＰチャネルＭＯＳトランジ
スタＭＰ1とダイオードＤ1、そしてＰチャネルＭＯＳト
ランジスタＰ1が有する損失抵抗にってエネルギーが消
費される。このため、電源端子Ｖ1の電圧と出力端子ＯＵ
Ｔの電圧とは、最高電位ＶDDにまで達しない。

【００２２】そこで電圧が持ち上がった時に、図７
（ｃ）に示すようにＰチャネルＭＯＳトランジスタＭＰ
2をオンにすることにより、消費されたエネルギーを最
高電位ＶDDの電源から補充し、電源端子Ｖ1の電圧と出
力端子ＯＵＴの電圧とを最高電位ＶDDに固定する。

【００２３】逆に出力端子ＯＵＴの電圧を立ち下げる場
合、図７（ｄ）に示すようにＮチャネルＭＯＳトランジ
スタＭＮ1をオンにすると、ＰチャネルＭＯＳトランジス
タＰ1のドレイン電極からソース電極方向と、Ｐチャネ
ルＭＯＳトランジスタＰ1が有する寄生ダイオードの順
方向とに電流が流れる。

【００２４】このため、インダクタＬ1と選択された出
力端子ＯＵＴの負荷容量ＣLとによりＬＣ共振回路が形
成され、正弦振動によって電源端子Ｖ1の電圧と出力端子
ＯＵＴの電圧とは立ち下がる。

【００２５】この過程においても、電流経路となるＮチ
ャネルＭＯＳトランジスタＭＮ1とダイオードＤ2、そし
てＰチャネルＭＯＳトランジスタＰ1が有する損失抵抗
によってエネルギーが消費される。このため、電源端子
Ｖ1の電圧と出力端子ＯＵＴの電圧とは接地電位ＶSSま
で下がらない。

【００２６】次に図７（ｅ）に示すように、Ｎチャネル
ＭＯＳトランジスタＭＮ2をオンにすることにより、電源
端子Ｖ1の電圧と出力端子ＯＵＴの電圧とを接地電位ＶS
Sに固定する。

【００２７】一方、入力信号ＩＮの論理が“０”で選択
されない出力端子ＯＵＴをスイッチングする出力回路９
では、上述した動作の間、ＮチャネルＭＯＳトランジス
タＮ2がオンになっている。

【００２８】このため、ＰチャネルＭＯＳトランジスタ
Ｐ1は電源端子Ｖ1の電圧が閾値電圧ＶTP以上になっても
オフであるため、出力端子ＯＵＴの電圧は接地電位ＶSS
に固定される。

【００２９】このような動作は共振回路の動作であり、
負荷容量ＣLを充電した電荷は再びＣ1に回収される。ま
た、この動作を何回か繰り返すことによって、Ｃ1の電
圧は自動的に最高電位ＶDD2に固定される。

【００３０】

【発明が解決しようとする課題】上述した従来の出力回
路において、電力回収効率を上げるためには、選択され
た出力の負荷容量ＣLに電荷を充放電する際に、電流経路
となるＰチャネルＭＯＳトランジスタＰ1が有する損失
抵抗を小さくし、電力損失を低減させる必要がある。

【００３１】しかし出力端子ＯＵＴを立ち上げる場合、
ＰチャネルＭＯＳトランジスタＰ1のソース電極と接続
される電源端子Ｖ1の電圧が閾値電圧ＶTP以下である場
合には、ＰチャネルＭＯＳトランジスタＰ1はオンとなら
ず、出力端子ＯＵＴは立ち上がらない。

【００３２】一方、電源端子Ｖ1の電圧が閾値電圧ＶTPを
越えると、ＰチャネルＭＯＳトランジスタＰ1はオンと
なるが、ＰチャネルＭＯＳトランジスタＰ1のゲート・
ソース間の電位差が小さい閾値電圧ＶTP近傍では、Ｐチ
ャネルＭＯＳトランジスタＰ1のオン抵抗は非常に大き
くなる。

【００３３】電源端子Ｖ1の電圧が最高電位ＶDDに近づ
くに従って、ＰチャネルＭＯＳトランジスタＰ1のゲート
・ソース間の電位差が大きくなる。このためＰチャネル
ＭＯＳトランジスタＰ1のオン抵抗は次第に小さくなる
が、オン抵抗が非常に大きくなる閾値電圧ＶTP近傍にお
ける電力損失が、回収効率を大きく悪化させる。

【００３４】従来の出力回路においては、オン抵抗を小
さくするためには、ＰチャネルＭＯＳトランジスタＰ1
のゲート幅を広くする必要があり、ドライバＩＣのコス
ト上昇につながる。

【００３５】またゲート幅を広くしてオン抵抗を小さく
しても、閾値電圧ＶTPが存在するために、ＰチャネルＭ
ＯＳトランジスタＰ1がオンとなる閾値電圧ＶTP近傍に
おけるオン抵抗は非常に大きく、回収効率を悪化させる
という問題点があった。

【００３６】この発明は、このような背景の下になされ
たもので、ドライバＩＣに設けられる出力回路の面積を
大きくすることなく、ドライバＩＣ内における電力損失
を低減し得る低消費電力出力回路を提供することを目的
としている。

【００３７】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、低圧の入力
信号を高圧信号に変換するレベル変換部と、前記レベル
変換部を介して選択された出力の負荷容量に電荷を充放
電する高圧出力部と、前記入力信号が入力されて前記レ
ベル変換部ならびに前記高圧出力部を制御する出力制御
部とを具備し、前記高圧出力部は、前記負荷容量と当該
負荷容量に電荷を供給する第１の電源との間に互いに並
列に接続された第１のＰチャネルＭＯＳトランジスタと
第１のＮチャネルＭＯＳトランジスタと、前記負荷容量
から電荷を放電する第２のＮチャネルＭＯＳトランジス
タとからなり、前記レベル変換部は、高圧電源に直列に
接続された第２のＰチャネルＭＯＳトランジスタと第３
のＮチャネルＭＯＳトランジスタと、前記高圧電源に直
列に接続された第３のＰチャネルＭＯＳトランジスタと
第４のＮチャネルＭＯＳトランジスタとからなり、前記
第１のＮチャネルＭＯＳトランジスタのゲート電極は前
記第２のＰチャネルＭＯＳトランジスタのドレイン電極
と前記第２のＮチャネルＭＯＳトランジスタのドレイン
電極と前記第３のＰチャネルＭＯＳトランジスタのゲー
ト電極とに接続され、前記第１のＰチャネルＭＯＳトラ
ンジスタのゲート電極は前記第３のＰチャネルＭＯＳト
ランジスタのドレイン電極と前記第４のＮチャネルＭＯ
Ｓトランジスタのドレイン電極と前記第２のＰチャネル
ＭＯＳトランジスタのゲート電極とに接続されることを
特徴とする。また、請求項２に記載の発明にあっては、
請求項１に記載の低消費電力出力回路では、前記出力制
御部は、前記入力信号が供給されて互いに位相の異なる
第１、第２ならびに第３の制御信号を出力する各々第
１、第２ならびに第３の移相回路からなり、前記第１の
制御信号は前記第３のＮチャネルＭＯＳトランジスタの
ゲート電極に供給され、前記第２の制御信号は前記第４
のＮチャネルＭＯＳトランジスタのゲート電極に供給さ
れ、前記第３の制御信号は前記第２のＮチャネルＭＯＳ
トランジスタのゲート電極に供給されることを特徴とす
る。また、請求項３に記載の発明にあっては、請求項１
あるいは請求項２の何れかに記載の低消費電力出力回路
では、前記高圧電源には、前記第１の電源から切り離さ
れた第２の電源を供給することを特徴とする。また、請
求項４に記載の発明にあっては、請求項３に記載の低消
費電力出力回路では、高電圧パルスを発生する電力回収
回路を具備し、前記電力回収回路の出力を前記第１の電
源に供給し、前記電力回収回路の最高電位電源を前記第
２の電源に供給することを特徴とする。また、請求項５
に記載の発明にあっては、請求項４に記載の低消費電力
出力回路では、前記電力回収回路は、前記第１の電源か
ら電荷が充放電されるキャパシタと、前記キャパシタへ
の充放電を切り替えるスイッチと、前記キャパシタと共
振回路を形成するインダクタとからなることを特徴とす
る。また、請求項６に記載の発明にあっては、請求項１
ないし請求項５の何れかに記載の低消費電力出力回路で
は、半導体基板上に形成される個々のＭＯＳトランジス
タを、各々電気的に分離した構造とすることを特徴とす
る。

【００３８】この発明によれば、高圧電源に直列に接続
された第２のＰチャネルＭＯＳトランジスタと第３のＮ
チャネルＭＯＳトランジスタと、高圧電源に直列に接続
された第３のＰチャネルＭＯＳトランジスタと第４のＮ
チャネルＭＯＳトランジスタとからなるレベル変換部に
よって低圧の入力信号を高圧信号に変換し、負荷容量と
当該負荷容量に電荷を供給する第１の電源との間に互い
に並列に接続された第１のＰチャネルＭＯＳトランジス
タと第１のＮチャネルＭＯＳトランジスタと、負荷容量
から電荷を放電する第２のＮチャネルＭＯＳトランジス
タとからなる高圧出力部はレベル変換部を介して選択さ
れた出力の負荷容量に電荷を充放電し、これら第１のＮ
チャネルＭＯＳトランジスタのゲート電極は第２のＰチ
ャネルＭＯＳトランジスタのドレイン電極と第２のＮチ
ャネルＭＯＳトランジスタのドレイン電極と第３のＰチ
ャネルＭＯＳトランジスタのゲート電極とに接続され、
第１のＰチャネルＭＯＳトランジスタのゲート電極は第
３のＰチャネルＭＯＳトランジスタのドレイン電極と第
４のＮチャネルＭＯＳトランジスタのドレイン電極と第
２のＰチャネルＭＯＳトランジスタのゲート電極とに接
続され、出力制御部は入力信号が入力されてレベル変換
部ならびに高圧出力部を制御する。また出力制御部は、
入力信号が供給されて互いに位相の異なる第１、第２な
らびに第３の制御信号を出力する各々第１、第２ならび
に第３の移相回路からなり、第１の制御信号は第３のＮ
チャネルＭＯＳトランジスタのゲート電極に供給され、
第２の制御信号は第４のＮチャネルＭＯＳトランジスタ
のゲート電極に供給され、第３の制御信号は第２のＮチ
ャネルＭＯＳトランジスタのゲート電極に供給される。
また高圧電源には、第１の電源から切り離された第２の
電源を供給する。また電力回収回路によって高電圧パル
スを発生し、電力回収回路の出力を第１の電源に供給
し、電力回収回路の最高電位電源を第２の電源に供給す
る。また電力回収回路は、第１の電源から電荷が充放電
されるキャパシタと、キャパシタへの充放電を切り替え
るスイッチと、キャパシタと共振回路を形成するインダ
クタとからなる。また半導体基板上に形成される個々の
ＭＯＳトランジスタを、各々電気的に分離した構造とす
る。

【００３９】

【発明の実施の形態】以下に、本発明について説明す
る。図１は、本発明の一実施の形態にかかる低消費電力
出力回路の電気的構成を示す接続図である。なお図１に
おいて、図５と対応する部分には同一の符号を付し、詳
細な説明は省略する。この図１において、入力信号ＩＮ
は出力制御部８を介してレベル変換部７と高圧出力部６
のＮチャネルＭＯＳトランジスタＮ2に入力される。

【００４０】高圧出力部６において、ＰチャネルＭＯＳ
トランジスタＰ1とＮチャネルＭＯＳトランジスタＮ1と
は並列に接続され、ＰチャネルＭＯＳトランジスタＰ1
のソース電極とＮチャネルＭＯＳトランジスタＮ1のド
レイン電極とは電源端子Ｖ1に接続されている。

【００４１】ＰチャネルＭＯＳトランジスタＰ1のドレ
イン電極と、ＮチャネルＭＯＳトランジスタＮ1のソース
電極、そしてＮチャネルＭＯＳトランジスタＮ2のドレ
イン電極とは各々出力端子ＯＵＴに接続される。またＮ
チャネルＭＯＳトランジスタＮ2のソース電極は接地電
位ＶSSに接続される。

【００４２】レベル変換部７のＰチャネルＭＯＳトラン
ジスタＰ3のドレイン電極と、ＮチャネルＭＯＳトランジ
スタＮ4のドレイン電極とは、ＰチャネルＭＯＳトランジ
スタＰ2のゲート電極と高圧出力部６が有するＰチャネ
ルＭＯＳトランジスタＰ1のゲート電極とに共通に接続
されている。

【００４３】レベル変換部７が有するＰチャネルＭＯＳ
トランジスタＰ2のドレイン電極と、ＮチャネルＭＯＳト
ランジスタＮ3のドレイン電極は、ＰチャネルＭＯＳトラ
ンジスタＰ3のゲート電極と高圧出力部６が有するＮチ
ャネルＭＯＳトランジスタＮ1のゲート電極とに共通に
接続されている。

【００４４】また、レベル変換部７が有するＰチャネル
ＭＯＳトランジスタＰ2のソース電極とＰチャネルＭＯ
ＳトランジスタＰ3のソース電極とは電源端子Ｖ2に接続
され、ＮチャネルＭＯＳトランジスタＮ3のソース電極
と、ＮチャネルＭＯＳトランジスタＮ4のソース電極とは
接地電位ＶSSに接続されている。

【００４５】本実施の形態では、高圧出力部６が有する
ＮチャネルＭＯＳトランジスタＮ1のソース電圧を半導
体基板の電位と独立させるため、半導体基板上に形成さ
れる個々のＭＯＳトランジスタをそれぞれ電気的に分離
した構造としている。例えば各々のＭＯＳトランジスタ
を、半導体基板内において誘電体分離あるいは接合分離
した構造としている。

【００４６】図２は、図１に示す低消費電力出力回路を
備えたドライバＩＣと電力回収回路とを組み合わせた、
電力回収駆動装置の構成例を示すブロック図である。こ
の図２においても、図５あるいは図６と対応する部分に
は同一の符号を付し、詳細な説明は省略する。

【００４７】この図２においてドライバＩＣ２は、６４
ビットシフトレジスタ３や６４ビットラッチ４等からな
る５［Ｖ］系のロジック回路と、６４個の前記低消費電
力出力回路５とを有している。

【００４８】ドライバＩＣ２は６４本の出力を持ち、各
々の出力は負荷容量ＣLに接続されている。またドライ
バＩＣの電源端子Ｖ1は、電力回収回路１の出力端子ＯＵ
ＴPRに接続され、電源端子Ｖ2は最高電位ＶDD電源に接
続されている。

【００４９】図３は、図２に示す構成における各部の信
号波形の変化を示す図である。図３（ａ）に示す電源端
子Ｖ1の電圧は、電力回収回路１が発生させる高電圧パル
スにより変化する。

【００５０】図３（ｂ）に示すように、電源端子Ｖ2の電
圧は最高電位ＶDDのまま一定である。図３（ａ）に示す
電源端子Ｖ1の電圧が接地電位ＶSSである間に、図３
（ｊ）に示すラッチイネイブル信号によって、図３
（ｉ）に示すようにラッチ４に記憶されたデータを入力
信号ＩＮとして低消費電力出力回路５に入力する。

【００５１】低消費電力出力回路５では、入力信号ＩＮ
に応じて高圧出力部６のＮチャネルＭＯＳトランジスタ
Ｎ2のオン／オフが決定される。また、電源端子Ｖ2の電
圧が最高電位ＶDD一定であるので、入力信号ＩＮはレベ
ル変換部７で高電圧に変換され、ＰチャネルＭＯＳトラ
ンジスタＰ1とＮチャネルＭＯＳトランジスタＮ1のオン
／オフも決定される。

【００５２】入力信号ＩＮが“１”となって選択された
出力端子ＯＵＴの電圧を立ち上げる場合、選択された出
力端子ＯＵＴをスイッチングする低消費電力出力回路５
では、入力信号ＩＮにより高圧出力部６のＮチャネルＭ
ＯＳトランジスタＮ2はオフとなる。また、レベル変換
部７のＮチャネルＭＯＳトランジスタＮ3もオフとなり、
ＮチャネルＭＯＳトランジスタＮ4はオンとなる。

【００５３】従って、ＰチャネルＭＯＳトランジスタＰ2
とＰチャネルＭＯＳトランジスタＰ3とは相補的に切り
替わり、ＰチャネルＭＯＳトランジスタＰ2はオンにな
り、ＰチャネルＭＯＳトランジスタＰ3はオフとなる。

【００５４】これにより、ＰチャネルＭＯＳトランジス
タＰ1のゲート電圧は接地電位ＶSSに固定され、Ｎチャネ
ルＭＯＳトランジスタＮ1のゲート電圧は最高電位ＶDD
に固定される。

【００５５】図３（ｃ）に示すように、ＰチャネルＭＯ
ＳトランジスタＭＰ1をオンにすると、電源端子Ｖ1の電
圧は上昇し始める。電源端子Ｖ1の電圧が閾値電圧ＶTP
以下の時には、ＰチャネルＭＯＳトランジスタＰ1はゲー
ト・ソース間の電位差が閾値電圧ＶTPを越えないのでオ
フである。

【００５６】一方ＮチャネルＭＯＳトランジスタＮ1は、
ソース電極に接続された出力端子ＯＵＴの電圧が接地電
位ＶSSの時に、ゲート・ソース間の電位差が最大の最高
電位ＶDDとなりオン状態となる。

【００５７】ＰチャネルＭＯＳトランジスタＰ1とＮチ
ャネルＭＯＳトランジスタＮ1とは並列に接続されてい
るので、電源端子Ｖ1と出力端子ＯＵＴとの間には、閾値
電圧ＶTPによるオフ状態は存在しない。従って、電源端
子Ｖ1の電圧が変化する接地電位ＶSSから最高電位ＶDD
までの範囲において常にオンとなる。

【００５８】これにより、電源端子Ｖ1の電圧が上昇し始
めると同時に出力端子ＯＵＴの電圧も上昇し始める。こ
のとき、インダクタＬ1と選択された出力端子ＯＵＴの負
荷容量ＣLとによりＬＣ共振回路が形成され、正弦振動
によって電源端子Ｖ1の電圧と出力端子ＯＵＴの電圧と
は上昇する。

【００５９】ダイオードＤ1は逆方向に電流を流さない
ので、電源端子Ｖ1の電圧と出力端子ＯＵＴの電圧とは
正弦振動によって持ち上がった電圧で固定される。次に
図３（ｄ）に示すように、ＰチャネルＭＯＳトランジス
タＭＰ2をオンにすることにより、消費されたエネルギ
ーを最高電位ＶDDの電源から補充し、電源端子Ｖ1の電
圧と出力端子ＯＵＴの電圧とを最高電位ＶDDに固定す
る。

【００６０】次に、出力端子ＯＵＴの電圧を立ち下げる
場合には、図３（ｅ）に示すようにＮチャネルＭＯＳト
ランジスタＭＮ1をオンにする。これによって、Ｐチャネ
ルＭＯＳトランジスタＰ1のドレイン電極からソース電
極方向とＮチャネルＭＯＳトランジスタＮ1のソース電
極からドレイン電極方向、そしてＰチャネルＭＯＳトラ
ンジスタＰ1とＮチャネルＭＯＳトランジスタＮ1とが有
する寄生ダイオードの順方向に電流が流れる。

【００６１】こうして、インダクタＬ1と選択された出
力端子ＯＵＴの負荷容量ＣLとによってＬＣ共振回路が
形成され、正弦振動によって電源端子Ｖ1の電圧と出力端
子ＯＵＴの電圧とは立ち下がる。

【００６２】次に、図３（ｆ）に示すようにＮチャネル
ＭＯＳトランジスタＭＮ2をオンにすることで、電源端子
Ｖ1の電圧と出力端子ＯＵＴの電圧とを接地電位ＶSSに
固定する。

【００６３】また、入力信号ＩＮが“０”となって選択
されない出力端子ＯＵＴは、選択されない出力端子ＯＵ
Ｔをスイッチングする低消費電力出力回路５では、この
動作の間ＮチャネルＭＯＳトランジスタＮ2はオンとな
っている。

【００６４】従って、並列に接続されたＰチャネルＭＯ
ＳトランジスタＰ1とＮチャネルＭＯＳトランジスタＮ1
とはオフ状態となり、出力端子ＯＵＴの電圧は接地電位
ＶSSに固定される。

【００６５】次に、電源端子Ｖ1と出力端子ＯＵＴとの
間に、並列に接続されたＰチャネルＭＯＳトランジスタ
Ｐ1とＮチャネルＭＯＳトランジスタＮ1とを設けるとと
もに、レベル変換部７の電源端子Ｖ2の電圧を、最高電位
ＶDDの一定とする場合について説明する。

【００６６】出力端子ＯＵＴの電圧は、電源端子Ｖ1の
電位上昇に追従して上昇しており、この過程における電
源端子Ｖ1の電圧と出力端子ＯＵＴの電圧の電位差、即ち
ＰチャネルＭＯＳトランジスタＰ1とＮチャネルＭＯＳ
トランジスタＮ1とのドレイン・ソース間の電位差は０
Ｖ数［Ｖ］程度である。

【００６７】まず、電源端子Ｖ1の電圧と出力端子ＯＵＴ
の電圧とが変化する接地電位ＶSSから最高電位ＶDDの範
囲におけるＰチャネルＭＯＳトランジスタＰ1と、Ｎチャ
ネルＭＯＳトランジスタＮ1のオン抵抗の特性について
説明する。

【００６８】ＰチャネルＭＯＳトランジスタＰ1では、ゲ
ート電圧が接地電位ＶSSに固定されるため、電源端子Ｖ1
の電圧が最高電位ＶDDのときにＰチャネルＭＯＳトラン
ジスタＰ1のゲート・ソース間の電位差が最大の最高電
位ＶDDとなる。このため、このときにオン抵抗は最も小
さくなる。

【００６９】電源端子Ｖ1の電圧が最高電位ＶDDより低
くなると、ＰチャネルＭＯＳトランジスタＰ1のゲート・
ソース間の電位差が小さくなり、オン抵抗は大きくな
る。電源端子Ｖ1の電圧が閾値電圧ＶTP近傍になると、オ
ン抵抗は急激に大きくなり、閾値電圧ＶTP以下になると
オフになる。

【００７０】逆にＮチャネルＭＯＳトランジスタＮ1で
は、レベル変換部７の電源端子Ｖ2の電圧が最高電位ＶD
Dで一定である。このため、ゲート電圧が最高電位ＶDD
に固定され、ＮチャネルＭＯＳトランジスタＮ1のソー
ス電圧となる出力端子ＯＵＴの電圧が接地電位ＶSSの時
に、ＮチャネルＭＯＳトランジスタＮ1のゲート・ソース
間の電位差が、最大の最高電位ＶDDとなり、オン抵抗は
最も小さくなる。

【００７１】出力端子ＯＵＴの電圧が高くなると、Ｎチ
ャネルＭＯＳトランジスタＮ1のゲート・ソース間の電
位差が小さくなり、オン抵抗は大きくなる。最高電位Ｖ
DDと出力端子ＯＵＴとの電圧の電位差がＮチャネルＭＯ
ＳトランジスタＮ1の閾値電圧ＶTN近傍になると、オン
抵抗は急激に大きくなる。一方、最高電位ＶDDと出力端
子ＯＵＴの電圧との電位差がＶTN以下になるとＮチャネ
ルＭＯＳトランジスタＮ1はオフになる。

【００７２】上述したように、低電圧領域でＮチャネル
ＭＯＳトランジスタＮ1のオン抵抗が小さく、高電圧領域
ではＰチャネルＭＯＳトランジスタＰ1のオン抵抗が小
さくなる。

【００７３】このように、オン抵抗の特性の異なるＰチ
ャネルＭＯＳトランジスタＰ1とＮチャネルＭＯＳトラ
ンジスタＮ1とを並列に接続することで、選択された出力
端子ＯＵＴを接地電位ＶSSから最高電位ＶDDまで立ち上
げる過程において、電流はＰチャネルＭＯＳトランジス
タＰ1とＮチャネルＭＯＳトランジスタＮ1に相補的に流
れる。

【００７４】こうして、閾値電圧ＶTPによるオフ時の電
圧領域と、閾値電圧ＶTP近傍のオン抵抗が非常に大きく
なる電圧領域が生じることを抑制できる。従って本実施
の形態の低消費電力出力回路５では、オン抵抗が非常に
大きくなる電圧領域を有していないので、ドライバＩＣ
２内での電力損失を低減し、回収効率を向上させること
が可能となる。

【００７５】さらに、一般にＮチャネルＭＯＳトランジ
スタは、ＰチャネルＭＯＳトランジスタに比して同一面
積当たりの電流能力が大きい。従って、本実施の形態の
低消費電力出力回路は、出力回路の面積を大きくするこ
となく電力損失を低減し、回収効率を向上させることが
可能である。

【００７６】上述の実施の形態では、低電圧領域ではＮ
チャネルＭＯＳトランジスタのオン抵抗が小さくなり、
高電圧領域ではＰチャネルＭＯＳトランジスタのオン抵
抗が小さくなることを利用し、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタとを並列に接続
している。

【００７７】これにより、図４の（ａ）に示すように、
出力を０から最高電位まで立ち上げる過程において、Ｐ
チャネルＭＯＳトランジスタの閾値電圧によるオフの電
圧領域と、ＰチャネルＭＯＳトランジスタの閾値電圧近
傍のオン抵抗が非常に大きくなる電圧領域とを生じさせ
なくすることが可能となる。

【００７８】一般にＮチャネルＭＯＳトランジスタは、
同一トランジスタ面積においてＰチャネル型に比べ電流
能力が大きい。このため、並列に接続されたＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと
のトランジスタ面積を合計した面積を、ＰチャネルＭＯ
Ｓトランジスタだけ場合のトランジスタ面積と同一面積
にして比較した場合、ＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとを並列に接続した場合
の方が大きな電流能力を得ることができる。

【００７９】これらの理由により、図４の（ｂ）に示す
ようにＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタとを並列に接続した場合の方が、ＬＣ共
振回路による出力電圧の持ち上がりは高くなり、回収効
率を向上させることができる。

【００８０】

【発明の効果】以上説明したように、この発明によれ
ば、高圧電源に直列に接続された第２のＰチャネルＭＯ
Ｓトランジスタと第３のＮチャネルＭＯＳトランジスタ
と、高圧電源に直列に接続された第３のＰチャネルＭＯ
Ｓトランジスタと第４のＮチャネルＭＯＳトランジスタ
とからなるレベル変換部によって低圧の入力信号を高圧
信号に変換し、負荷容量と当該負荷容量に電荷を供給す
る第１の電源との間に互いに並列に接続された第１のＰ
チャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳ
トランジスタと、負荷容量から電荷を放電する第２のＮ
チャネルＭＯＳトランジスタとからなる高圧出力部はレ
ベル変換部を介して選択された出力の負荷容量に電荷を
充放電し、これら第１のＮチャネルＭＯＳトランジスタ
のゲート電極は第２のＰチャネルＭＯＳトランジスタの
ドレイン電極と第２のＮチャネルＭＯＳトランジスタの
ドレイン電極と第３のＰチャネルＭＯＳトランジスタの
ゲート電極とに接続され、第１のＰチャネルＭＯＳトラ
ンジスタのゲート電極は第３のＰチャネルＭＯＳトラン
ジスタのドレイン電極と第４のＮチャネルＭＯＳトラン
ジスタのドレイン電極と第２のＰチャネルＭＯＳトラン
ジスタのゲート電極とに接続され、出力制御部は入力信
号が入力されてレベル変換部ならびに高圧出力部を制御
する。また出力制御部は、入力信号が供給されて互いに
位相の異なる第１、第２ならびに第３の制御信号を出力
する各々第１、第２ならびに第３の移相回路からなり、
第１の制御信号は第３のＮチャネルＭＯＳトランジスタ
のゲート電極に供給され、第２の制御信号は第４のＮチ
ャネルＭＯＳトランジスタのゲート電極に供給され、第
３の制御信号は第２のＮチャネルＭＯＳトランジスタの
ゲート電極に供給される。また高圧電源には、第１の電
源から切り離された第２の電源を供給する。また電力回
収回路によって高電圧パルスを発生し、電力回収回路の
出力を第１の電源に供給し、電力回収回路の最高電位電
源を第２の電源に供給する。また電力回収回路は、第１
の電源から電荷が充放電されるキャパシタと、キャパシ
タへの充放電を切り替えるスイッチと、キャパシタと共
振回路を形成するインダクタとからなる。また半導体基
板上に形成される個々のＭＯＳトランジスタを、各々電
気的に分離した構造とするので、ドライバＩＣに設けら
れる出力回路の面積を大きくすることなく、ドライバＩ
Ｃ内における電力損失を低減し得る低消費電力出力回路
が実現可能であるという効果が得られる。

【００８１】例えば、本発明にかかる低消費電力出力回
路５のＰチャネルＭＯＳトランジスタＰ1のトランジス
タ面積とＮチャネルＭＯＳトランジスタＮ1のトランジ
スタ面積とを合計した面積を、従来の出力回路９のＰチ
ャネルＭＯＳトランジスタＰ1のトランジスタ面積と同
一面積にして比較した場合、本発明の低消費電力出力回
路５は、従来の出力回路９より大きな電流能力を得るこ
とが可能である。

【００８２】また、図６あるいは図７に示した従来の電
力回収駆動装置と比較して、本発明では、低消費電力出
力回路５を備えたドライバＩＣ２に電源端子Ｖ2を付加
し、これを最高電位ＶDDの電源に接続するという変更点
のみで、従来の電力回収回路１とは駆動方法は変更せず
に、消費電力の低減が可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態にかかる低消費電力出
力回路の電気的構成を示す接続図である。

【図２】 図１に示す低消費電力出力回路を備えたドラ
イバＩＣと電力回収回路とを組み合わせた、電力回収駆
動装置の構成例を示すブロック図である。

【図３】 図２に示す構成における、各部の信号波形の
変化を示す図である。

【図４】 電源端子Ｖ1と出力端子ＯＵＴとの間に設け
られる、ＭＯＳトランジスタのオン抵抗の特性を同じト
ランジスタ面積で比較した図、また同じトランジスタ面
積とした場合の出力端子ＯＵＴの電圧波形及び電流波形
を比較した図である。

【図５】 従来からＰＤＰやＥＬ等の駆動回路に用いら
れてきた出力回路の電気的構成を示す接続図である。

【図６】 図５に示す従来の出力回路を用いた電力回収
駆動装置の構成例を示すブロック図である。

【図７】 図６に示す構成における、各部の信号波形の
変化を示す図である。

【符号の説明】

１ 電力回収回路 ６ 高圧出力部 ７ レベル変換部 ８ 出力制御部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 低圧の入力信号を高圧信号に変換するレ
   ベル変換部と、 前記レベル変換部を介して選択された出力の負荷容量に
   電荷を充放電する高圧出力部と、 前記入力信号が入力されて前記レベル変換部ならびに前
   記高圧出力部を制御する出力制御部とを具備し、 前記高圧出力部は、 前記負荷容量と当該負荷容量に電荷を供給する第１の電
   源との間に互いに並列に接続された第１のＰチャネルＭ
   ＯＳトランジスタと第１のＮチャネルＭＯＳトランジス
   タと、 前記負荷容量から電荷を放電する第２のＮチャネルＭＯ
   Ｓトランジスタとからなり、 前記レベル変換部は、 高圧電源に直列に接続された第２のＰチャネルＭＯＳト
   ランジスタと第３のＮチャネルＭＯＳトランジスタと、 前記高圧電源に直列に接続された第３のＰチャネルＭＯ
   Ｓトランジスタと第４のＮチャネルＭＯＳトランジスタ
   とからなり、 前記第１のＮチャネルＭＯＳトランジスタのゲート電極
   は前記第２のＰチャネルＭＯＳトランジスタのドレイン
   電極と前記第２のＮチャネルＭＯＳトランジスタのドレ
   イン電極と前記第３のＰチャネルＭＯＳトランジスタの
   ゲート電極とに接続され、 前記第１のＰチャネルＭＯＳトランジスタのゲート電極
   は前記第３のＰチャネルＭＯＳトランジスタのドレイン
   電極と前記第４のＮチャネルＭＯＳトランジスタのドレ
   イン電極と前記第２のＰチャネルＭＯＳトランジスタの
   ゲート電極とに接続されることを特徴とする低消費電力
   出力回路。
2. 【請求項２】 前記出力制御部は、 前記入力信号が供給されて互いに位相の異なる第１、第
   ２ならびに第３の制御信号を出力する各々第１、第２な
   らびに第３の移相回路からなり、 前記第１の制御信号は前記第３のＮチャネルＭＯＳトラ
   ンジスタのゲート電極に供給され、 前記第２の制御信号は前記第４のＮチャネルＭＯＳトラ
   ンジスタのゲート電極に供給され、 前記第３の制御信号は前記第２のＮチャネルＭＯＳトラ
   ンジスタのゲート電極に供給されることを特徴とする請
   求項１に記載の低消費電力出力回路。
3. 【請求項３】 前記高圧電源には、前記第１の電源から
   切り離された第２の電源を供給することを特徴とする請
   求項１あるいは請求項２の何れかに記載の低消費電力出
   力回路。
4. 【請求項４】 高電圧パルスを発生する電力回収回路を
   具備し、 前記電力回収回路の出力を前記第１の電源に供給し、 前記電力回収回路の最高電位電源を前記第２の電源に供
   給することを特徴とする請求項３に記載の低消費電力出
   力回路。
5. 【請求項５】 前記電力回収回路は、 前記第１の電源から電荷が充放電されるキャパシタと、 前記キャパシタへの充放電を切り替えるスイッチと、 前記キャパシタと共振回路を形成するインダクタとから
   なることを特徴とする請求項４に記載の低消費電力出力
   回路。
6. 【請求項６】 半導体基板上に形成される個々のＭＯＳ
   トランジスタを、各々電気的に分離した構造とすること
   を特徴とする請求項１ないし請求項５の何れかに記載の
   低消費電力出力回路。