JP2009086143A - 容量性負荷駆動回路およびプラズマディスプレイパネル - Google Patents

容量性負荷駆動回路およびプラズマディスプレイパネル Download PDF

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Abstract

【課題】クロック周波数の上昇に対処でき、且つ走査電極に印加する負極性パルスの幅を個別に調整できるＰＤＰを提供する。
【解決手段】走査駆動部２０２は、走査データ信号８と、走査クロック信号９とを受けるシフトレジスタ部１１と、シフトレジスタ部１１の出力信号と負極性パルス幅制御信号２２０とを各々受け、負極性パルス幅制御信号２２０を用いてパルス幅が制御された信号をそれぞれ出力する複数のパルス幅制御回路２１１と、複数のパルス幅制御回路２１１の出力信号とブランキング信号１０とを受けるブランキング部１２と、ブランキング部１２を介して入力された複数のパルス幅制御回路２１１の各出力信号を増幅し、パルス幅が制御された負極性パルスを走査電極に順次出力する複数の高電圧出力部とを備えている。
【選択図】図２

Description

本発明は半導体集積回路に関し、詳しくは、プラズマディスプレイなどの容量性負荷を駆動させる多チャンネル半導体集積回路の駆動回路に関するものである。
プラズマディスプレイパネル（以下PDPと呼ぶ）のような、電極を駆動する容量性負荷回路の実施形態について図面を参照しながら説明する。
図９は、一般的なＡＣ型ＰＤＰの構成図である。同図に示す従来のＰＤＰは、パネル１００７と、パネル１００７上に配置されたデータ電極１００４と、データ電極１００４を駆動するデータ駆動部１００１と、消去・維持電極１００６と、消去・維持電極１００６を駆動する消去・維持駆動部１００３と、パネル１００７の上方を横切る走査電極１００５と、走査電極１００５を駆動する走査駆動部１００２と、走査駆動部１００２とを備えている。走査駆動部１００２は、走査データ信号１００８と走査クロック信号１００９と走査ブランキング信号１０１０とにより制御される。
また、図１０は、図９に示す従来のＰＤＰにおける走査駆動部１００２の構成例を示す図である。同図に示すように、走査駆動部１００２は、走査クロック信号１００９によって、入力された走査データ信号１００８をクロック単位で遅延させて、入力時の極性と逆の極性を出力するシフトレジスタ部１０１１と、シフトレジスタ部１０１１の出力と走査ブランキング信号１０１０とを入力とし、走査ブランキング信号１０１０に応じてシフトレジスタ部１０１１への入力にかかわらず全ての出力を一斉に正極性にするブランキング部１０１２と、ブランキング部１０１２の出力を入力とした高電圧出力部１０１３とで構成される。
また、図１１は、シフトレジスタ部１０１１の具体例を示す図である。同図に示すように、従来のシフトレジスタ部１０１１は、直列に接続された複数のフリップフロップ（クロック同期遅延回路）１０２１−１、１０２１−２、１０２１−３、１０２１−４…と、各フリップフロップの入力部にそれぞれ接続された反転素子１０２２−１、１０２２−２、１０２２−３、１０２２−４…とで構成されている。クロック同期遅延回路１０２１−１には走査データ信号１００８が入力される。各クロック同期遅延回路１０２１−１、１０２１−２、１０２１−３、１０２１−４…には走査クロック信号１００９が入力される。この構成により、入力された走査データ信号１００８と逆極性の出力が得られる。
次に、走査駆動部１００２の動作について図１２を用いて説明する。図１２は、従来の走査駆動部における入力信号と出力信号の波形を示す図である。
走査データ信号１００８は走査クロック信号１００９によってクロック周期単位に伝達され、ＯＵＴ１、ＯＵＴ２…の順に負極性のパルスとして出力される。この例では走査データ信号１００８のハイレベル期間がクロック周期以内であり、走査クロック信号１００９によってＯＵＴ１、ＯＵＴ２…がそれぞれ１クロック期間の負極性パルスを順番に出力する。また走査クロック信号１００９の立ち上がりから走査駆動部１００２の出力部が負極性パルスを出すまでに遅延時間ｔｄを設けており、このｔｄを負極性から正極性に戻るまでの出力立ち上がり時間ｔｒより長くすることが出来れば、隣り合う出力で負極性が重なることがない。
図１３（ａ）は、従来のＰＤＰにおけるパネル上での回路動作を模式的に示す図であり、（ｂ）は、各走査電極に印加される負極性パルスの波形を示す図である。
図１３（ａ）、（ｂ）に示すように、負極性パルスは走査電極１００５−１、１００５−２、１００５−３、１００５−４…にそれぞれ順番に与えられ、これに対してデータ電極１００４に正極性のパルスが印加されたとき、仮想容量１２０３−１、１２０３−２、１２０３−３、１２０３−４…が走査電極とデータ電極間に発生し、データ電極１００４に負極性パルスが印加されているときには電極間の仮想容量には電荷が蓄積され、例えばデータ電極１００４と走査電極１００５−１、１００５−３とが交差した交差点Ａ、Ｂがプラズマ放電して発光する。そして、図１４（ａ）、（ｂ）に示すように、消去・維持電極１００６と走査電極１００５−１、１００５−２、１００５−３、１００５−４…とを一斉に動作させ、交流的に制御することで、消去・維持電極１００６と走査電極１００５−１、１００５−２、１００５−３、１００５−４…との間に仮想容量１２０４−１、１２０４−２、１２０４−３、１２０４−４…を発生させ、交差点Ａ、Ｂで発生した発光電位が安定化し、電荷が蓄積されたまま発光を維持する。この発光によりパネルの色と明るさが決定される。
ＰＤＰの高精細化と放送のデジタル化とによってハイビジョン信号の伝送が可能になり、走査線数、画素数の増大により、走査するクロックの周波数を上げなければ発光の維持期間が十分取れず、画面が暗くなる場合がでてきた。
この課題を解決するために、特許第３５３９２９１号公報に、図１５に示すような回路が提案されている。図１５は、第２の従来例に係るＰＤＰの概略構成を示す回路図である。
図１５に示すように、第２の従来例に係るＰＤＰでは、奇数ライン制御用のブランキング入力１１１４と偶数ライン制御用のブランキング入力１１１５を別々に受ける奇数・偶数分割走査駆動部１１０２が設けられており、あとの構成は前記図９に示す従来のＰＤＰと同じである。
図１６は、第２の従来例における奇数・偶数分割走査駆動部の具体構成を示す図である。同図に示すように、奇数・偶数分割走査駆動部１１０２は、走査データ信号１００８と走査クロック信号１００９を受けるシフトレジスタ部１０１１と、奇数ライン制御用のブランキング入力１１１４とシフトレジスタ部１０１１の奇数ラインからの信号とを入力とする奇数ブランキング部１１１２と、偶数ライン制御用のブランキング入力１１１５とシフトレジスタ部１０１１の偶数ラインからの信号とを入力とする偶数ブランキング部１１１３と、奇数ブランキング部１１１２および偶数ブランキング部１１１３からの出力を受ける高電圧出力部１０１３とを有している。
次に、第２の従来例に係るＰＤＰの動作を説明する。
図１７は、図１６に示す奇数・偶数分割走査駆動部における入力信号および出力信号の波形を示す図である。図１７に示す例では、奇数・偶数分割走査駆動部１１０２に２クロック分のデータを入力し、奇数ライン制御用のブランキング入力１１１４と偶数ライン制御用のブランキング入力１１１５の位相を変化させブランキングすることで、奇数ライン、偶数ラインそれぞれで１クロック以上の負極性パルス幅を得ることができる。この方法によれば、走査クロック信号の周波数が増加した場合であっても発光の維持時間を比較的長く取ることができる。
特許第３１３９０９８号公報 特許第３３４６７３５号公報
しかしながら、第２の従来例の構成では、奇数と偶数の制御が同時にできないことがある上、パルス幅を任意に調整するには、奇数、偶数２系統の制御が別々かつ相互に必要であり、クロック周波数が変化した際の調整などが容易でないという課題を有する。
本発明は、以上の課題に鑑み、クロック周波数の上昇や変化に対処でき、且つ走査電極に印加する負極性パルスの幅を個別に調整できるＰＤＰを提供することを目的とする。
上述課題を解決するために、本発明の走査用容量性負荷駆動回路は、表示部に複数ライン配置された走査電極を駆動する走査用容量性負荷駆動回路であって、走査データ信号と、走査クロック信号とを受けるシフトレジスタ部と、前記シフトレジスタ部の出力信号と負極性パルス幅制御信号とを各々受け、前記負極性パルス幅制御信号を用いてパルス幅が制御された信号をそれぞれ出力する複数のパルス幅制御回路と、前記複数のパルス幅制御回路の出力信号とブランキング信号とを受けるブランキング部と、前記ブランキング部を介して入力された前記複数のパルス幅制御回路の各出力信号を増幅し、パルス幅が制御された負極性パルスを対応するラインの前記走査電極に順次出力する複数の高電圧出力部とを備えている。
この構成によれば、走査電極に印加する負極性パルスのパルス幅を、単一の制御信号である負極性パルス幅制御信号を用いて任意に調節することが可能となる。そのため、走査電極の駆動部を偶数ラインと奇数ラインとで分ける場合に比べて走査用クロック信号の周波数が変化する際などの調整を容易に行えるようになる。また、奇数、偶数ラインの走査電極が同一に駆動されることもなく、１ラインごとに任意に調整することが可能となる。
さらに、走査用クロック信号の周波数が上がった場合でも負極性パルスの幅をクロック周期以上の長さに設定することができるので、プラズマディスプレイパネルにおける発光の維持時間を十分取ることができる。
また、前記高電圧出力部は、前記負極性パルスの立ち上がり時に所定期間、前記負極性パルス幅制御信号に基づいてゲインが変わることにより、負極性パルスの立ち上がりをより急峻にすることができるので、負極性パルスの立ち上がりに要する時間を短縮することができる。
また、本発明のプラズマディスプレイパネルは、表示部と、前記表示部に複数ライン配置され、少なくとも負極性パルスを印加される走査電極と、前記表示部に複数ライン配置された消去・維持電極と、前記走査電極および前記消去・維持電極と交差する走査データ電極と、前記走査電極を駆動する走査用容量性負荷駆動回路とを備え、前記走査用容量性負荷駆動回路は、走査データ信号と、走査クロック信号とを受けるシフトレジスタ部と、前記シフトレジスタ部の出力信号と負極性パルス幅制御信号とを各々受け、前記負極性パルス幅制御信号を用いてパルス幅が制御された信号をそれぞれ出力する複数のパルス幅制御回路と、前記複数のパルス幅制御回路の出力信号とブランキング信号とを受けるブランキング部と、前記ブランキング部を介して入力された前記複数のパルス幅制御回路の各出力信号を増幅し、パルス幅が制御された前記負極性パルスを対応するラインの前記走査電極に順次出力する複数の高電圧出力部とを有している。
この構成により、負極性パルス幅制御信号を用いて走査電極に印加する負極性パルスの幅を調節することができるので、クロック周波数が上がった場合でも、十分な発光時間を確保することができる。また、走査用クロック信号の周波数が変化する際などの調整を容易に行えるようになる。
負極性パルスであることを確認したときのみ、クロックと非同期に負極性パルスの幅を拡大することができ、パルスの微調整が一つの信号経路で容易に実現できる。また、奇数、偶数ラインの走査電極が同一に駆動されることもなく、１ラインごとに任意に調整することが可能となる。このことで、ＰＤＰが高精細になった場合に信号駆動周波数が高くなっても負極性パルス幅を十分広くとることができ、かつ１つのパルス幅のみで負極性パルス幅を決定するので、微妙な調整も容易で、パネルのばらつきなども吸収可能で、ＰＤＰの歩留まりや信頼向上に寄与できる。
以下、本発明の実施形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＤＰの構成を概略的に示す図である。同図に示すように、本実施形態のＰＤＰは、パネル（表示部）７と、パネル７上に配置された複数のデータ電極４と、データ電極４と交差する複数の走査電極５と、データ電極４と交差し、走査電極５ごとに設けられる消去・維持電極６と、走査電極５を駆動する走査駆動部２０２と、データ電極４を駆動するデータ駆動部１と、消去・維持電極６を駆動する消去・維持駆動部３とを備えている。走査電極５には正負の極性を持つパルスが印加される。なお、パネル７およびパネルに形成された走査電極５、データ電極４、消去・維持電極６などの部材は走査駆動部２０２などの回路駆動部から見た場合の容量性負荷となっている。
走査駆動部２０２には、走査データ信号８と、走査クロック信号９と、走査ブランキング信号１０と、走査クロック信号９に非同期の負極性パルス幅制御信号２２０とが入力される。本実施形態の走査駆動部（容量性負荷駆動回路）２０２は、走査電極５に印加するパルスのうち、負極性パルスの幅を負極性パルス幅制御信号２２０に応じて制御できることを特徴とする。
図２は、本実施形態のＰＤＰにおける走査駆動部の構成例を示すブロック図である。 同図に示すように、負極性パルス幅を制御可能な走査駆動部２０２は、走査データ信号８および走査クロック信号９を受けるシフトレジスタ部１１と、シフトレジスタ部１１からの出力と負極性パルス幅制御信号２２０とを受ける複数のパルス幅制御回路２１１を有するパルス幅制御ブロック２１０と、各パルス幅制御回路２１１からの出力と走査ブランキング信号とを受けるブランキング部１２と、ブランキング部１２の出力を受け、走査電極５（図１参照）の各々に増幅された信号を供給する高電圧出力部１３で構成された高電圧出力ブロック５０とを有している。パルス幅制御ブロック２１０は、少なくとも走査電極５と同じ数のパルス幅制御回路２１１を有する。なお、ブランキング部１２は、ブランキング期間において入力に関わらず負極性パルスを出力させない等の制御を行う。
図３は、本実施形態の走査駆動部２０２におけるパルス幅制御回路２１１の構成例を示すブロック図である。同図に示すように、パルス幅制御回路２１１は、現在の出力を維持するか、入力信号と同じ信号を出力するかを決定する負極性パルス維持回路２１２と、負極性パルス維持回路２１２の出力と負極性パルス幅制御信号２２０を受けて負極性パルス維持回路２１２に制御信号を出力（フィードバック）する負極性検出回路２１３とで構成される。
図４（ａ）は、図３に示すパルス幅制御回路２１１の具体的な構成例を示す図である。この例では、負極性パルス維持回路２１２を、入力を出力とするか現在の出力を維持するかを外部入力により制御するラッチ回路２１４で構成し、負極性検出回路２１３をＮＡＮＤ論理素子２１５で構成する。ラッチ回路２１４の出力を反転素子２１６で論理反転させた信号と負極性パルス幅制御信号２２０とをＮＡＮＤ論理素子２１５の入力とし、ＮＡＮＤ論理素子２１５の出力をラッチ回路２１４の制御信号とする。
図４（ｂ）は、ラッチ回路２１４における真理値表であり、（ｃ）は、ＮＡＮＤ論理素子２１５における真理値表であり、（ｄ）は、パルス幅制御ブロック２１０全体における真理値表である。
図４（ｂ）に示すように、ラッチ回路２１４は、制御信号（ＮＡＮＤ論理素子２１５の出力）がＬｏ（ロー）レベルの場合、入力がどう変化しようが出力信号を現状のまま保持（Ｈｏｌｄ）し、制御信号がＨｉ（ハイ）レベルの場合、入力信号に応じて出力を変化するものである。
また、図４（ｃ）に示すように、ＮＡＮＤ論理素子２１５は、２つの入力信号がいずれもＨｉレベルのときのみＬｏレベルを出力し、それ以外の場合はＨｉレベルを出力する。
そして、図４（ｄ）に示すように、パルス幅制御ブロック２１０を構成するパルス幅制御回路２１１において、負極性パルス幅制御信号２２０（図中のＬｏ−ＥＸ）がＨｉレベルであるとき、ラッチ回路２１４がＬｏレベルを出力すると、反転素子２１６で反転されてＨｉレベルとなった信号がＮＡＮＤ論理素子２１５に入力され、ＮＡＮＤ論理素子２１５はＬｏレベルを出力する。すると、ラッチ回路２１４は入力信号がどう変化しようともＬｏレベルの出力を保持し続ける。また、ラッチ回路２１４への入力信号がＨｉレベルになった後で、負極性パルス幅制御信号２２０（Ｌｏ−ＥＸ）がＨｉレベルからＬｏレベルに変化すると、ＮＡＮＤ論理素子２１５はＨｉレベルを出力し、ラッチ回路２１４からはＨｉレベル、すなわち入力と同じ信号状態が出力される。
図５は、走査駆動部２０２における入力信号および出力信号の波形を示す図である。同図に示すように、走査駆動部２０２において走査データ信号８は走査クロック信号９によってクロック周期単位に伝達され、出力端子ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４…が順に負極性のパルスを出力する。この際に、負極性の信号が出力されていて、次の走査クロック信号の立ち上がり前にＨｉレベルの負極性パルス幅制御信号２２０が入力されている場合は、その出力のみ負極性パルス幅制御信号２２０のＨｉレベル期間にわたって負極性パルスを維持する。図５に示す例では、データ信号のＨｉレベル期間がクロック周期以内であるので、走査クロック信号によってＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４…がそれぞれ１クロック期間ずつずれた負極性パルスを順番に出力する。負極性パルス幅制御信号２２０がＨｉレベルである期間だけ、負極性パルスの立ち上がりが遅れることになるので、本実施形態の走査駆動部２０２によれば、１クロック周期以上のパルス幅を有する負極性パルスを得ることができる。これにより、例えば出力端子ＯＵＴ２に接続された走査電極で放電が始まる直前まで出力端子ＯＵＴ１から出力される負極性パルスを伸ばすことができる。
本実施形態の走査駆動部２０２によれば、単一の制御信号であり、走査クロック信号に非同期の負極性パルス幅制御信号２２０を用いて走査電極に印加する負極性パルス幅を任意に調節することができるので、クロック周波数が変化する際などの調整を第２の従来例などよりも容易に行うことができる。また、クロック周波数が上がった場合でも負極性パルスの幅をクロック周期以上の長さに設定することができるので、発光の維持時間を十分取ることができる。
また、奇数、偶数ラインの走査電極が同一に駆動されることもなく、１ラインごとに任意に調整することが可能となる。このことで、ＰＤＰが高精細になった場合にクロック周波数が高くなっても負極性パルス幅を十分広くとることができ、且つ１つのパルス幅のみで負極性パルス幅を決定するので、微妙な調整も容易で、パネルのばらつきなども吸収可能で、ＰＤＰの歩留まりや信頼向上に寄与できる。
なお、図２、図３、図４に示す回路構成はあくまで一例であり、これと同様の動作を実現できる回路で走査駆動部を構成しても本実施形態の走査駆動部と同様の効果を得ることができる。
（第２の実施形態）
図６は、本発明の第２の実施形態に係る走査駆動部（容量性負荷駆動回路）の構成を示すブロック図である。
同図に示すように、本実施形態の走査駆動部３５０は、図２に示す走査駆動部２０２の高電圧出力部１３をゲイン可変高電圧出力部３０１に置き換えたものであり、ゲイン可変高電圧出力部３０１以外の構成は走査駆動部２０２と同じである。ゲイン可変高電圧出力ブロック３００は、走査電極に対応した数のゲイン可変高電圧出力部３０１で構成されている。各ゲイン可変高電圧出力部３０１はブランキング部１２の出力を入力とし、対応する走査電極に信号を供給する。
次に、図７を用いてゲイン可変高電圧出力部３０１の回路構成例と動作波形を示す。図７（ａ）は、ゲイン可変高電圧出力部３０１の構成例を示す図であり、（ｂ）は、ゲイン可変高電圧出力部３０１における信号波形を示す図である。
図７（ａ）に示すように、ゲイン可変高電圧出力部３０１は、負極性パルス幅制御信号２２０を受ける遅延素子３１０と、遅延素子３１０の出力信号の論理を反転させる反転素子３１１と、ブランキング部１２からの出力された信号を入力信号３０８とし、その論理を反転させる反転素子３０７と、反転素子３０７を介して入力信号３０８を受けるとともに反転素子３１１を介して遅延素子３１０からの出力信号を受けるＯＲ論理素子３１２と、ＯＲ論理素子３１２の出力信号を受けるレベルシフト回路３１３と、反転素子３０７を介して入力信号３０８を受けるレベルシフト回路３０４と、反転素子３０７により論理反転された入力信号３０８がゲートに入力され、ソースに負極性電源３０６が接続されたＮｃｈスイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）３０３と、ソースが正極性電源３０５に接続され、ドレインがＮｃｈスイッチング素子３０３に接続され、ゲートにレベルシフト回路３０４の出力信号が入力されるＰｃｈスイッチング素子（Ｐチャネル型ＭＯＳトランジスタ）３０２と、ソースが正極性電源３０５に接続され、ドレインがＮｃｈスイッチング素子３０３に接続され、ゲートにレベルシフト回路３１３の出力信号が入力されるＰｃｈスイッチング素子（Ｐチャネル型ＭＯＳトランジスタ）３１４とを備えている。出力信号３０９はＰｃｈスイッチング素子３０２、３１４のドレインとＮｃｈスイッチング素子３０３のドレインとの間のノードから出力される。Ｎｃｈスイッチング素子３０３は出力信号３０９を立ち下げるためのスイッチであり、Ｐｃｈトランジスタ素子３０２、３１４は出力信号３０９を立ち上げるためのスイッチである。
以上の構成のゲイン可変高電圧出力部３０１において、負極性パルス幅制御信号２２０は、遅延素子３１０で一定時間遅れた後、反転素子３１１で反転され、反転素子３０７の出力信号とともにＯＲ論理素子３１２に入力される。以下図７（ｂ）を用いてゲイン可変高電圧出力部３０１での具体的な動作波形を時系列で説明する。
まず、期間ｔ０において、入力信号３０８がＬｏレベルであり、反転素子３０７の出力（図中の３０７−ｏｕｔ）はＨｉレベルであるので、Ｐｃｈスイッチング素子３０２およびＮｃｈスイッチング素子３０３のゲートにＨｉレベルの信号が入る。これにより、Ｐｃｈスイッチング素子３０２はＯＦＦ状態、負極性電源３０６に接続されたＮｃｈスイッチング素子３０３はＯＮ状態となる。また、負極性パルス幅制御信号２２０はＬｏレベルのままであるので、反転素子３１１の出力（図中の３１１−ｏｕｔ）はＨｉレベルになる。ＯＲ論理素子は入力の一方または両方がＨｉレベルであればＨｉレベルを出力するため、ゲートにＨｉレベルが入力されるＰｃｈスイッチング素子３１４はＯＦＦ状態となる。従って、出力信号３０９はＬｏレベルとなる。
次に、期間ｔ１において、入力信号３０８がＬｏレベルからＨｉレベルに遷移することで、反転素子３０７の出力はＬｏレベルになるので、Ｐｃｈスイッチング素子３０２およびＮｃｈスイッチング素子３０３のゲートにＬｏレベルの信号が入ることで、Ｐｃｈスイッチング素子３０２はＯＦＦ状態からＯＮ状態に遷移し、Ｎｃｈスイッチング素子３０３はＯＮ状態からＯＦＦ状態に遷移する。Ｐｃｈスイッチング素子３０２から電流を吐き出すので、出力信号３０９はＨｉレベルの状態になる。出力信号３０９の伝達経路には寄生容量が生じるので、出力信号３０９は電流能力に応じた傾きをもって立ち上がることは知られている。なお、期間ｔ１においてはＰｃｈスイッチング素子３１４はＯＦＦ状態となっている。
次に、期間ｔ２において、入力信号３０８がＨｉレベルからＬｏレベルに遷移することで、反転素子３０７の出力はＨｉレベルになるので、Ｐｃｈスイッチング素子３０２、Ｎｃｈスイッチング素子３０３のゲートにＨｉレベルの信号が入る。これにより、Ｐｃｈスイッチング素子３０２はＯＮ状態から再びＯＦＦ状態に遷移し、Ｎｃｈスイッチング素子３０３はＯＦＦ状態から再びＯＮ状態に遷移するので、出力信号３０９はＬｏレベルになる。
次に、期間ｔ３において、負極性パルス幅制御信号２２０がＬｏレベルからＨｉレベルに遷移することで、反転素子３１１の出力は遅延素子３１０の分だけ遅延してからＬｏレベルになりＯＲ論理素子３１２に入力される。一方、もう片側の入力である反転素子３０７の出力が期間ｔ２の状態から変わらずＨｉレベルであるので、ＯＲ論理素子３１２の出力はＨｉレベルのままであり、Ｐｃｈスイッチング素子３１４のゲートには変わらずＨｉレベルが入力され、Ｐｃｈスイッチング素子はＯＦＦ状態となる。従って、出力信号３０９は期間ｔ２でＬｏレベルに遷移したまま変化が見られない。
次に、期間ｔ４において、負極性パルス幅制御信号２２０がＨｉレベルからＬｏレベルに遷移し、且つ入力信号３０８がＬｏレベルからＨｉレベルに遷移することで、反転素子３０７の出力はＬｏレベルになり、Ｐｃｈスイッチング素子３０２、Ｎｃｈスイッチング素子３０３のゲートにＬｏレベルが入ることになる。これにより、Ｐｃｈスイッチング素子３０２はＯＦＦ状態からＯＮ状態に遷移し、Ｎｃｈスイッチング素子３０３はＯＮ状態からＯＦＦ状態に遷移する。すると、Ｐｃｈスイッチング素子３０２から電流を吐き出すことに加え、負極性パルス幅制御信号２２０から遅延素子３１０の分だけ遅れて反転素子３１１の出力がＬｏレベルからＨｉレベルに切り替わるので、遅延素子３１０による遅れ期間（期間ｔ４）には、ＯＲ論理素子３１２の入力である反転素子３１１の出力と、反転素子３０７の出力がいずれもＬｏレベルとなる。従って、ＯＲ論理素子３１２はＬｏレベルを出力し、レベルシフト回路３１３を通じて、Ｐｃｈスイッチング素子３１４のゲートがＨｉレベルからＬｏレベルに遷移し、Ｐｃｈスイッチング素子３１４がＯＮ状態になる。これにより、出力信号３０９には期間ｔ４の間、Ｐｃｈスイッチング素子３０２、３１４の両方から電流が供給されるので、出力信号３０９はＬｏレベルからＨｉレベルへ遷移し、またその傾きは期間ｔ１の際の立ち上がりよりも急峻になる。なお、出力信号３０９の経路には寄生容量等が生じるので、電流能力に応じた傾きをもって立ち上がる。
図８は、本発明の第２の実施形態に係る走査駆動部における入力信号および出力信号の波形を示す図である。
図５に示す第１の実施形態の場合と比較すると、本実施形態の走査駆動部では、走査クロック信号（Ｓｃａｎ−ＣＬＫ）、走査データ信号（Ｓｃａｎ−ＤＡＴＡ）および負極性パルス幅制御信号（Ｌｏ−ＥＸ）に対する出力信号の立ち下がりタイミングや立ち上がりタイミングなどは第１の実施形態の走査駆動部と変わらない。しかし、負極性パルス幅制御信号２２０を使って、１クロック周期以上のパルス幅を得た場合に、負極性パルス幅制御信号を用いることにより、増幅回路であるゲイン可変高電圧出力部３０１のゲイン（あるいは出力インピーダンス）を負極性パルスの立ち上がり時の所定の期間だけ変更することができるので、負極性パルスの立ち上がり時の波形傾きを第１の実施形態の走査駆動部に比べて急峻にすることが可能であり、立ち上がり時間を短くすることができる。そのため、許容されるパルス幅を広くできるなど、パルス幅を更に有効に使用することができるようになる。
なお、図６、図７に示す構成はあくまで一例であり、これと同様の動作や効果を得られるのであれば、回路構成はこれらの例に限定されない。
本発明は、ＰＤＰなどの容量性負荷を駆動する多チャンネル半導体集積回路の駆動回路に利用できる。
本発明の第１の実施形態に係るＰＤＰの構成を概略的に示す図である。 第１の実施形態に係るＰＤＰにおける走査駆動部の構成例を示すブロック図である。 第１の実施形態に係る走査駆動部におけるパルス幅制御回路の構成例を示すブロック図である。 （ａ）は、図３に示すパルス幅制御回路の具体的な構成例を示す図であり、（ｂ）は、ラッチ回路における真理値表であり、（ｃ）は、ＮＡＮＤ論理素子における真理値表であり、（ｄ）は、パルス幅制御ブロック全体における真理値表である。 第１の実施形態に係る走査駆動部における入力信号および出力信号の波形を示すタイミングチャートである。 本発明の第２の実施形態に係る走査駆動部（容量性負荷駆動回路）の構成を示すブロック図である。 （ａ）は、第２の実施形態に係る走査駆動部におけるゲイン可変高電圧出力部の構成例を示す図であり、（ｂ）は、ゲイン可変高電圧出力部における信号波形を示すタイミングチャートである。 第２の実施形態に係る走査駆動部における入力信号および出力信号の波形を示すタイミングチャートである。 一般的なＡＣ型ＰＤＰの構成図である。 図９に示す従来のＰＤＰにおける走査駆動部の構成例を示す図である。 従来のＰＤＰにおいて、シフトレジスタ部の具体例を示す図である。 従来の走査駆動部における入力信号と出力信号の波形を示すタイミングチャートである。 （ａ）は、従来のＰＤＰにおけるパネル上での発光放電時の回路動作を模式的に示す図であり、（ｂ）は、各走査電極に印加される負極性パルスの波形を示す図である。 （ａ）は、従来のＰＤＰにおけるパネル上での発光維持時の回路動作を模式的に示す図であり、（ｂ）は、各走査電極に印加される負極性パルスの波形を示す図である。 第２の従来例に係るＰＤＰの概略構成を示す回路図である。 第２の従来例における奇数・偶数分割走査駆動部の具体構成を示す図である。 図１６に示す奇数・偶数分割走査駆動部における入力信号および出力信号の波形を示すタイミングチャートである。
符号の説明

１ データ駆動部
３ 消去・維持駆動部
４ データ電極
５ 走査電極
６ 消去・維持電極
７ パネル
８ 走査データ信号
９ 走査クロック信号
１０ 走査ブランキング信号
１１ シフトレジスタ部
１２ ブランキング部
１３ 高電圧出力部
５０ 高電圧出力ブロック
２０２、３５０ 走査駆動部
２１０ パルス幅制御ブロック
２１１ パルス幅制御回路
２１２ 負極性パルス維持回路
２１３ 負極性検出回路
２１４ ラッチ回路
２１５ ＮＡＮＤ回路
２１６、３０７、３１１ 反転素子
２２０ 負極性パルス幅制御信号
３００ ゲイン可変高電圧出力ブロック
３０１ ゲイン可変高電圧出力部
３０２ Ｐｃｈスイッチング素子
３０２、３１４ Ｐｃｈスイッチング素子
３０３ Ｎｃｈスイッチング素子
３０４、３１３ レベルシフト回路
３０５ 正極性電源
３０６ 負極性電源
３０８ 入力信号
３０９ 出力信号
３１０ 遅延素子
３１２ ＯＲ論理素子
ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４ 出力端子

Claims (9)

  1. 表示部に複数ライン配置された走査電極を駆動する走査用容量性負荷駆動回路であって、
    走査データ信号と、走査クロック信号とを受けるシフトレジスタ部と、
    前記シフトレジスタ部の出力信号と負極性パルス幅制御信号とを各々受け、前記負極性パルス幅制御信号を用いてパルス幅が制御された信号をそれぞれ出力する複数のパルス幅制御回路と、
    前記複数のパルス幅制御回路の出力信号とブランキング信号とを受けるブランキング部と、
    前記ブランキング部を介して入力された前記複数のパルス幅制御回路の各出力信号を増幅し、パルス幅が制御された負極性パルスを対応するラインの前記走査電極に順次出力する複数の高電圧出力部とを備えている走査用容量性負荷駆動回路。
  2. 前記走査データ信号は前記走査クロック信号に同期しており、
    前記負極性パルス幅制御信号は前記走査クロック信号に非同期であり、
    前記複数のパルス幅制御回路の各々は、前記シフトレジスタ部を介して前記走査データ信号が入力される負極性パルス維持回路と、前記負極性パルス維持回路の出力信号と前記負極性パルス制御信号とを受ける負極性検出回路とを有していることを特徴とする請求項１に記載の走査用容量性負荷駆動回路。
  3. 前記負極性パルス維持回路はラッチ回路で構成され、
    前記負極性検出回路はＮＡＮＤ論理素子で構成されていることを特徴とする請求項２に記載の走査用容量性負荷駆動回路。
  4. 前記走査電極に印加される前記負極性パルスの立ち上がりは前記負極性パルス幅制御信号の立ち上がりに同期することを特徴とする請求項１〜３のうちいずれか１つに記載の走査用容量性負荷駆動回路。
  5. 前記高電圧出力部は、前記負極性パルスの立ち上がり時に所定期間、前記負極性パルス幅制御信号に基づいてゲインが変わることを特徴とする請求項１〜４のうちいずれか１つに記載の走査用容量性負荷駆動回路。
  6. 前記高電圧出力部は、ソースが正極性電源に接続された第１のＰチャネル型スイッチング素子と、ソースが正極性電源に接続され、前記第１のＰチャネル型スイッチング素子と並列に接続された第２のＰチャネル型スイッチング素子と、ソースが負極性電源に接続され、ドレインが前記第１のＰチャネル型スイッチング素子および前記第２のＰチャネル型スイッチング素子のドレインに接続されたＮチャネル型スイッチング素子とを有しており、前記負極性パルスの立ち上がり時のみ前記第１のＰチャネル型スイッチング素子および前記第２のＰチャネル型スイッチング素子が共にオン状態となることを特徴とする請求項５に記載の走査用容量性負荷駆動回路。
  7. 表示部と、
    前記表示部に複数ライン配置され、少なくとも負極性パルスを印加される走査電極と、
    前記表示部に複数ライン配置された消去・維持電極と、
    前記走査電極および前記消去・維持電極と交差する走査データ電極と、
    前記走査電極を駆動する走査用容量性負荷駆動回路とを備え、
    前記走査用容量性負荷駆動回路は、
    走査データ信号と、走査クロック信号とを受けるシフトレジスタ部と、
    前記シフトレジスタ部の出力信号と負極性パルス幅制御信号とを各々受け、前記負極性パルス幅制御信号を用いてパルス幅が制御された信号をそれぞれ出力する複数のパルス幅制御回路と、
    前記複数のパルス幅制御回路の出力信号とブランキング信号とを受けるブランキング部と、
    前記ブランキング部を介して入力された前記複数のパルス幅制御回路の各出力信号を増幅し、パルス幅が制御された前記負極性パルスを対応するラインの前記走査電極に順次出力する複数の高電圧出力部とを有しているプラズマディスプレイパネル。
  8. 前記走査データ信号は前記走査クロック信号に同期しており、
    前記負極性パルス幅制御信号は前記走査クロック信号に非同期であることを特徴とする請求項７に記載のプラズマディスプレイパネル。
  9. 前記高電圧出力部は、前記負極性パルスの立ち上がり時に所定期間、前記負極性パルス幅制御信号に基づいてゲインが変わることを特徴とする請求項７または８に記載のプラズマディスプレイパネル。
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