CN110097855B - 栅极驱动单元、驱动方法、栅极驱动电路和显示模组 - Google Patents

栅极驱动单元、驱动方法、栅极驱动电路和显示模组 Download PDF

Info

Publication number
CN110097855B
CN110097855B CN201810083879.9A CN201810083879A CN110097855B CN 110097855 B CN110097855 B CN 110097855B CN 201810083879 A CN201810083879 A CN 201810083879A CN 110097855 B CN110097855 B CN 110097855B
Authority
CN
China
Prior art keywords
gate
input
level
signal
carry
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810083879.9A
Other languages
English (en)
Other versions
CN110097855A (zh
Inventor
王张萌
陈怡敏
邵贤杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201810083879.9A priority Critical patent/CN110097855B/zh
Priority to EP18859963.3A priority patent/EP3748624B1/en
Priority to US16/469,530 priority patent/US11120762B2/en
Priority to PCT/CN2018/104827 priority patent/WO2019144627A1/zh
Publication of CN110097855A publication Critical patent/CN110097855A/zh
Application granted granted Critical
Publication of CN110097855B publication Critical patent/CN110097855B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Abstract

本发明提供了一种栅极驱动单元、驱动方法、栅极驱动电路和显示模组。所述栅极驱动单元包括：移位寄存器模块，用于在第一时钟信号输入端和第二时钟信号输入端的控制下对由所述输入端输入的输入信号进行相位延迟，以得到进位信号，并通过进位端输出所述进位信号；以及，脉宽调整模块，用于在使能端的控制下对进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过栅极驱动信号输出端输出所述栅极驱动信号。本发明通过移位寄存器模块和脉宽调整模块，分别实现信号相位延迟和脉冲宽度调整，该栅极驱动单元结构简单，使用元器件数目少，能够实现窄边框设计和低功耗要求。

Description

栅极驱动单元、驱动方法、栅极驱动电路和显示模组
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动单元、驱动方法、栅极驱动电路和显示模组。
背景技术
随着液晶显示技术的发展，智能手表、健康监测器等可穿戴设备越来越普及，用于可穿戴设备的显示面板设计逐渐兴起。由于可穿戴设备的面板尺寸很小，如果采用芯片进行栅极驱动会增加了该显示面板的生产工序和成本，且不能实现窄边框设计，因此迫切需要设计新型栅极驱动方式，在玻璃基板上制作TFT(Thin Film Transistor，薄膜晶体管)组成的集成电路，进而构建其栅极驱动电路。
可穿戴设备的显示面板一般尺寸较小，其栅极驱动电路的规模也相应较小，因此必须在有限的空间内设计性能优良的驱动电路，保证该显示面板的正常工作。现有的应用于可穿戴设备面板的栅极驱动电路结构复杂，使用的晶体管数目多，不利于实现窄边框和低功耗的要求。
发明内容
本发明的主要目的在于提供一种栅极驱动单元、驱动方法、栅极驱动电路和显示模组，解决现有技术的栅极驱动单元使用的晶体管数目多，不利于实现窄边框和低功耗的要求的问题。
为了达到上述目的，本发明提供了一种栅极驱动单元，包括：
移位寄存器模块，与输入信号端、第一时钟信号输入端、第二时钟信号输入端和进位端连接，用于在所述第一时钟信号输入端和所述第二时钟信号输入端的控制下对由所述输入信号端输入的输入信号进行相位延迟，以得到进位信号，并通过所述进位端输出所述进位信号；以及，
脉宽调整模块，与所述进位端、使能端和栅极驱动信号输出端连接，用于在所述使能端的控制下对所述进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过所述栅极驱动信号输出端输出所述栅极驱动信号。
实施时，本发明所述的栅极驱动单元还包括缓冲模块；
所述缓冲模块连接于所述脉宽调整模块与所述栅极驱动信号输出端之间，用于缓冲所述栅极驱动信号，以滤除所述栅极驱动信号中的毛刺信号，得到缓冲后的栅极驱动信号，并通过所述栅极驱动信号输出端输出所述缓冲后的栅极驱动信号。
实施时，所述移位寄存器模块包括第一与非门、第一传输门、反相器、第二与非门和第二传输门，其中，
所述第一与非门的第一输入端与所述输入信号端连接，所述第一与非门的第二输入端与所述第二时钟信号输入端连接；
所述第一传输门的正相控制端与所述第二时钟信号输入端连接，所述第一传输门的反相控制端与所述第一时钟信号输入端连接，所述第一传输门的输入端与所述第一与非门的输出端连接；
所述反相器的输入端与所述第一传输门的输出端连接，所述反相器的输出端与所述进位端连接；
所述第二与非门的第一输入端与所述第一时钟信号输入端连接，所述第二与非门的第二输入端与所述进位端连接；
所述第二传输门的正相控制端与所述第一时钟信号输入端连接，所述第二传输门的反相控制端与所述第二时钟信号输入端连接，所述第二传输门的输入端与所述第二与非门的输出端连接，所述第二传输门的输出端与所述反相器的输入端连接。
实施时，所述第一与非门、所述第一传输门、所述反相器、所述第二与非门和所述第二传输门都由N型晶体管和P型晶体管组成。
实施时，所述脉宽调整模块包括与门；所述与门的第一输入端与所述进位端连接，所述与门的第二输入端与所述使能端连接；
所述与门的输出端通过所述缓冲模块与所述栅极驱动信号输出端连接。
实施时，所述与门由N型晶体管和P型晶体管组成。
实施时，所述缓冲模块包括：缓冲器；所述缓冲器的输入端与所述与门的输出端连接；所述缓冲器的输出端与所述栅极驱动信号输出端连接。
实施时，所述缓冲器由N型晶体管和P型晶体管组成。
本发明还提供了一种栅极驱动单元的驱动方法，用于驱动上述的栅极驱动单元，所述栅极驱动单元的驱动方法包括：
移位寄存器模块在第一时钟信号输入端和第二时钟信号输入端的控制下对由输入信号端输入的输入信号进行相位延迟，以得到进位信号，并通过进位端输出所述进位信号；
脉宽调整模块在所述使能端的控制下对所述进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过所述栅极驱动信号输出端输出所述栅极驱动信号。
实施时，所述栅极驱动单元还包括缓冲模块；所述栅极驱动单元的驱动方法包括：
所述缓冲模块缓冲所述栅极驱动信号，以滤除所述栅极驱动信号中的毛刺信号，得到缓冲后的栅极驱动信号，并通过所述栅极驱动信号输出端输出所述缓冲后的栅极驱动信号。
实施时，所述移位寄存器模块在第一时钟信号输入端和第二时钟信号输入端的控制下对由输入信号端输入的输入信号进行相位延迟，以得到进位信号，并通过进位端输出所述进位信号步骤具体包括：在一驱动周期内，
在第一阶段，第一时钟信号输入端输入第一电平，第二时钟信号输入端输入第二电平，输入信号端输入第一电平，进位端的初始电位为第二电平，第一传输门关闭，第二与非门输出第一电平，第二传输门开启，以使得所述第二与非门输出的第一电平写入反相器的输入端，所述反相器输出第二电平至所述进位端，以维持所述进位端的电位为第二电平；
在第二阶段，所述第一时钟信号输入端输入第二电平，所述第二时钟信号输入端输入第一电平，所述输入信号端输入第一电平，第一与非门输出第二电平，所述第一传输门开启，所述反相器的输入端接入第二电平，所述反相器输出第一电平至所述进位端，所述第二传输门关闭，以使得所述进位端的电位为第一电平；
在第三阶段，所述第一时钟信号输入端输入第一电平，所述第二时钟信号输入端输入第二电平，所述输入信号端输入第二电平，所述第一传输门关闭，所述第二与非门输出第二电平，所述第二传输门开启，所述反相器的输入端接入第二电平，所述反相器输出第一电平至所述进位端，以维持所述进位端的电位为第一电平；
在第四阶段，所述第一时钟信号输入端输入第二电平，所述第二时钟信号输入端输入第一电平，所述输入信号端输入第二电平，所述第一与非门输入第一电平，所述第一传输门开启，以使得所述反相器的输入端接入第一电平，所述反相器输出第二电平至所述进位端，所述第二传输门关闭，以使得所述进位端的电位为第二电平。
实施时，所述脉宽调整模块在所述使能端的控制下对所述进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过所述栅极驱动信号输出端输出所述栅极驱动信号步骤包括：
在所述第一阶段，所述使能端输入第二电平，所述进位端的电位为第二电平，与门输出的栅极驱动信号的电位为第二电平；
在所述第二阶段，所述进位端的电位为第一电平；
所述第二阶段包括依次设置的第一时间段、第二时间段和第三时间段；
在所述第一时间段和所述第三时间段，所述使能端都输入第二电平，所述与门输出的栅极驱动信号的电位为第二电平；
在所述第二时间段，所述使能端输入第一电平，所述进位端输出第一电平，所述与门输出的栅极驱动信号的电位为第一电平；
在所述第三阶段，所述使能端输入第二电平，所述进位端输出第一电平，所述与门输出的栅极驱动信号的电位为第二电平；
在所述第四阶段，所述进位端输出第二电平，所述与门输出的栅极驱动信号的电位为第二电平。
本发明还提供了一种栅极驱动电路，包括多个级联的上述的栅极驱动单元；
除了第一级栅极驱动单元之外，每一级栅极驱动单元的输入信号端与相邻上一级栅极驱动单元的进位端连接；
奇数级栅极驱动单元的第一时钟信号输入端接入正相时钟信号，奇数级栅极驱动单元的第二时钟信号输入端接入反相时钟信号；
偶数级栅极驱动单元的第一时钟信号输入端接入反相时钟信号，偶数级栅极驱动单元的第二时钟信号输入端接入正相时钟信号。
本发明还提供了一种显示模组，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的栅极驱动单元、驱动方法、栅极驱动电路和显示模组，通过移位寄存器模块和脉宽调整模块，分别实现信号相位延迟和脉冲宽度调整，该栅极驱动单元结构简单，使用元器件数目少，能够实现窄边框设计和低功耗要求。
附图说明
图1是本发明实施例所述的栅极驱动单元的结构框图；
图2是本发明另一实施例所述的栅极驱动单元的结构框图；
图3是本发明所述的栅极驱动单元包括的移位寄存器模块的一实施例的电路图；
图4是本发明如图3所示的移位寄存器模块的实施例的工作时序图；
图5A是本发明所述的栅极驱动单元包括的与非门的电路示意图；
图5B是本发明所述的栅极驱动单元包括的第一传输门的一实施例的电路示意图；
图5C是本发明所述的栅极驱动单元包括的反相器的一实施例的电路示意图；
图5D是本发明所述的栅极驱动单元包括的与门的一实施例的电路示意图；
图5E是本发明所述的栅极驱动单元包括的缓冲器的一实施例的电路示意图；
图6是本发明所述的栅极驱动单元的一具体实施例的电路图；
图7是本发明如图6所示的栅极驱动单元的具体实施例的工作时序图；
图8是本发明所述的栅极驱动单元的另一具体实施例的电路图；
图9是本发明所述的栅极驱动电路包括的相邻的奇数行栅极驱动单元的一实施例和偶数行栅极驱动单元的一实施例的电路图；
图10是本发明如图9所示的奇数行栅极驱动单元的实施例和偶数行栅极驱动单元的实施例的工作时序图；
图11是本发明所述的栅极驱动电路包括的相邻的奇数行栅极驱动单元的一具体实施例和偶数行栅极驱动单元的一具体实施例的电路图；
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例所述的栅极驱动单元包括：
移位寄存器模块11，与输入信号端INPUT、输入第一时钟信号CLK的第一时钟信号输入端、输入第二时钟信号CLKB的第二时钟信号输入端和进位端SC连接，用于在所述第一时钟信号输入端和所述第二时钟信号输入端的控制下对由所述输入信号端INPUT输入的输入信号进行相位延迟，以得到进位信号(也即使得进位信号的相位比输入信号的相位延迟预定时间)，并通过所述进位端SC输出所述进位信号；以及，
脉宽调整模块12，与所述进位端SC、使能端ENB和栅极驱动信号输出端OUPUT连接，用于在所述使能端ENB的控制下对所述进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过所述栅极驱动信号输出端OUTPUT输出所述栅极驱动信号。
本发明实施例所述的栅极驱动单元包括移位寄存器模块11和脉宽调整模块12，分别实现信号相位延迟和脉冲宽度调整，该栅极驱动单元结构简单，使用元器件数目少，能够实现窄边框设计和低功耗要求。
具体的，如图2所示，本发明实施例所述的栅极驱动单元还可以包括缓冲模块13；
所述缓冲模块13连接于所述脉宽调整模块12与所述栅极驱动信号输出端OUTPUT之间，用于缓冲所述栅极驱动信号，以滤除所述栅极驱动信号中的毛刺信号，得到缓冲后的栅极驱动信号，并通过所述栅极驱动信号输出端OUTPUT输出所述缓冲后的栅极驱动信号。
在实际操作时，本发明实施例所述的栅极驱动单元还可以包括缓冲模块，用于缓冲所述脉宽调整模块输出的栅极驱动信号，滤掉小的毛刺信号。
具体的，如图3所示，所述移位寄存器模块11可以包括第一与非门AF1、第一传输门TG1、反相器Inv、第二与非门AF2和第二传输门TG2，其中，
所述第一与非门AF1的第一输入端与所述输入信号端INPUT连接，所述第一与非门AF1的第二输入端与输入第二时钟信号CLKB的第二时钟信号输入端连接；
所述第一传输门TG1的正相控制端与所述输入第二时钟信号CLKB的第二时钟信号输入端连接，所述第一传输门TG1的反相控制端与输入第一时钟信号CLK的第一时钟信号输入端连接，所述第一传输门TG1的输入端与所述第一与非门AF1的输出端连接；
所述反相器Inv的输入端与所述第一传输门TG1的输出端连接，所述反相器Inv的输出端与所述进位端SC连接；
所述第二与非门AF2的第一输入端与所述输入第一时钟信号CLK的第一时钟信号输入端连接，所述第二与非门AF2的第二输入端与所述进位端SC连接；
所述第二传输门TG2的正相控制端与所述输入第一时钟信号CLK的第一时钟信号输入端连接，所述第二传输门TG2的反相控制端与所述输入第二时钟信号CLKB的第二时钟信号输入端连接，所述第二传输门TG2的输入端与所述第二与非门AF2的输出端连接，输出端与所述反相器Inv的输入端连接。
在本发明如图3所示的移位寄存器模块11的实施例中，所述移位寄存器模块11包括两个与非门、两个传输门以及一个反相器，所述反相器Inv的输出端与进位端SC连接，也即所述反相器Inv的输出端与所述脉宽调整模块连接。
如图4所示，本发明如图3所示的移位寄存器模块11在工作时，
在第一阶段T1，CLK为高电平，CLKB为低电平，INPUT输入高电平，AF1输出高电平，TG1关断以断开AF1的输出端与Inv的输入端之间的连接，AF1输出的高电平无法输出至Inv的输入端，SC的电位维持为低电平；AF2输出高电平，TG2导通AF2的输出端与Inv的输入端之间的连接，Inv的输入端接入高电平，以进一步使得Inv输出低电平；
在第二阶段T2，CLK为低电平，CLKB为高电平，INPUT输入高电平，AF1输出低电平，TG1导通AF1的输出端与Inv的输入端之间的连接，Inv的输入端接入低电平，Inv输出高电平至SC，TG2断开，以断开AF2的输出端与Inv的输入端之间的连接；
在第三阶段T3，CLK为高电平，CLKB为低电平，INPUT输入低电平，AF1输出高电平，TG1关断以断开AF1的输出端与Inv的输入端之间的连接，AF1输出的高电平无法输出至Inv的输入端，SC的电位维持为高电平；AF2输出低电平，TG2导通AF2的输出端与Inv的输入端之间的连接，以进一步使得Inv输出高电平；
在第四阶段T4，CLK为低电平，CLKB为高电平，INPUT输入低电平，AF1输出高电平，TG1导通AF1的输出端与Inv的输入端之间的连接，Inv输出低电平，也即SC的电位为低电平。
从图4可知，与INPUT输入的输入信号相比，SC输出的进位信号向后移位，在实际操作时，SC输出的进位信号作为相邻下一级栅极驱动单元的输入信号。
如图5A所示，所述第一与非门包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4，其中，
M1的栅极和M4的栅极都与输入第二时钟信号CLKB的第二时钟信号输入端连接；
M2的栅极和M3的栅极都与INPUT连接；
M1和M2都为p型晶体管，M3和M4都为n型晶体管；
M1的源极和M2的源极都接入高电平VDD；
M1的漏极和M2的漏极都与M3的漏极连接；M3的源极与M4的漏极连接，M4的源极接入低电平VSS；
M2的漏极与所述第一与非门的输出端连接。
在如图5A所示的第一与非门的实施例工作时，
当CLKB为高电平并INPUT输入高电平时，M1关闭，M4开启，M2关闭，M3开启，所述第一与非门输出低电平；
当CLKB为高电平并INPUT输入低电平时，M1关闭，M4开启，M2开启，M3关闭，所述第一与非门输出高电平；
当CLKB为低电平并INPUT输入高电平时，M1开启，M4关闭，M2关闭，M3开启，所述第一与非门输出高电平；
当CLKB为低电平并INPUT输入低电平时，M1开启，M4关闭，M2开启，M3关闭，所述第一与非门输出高电平。
如图5B所示，所述第一传输门包括：第五晶体管M5和第六晶体管M6；
所述第五晶体管M5的栅极与输入第一时钟信号CLK的第一时钟信号输入端连接，所述第六晶体管M6的栅极与输入第二时钟信号CLKB的第二时钟信号输入端连接；
M5为p型晶体管，M6为n型晶体管；
M5的源极与M6的漏极连接，M5的漏极与M6的源极连接；
M5的源极与所述第一传输门的输入端连接，M5的漏极与所述第一传输门的输出端连接。
本发明如图5B所示的第一传输门的实施例在工作时，当CLK为低电平而CLKB为高电平时，M5和M6都开启，所述第一传输门能够传输数据；当CLK为高电平而CLKB为低电平时，M5和M6都关闭，所述第一传输门不能够传输数据。
如图5C所示，所述反相器包括第九晶体管M9和第十晶体管M10，其中，
所述第九晶体管M9的栅极和所述第十晶体管M10的栅极都与所述反相器的输入端连接；
M9的源极接入高电平VDD，M10的源极接入低电平VSS，M9的漏极与M10的漏极连接，M9的漏极与所述反相器的输出端连接；
M9为p型晶体管，M10为n型晶体管。
本发明如图5C所示的反相器的实施例在工作时，当所述反相器的输入端接入高电平信号时，M9关闭，M10开启，所述反相器输出低电平信号；当所述反相器的输入端接入低电平信号时，M9开启，M10关闭，所述反相器输出高电平信号。
在具体实施时，所述第一与非门、所述第一传输门、所述反相器、所述第二与非门和所述第二传输门可以都由N型晶体管和P型晶体管组成。
更具体的，所述第一与非门、所述第一传输门、所述反相器、所述第二与非门和所述第二传输门都可以由基于LTPS(Low Temperature Poly-silicon，低温多晶硅技术)工艺制成的P型TFT(薄膜晶体管)和N型晶体管组成，这样形成的逻辑电路可以充分利用不同类型管子的特点，相互弥补，简便快捷地传递数字信号，相比使用单一类型TFT构建成的栅极驱动单元具有很大的优势。
具体的，所述脉宽调整模块可以包括与门；所述与门的第一输入端与所述进位端连接，所述与门的第二输入端与所述使能端连接；
所述与门的输出端通过所述缓冲模块与所述栅极驱动信号输出端连接。
在实际工作时，当进位端输出低电平，使能端输出低电平时，所述与门输出低电平；当所述进位端输出高电平，所述使能端输出高电平时，所述与门输出高电平；当所述进位端输出高电平，所述使能端输出低电平时，所述与门输出低电平；当所述进位端输出低电平，所述使能端输出高电平时，所述与门输出低电平。
在具体实施时，所述与门可以由N型晶体管和P型晶体管组成。
更具体的，所述与门可以由基于LTPS(Low Temperature Poly-silicon，低温多晶硅技术)工艺制成的P型TFT(薄膜晶体管)和N型晶体管组成，这样形成的逻辑电路可以充分利用不同类型管子的特点，相互弥补，简便快捷地传递数字信号，相比使用单一类型TFT构建成的栅极驱动单元具有很大的优势。
如图5D所示，所述与门可以包括第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20，其中，
M15的栅极和M18的栅极都与使能端ENB连接，M16的栅极和M17的栅极都与进位端SC连接；
M15、M16和M19都为p型晶体管，M17、M18和M20都为n型晶体管；
M15的源极和M16的源极都接入高电平VDD；
M15的漏极和M16的漏极都与M17的漏极连接；
M17的源极与M18的漏极连接，M18的源极接入低电平VSS；
M17的漏极与M19的栅极和M20的栅极连接；M19的源极接入高电平VDD；M19的漏极与M20的漏极连接，M20的源极接入低电平VSS；
M19的漏极与所述与门的输出端连接。
本发明如图5D所示的与门在工作时，
当ENB输出高电平，并SC的电位为高电平时，M15关闭，M18开启，M16关闭，M17开启，M19的栅极和M20的栅极接入低电平，M19开启，M20关闭，所述与门输出高电平；
当ENB输出高电平，并SC的电位为低电平时，M15关闭，M18开启，M17关闭，M16开启，M19的栅极和M20的栅极都接入高电平，M20开启，所述与门输出低电平；
当ENB输出低电平，并SC的电位为高电平时，M15关闭，M18开启，M17开启，M16关闭，M19的栅极和M20的栅极都接入高电平，M20开启，所述与门输出低电平；
当ENB输出低电平，并SC的电位为低电平时，M15开启，M18关闭，M17关闭，M16开启，M19的栅极和M20的栅极都接入高电平，M20开启，所述与门输出低电平。
具体的，所述缓冲模块可以包括：缓冲器；所述缓冲器的输入端与所述与门的输出端连接；所述缓冲器的输出端与所述栅极驱动信号输出端连接。
在具体实施时，所述缓冲器可以由N型晶体管和P型晶体管组成。
更具体的，所述缓冲器可以由基于LTPS(Low Temperature Poly-silicon，低温多晶硅技术)工艺制成的P型TFT(薄膜晶体管)和N型晶体管组成，这样形成的逻辑电路可以充分利用不同类型管子的特点，相互弥补，简便快捷地传递数字信号，相比使用单一类型TFT构建成的栅极驱动单元具有很大的优势。
如图5E所示，所述缓冲器可以包括第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24，其中，
M21的栅极和M22的栅极都与所述缓冲器的输入端连接；
M21和M23都为p型晶体管，M22和M24都为n型晶体管；
M21的源极和M23的漏极都接入高电平VDD；M21的漏极与M23的栅极和M24的栅极连接；M21的漏极与M22的漏极连接；M23的漏极与M24的漏极连接，M22的源极和M24的源极都接入低电平VSS；M23的漏极与所述缓冲器的输出端连接。
本发明如图5E所示的缓冲器的实施例在工作时，当所述缓冲器的输入端输入高电平信号时，M21关闭，M22开启，M23开启，M24关闭，所述缓冲器的输出端输出高电平信号；
当所述缓冲器的输入端输入低电平信号时，M21开启，M22关闭，M23关闭，M24开启，所述缓冲器的输出端输出低电平信号。
下面通过一具体实施例来说明本发明所述的栅极驱动单元。
如图6所示，本发明所述的栅极驱动单元的一具体实施例包括移位寄存器模块11、脉宽调整模块12和缓冲模块13；
所述缓冲模块13包括缓冲器Buffer；
所述移位寄存器模块11包括第一与非门AF1、第一传输门TG1、反相器Inv、第二与非门AF2和第二传输门TG2，其中，
所述第一与非门AF1的第一输入端与所述输入信号端INPUT连接，所述第一与非门AF1的第二输入端与输入第二时钟信号CLKB的第二时钟信号输入端连接；
所述第一传输门TG1的正相控制端与输入第二时钟信号CLKB的第二时钟信号输入端连接，所述第一传输门TG1的反相控制端与输入第一时钟信号CLK的第一时钟信号输入端连接，所述第一传输门TG1的输入端与所述第一与非门AF1的输出端连接；
所述反相器Inv的输入端与所述第一传输门TG1的输出端连接，所述反相器Inv的输出端与进位端SC连接；
所述第二与非门AF2的第一输入端与输入第一时钟信号CLK的第一时钟信号输入端连接，所述第二与非门AF2的第二输入端与所述进位端SC连接；
所述第二传输门TG2的正相控制端与所述输入第一时钟信号CLK的第一时钟信号输入端连接，所述第二传输门TG2的反相控制端与所述输入第二时钟信号CLKB的第二时钟信号输入端连接，所述第二传输门TG2的输入端与所述第二与非门AF2的输出端连接，所述第二传输门TG2的输出端与所述反相器Inv的输入端连接；
所述脉宽调整模块12包括与门AND；所述与门AND的第一输入端与所述进位端SC连接，所述与门AND的第二输入端与所述使能端ENB连接；
所述与门AND的输出端通过所述缓冲器Buffer与栅极驱动信号输出端OUTPUT连接；
所述缓冲器Buffer的输入端与所述与门AND的输出端连接；所述缓冲器Buffer的输出端与所述栅极驱动信号输出端OUTPUT连接。
由图7所示，CLK和CLKB都为占空比等于50％的时钟信号，CLK的周期与CLKB的周期相等，CLK与CLKB相互反相。
如图7所示，本发明如图6所示的栅极驱动单元在工作时，
在第一阶段T1，CLK为高电平，CLKB为低电平，INPUT输入高电平，AF1输出高电平，TG1关断以断开AF1的输出端与Inv的输入端之间的连接，AF1输出的高电平无法输出至Inv的输入端，SC的电位维持为低电平；AF2输出高电平，TG2导通AF2的输出端与Inv的输入端之间的连接，Inv的输入端接入高电平，以进一步使得Inv输出低电平；ENB输出低电平，AND输出低电平，OUTPUT输出低电平；
在第二阶段T2，CLK为低电平，CLKB为高电平，INPUT输入高电平，AF1输出低电平，TG1导通AF1的输出端与Inv的输入端之间的连接，Inv的输入端接入低电平，Inv输出高电平至SC，TG2断开，以断开AF2的输出端与Inv的输入端之间的连接；ENB输出高电平，AND输出高电平，OUT输出高电平；
在第三阶段T3，CLK为高电平，CLKB为低电平，INPUT输入低电平，AF1输出高电平，TG1关断以断开AF1的输出端与Inv的输入端之间的连接，AF1输出的高电平无法输出至Inv的输入端，SC的电位维持为高电平；AF2输出低电平，TG2导通AF2的输出端与Inv的输入端之间的连接，以进一步使得Inv输出高电平；ENB输出低电平，AND输出低电平，OUTPUT输出低电平；
在第四阶段T4，CLK为低电平，CLKB为高电平，INPUT输入低电平，AF1输出高电平，TG1导通AF1的输出端与Inv的输入端之间的连接，Inv输出低电平，也即SC的电位为低电平；ENB输出高电平，AND输出低电平，OUTPUT输出低电平。
从图7可知，与INPUT输入的输入信号相比，SC输出的进位信号向后移位，脉宽调整模块包括的与门AND在所述使能端ENB的控制下对所述进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过所述栅极驱动信号输出端OUTPUT输出所述栅极驱动信号。在实际操作时，SC输出的进位信号作为相邻下一级栅极驱动单元的输入信号。
图8是图6所示的栅极驱动单元的具体实施例中的各逻辑单元由N型TFT和P型TFT组成时的具体电路结构图。
如图8所示，在图6所示的栅极驱动单元的基础上，
所述第一与非门AF1包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4，其中，
M1的栅极和M4的栅极都与输入第二时钟信号CLKB的第二时钟信号输入端连接；
M2的栅极和M3的栅极都与INPUT连接；
M1和M2都为p型晶体管，M3和M4都为n型晶体管；
M1的源极和M2的源极都接入高电平VDD；
M1的漏极和M2的漏极都与M3的漏极连接；M3的源极与M4的漏极连接，M4的源极接入低电平VSS；
M2的漏极与所述第一与非门AF1的输出端连接；
所述第一传输门TG1包括：第五晶体管M5和第六晶体管M6；
所述第五晶体管M5的栅极与输入第一时钟信号CLK的第一时钟信号输入端连接，所述第六晶体管M6的栅极与输入第二时钟信号CLKB的第二时钟信号输入端连接；
M5为p型晶体管，M6为n型晶体管；
M5的源极与M6的漏极连接，M5的漏极与M6的源极连接；
M5的源极与所述第一传输门TG1的输入端连接，M5的漏极与所述第一传输门TG1的输出端连接；
所述第二传输门TG2包括第七晶体管M7和第八晶体管M8，其中，
M7为p型晶体管，M8为n型晶体管；所述反相器Inv包括第九晶体管M9和第十晶体管M10，其中，
所述第九晶体管M9的栅极和所述第十晶体管M10的栅极都与所述反相器Inv的输入端连接；
M9的源极接入高电平VDD，M10的源极接入低电平VSS，M9的漏极与M10的漏极连接，M9的漏极与所述反相器Inv的输出端连接；
M9的漏极与进位端SC连接；
M9为p型晶体管，M10为n型晶体管；
所述第二与非门AF2包括第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14，其中，
M11的栅极和M14的栅极都与输入第一时钟信号CLK的第一时钟信号输入端连接，M12的栅极和M13的栅极都与进位端SC连接；
M11和M12都为p型晶体管，M13和M14都为n型晶体管；
M11的源极和M12的源极都接入高电平VDD，M11的漏极和M12的漏极都与所述第二与非门AF2的输出端连接；
M13的漏极与所述第二与非门AF2的输出端连接；M14的漏极与M13的源极连接，M14的源极接入低电平VSS；
所述第二传输门TG2包括的M7的源极与所述第二与非门AF2的输出端连接；
M8的漏极与M7的源极连接，M7的漏极与所述反相器Inv的输入端连接，M8的源极与M7的漏极连接；
所述与门AND包括第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20，其中，
M15的栅极和M18的栅极都与使能端ENB连接，M16的栅极和M17的栅极都与进位端SC连接；
M15、M16和M19都为p型晶体管，M17、M18和M20都为n型晶体管；
M15的源极和M16的源极都接入高电平VDD；
M15的漏极和M16的漏极都与M17的漏极连接；
M17的源极与M18的漏极连接，M18的源极接入低电平VSS；
M17的漏极与M19的栅极和M20的栅极连接；M19的源极接入高电平VDD；M19的漏极与M20的漏极连接，M20的源极接入低电平VSS；
M19的漏极与所述与门AND的输出端连接；
所述缓冲器Buffer包括第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24，其中，
M21的栅极和M22的栅极都与所述缓冲器Buffer的输入端连接；
M21和M23都为p型晶体管，M22和M24都为n型晶体管；
M21的源极和M23的漏极都接入高电平VDD；M21的漏极与M23的栅极和M24的栅极连接；M21的漏极与M22的漏极连接；M23的漏极与M24的漏极连接，M22的源极和M24的源极都接入低电平VSS；
M23的漏极与所述缓冲器Buffer的输出端连接。
如图7所示，本发明如图8所示的栅极驱动单元的具体实施例在工作时，
在第一阶段T1，INPUT输入高电平，CLK为高电平，CLKB为低电平，ENB输出低电平，在第一传输门中，M5和M6均关闭，SC的初始电位为低电平，M12和M14打开，M11和M13关闭，第二与非门电路输出高电平信号，在第二传输门中，M7和M8均打开，则反相器的输入端接入高电平信号，使反相器中的M9关闭，M10打开，进而反相器输出低电平信号，如此，数据便在第二与非门、第二传输门与反相器组成的环路中循环流转，使SC的电位一直保持为低电平；所述与门输出低电平信号至OUTPUT；
在第二阶段T2，INPUT输入高电平，ENB输出高电平，CLK为低电平，CLKB为高电平，在第一传输门中，M5和M6均打开，第一与非门的两个输入端分别接CLKB和由INPUT输入的输入信号，由于CLKB为高电平并INPUT输入高电平，M1和M2关闭，M3和M4打开，所述第一与非门输出低电平信号，然后通过所述第一传输门送到反相器，使M9打开，M10关闭，反相器输出高电平信号至SC；接下来数据进入脉宽调整模块，在脉宽调整模块包括的与门中，与门的两个输入端分别接入高电平信号和ENB输出的整形使能信号，当此时该整形使能信号为高电平，M17、M18和M19都打开，M15、M16和M20都关闭，所述与门输出高电平信号；再接着，数据进入缓冲模块，使M22和M23打开，M21和M24关闭，所述与门输出高电平信号至OUTPUT；
在第三阶段T3，INPUT输入低电平，CLK为高电平，CLKB为低电平，ENB输出低电平，在第一传输门中，M5和M6均关闭，AF1输出的信号无法传输至Inv的输入端，SC的电位维持为高电平；第二与非门的两个输入端分别接CLK和高电平信号，M11和M12关闭，M13和M14打开，该第二与非门输出低电平信号，在第二传输门中，M7和M8均打开，所述第二与非门输出的低电平信号通过所述第二传输门传输至Inv的输入端，Inv输出高电平信号；如此，数据便在第二与非门、第二传输门与反相器组成的环路中循环流转，使SC的电位一直保持为高电平；所述与门输出低电平信号至OUTPUT；
在第四阶段T4，INPUT输入低电平，CLK为低电平，CLKB为高电平，ENB输出高电平，在第一传输门中，M5和M6均打开，第一与非门的两个输入端分别接CLKB和由INPUT输入的低电平信号，由于CLKB为高电平并INPUT输入低电平，M1关闭，M2打开，M3关闭，M4打开，所述第一与非门输出高电平信号，然后通过所述第一传输门送到反相器，使M9关闭，M10打开，反相器输出低电平信号至SC；接下来数据进入脉宽调整模块，在脉宽调整模块包括的与门中，与门的两个输入端分别接入低电平信号和ENB输出的整形使能信号，当此时该整形使能信号为高电平，M17关闭，M18打开，M19关闭，M15关闭，M16和M20都打开，所述与门输出低电平信号；再接着，数据进入缓冲模块，使M22和M23打开，M21和M24关闭，所述与门输出低电平信号至OUTPUT。
如图9所示，上面一行栅极驱动单元为奇数行栅极驱动单元，下面一行栅极驱动单元为偶数行栅极驱动单元；该奇数行栅极驱动单元和该偶数行栅极驱动单元相互级联，该奇数行栅极驱动单元的进位端SC(O)与该偶数行栅极驱动单元的输入信号端INPUT(E)连接；
在图9中，标号为INPUT(O)的为奇数行栅极驱动单元的输入信号端，标号为OUTPUT(O)的为奇数行栅极驱动单元的栅极驱动信号输出端，标号为INPUT(E)的为偶数行栅极驱动单元的输入信号端，标号为OUTPUT(E)的为偶数行栅极驱动单元的栅极驱动信号输出端；标号为CLK的为第一时钟信号，标号为CLKB的为第二时钟信号；标号为ENB(O)的为奇数行栅极驱动单元的使能端，标号为ENB(E)的为偶数行栅极驱动单元的使能端；
在图9中，标号为AF1(O)的为奇数行栅极驱动单元包括的第一与非门，标号为TG1(O)的为奇数行栅极驱动单元包括的第一传输门，标号为Inv(O)的为奇数行栅极驱动单元包括的反相器，标号为AF2(O)的为奇数行栅极驱动单元包括的第二与非门，标号为TG2(O)的为奇数行栅极驱动单元包括的第二传输门；标号为AND(O)的为奇数行栅极驱动单元包括的与门，标号为Buffer(O)为奇数行栅极驱动单元包括的缓冲器；
在图9中，标号为AF1(E)的为偶数行栅极驱动单元包括的第一与非门，标号为TG1(E)的为偶数行栅极驱动单元包括的第一传输门，标号为Inv(E)的为偶数行栅极驱动单元包括的反相器，标号为AF2(E)的为偶数行栅极驱动单元包括的第二与非门，标号为TG2(E)的为偶数行栅极驱动单元包括的第二传输门；标号为AND(E)的为偶数行栅极驱动单元包括的与门，标号为Buffer(E)为偶数行栅极驱动单元包括的缓冲器；
TG1(O)的反相控制端接入CLK，TG1(O)的正相控制端接入CLKB，TG2(O)的反相控制端接入CLKB，TG2(O)的正相控制端接入CLK；TG1(E)的反相控制端接入CLKB，TG1(E)的正相控制端接入CLK，TG2(E)的反相控制端接入CLK，TG2(E)的正相控制端接入CLKB。
如图10所示，由图7所示，CLK和CLKB都为占空比等于50％的时钟信号，CLK的周期与CLKB的周期相等，CLK与CLKB相互反相。
由图10所示，由INPUT(E)输入的输入信号为SC(O)输出的进位信号，INPUT(E)输入的输入信号的相位比INPUT(O)输入的输入信号的相位延迟半个时钟周期，因此偶数行栅极驱动单元的各个阶段也比奇数行栅极驱动单元的各个阶段延迟半个时钟周期，OUTPUT(E)输出的栅极驱动信号的相位也比OUTPUT(O)输出的栅极驱动信号的相位延迟半个时钟周期，依次类推，下一行栅极驱动单元输出的栅极驱动信号的相位总是比上一行栅极驱动单元输出的栅极驱动信号的相位延迟半个时钟周期，直到最后一行截止。
值得注意的是，ENB(E)的波形与ENB(O)的波形不同。ENB(O)的相位比ENB(O)的相位延迟半个时钟周期。
本发明基于LTPS工艺，利用各种逻辑门分别构建移位寄存模块、脉宽调整模块和缓冲模块，实现信号相位延迟、宽度调整及缓冲的作用，最后各个模块级联在一起，构建成栅极驱动电路。本发明实施例所述的栅极驱动单元结构简单，使用管子数目较少，可以实现窄边框设计和低功耗要求。
如图11所示，在图9所示的相互级联的奇数行栅极驱动单元和偶数行栅极驱动单元的基础上，
AF1(O)包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4，其中，
M1的栅极和M4的栅极都与输入第二时钟信号CLKB的第二时钟信号输入端连接；
M2的栅极和M3的栅极都与INPUT(O)连接；
M1和M2都为p型晶体管，M3和M4都为n型晶体管；
M1的源极和M2的源极都接入高电平VDD；
M1的漏极和M2的漏极都与M3的漏极连接；M3的源极与M4的漏极连接，M4的源极接入低电平VSS；
M2的漏极与AF1(O)的输出端连接；
TG1(O)包括：第五晶体管M5和第六晶体管M6；
所述第五晶体管M5的栅极与输入第一时钟信号CLK的第一时钟信号输入端连接，所述第六晶体管M6的栅极与输入第二时钟信号CLKB的第二时钟信号输入端连接；
M5为p型晶体管，M6为n型晶体管；
M5的源极与M6的漏极连接，M5的漏极与M6的源极连接；
M5的源极与TG1(O)的输入端连接，M5的漏极与TG1(O)的输出端连接；
TG2(O)包括第七晶体管M7和第八晶体管M8，其中，
M7为p型晶体管，M8为n型晶体管；Inv(O)包括第九晶体管M9和第十晶体管M10，其中，
所述第九晶体管M9的栅极和所述第十晶体管M10的栅极都与Inv(O)的输入端连接；
M9的源极接入高电平VDD，M10的源极接入低电平VSS，M9的漏极与M10的漏极连接，M9的漏极与Inv(O)的输出端连接；
M9的漏极与SC(O)连接；
M9为p型晶体管，M10为n型晶体管；
AF2(O)包括第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14，其中，
M11的栅极和M14的栅极都与输入第一时钟信号CLK的第一时钟信号输入端连接，M12的栅极和M13的栅极都与SC(O)连接；
M11和M12都为p型晶体管，M13和M14都为n型晶体管；
M11的源极和M12的源极都接入高电平VDD，M11的漏极和M12的漏极都与AF2(O)的输出端连接；
M13的漏极与AF2(O)的输出端连接；M14的漏极与M13的源极连接，M14的源极接入低电平VSS；
TG2(O)包括的M7的源极与AF2(O)的输出端连接；
M8的漏极与M7的源极连接，M7的漏极与Inv(O)的输入端连接，M8的源极与M7的漏极连接；
AND(O)包括第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20，其中，
M15的栅极和M18的栅极都与ENB(O)连接，M16的栅极和M17的栅极都与SC(O)连接；
M15、M16和M19都为p型晶体管，M17、M18和M20都为n型晶体管；
M15的源极和M16的源极都接入高电平VDD；
M15的漏极和M16的漏极都与M17的漏极连接；
M17的源极与M18的漏极连接，M18的源极接入低电平VSS；
M17的漏极与M19的栅极和M20的栅极连接；M19的源极接入高电平VDD；M19的漏极与M20的漏极连接，M20的源极接入低电平VSS；
M19的漏极与所述AND(O)的输出端连接；
Buffer(O)包括第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24，其中，
M21的栅极和M22的栅极都与Buffe(O)r的输入端连接；
M21和M23都为p型晶体管，M22和M24都为n型晶体管；
M21的源极和M23的源极都接入高电平VDD；M21的漏极与M23的栅极和M24的栅极连接；M21的漏极与M22的漏极连接；M23的漏极与M24的漏极连接，M22的源极和M24的源极都接入低电平VSS；
M23的漏极与Buffer(O)的输出端连接；
SC(O)与INPUT(E)连接；
AF1(E)包括第二十五晶体管M25、第二十六晶体管M26、第二十七晶体管M27和第二十八晶体管M28，其中，
M25的栅极和M27的栅极都与输入第一时钟信号CLK的第一时钟信号输入端连接；
M26的栅极和M28的栅极都与INPUT(E)连接；
M25和M26都为n型晶体管，M27和M28都为p型晶体管；
M25的漏极接入低电平VSS；M26的漏极与M25的源极连接；
M27的源极和M28的源极都与M26的漏极连接；M27的漏极和M28的漏极都接入高电平VDD；
M26的源极与AF1(E)的输出端连接；
TG2(E)包括第二十九晶体管M29和第三十晶体管M30，其中，
M29为n型晶体管，M30为p型晶体管；
TG1(E)包括：第三十一晶体管M31和第三十二晶体管M32；
M31的栅极与输入第一时钟信号CLK的第一时钟信号输入端连接，M32的栅极与输入第二时钟信号CLKB的第二时钟信号输入端连接；
M31为n型晶体管，M32为p型晶体管；
M31的漏极与M32的源极连接，M31的源极与M32的漏极连接；
M31的漏极与TG1(E)的输入端连接，M31的源极与TG1(E)的输出端连接；
Inv(E)包括第三十三晶体管M33和第三十四晶体管M34，其中，
所述第三十三晶体管M33的栅极和所述第三十四晶体管M34的栅极都与Inv(E)的输入端连接；
M33的漏极接入低电平VSS，M34的漏极接入高电平VDD，M33的源极与M34的漏极连接，M33的源极与Inv(E)的输出端连接；
M33的源极与SC(E)连接；
M33为n型晶体管，M34为p型晶体管；
AF2(E)包括第三十五晶体管M35、第三十六晶体管M36、第三十七晶体管M37和第三十八晶体管M38，其中，
M35的栅极和M37的栅极都与输入第二时钟信号CLKB的第二时钟信号输入端连接，M36的栅极和M38的栅极都与SC(E)连接；
M35和M36都为n型晶体管，M37和M38都为p型晶体管；
M37的漏极和M38的漏极都接入高电平VDD，M37的源极和M38的源极都与AF2(E)的输出端连接；
M35的源极与AF2(E)的输出端连接；M36的漏极与M35的源极连接，M36的源极与M37的源极连接；TG2(E)包括的M29的漏极与AF2(E)的输出端连接；
M30的源极与M29的漏极连接，M29的源极与Inv(E)的输入端连接，M30的漏极与M29的源极连接；
AND(E)包括三十九晶体管M39、第四十晶体管M40、第四十一晶体管M41、第四十二晶体管M42、第四十三晶体管M43和第四十四晶体管M44，其中，
M39的栅极和M41的栅极都与ENB(E)连接，M40的栅极和M42的栅极都与SC(E)连接；
M39、M40和M43都为n型晶体管，M41、M42和M44都为p型晶体管；
M41的漏极和M42的漏极都接入高电平VDD；
M41的源极和M42的源极都与M40的源极连接；
M39的源极与M40的漏极连接，M39的漏极接入低电平VSS；
M40的源极与M43的栅极和M44的栅极连接；M43的漏极接入低电平VSS；M43的源极与M44的源极连接，M44的漏极接入高电平VDD；
M43的源极与所述AND(E)的输出端连接；
Buffer(E)包括第四十五晶体管M45、第四十六晶体管M46、第四十七晶体管M47和第四十八晶体管M48，其中，
M45的栅极和M46的栅极都与Buffer(E)的输入端连接；
M15和M47都为n型晶体管，M46和M48都为p型晶体管；
M45的漏极和M47的漏极都接入低电平VSS；M45的源极与M47的栅极和M48的栅极连接；M45的源极与M46的源极连接；M47的源极与M18的源极连接，M46的漏极和M48的漏极都接入高电平VDD；
M47的源极与Buffer(E)的输出端连接。
本发明实施例所述的栅极驱动单元的驱动方法，用于驱动上述的栅极驱动单元，所述栅极驱动单元的驱动方法包括：
移位寄存器模块在第一时钟信号输入端和第二时钟信号输入端的控制下对由输入信号端输入的输入信号进行相位延迟，以得到进位信号，并通过进位端输出所述进位信号；
脉宽调整模块在所述使能端的控制下对所述进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过所述栅极驱动信号输出端输出所述栅极驱动信号。
本发明实施例所述的栅极驱动单元的驱动方法通过移位寄存器模块和脉宽调整模块，分别实现信号相位延迟和脉冲宽度调整，该栅极驱动单元结构简单，使用元器件数目少，能够实现窄边框设计和低功耗要求。
具体的，所述栅极驱动单元还可以包括缓冲模块；所述栅极驱动单元的驱动方法可以还包括：
所述缓冲模块缓冲所述栅极驱动信号，得到缓冲后的栅极驱动信号，以滤除所述栅极驱动信号中的毛刺信号，并通过所述栅极驱动信号输出端输出所述缓冲后的栅极驱动信号。
在具体实施时，所述移位寄存器模块在第一时钟信号输入端和第二时钟信号输入端的控制下对由输入信号端输入的输入信号进行相位延迟，以得到进位信号，并通过进位端输出所述进位信号步骤具体包括：在一驱动周期内，
在第一阶段，第一时钟信号输入端输入第一电平，第二时钟信号输入端输入第二电平，输入信号端输入第一电平，进位端的初始电位为第二电平，第一传输门关闭，第二与非门输出第一电平，第二传输门开启，以使得所述第二与非门输出的第一电平写入反相器的输入端，所述反相器输出第二电平至所述进位端，以维持所述进位端的电位为第二电平；
在第二阶段，所述第一时钟信号输入端输入第二电平，所述第二时钟信号输入端输入第一电平，所述输入信号端输入第一电平，第一与非门输出第二电平，所述第一传输门开启，所述反相器的输入端接入第二电平，所述反相器输出第一电平至所述进位端，所述第二传输门关闭，以使得所述进位端的电位为第一电平；
在第三阶段，所述第一时钟信号输入端输入第一电平，所述第二时钟信号输入端输入第二电平，所述输入信号端输入第二电平，所述第一传输门关闭，所述第二与非门输出第二电平，所述第二传输门开启，所述反相器的输入端接入第二电平，所述反相器输出第一电平至所述进位端，以维持所述进位端的电位为第一电平；
在第四阶段，所述第一时钟信号输入端输入第二电平，所述第二时钟信号输入端输入第一电平，所述输入信号端输入第二电平，所述第一与非门输入第一电平，所述第一传输门开启，以使得所述反相器的输入端接入第一电平，所述反相器输出第二电平至所述进位端，所述第二传输门关闭，以使得所述进位端的电位为第二电平。
在本实施例中，所述第一电平的电平高于第二电平的电平。
在实际操作时，所述第一电平可以为高电平，所述第二电平可以为低电平；或者，所述第一电平可以为低电平，所述第二电平可以为高电平；第一电平的选取和第二电平的选取与各逻辑电路采用的晶体管的类型有关，在此并不加以限定。
在具体实施时，所述脉宽调整模块在所述使能端的控制下对所述进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过所述栅极驱动信号输出端输出所述栅极驱动信号步骤包括：
在所述第一阶段，所述使能端输入第二电平，所述进位端的电位为第二电平，与门输出的栅极驱动信号的电位为第二电平；
在所述第二阶段，所述进位端的电位为第一电平；
所述第二阶段包括依次设置的第一时间段、第二时间段和第三时间段；
在所述第一时间段和所述第三时间段，所述使能端都输入第二电平，所述与门输出的栅极驱动信号的电位为第二电平；
在所述第二时间段，所述使能端输入第一电平，所述进位端输出第一电平，所述与门输出的栅极驱动信号的电位为第一电平；
在所述第三阶段，所述使能端输入第二电平，所述进位端输出第一电平，所述与门输出的栅极驱动信号的电位为第二电平；
在所述第四阶段，所述进位端输出第二电平，所述与门输出的栅极驱动信号的电位为第二电平。
在本实施例中，所述第一电平的电平高于第二电平的电平，即第一电平为高电平，第二电平为低电平。
本发明实施例所述的栅极驱动电路包括多个级联的上述的栅极驱动单元；
除了第一级栅极驱动单元之外，每一级栅极驱动单元的输入信号端与相邻上一级栅极驱动单元的进位端连接；
奇数级栅极驱动单元的第一时钟信号输入端接入正相时钟信号，奇数级栅极驱动单元的第二时钟信号输入端接入反相时钟信号；
偶数级栅极驱动单元的第一时钟信号输入端接入反相时钟信号，偶数级栅极驱动单元的第二时钟信号输入端接入正相时钟信号。
所述正相时钟信号和所述反相时钟信号相互反相。
本发明实施例所述的显示模组包括上述的栅极驱动电路。
本发明实施例所述的显示模组可以应用于可穿戴设备中。
本发明实施例提出了一种用于可穿戴设备面板的栅极驱动电路设计，基于LTPS工艺，在玻璃基板上制作TFT(Thin Film Transistor，薄膜晶体管)，构建逻辑门电路，然后利用各种逻辑门电路分别构建移位寄存模块、脉宽调整模块和缓冲模块，实现信号相位延迟、宽度调整及缓冲的作用，最后各个模块级联在一起，构建成栅极驱动电路。整个电路结构简单，使用管子数目较少，可以实现窄边框设计和低功耗要求。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种栅极驱动单元，其特征在于，包括：
移位寄存器模块，与输入信号端、第一时钟信号输入端、第二时钟信号输入端和进位端连接，用于在所述第一时钟信号输入端和所述第二时钟信号输入端的控制下对由所述输入信号端输入的输入信号进行相位延迟，以得到进位信号，并通过所述进位端输出所述进位信号；以及，
脉宽调整模块，与所述进位端、使能端和栅极驱动信号输出端连接，用于在所述使能端的控制下对所述进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过所述栅极驱动信号输出端输出所述栅极驱动信号；
所述移位寄存器模块包括第一与非门、第一传输门、反相器、第二与非门和第二传输门，其中，
所述第一与非门的第一输入端与所述输入信号端连接，所述第一与非门的第二输入端与所述第二时钟信号输入端连接；
所述第一传输门的正相控制端与所述第二时钟信号输入端连接，所述第一传输门的反相控制端与所述第一时钟信号输入端连接，所述第一传输门的输入端与所述第一与非门的输出端连接；
所述反相器的输入端与所述第一传输门的输出端连接，所述反相器的输出端与所述进位端连接；
所述第二与非门的第一输入端与所述第一时钟信号输入端连接，所述第二与非门的第二输入端与所述进位端连接；
所述第二传输门的正相控制端与所述第一时钟信号输入端连接，所述第二传输门的反相控制端与所述第二时钟信号输入端连接，所述第二传输门的输入端与所述第二与非门的输出端连接，所述第二传输门的输出端与所述反相器的输入端连接。
2.如权利要求1所述的栅极驱动单元，其特征在于，还包括缓冲模块；
所述缓冲模块连接于所述脉宽调整模块与所述栅极驱动信号输出端之间，用于缓冲所述栅极驱动信号，以滤除所述栅极驱动信号中的毛刺信号，得到缓冲后的栅极驱动信号，并通过所述栅极驱动信号输出端输出所述缓冲后的栅极驱动信号。
3.如权利要求1所述的栅极驱动单元，其特征在于，所述第一与非门、所述第一传输门、所述反相器、所述第二与非门和所述第二传输门都由N型晶体管和P型晶体管组成。
4.如权利要求2所述的栅极驱动单元，其特征在于，所述脉宽调整模块包括与门；所述与门的第一输入端与所述进位端连接，所述与门的第二输入端与所述使能端连接；
所述与门的输出端通过所述缓冲模块与所述栅极驱动信号输出端连接。
5.如权利要求4所述的栅极驱动单元，其特征在于，所述与门由N型晶体管和P型晶体管组成。
6.如权利要求4所述的栅极驱动单元，其特征在于，所述缓冲模块包括：缓冲器；所述缓冲器的输入端与所述与门的输出端连接；所述缓冲器的输出端与所述栅极驱动信号输出端连接。
7.如权利要求6所述的栅极驱动单元，其特征在于，所述缓冲器由N型晶体管和P型晶体管组成。
8.一种栅极驱动单元的驱动方法，用于驱动如权利要求1至7中任一权利要求所述的栅极驱动单元，其特征在于，所述栅极驱动单元的驱动方法包括：
移位寄存器模块在第一时钟信号输入端和第二时钟信号输入端的控制下对由输入信号端输入的输入信号进行相位延迟，以得到进位信号，并通过进位端输出所述进位信号；
脉宽调整模块在所述使能端的控制下对所述进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过所述栅极驱动信号输出端输出所述栅极驱动信号；
所述移位寄存器模块在第一时钟信号输入端和第二时钟信号输入端的控制下对由输入信号端输入的输入信号进行相位延迟，以得到进位信号，并通过进位端输出所述进位信号步骤具体包括：在一驱动周期内，
在第一阶段，第一时钟信号输入端输入第一电平，第二时钟信号输入端输入第二电平，输入信号端输入第一电平，进位端的初始电位为第二电平，第一传输门关闭，第二与非门输出第一电平，第二传输门开启，以使得所述第二与非门输出的第一电平写入反相器的输入端，所述反相器输出第二电平至所述进位端，以维持所述进位端的电位为第二电平；
在第二阶段，所述第一时钟信号输入端输入第二电平，所述第二时钟信号输入端输入第一电平，所述输入信号端输入第一电平，第一与非门输出第二电平，所述第一传输门开启，所述反相器的输入端接入第二电平，所述反相器输出第一电平至所述进位端，所述第二传输门关闭，以使得所述进位端的电位为第一电平；
在第三阶段，所述第一时钟信号输入端输入第一电平，所述第二时钟信号输入端输入第二电平，所述输入信号端输入第二电平，所述第一传输门关闭，所述第二与非门输出第二电平，所述第二传输门开启，所述反相器的输入端接入第二电平，所述反相器输出第一电平至所述进位端，以维持所述进位端的电位为第一电平；
在第四阶段，所述第一时钟信号输入端输入第二电平，所述第二时钟信号输入端输入第一电平，所述输入信号端输入第二电平，所述第一与非门输入第一电平，所述第一传输门开启，以使得所述反相器的输入端接入第一电平，所述反相器输出第二电平至所述进位端，所述第二传输门关闭，以使得所述进位端的电位为第二电平。
9.如权利要求8所述的栅极驱动单元的驱动方法，其特征在于，所述栅极驱动单元还包括缓冲模块；所述栅极驱动单元的驱动方法包括：
所述缓冲模块缓冲所述栅极驱动信号，以滤除所述栅极驱动信号中的毛刺信号，得到缓冲后的栅极驱动信号，并通过所述栅极驱动信号输出端输出所述缓冲后的栅极驱动信号。
10.如权利要求8所述的栅极驱动单元的驱动方法，其特征在于，所述脉宽调整模块在所述使能端的控制下对所述进位信号进行脉冲宽度调整，得到栅极驱动信号，并通过所述栅极驱动信号输出端输出所述栅极驱动信号步骤包括：
在所述第一阶段，所述使能端输入第二电平，所述进位端的电位为第二电平，与门输出的栅极驱动信号的电位为第二电平；
在所述第二阶段，所述进位端的电位为第一电平；
所述第二阶段包括依次设置的第一时间段、第二时间段和第三时间段；
在所述第一时间段和所述第三时间段，所述使能端都输入第二电平，所述与门输出的栅极驱动信号的电位为第二电平；
在所述第二时间段，所述使能端输入第一电平，所述进位端输出第一电平，所述与门输出的栅极驱动信号的电位为第一电平；
在所述第三阶段，所述使能端输入第二电平，所述进位端输出第一电平，所述与门输出的栅极驱动信号的电位为第二电平；
在所述第四阶段，所述进位端输出第二电平，所述与门输出的栅极驱动信号的电位为第二电平。
11.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1至7中任一权利要求所述的栅极驱动单元；
除了第一级栅极驱动单元之外，每一级栅极驱动单元的输入信号端与相邻上一级栅极驱动单元的进位端连接；
奇数级栅极驱动单元的第一时钟信号输入端接入正相时钟信号，奇数级栅极驱动单元的第二时钟信号输入端接入反相时钟信号；
偶数级栅极驱动单元的第一时钟信号输入端接入反相时钟信号，偶数级栅极驱动单元的第二时钟信号输入端接入正相时钟信号。
12.一种显示模组，其特征在于，包括如权利要求11所述的栅极驱动电路。
CN201810083879.9A 2018-01-29 2018-01-29 栅极驱动单元、驱动方法、栅极驱动电路和显示模组 Active CN110097855B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201810083879.9A CN110097855B (zh) 2018-01-29 2018-01-29 栅极驱动单元、驱动方法、栅极驱动电路和显示模组
EP18859963.3A EP3748624B1 (en) 2018-01-29 2018-09-10 Gate driving unit, driving method, gate driving circuit and display module
US16/469,530 US11120762B2 (en) 2018-01-29 2018-09-10 Gate driving unit, method for driving the same, gate driving circuitry and display module
PCT/CN2018/104827 WO2019144627A1 (zh) 2018-01-29 2018-09-10 栅极驱动单元、驱动方法、栅极驱动电路和显示模组

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810083879.9A CN110097855B (zh) 2018-01-29 2018-01-29 栅极驱动单元、驱动方法、栅极驱动电路和显示模组

Publications (2)

Publication Number Publication Date
CN110097855A CN110097855A (zh) 2019-08-06
CN110097855B true CN110097855B (zh) 2020-06-05

Family

ID=67395741

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810083879.9A Active CN110097855B (zh) 2018-01-29 2018-01-29 栅极驱动单元、驱动方法、栅极驱动电路和显示模组

Country Status (4)

Country Link
US (1) US11120762B2 (zh)
EP (1) EP3748624B1 (zh)
CN (1) CN110097855B (zh)
WO (1) WO2019144627A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110517628B (zh) * 2019-08-30 2021-03-05 京东方科技集团股份有限公司 显示装置、栅极驱动电路、移位寄存电路及其驱动方法
CN111883083B (zh) * 2020-07-30 2021-11-09 惠科股份有限公司 一种栅极驱动电路和显示装置
CN111883082B (zh) * 2020-07-30 2021-11-09 惠科股份有限公司 一种栅极驱动电路、驱动方法和显示器
CN113067566B (zh) * 2021-03-31 2024-04-30 江苏中科汉韵半导体有限公司 具有保护功能的高压绝缘隔离SiC MOSFET栅驱动电路
CN116913200B (zh) * 2023-09-07 2023-12-01 上海视涯技术有限公司 一种移位寄存电路、硅基显示面板及显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0518877A (ja) 1991-06-10 1993-01-26 Sumitomo Metal Ind Ltd 試験片の曲げ変形検出用鞍型ゲージ
JP3139098B2 (ja) * 1992-01-10 2001-02-26 富士通株式会社 プラズマ・ディスプレイ・パネルの駆動方法
TWI345188B (en) * 2006-08-16 2011-07-11 Au Optronics Corp Display device, shift register array and method for driving a pixel array
CN101335050B (zh) * 2007-06-26 2011-02-09 上海天马微电子有限公司 移位寄存器及使用该移位寄存器的液晶显示器
CN101359511B (zh) * 2007-08-03 2011-04-27 群康科技(深圳)有限公司 移位寄存器和采用该移位寄存器的液晶显示装置
JP2009086143A (ja) * 2007-09-28 2009-04-23 Panasonic Corp 容量性負荷駆動回路およびプラズマディスプレイパネル
CN103345911B (zh) * 2013-06-26 2016-02-17 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN104157248A (zh) 2014-05-08 2014-11-19 京东方科技集团股份有限公司 栅极驱动电路、栅极驱动方法和显示装置
CN104183210B (zh) * 2014-09-17 2016-08-17 厦门天马微电子有限公司 一种栅极驱动电路及其驱动方法及显示装置
CN104361875B (zh) * 2014-12-02 2017-01-18 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
KR102433746B1 (ko) * 2015-12-30 2022-08-17 엘지디스플레이 주식회사 게이트 드라이브 ic와 이를 포함한 표시장치
CN105590607B (zh) * 2016-03-10 2018-09-14 京东方科技集团股份有限公司 栅极驱动电路及其检测方法、阵列基板、显示装置
CN106205518B (zh) * 2016-06-27 2018-09-14 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置

Also Published As

Publication number Publication date
CN110097855A (zh) 2019-08-06
US11120762B2 (en) 2021-09-14
EP3748624B1 (en) 2023-08-30
WO2019144627A1 (zh) 2019-08-01
EP3748624A4 (en) 2021-10-27
EP3748624A1 (en) 2020-12-09
US20200380931A1 (en) 2020-12-03

Similar Documents

Publication Publication Date Title
CN110097855B (zh) 栅极驱动单元、驱动方法、栅极驱动电路和显示模组
US9898987B2 (en) Gate driving circuit
CN111261116B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN106157912B (zh) 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
CN106023874B (zh) 一种双向扫描单元、驱动方法及栅极驱动电路
US9728147B2 (en) GOA circuit of LTPS semiconductor TFT
CN107767809B (zh) 栅极驱动单元、驱动方法和栅极驱动电路
CN101377956B (zh) 移位寄存器及液晶显示器
CN104008779B (zh) 移位寄存器及其驱动方法、移位寄存器组及其驱动方法
WO2014169626A1 (zh) 移位寄存器单元、栅极驱动电路及显示装置
US20160125831A1 (en) Goa circuit of ltps semiconductor tft
CN102651208A (zh) 一种栅极驱动电路及显示器
CN104867438A (zh) 移位寄存器单元及其驱动方法、移位寄存器和显示装置
CN112967657B (zh) 显示装置、栅极驱动电路、移位寄存单元及其驱动方法
CN114596817B (zh) 移位寄存器单元、栅极驱动电路、显示面板和显示装置
CN113362772B (zh) 显示基板、显示面板和显示装置
CN111754916B (zh) Goa电路及显示面板
CN105652534A (zh) 一种栅极驱动电路及其液晶显示器
CN106023937B (zh) 栅极驱动电路
WO2016106815A1 (zh) 显示装置及其栅极驱动电路
US9906222B2 (en) Gate driving circuit and liquid crystal display having the same
US9905313B2 (en) Gate drive circuit and shift register circuit
CN210925502U (zh) 移位寄存器单元、栅极驱动电路和显示设备
US10762817B2 (en) Gate driving circuit, driving method and display device
CN107507598A (zh) 一种移位寄存器、栅极驱动电路及显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant