CN105590607B - 栅极驱动电路及其检测方法、阵列基板、显示装置 - Google Patents

栅极驱动电路及其检测方法、阵列基板、显示装置 Download PDF

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Abstract

本发明公开了一种栅极驱动电路及其检测方法、阵列基板、显示装置，属于显示技术领域。所述栅极驱动电路包括多个级联的栅极驱动单元、接入单元、第一信号线和第二信号线，每个接入单元分别与对应的栅极驱动单元、对应的栅极驱动单元的下一级的栅极驱动单元连接，奇数级的栅极驱动单元对应的接入单元与第一信号线连接，第一信号线通过接入单元检测奇数级的栅极驱动单元的输出信号，偶数级的栅极驱动单元对应的接入单元与第二信号线连接，第二信号线通过接入单元检测偶数级的栅极驱动单元的输出信号。本发明检测时只需将第一信号线和第二信号线分别与示波器连接即可确定各级的栅极驱动单元是否存在缺陷，操作简单方便，检测效率大大提高。

Description

栅极驱动电路及其检测方法、阵列基板、显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种栅极驱动电路及其检测方法、阵列基板、显示装置。
背景技术
阵列栅极驱动电路(Gate driver On Array，简称GOA)技术是一种将液晶显示器栅极驱动集成电路(Gate Driver Integrated Circuit)集成在阵列(Array)基板上的技术。GOA电路具有多个级联的GOA单元，各个GOA单元分别构成一个移位寄存器，本级的GOA单元的输入信号为上一级的GOA单元的输出信号，本级的GOA单元的输出信号为上一级的GOA单元的复位信号，各级的GOA单元的输出信号依次为高电平，实现液晶面板的逐行扫描。
由于本级的GOA单元的输出信号为下一级的GOA单元的输入信号，因此某一级的GOA单元的输出信号出现异常将导致后续的GOA单元的输出信号均出现异常，最终导致液晶面板显示异常。为了确定存在缺陷的GOA单元，通常依次将各级的GOA单元与示波器连接，根据示波器显示的各级GOA单元的输出信号的波形是否正常确定各级GOA单元是否存在缺陷。
在实现本发明的过程中，发明人发现现有技术至少存在以下问题：
依次将各级的GOA单元与示波器连接，操作麻烦，检测效率低。
发明内容
为了解决现有技术操作麻烦、检测效率低的问题，本发明实施例提供了一种栅极驱动电路及其检测方法、阵列基板、显示装置。所述技术方案如下：
一方面，本发明实施例提供了一种栅极驱动电路，所述栅极驱动电路包括多个级联的栅极驱动单元，所述栅极驱动电路还包括接入单元、第一信号线和第二信号线，每个所述接入单元分别与对应的所述栅极驱动单元、对应的所述栅极驱动单元的下一级的所述栅极驱动单元连接，奇数级的所述栅极驱动单元对应的所述接入单元与所述第一信号线连接，所述第一信号线通过所述接入单元检测奇数级的所述栅极驱动单元的输出信号，偶数级的所述栅极驱动单元对应的所述接入单元与所述第二信号线连接，所述第二信号线通过所述接入单元检测偶数级的所述栅极驱动单元的输出信号；
奇数级的所述栅极驱动单元对应的接入单元用于，根据对应的所述栅极驱动单元的输出信号、以及对应的所述栅极驱动单元的下一级的所述栅极驱动单元的输出信号，将对应的所述栅极驱动单元的输出端与所述第一信号线导通；偶数级的所述栅极驱动单元对应的接入单元用于，根据对应的所述栅极驱动单元的输出信号、以及对应的所述栅极驱动单元的下一级的所述栅极驱动单元的输出信号，将对应的所述栅极驱动单元的输出端与所述第二信号线导通。
在本发明一种可能的实现方式中，所述接入单元包括第一晶体管和第二晶体管，所述第一晶体管的栅极、所述第一晶体管的第一端、所述第二晶体管的第一端分别与所述接入单元对应的所述栅极驱动单元的输出端连接，所述第二晶体管的栅极与所述接入单元对应的所述栅极驱动单元的下一级所述栅极驱动单元的输出端连接，所述第一晶体管的第二端和所述第二晶体管的第二端分别与所述第一信号线连接，或者所述第一晶体管的第二端和所述第二晶体管的第二端分别与所述第二信号线连接。
可选地，所述栅极驱动单元包括多个晶体管、以及连接所述多个晶体管的引线，所述接入单元与所述多个晶体管同时制作，所述第一信号线和所述第二信号线均与所述引线同时制作。
在本发明又一种可能的实现方式中，所述接入单元、所述第一信号线和所述第二信号线均设置在所述栅极驱动单元的输出端。
在本发明又一种可能的实现方式中，所述第一信号线的一端和所述第二信号线的一端均设有测试端子，所述测试端子用于与示波器连接。
可选地，所述第一信号线设有所述测试端子的一端和所述第二信号线设有所述测试端子的一端位于所述栅极驱动电路的同一侧。
另一方面，本发明实施例提供了一种阵列基板，所述阵列基板包括上述栅极驱动电路。
又一方面，本发明实施例提供了一种显示装置，所述显示装置包括上述阵列基板。
又一方面，本发明实施例提供了前述栅极驱动电路的检测方法，所述检测方法包括：
将第一信号线和第二信号线分别与示波器连接；
采用示波器显示所述第一信号线的输出信号和所述第二信号线的输出信号；
根据所述第一信号线的输出信号和所述第二信号线的输出信号中高低电平的变化情况，确定存在缺陷的栅极驱动单元。
本发明实施例提供的技术方案带来的有益效果是：
通过第一信号线检测奇数级的栅极驱动单元的输出信号，第二信号线检测偶数级的栅极驱动单元的输出信号，即将各级的栅极驱动单元的输出信号接入在第一信号线和第二信号线中，检测时只需将第一信号线和第二信号线分别与示波器连接即可确定各级的栅极驱动单元是否存在缺陷，操作简单方便，检测效率大大提高。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种栅极驱动电路的结构示意图；
图2是本发明实施例提供的一种栅极驱动电路的结构示意图；
图3是本发明实施例提供的栅极驱动单元的结构示意图；
图4是本发明实施例提供的栅极驱动单元中信号的时序图；
图5a是本发明实施例提供的正常和异常的上拉节点信号的时序图；
图5b是本发明实施例提供的正常和异常的输出信号的时序图；
图6a是本发明实施例提供的正常的第一信号线和第二信号线信号的时序图；
图6b是本发明实施例提供的异常的第一信号线和第二信号线信号的时序图；
图7是本发明实施例提供的一种栅极驱动电路的检测方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供了一种栅极驱动电路，参见图1，该栅极驱动电路包括多个级联的栅极驱动单元1(图1仅以三个为例)、接入单元2、第一信号线3和第二信号线4。每个接入单元2分别与对应的栅极驱动单元1、对应的栅极驱动单元1的下一级的栅极驱动单元1连接，奇数级的栅极驱动单元1对应的接入单元2与第一信号线3连接，第一信号线3通过接入单元2检测奇数级的栅极驱动单元1的输出信号，偶数级的栅极驱动单元1对应的接入单元2与第二信号线4连接，第二信号线4通过接入单元2检测偶数级的栅极驱动单元1的输出信号。
本发明实施例通过第一信号线检测奇数级的栅极驱动单元的输出信号，第二信号线检测偶数级的栅极驱动单元的输出信号，即将各级的栅极驱动单元的输出信号接入在第一信号线和第二信号线中，检测时只需将第一信号线和第二信号线分别与示波器连接即可确定各级的栅极驱动单元是否存在缺陷，操作简单方便，检测效率大大提高。
本发明实施例提供了一种栅极驱动电路，参见图2，该栅极驱动电路包括多个级联的栅极驱动单元1(图2仅以三个为例)、接入单元2、第一信号线3和第二信号线4。每个接入单元2分别与对应的栅极驱动单元1、对应的栅极驱动单元1的下一级的栅极驱动单元1连接，奇数级的栅极驱动单元1对应的接入单元2与第一信号线3连接，第一信号线3通过接入单元2检测奇数级的栅极驱动单元1的输出信号，偶数级的栅极驱动单元1对应的接入单元2与第二信号线4连接，第二信号线4通过接入单元2检测偶数级的栅极驱动单元1的输出信号。
可以理解地，采用第一信号线和第二信号线检测栅极驱动单元是否存在缺陷的过程中，会向栅极驱动单元中输入相应的信号，包括输入信号IN、正向时钟信号CLK、反相时钟信号CLKB、复位信号RESET、低电压信号VSS，以使栅极驱动单元处于工作状态(即点灯状态)。
本发明实施例通过第一信号线检测奇数级的栅极驱动单元的输出信号，第二信号线检测偶数级的栅极驱动单元的输出信号，即将各级的栅极驱动单元的输出信号接入在第一信号线和第二信号线中，检测时只需将第一信号线和第二信号线分别与示波器连接即可确定各级的栅极驱动单元是否存在缺陷，操作简单方便，检测效率大大提高。
在本实施例的一种实现方式中，接入单元2、第一信号线3和第二信号线4均可以设置在栅极驱动单元1的输出端，以方便布线。
在实际应用中，接入单元2、第一信号线3和第二信号线4位于栅极驱动单元1和阵列基板的显示区之间，第一信号线和第二信号线均从显示装置的屏幕的一侧延伸到另一侧。
在本实施例的另一种实现方式中，第一信号线3的一端和第二信号线4的一端均可以设有测试端子，测试端子用于与示波器连接。
需要说明的是，栅极驱动电路通常封装在显示装置内部，设置测试端子可以在不破坏显示装置的情况下，将示波器分别与第一信号线和第二信号线连接进行检测，避免破坏显示装置损伤栅极驱动单元，不会对显示装置的正常工作造成影响，节省人力物力，提高测试的效率和准确度。
可选地，第一信号线3设有测试端子的一端和第二信号线4设有测试端子的一端可以位于栅极驱动电路的同一侧，以方便将示波器分别与第一信号线3和第二信号线4连接进行检测。
在实际应用中，测试端子(Test pad)设置在数据端子(Data pad)一侧。其中，数据端子用于将显示装置的外部的数据信号接入显示装置的内部，以控制显示装置显示的内容。具体地，测试端子和数据端子一起设置在显示装置的封装外，以在不破坏显示装置的封装的情况下获取到显示装置内的电信号。例如，测试端子和数据端子设置在液晶盒的封框胶外，在不损坏液晶盒的情况下将示波器的探针与测试端子连接，实现栅极驱动单元是否存在缺陷的检测。
在本实施例的又一种实现方式中，奇数级的栅极驱动单元1对应的接入单元2用于，根据对应的栅极驱动单元1的输出信号、以及对应的栅极驱动单元1的下一级的栅极驱动单元1的输出信号，将对应的栅极驱动单元1的输出端与第一信号线3导通；偶数级的栅极驱动单元1对应的接入单元2用于，根据对应的栅极驱动单元1的输出信号、以及对应的栅极驱动单元1的下一级的栅极驱动单元1的输出信号，将对应的栅极驱动单元1的输出端与第二信号线4导通。
在本实施例的又一种实现方式中，参见图2，接入单元2可以包括第一晶体管M1和第二晶体管M2，第一晶体管M1的栅极、第一晶体管M1的第一端、第二晶体管M2的第一端分别与接入单元2对应的栅极驱动单元1的输出端连接，第二晶体管M2的栅极与接入单元2对应的栅极驱动单元1的下一级栅极驱动单元1的输出端连接，第一晶体管M1的第二端和第二晶体管M2的第二端分别与第一信号线3连接，或者第一晶体管M1的第二端和第二晶体管M2的第二端分别与第二信号线4连接。可以理解地，采用晶体管实现，成本低。
具体地，当接入单元2对应的栅极驱动单元1为奇数级的栅极驱动单元1时，第一晶体管M1的第二端和第二晶体管M2的第二端分别与第一信号线3连接；当接入单元2对应的栅极驱动单元1为偶数级的栅极驱动单元1时，第一晶体管M1的第二端和第二晶体管M2的第二端分别与第二信号线4连接。
在本实施例中，第一端为漏极，第二端为源极。
优选地，第一晶体管M1和第二晶体管M2可以均为N型晶体管或者P型晶体管，以适应不同的电路要求。
以第一晶体管M1和第二晶体管M2为N型晶体管为例，奇数级的栅极驱动单元1对应的接入单元2用于，在对应的栅极驱动单元1输出高电平时，通过第一晶体管M1将对应的栅极驱动单元1的输出端与第一信号线3导通，并在对应的栅极驱动单元1的下一级的栅极驱动单元1输出高电平时，通过第二晶体管M2将对应的栅极驱动单元1的输出端与第一信号线3导通；偶数级的栅极驱动单元1对应的接入单元2用于，在对应的栅极驱动单元1输出高电平时，通过第一晶体管M1将对应的栅极驱动单元1的输出端与第二信号线4导通，并在对应的栅极驱动单元1的下一级的栅极驱动单元1输出高电平时，通过第二晶体管M2将对应的栅极驱动单元1的输出端与第二信号线4导通。
具体地，当本级栅极驱动单元1的输出信号OUT为高电平时，第一晶体管M1导通，本级栅极驱动单元1通过第一晶体管M1输出高电平的输出信号OUT；当本级栅极驱动单元1的下一级栅极驱动单元1的输出信号为高电平时(由于各级栅极驱动单元1逐级输出高电平，所以此时本级栅极驱动单元1的输出信号OUT已恢复为低电平)，第二晶体管M2导通，本级栅极驱动单元1通过第二晶体管M2输出低电平的输出信号OUT。
在本实施例中，高电平和低电平是相对的两种电压，一般规定低电平为0～0.25V，高电平为3.5～5V。
优选地，第一晶体管M1和第二晶体管M2均可以为薄膜晶体管(Thin FilmTransistor，简称TFT)，以便于采用显示装置的工艺完成制作。
可选地，栅极驱动单元1包括多个晶体管、以及连接多个晶体管的引线，第一晶体管M1和第二晶体管M2均可以与多个晶体管同时制作，第一信号线3和第二信号线4均可以与引线同时制作，以节省工艺流程，降低成本。
具体地，参见图3，栅极驱动单元1可以包括电容C、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6；第三晶体管M3的第一端和第三晶体管M3的栅极连接输入信号IN的输入端，第三晶体管M3的第二端连接上拉节点PU；电容C的第一极连接上拉节点PU，电容C的第二极连接输出信号OUT的输出端；第四晶体管M4的第一端连接正相时钟信号CLK的输入端，第四晶体管M4的第二端连接输出信号OUT的输出端，第四晶体管M4的栅极连接上拉节点PU；第五晶体管M5的第一端连接上拉节点PU，第五晶体管M5的第二端连接低电压信号VSS的输入端，第五晶体管M5的栅极连接复位信号RESET的输入端；第六晶体管M6的第一端连接输出信号OUT的输出端，第六晶体管M6的第二端连接低电压信号VSS的输入端，第六晶体管M6的栅极连接复位信号RESET的输入端。
需要说明的是，由于第一信号线3和第二信号线4是与第一晶体管M1和第二晶体管M2连接，因此结合上述实现方式，与第一信号线3和第二信号线4同时制作的引线包括与第三至第六晶体管M3-M6的栅极连接的引线。具体地，第三至第六晶体管M3-M6的栅极连接的引线包括第三晶体管M3的栅极与输入信号IN的输入端的连接线、第四晶体管M4的栅极与上拉节点PU的连接线、第五晶体管M5的栅极与复位信号RESET的输入端的连接线、以及第六晶体管M6的栅极与复位信号RESET的输入端的连接线，以便于简化制作工艺。进一步地，第一信号线3和第二信号线4可以与第一至第六晶体管M1-M6的栅极同时制作。
可选地，各个栅极驱动单元1均还可以包括第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10；第七晶体管M7的第一端和第七晶体管M7的栅极连接反相时钟信号CLKB的输入端，第七晶体管M7的第二端连接下拉节点PD；第八晶体管M8的第一端连接下拉节点PD，第八晶体管M8的第二端连接低电压信号VSS的输入端，第八晶体管M8的栅极连接上拉节点PU；第九晶体管M9的第一端连接上拉节点PU，第九晶体管M9的第二端连接低电压信号VSS的输入端，第九晶体管M9的栅极连接下拉节点PD；第十晶体管M10的第一端连接输出信号OUT的输出端，第十晶体管M10的第二端连接低电压信号VSS的输入端，第十晶体管M10的栅极连接下拉节点PD。
可以理解地，采用晶体管实现，成本低。
具体地，第三至第十晶体管M3-M10均可以为TFT。
具体地，第三至第十晶体管M3-M10可以均为N型晶体管或者P型晶体管。
以第一至第十晶体管M1-M10均为N型晶体管为例，图4为本发明实施例提供的栅极驱动单元中信号的时序图，包括输入阶段T1、输出阶段T2、复位阶段T3三个阶段。需要说明的是，图4所示的时序图以各晶体管为N型晶体管为例，本发明实施例并不限制于此。
在输入阶段T1：
正相时钟信号CLK为低电平，反相时钟信号CLKB为高电平，输入信号IN为高电平，复位信号RESET为低电平；
输入信号IN控制第三晶体管M3导通，上拉节点PU的电压被输入信号IN拉高。第四晶体管M4采用比输入信号IN的高电平电压更高的阈值电压的晶体管而截止，输出信号OUT为低电平；
同时反相时钟信号CLKB控制第七晶体管M7导通。第八晶体管M8在上拉节点PU的电压的控制下导通，下拉节点PD为低电平，第九晶体管M9和第十晶体管M10截止；
另外，复位信号RESET为低电平，第五晶体管M5、第六晶体管M6截止。
在输出阶段T2：
正相时钟信号CLK为高电平，反相时钟信号CLKB为低电平，输入信号IN为低电平，复位信号RESET为低电平；
正相时钟信号CLK为高电平，在第四晶体管M4中的等效电容的自举作用下，上拉节点PU的电压被进一步拉高，达到第四晶体管M4的阈值电压，第四晶体管M4导通，输出信号OUT为高电平；
反相时钟信号CLKB为低电平，第七晶体管M7截止。第八晶体管M8在上拉节点PU的电压的控制下导通，下拉节点PD为低电平，第九晶体管M9和第十晶体管M10截止；
复位信号RESET为低电平，第五晶体管M5、第六晶体管M6截止。输入信号IN为低电平，第三晶体管M3截止。
在复位阶段T3：
正相时钟信号CLK为低电平，反相时钟信号CLKB为高电平，输入信号IN为低电平，复位信号RESET为高电平；
复位信号RESET为高电平，第五晶体管M5、第六晶体管M6导通，上拉节点PU的电压、输出信号OUT复位；
同时反相时钟信号CLKB为高电平，第七晶体管M7导通。第八晶体管M8在上拉节点PU的电压的控制下截止，下拉节点PD为高电平，第九晶体管M9和第十晶体管M10导通，拉低上拉节点PU和输出信号OUT的电压；
另外，输入信号IN为低电平，第三晶体管M3截止。第四晶体管M4在上拉节点PU的电压的控制下截止。
综上所述，参见图5a，正常的上拉节点PU信号在输入阶段T1和输出阶段T2为高电平，输出阶段T2的高电平大于输入阶段T1的高电平，在复位阶段T3为低电平，因此正常的输出信号OUT在输出阶段T2为高电平，在输入阶段T1和复位阶段T3为低电平，如图5b所示。参见图5a，异常的上拉节点PU信号在输入阶段T1、输出阶段T2、以及复位阶段T3均为高电平，导致异常的输出信号OUT在输出阶段T2和复位阶段T3均为高电平，只在输入阶段T1为低电平，如图5b所示。
如前所述，奇数级的栅极驱动单元1对应的接入单元2用于，在对应的栅极驱动单元1输出高电平时以及在对应的栅极驱动单元1的下一级的栅极驱动单元1输出高电平(此时对应的栅极驱动单元1输出低电平)时，将对应的栅极驱动单元1的输出端与第一信号线3导通，第一信号线3上对应各个奇数级的栅极驱动单元1的输出信号为依次出现一个高电平和一个低电平。同样地，偶数级的栅极驱动单元1对应的接入单元2用于，在对应的栅极驱动单元1输出高电平时以及在对应的栅极驱动单元1的下一级的栅极驱动单元1输出高电平(此时对应的栅极驱动单元1输出低电平)时，将对应的栅极驱动单元1的输出端与第二信号线4导通，第二信号线4上对应各个偶数级的栅极驱动单元1的输出信号为依次出现一个高电平和一个低电平。
结合图2，栅极驱动单元的输入信号IN为该栅极驱动单元上一级的栅极驱动单元的输出信号OUT，栅极驱动单元的输出信号为该栅极驱动单元上一级的栅极驱动单元的复位信号。具体地，在第一时刻，第一级栅极驱动单元输出高电平的输出信号OUT(同时作为第二级栅极驱动单元的输入信号IN)，第一信号线上的信号为高电平；在第一时刻之后的第二时刻，第二级栅极驱动单元输出高电平的输出信号OUT(同时作为第三级栅极驱动单元的输入信号IN和第一级栅极驱动单元的复位信号RESET)，第二信号线上的信号为高电平，同时第一级栅极驱动单元输出低电平的输出信号OUT，第一信号线上的信号为低电平；在第二时刻之后的第三时刻，第三级栅极驱动单元输出高电平的输出信号OUT(同时作为第四级栅极驱动单元的输入信号IN和第二级栅极驱动单元的复位信号RESET)，第一信号线上的信号为高电平，同时第二级栅极驱动单元输出低电平的输出信号OUT，第二信号线上的信号为低电平……依次类推，因此正常情况下，第一信号线和第二信号线上的信号为周期恒定的方波信号(高电平和低电平交替出现)，如图6a所示。
同时若某一级的栅极驱动单元的输出信号出现异常，则某一级的栅极驱动单元的输出信号出现异常将导致后续的栅极驱动单元的输出信号均出现异常，即在所有栅极驱动单元的输出信号均输出一次到第一信号线和第二信号线上的一个周期内，第一信号线和第二信号线上的信号在对应该栅极驱动单元的输出信号的点之前为方波信号，第一信号线和第二信号线上的信号在对应该栅极驱动单元的输出信号的点之后(包括该栅极驱动单元的输出信号的点)保持为高电平，如图6b所示。
进一步地，本发明利用上述原理，根据第一信号线和第二信号线上一段连续的方波信号的周期数(即交替出现的高电平和低电平的数量)，即可确定是否存在缺陷、以及存在缺陷的栅极驱动单元。例如，图6b中第一信号线上一段连续的方波信号的周期数为三个，第二信号线上一段连续的方波信号的周期数为两个，则存在缺陷的栅极驱动单元为第六级栅极驱动单元。
本发明实施例提供了一种栅极驱动电路的检测方法，适用于检测图1或图2所示的栅极驱动电路，参见图7，该检测方法包括：
步骤701：将第一信号线和第二信号线分别与示波器连接。
步骤702：采用示波器显示第一信号线的输出信号和第二信号线的输出信号。
步骤703：根据第一信号线的输出信号和第二信号线的输出信号中高低电平的变化情况，确定存在缺陷的栅极驱动单元。
具体地，当第一信号线的输出信号和第二信号线的输出信号一直为同一周期的方波信号，则栅极驱动单元没有缺陷；当第一信号线的输出信号和第二信号线的输出信号中的至少一个上同一周期的方波信号中出现连续的高电平，则栅极驱动存在缺陷。其中，将第一信号线的输出信号上一段连续的方波信号的周期数、第二信号线的输出信号上一段连续的方波信号的周期数之和加1，即为存在缺陷的栅极驱动单元的级数。例如，第一信号线上一段连续的方波信号的周期数为三个，第二信号线上一段连续的方波信号的周期数为两个，则存在缺陷的栅极驱动单元为第六级栅极驱动单元。
本发明实施例通过第一信号线检测奇数级的栅极驱动单元的输出信号，第二信号线检测偶数级的栅极驱动单元的输出信号，即将各级的栅极驱动单元的输出信号接入在第一信号线和第二信号线中，检测时只需将第一信号线和第二信号线分别与示波器连接即可确定各级的栅极驱动单元是否存在缺陷，操作简单方便，检测效率大大提高。
本发明实施例提供了一种阵列基板，该阵列基板包括如图1或图2所示的栅极驱动电路。
本发明实施例通过第一信号线检测奇数级的栅极驱动单元的输出信号，第二信号线检测偶数级的栅极驱动单元的输出信号，即将各级的栅极驱动单元的输出信号接入在第一信号线和第二信号线中，检测时只需将第一信号线和第二信号线分别与示波器连接即可确定各级的栅极驱动单元是否存在缺陷，操作简单方便，检测效率大大提高。
本发明实施例提供了一种显示装置，该显示装置包括上述阵列基板。
本发明实施例通过第一信号线检测奇数级的栅极驱动单元的输出信号，第二信号线检测偶数级的栅极驱动单元的输出信号，即将各级的栅极驱动单元的输出信号接入在第一信号线和第二信号线中，检测时只需将第一信号线和第二信号线分别与示波器连接即可确定各级的栅极驱动单元是否存在缺陷，操作简单方便，检测效率大大提高。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种栅极驱动电路，所述栅极驱动电路包括多个级联的栅极驱动单元，其特征在于，所述栅极驱动电路还包括与所述栅极驱动单元一一对应的接入单元、第一信号线和第二信号线，每个所述接入单元分别与对应的所述栅极驱动单元、对应的所述栅极驱动单元的下一级的所述栅极驱动单元连接，奇数级的所述栅极驱动单元对应的所述接入单元与所述第一信号线连接，所述第一信号线通过所述接入单元检测奇数级的所述栅极驱动单元的输出信号，偶数级的所述栅极驱动单元对应的所述接入单元与所述第二信号线连接，所述第二信号线通过所述接入单元检测偶数级的所述栅极驱动单元的输出信号；
奇数级的所述栅极驱动单元对应的接入单元用于，根据对应的所述栅极驱动单元的输出信号、以及对应的所述栅极驱动单元的下一级的所述栅极驱动单元的输出信号，将对应的所述栅极驱动单元的输出端与所述第一信号线导通；偶数级的所述栅极驱动单元对应的接入单元用于，根据对应的所述栅极驱动单元的输出信号、以及对应的所述栅极驱动单元的下一级的所述栅极驱动单元的输出信号，将对应的所述栅极驱动单元的输出端与所述第二信号线导通。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述接入单元包括第一晶体管和第二晶体管，所述第一晶体管的栅极、所述第一晶体管的第一端、所述第二晶体管的第一端分别与所述接入单元对应的所述栅极驱动单元的输出端连接，所述第二晶体管的栅极与所述接入单元对应的所述栅极驱动单元的下一级所述栅极驱动单元的输出端连接，所述第一晶体管的第二端和所述第二晶体管的第二端分别与所述第一信号线连接，或者所述第一晶体管的第二端和所述第二晶体管的第二端分别与所述第二信号线连接。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述栅极驱动单元包括多个晶体管、以及连接所述多个晶体管的引线，所述第一晶体管和所述第二晶体管均与所述多个晶体管同时制作，所述第一信号线和所述第二信号线均与所述引线同时制作。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述接入单元、所述第一信号线和所述第二信号线均设置在所述栅极驱动单元的输出端。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一信号线的一端和所述第二信号线的一端均设有测试端子，所述测试端子用于与示波器连接。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述第一信号线设有所述测试端子的一端和所述第二信号线设有所述测试端子的一端位于所述栅极驱动电路的同一侧。
7.一种阵列基板，其特征在于，所述阵列基板包括如权利要求1-6任一项所述的栅极驱动电路。
8.一种显示装置，其特征在于，所述显示装置包括如权利要求7所述的阵列基板。
9.一种如权利要求1-6任一项所述的栅极驱动电路的检测方法，其特征在于，所述检测方法包括：
将第一信号线和第二信号线分别与示波器连接；
采用示波器显示所述第一信号线的输出信号和所述第二信号线的输出信号；
根据所述第一信号线的输出信号和所述第二信号线的输出信号中高低电平的变化情况，确定存在缺陷的栅极驱动单元。
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