CN108877610B - 阵列基板及其检测方法和显示装置 - Google Patents

Abstract

本发明公开了一种阵列基板及其检测方法和显示装置，其中该阵列基板包括：级联的若干级移位寄存器，移位寄存器具有驱动信号输出端和电压信号输入端，驱动信号输出端与对应行的栅线连接，其特征在于，阵列基板还包括：第一电压信号传输线和第二电压信号传输线；第一电压信号传输线与位于奇数级的移位寄存器的电压信号输入端连接；第二电压信号传输线与位于偶数级的移位寄存器的电压信号输入端连接。本发明的技术方案可实现对阵列基板进行GGS检测，并能够在检测出阵列基板存在栅线短路的缺陷时对栅线短路的缺陷进行修复。

Description

阵列基板及其检测方法和显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种阵列基板及其检测方法和显示装置。

背景技术

由于大众对显示产品的分辨率要求越来越高，导致显示面板中的布线空间越来越少，随之而来的是显示面板中的信号走线之间容易出现短路不良。例如，数据线与数据线之间短路(Data-Data Short，简称DDS)不良,数据线与栅线之间短路(Gate-Data Short，简称DGS)不良，栅线与栅线(Gate-Gate Short，简称GGS)之间短路不良。目前，在阵列基板制备工艺结束后需要对信号走线之间的短路不良进行检测，以防止不良产品进入下一工艺流程，造成更大损失。

对于采用栅极驱动芯片(Gate Driver IC)的阵列基板，该类型阵列基板上对应于各栅线均设置有相应的金属接触盘(Metal Pad)，通过设置两个短路棒(Shorting Bar)，其中一个短路棒与奇数行栅线的金属接触盘连接，另一个短路棒与偶数行栅线的金属接触盘连接，在进行GGS检测时，仅需检测该两个短路棒之间的电阻值，即可检测出阵列基板内是否存在栅线短路的缺陷。

然而，对于采用阵列栅极驱动(Gate Driver On Array简称GOA) 电路的阵列基板，由于栅极驱动电路中的各级移位寄存器直接与各行栅线连接，因此GOA型阵列基板上不存在金属接触盘，因此无法针对栅线设置短路棒，因此无法进行GGS检测。

为此，如何来对GOA型阵列基板上的栅线进行GGS检测是本领域技术人员亟需解决的技术问题。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种阵列基板及其检测方法和显示装置。

为实现上述目的，本发明提供了一种阵列基板，包括：级联的若干级移位寄存器，所述移位寄存器具有驱动信号输出端和电压信号输入端，所述驱动信号输出端与对应行的栅线连接，其特征在于，所述阵列基板还包括：第一电压信号传输线和第二电压信号传输线；

所述第一电压信号传输线与位于奇数级的所述移位寄存器的所述电压信号输入端连接；

所述第二电压信号传输线与位于偶数级的所述移位寄存器的所述电压信号输入端连接。

可选地，所述阵列基板为单栅线型阵列基板或双栅线型阵列基板。

为实现上述目的，本发明还提供了一种阵列基板的检测方法，所述阵列基板采用上述的阵列基板，所述检测方法包括：

控制各级所述移位寄存器的所述驱动信号输出端和所述电压信号输入端之间导通；

检测所述第一电压信号传输线和所述第二电压信号传输线之间的电阻值，并根据检测结果判断所述阵列基板中是否存在栅线短路的缺陷，其中当所述电阻值小于第一预设值时，则判断出所述阵列基板中存在栅线短路的缺陷。

为实现上述目的，本发明还提供了一种阵列基板的检测方法，所述阵列基板采用上述的阵列基板，所述阵列基板还包括：与所述栅线交叉设置的若干条数据线，全部所述栅线和全部所述数据线限定出若干个像素单元，所述像素单元包括：薄膜晶体管和像素电极，所述薄膜晶体管的控制极与对应的所述栅线连接，所述薄膜晶体管的第一极与对应的所述数据线连接，所述薄膜晶体管的第二极与对应的所述像素电极连接；

所述检测方法包括：

控制各级所述移位寄存器的所述驱动信号输出端和所述电压信号输入端之间导通；

在一帧内的第一预设时间段，向所述第一电压信号传输线提供处于有效电平状态的第一扫描信号，以及向所述数据线提供第一数据电压，处于奇数级的各所述移位寄存器向对应行所述栅线输出处于有效电平状态的所述第一扫描信号，以控制对应像素单元内的所述薄膜晶体管导通，所述第一数据电压通过处于导通状态的所述薄膜晶体管写入至对应的像素电极；

在一帧内的第二预设时间段，向所述第二电压信号传输线提供处于有效电平状态的第二扫描信号，以及向所述数据线提供第二数据电压，处于偶数级的各所述移位寄存器向对应行所述栅线输出处于有效电平状态的所述第二扫描信号，以控制对应像素单元内的所述薄膜晶体管导通，所述第二数据电压通过处于导通状态的所述薄膜晶体管写入至对应的像素电极，所述第二预设时间段与所述第一预设时间段的时长相等且两者不交叠，所述第二数据电压的极性与所述第一数据电压的极性相反；

在一帧结束时，检测各所述像素电极上加载的像素电压；

根据各所述像素电压判断所述阵列基板中是否存在栅线短路；其中，若存在像素电压不为所述第一数据电压和所述第二数据电压的像素电极，则判断出所述阵列基板中存在栅线短路的缺陷。

可选地，所述第二数据电压的大小与所述第一数据电压的大小相等。

可选地，在判断出所述阵列基板中存在栅线短路的缺陷步骤之后，还包括：

筛选出像素电压不为所述第一数据电压和所述第二数据电压的像素电极，并确定所筛选出的像素电极对应的栅线为存在短路缺陷的栅线。

可选地，在确定存在短路缺陷的栅线的步骤之后，还包括：

利用自动光学检测设备获取存在短路缺陷的栅线的图像，并确定出短路位置。

可选地，在判断出所述阵列基板中存在栅线短路的缺陷步骤之后，还包括：

向所述第一电压信号传输线提供第一修复电压，并同时向所述第二电压信号传输线提供第二修复电压，处于奇数级的各所述移位寄存器向对应行所述栅线输出所述第一修复电压，处于偶数级的各所述移位寄存器向对应行所述栅线输出所述第二修复电压，所述第一修复电压与所述第二修复电压之间存在预设电压差。

可选地，所述预设电压差的范围包括：50V～90V。

为实现上述目的，本发明还提供了一种显示装置，包括：如上述的阵列基板。

附图说明

图1是现有技术中采用栅极驱动芯片的阵列基板的结构示意图；

图2是现有技术中GOA型阵列基板的结构示意图；

图3为本发明实施例一提供的一种阵列基板的结构示意图；

图4为本发明中一个GOA电路的电路结构示意图；

图5A为本发明提供的一种阵列基板的显示区域的结构示意图；

图5B为本发明提供的一种阵列基板的显示区域的结构示意图；

图6为本发明实施例二提供的一种阵列基板的检测方法的流程图；

图7为本发明实施例三提供的一种阵列基板的检测方法的流程图；

图8为对图5A所示阵列基板进行GGS检测时工作时序图；

图9A为图5A所示阵列基板在第一预设时间段时的示意图；

图9B为图5A所示阵列基板在第二预设时间段时的示意图；

图10为对图5B所示阵列基板进行GGS检测时工作时序图；

图11A为图5B所示阵列基板在第一预设时间段时的示意图；

图11B为图5B所示阵列基板在第二预设时间段时的示意图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种阵列基板及其检测方法和显示装置进行详细描述。

图1是现有技术中采用栅极驱动芯片的阵列基板的结构示意图，如图1所示，该阵列基板包括：显示区域和非显示区域，显示区域中形成有交叉设置的若干条栅线和若干条数据线，非显示区域中对应于各栅线形成有若干个金属接触盘Pad，各金属接触盘Pad的一端与对应行栅线Gate连接，金属接触盘Pad的上表面用于与柔性电路板 (FlexiblePrinted Circuit，简称FPC)进行接触，以使得各栅线 Gate通过柔性电路板与外部的栅极驱动芯片(未示出)导通。为进行GGS检测，非显示区域内针对全部栅线Gate还设置有两个短路棒 GE/GO，其中短路棒GE与位于偶数行的栅线Gate所连接金属接触盘 Pad的另一端连接，短路棒GO与位于奇数行的栅线Gate所连接金属接触盘Pad的另一端连接。

考虑到栅线短路一般发生于相邻的两栅线(其中一条栅线为奇数行栅线，另一条栅线为偶数行栅线)，因此在进行GGS检测时，仅需检测短路棒GE与短路棒GO之间的电阻值，若该电阻值若短路棒 GO与短路棒GE之间的电阻较大(大于或等于预设阈值)，则表明两短路棒GO/GE之间断路，阵列基板中不存在栅线短路的缺陷；若短路棒GO与短路棒GE之间的电阻较小(小于预设阈值)，则表明两短路棒GO/GE之间短路，阵列基板中存在栅线短路的缺陷。

在阵列基板的所有检测均完成之后，通过刻蚀或激光加热的方式使得各金属接触盘Pad的两端断路。

图2是现有技术中GOA型阵列基板的结构示意图，如图2所述，与采用栅极驱动芯片的阵列基板不同的是，GOA型阵列基板在非显示区域中设置有GOA电路、为GOA电路提供时钟控制信号的若干条时钟信号传输线(未示出)和为GOA电路提供工作电压的一条电压信号传输线VTL，GOA电路包括级联的若干级移位寄存器SR，每一级移位寄存器SR均具有一个驱动信号输出端和一个电压信号输入端，每一个驱动信号输出端与对应行的栅线Gate直接连接，每一个电压信号输入端均与该一条电压信号传输线VTL连接。

在现有技术中，由于GOA型阵列基板中的各级移位寄存器SR的信号输出端与对应行栅线Gate直接连接，因此无法再针对栅线Gate 设置金属接触盘，因而无法再针对栅线设置短路棒，从而导致现有的 GOA电路无法进行GGS检测。

为解决上述技术问题，本发明提供了一种阵列基板及其检测方法和显示装置。

图3为本发明实施例一提供的一种阵列基板的结构示意图，图4 为本发明中一个GOA电路的电路结构示意图，如图3和图4所示，本发明中的阵列基板为GOA型阵列基板，该阵列基板中的GOA电路包括级联的若干级移位寄存器SR，每一级移位寄存器SR均具有一个驱动信号输出端Output和一个电压信号输入端Vin，每一个驱动信号输出端Output与对应行的栅线Gate连接；该阵列基板还包括两条电压信号传输线：第一电压信号传输线VTL_O和第二电压信号传输线 VTL_E，其中第一电压信号传输线VTL_O与位于奇数级的移位寄存器 SR的电压信号输入端Vin连接，第二电压信号传输线VTL_E与位于偶数级的移位寄存器SR的电压信号输入端Vin连接。

在本发明中，当对该阵列基板进行GGS检测时，GOA电路处于旁路模式(By Pass)，即每一级移位寄存器SR的电压信号输入端Vin 与其对应的驱动信号输出端Output之间导通，电压信号输入端Vin 所提供的信号可通过对应的驱动信号输出端Output输出。

下面将结合附图来对本发明中实现GOA电路处于By Pass状态的具体过程进行详细描述。

本领域技术人员公知的是，GOA电路中的移位寄存器SR不但具备一个驱动信号输出端Output和一个电压信号输入端Vin，还具备一个预充信号输入端Input和一个复位信号输入端Reset；在该GOA 电路中，除第一级移位寄存器SR外，各级移位寄存器SR的驱动信号输出端Output与前一级移位寄存器SR的复位信号输入端连接；除最后一级移位寄存器SR外，各级移位寄存器SR的驱动信号输出端 Output与后一级移位寄存器SR的预充信号输入端连接；第一级移位寄存器SR的预充信号输入端与帧起始信号输入端(未示出)连接，最后一级移位寄存器的复位信号输入端与驱动结束信号输入端(未示出)连接。

为便于本领域技术人员更好的理解，本实施例中以一种移位寄存器SR的具体结构为例进行描述。参见图4所示，该移位寄存器SR 为4T1C(第一晶体管～第四晶体管M1/M2/M3/M4和1个电容C)结构，移位寄存器SR内各晶体管M1/M2/M3/M4、电容C、信号输入端、驱动信号输出端Output、时钟信号端CLK的连接方式可参见附图4中所示，此处不再详细描述。假定移位寄存器SR中的各晶体管均为P型晶体管。

为实现GOA电路处于By Pass状态，则需向最后一级移位寄存器的复位信号输入端提供低电平信号，向第一电压信号传输线VTL_O 和第二电压信号传输线VTL_E提供低电平信号，此时最后一级移位寄存器内的下拉节点PD处于低电平，最后一级移位寄存器内的第四晶体管导通，电压信号传输线提供的低电平信号通过最后一级移位寄存器SR的复位信号输入端传递至驱动信号输出端Output，即最后一级移位寄存器SR输出低电平信号，此时最后一级移位寄存器SR输出的低电平信号会对倒数第二级移位寄存器SR的下拉节点PD进行充电，以使得倒数第二级移位寄存器SR的下拉节点PD处于低电平状态，倒数第二级移位寄存器SR内的第四晶体管M4导通，倒数第二级移位寄存器SR内的第四晶体管M4导通输出低电平信号……基于上述过程， GOA电路中的每一级移位寄存器SR内的第四晶体管M4均导通，每一级移位寄存器SR的电压信号输入端Vin与驱动信号输出端Output 导通，电压信号输入端Vin所提供的信号可通过对应的驱动信号输出端Output输出。

当然，本发明中还可以采用其他方式来使得GOA电路处于By Pass状态，例如直接通过外部的控制信号写入设备向各以及移位寄存器SR的下拉节点PD写入低电平信号，以控制各移位寄存器SR内的第四晶体管M4均同时导通。对于实现GOA电路处于By Pass状态的具体方法，本发明不作限定。

需要说明的是，上述移位寄存器SR采用4T1C结构且各晶体管均为P型晶体管的情况，仅起到示例性作用，其不会对本发明的技术方案产生限制。本领域技术人员应该知晓的是，本发明中的移位寄存器SR还可采用其他结构，此处不再一一举例。

当GOA电路处于By Pass状态时，由于第一电压信号传输线 VTL_O与位于奇数级的移位寄存器SR的电压信号输入端Vin连接，且位于奇数级的移位寄存器SR的驱动信号输出端Output与位于奇数行的栅线连接，因此第一电压信号传输线VTL_O与位于奇数行的各栅线Gate均导通(电连接)。同理，第二电压信号传输线VTL_E与位于偶数行的各栅线Gate均导通(电连接)。

在本发明中，基于第一电压信号传输线VTL_O和第二电压信号传输线VTL_E，可实现对阵列基板进行GGS检测，具体检测过程将在后续内容进行描述。

图5A为本发明提供的一种阵列基板的显示区域的结构示意图，如图5A所示，作为一种可选方案，该阵列基板为单栅线型阵列基板，即相邻两行像素单元PX之间仅存在一条栅线。

需要说明的是，图5A中仅示例性给出了4条栅线G1～G4和6 条数据线D1～D6限定出24个像素单元的情况。

图5B为本发明提供的一种阵列基板的显示区域的结构示意图，如图5B所示，作为又一种可选方案，该阵列基板为双栅线(dual gate) 型阵列基板，即相邻两行像素单元PX之间存在两条栅线。“双栅线”的设计可有效减少阵列基板中数据线的设置数量，降低对源极驱动芯片(Source Driver IC)的需求。

需要说明的是，图5B中仅示例性给出了8条栅线G1～G8和3 条数据线D1～D3限定出24个像素单元的情况。

单栅线型阵列结构和双栅线型阵列结构为本领域中的常见结构，具体内容此处不再详细描述。

图6为本发明实施例二提供的一种阵列基板的检测方法的流程图，如图6所示，该检测方法用于对阵列基板进行GGS检测，其中待检测的阵列基板采用上述实施例一中的阵列基板，对于该阵列基板的描述可参见上述实施例一中的内容，此处不再赘述。下面仅对本实施例提供的检测方法进行描述，该检测方法包括：

步骤S101、控制各级移位寄存器的驱动信号输出端和电压信号输入端之间导通。

在步骤S101中，控制阵列基板中的GOA电路处于By Pass状态，具体方法可参见上述实施例一中的描述。通过步骤S1，可使得第一电压信号传输线VTL_O与位于奇数行的各栅线Gate均导通，第二电压信号传输线VTL_E与位于偶数行的各栅线Gate均导通。

步骤S102、检测第一电压信号传输线和第二电压信号传输线之间的电阻值，并根据检测结果判断阵列基板中是否存在栅线短路的缺陷。

若阵列基板上存在栅线Gate之间短路的缺陷(发生短路的栅线必然为相邻的栅线)，则第一电压信号传输线VTL_O和第二电压信号传输线VTL_E之间导通，第一电压信号传输线VTL_O和第二电压信号传输线VTL_E之间的电阻较小；若不存在栅线Gate之间短路的缺陷，则第一电压信号传输线VTL_O和第二电压信号传输线VTL_E之间短路，第一电压信号传输线VTL_O和第二电压信号传输线VTL_E之间的电阻趋于无限大。

基于上述原理，在步骤S102中，通过电阻检测设备检测第一电压信号传输线VTL_O和第二电压信号传输线VTL_E之间的电阻值，并将测得的电阻值与第一预设值进行比较，若比较出电阻值小于第一预设值时，则判断出阵列基板中存在栅线Gate短路的缺陷；若比较出电阻值大于第一预设值时，则判断出阵列基板中不存在栅线Gate短路的缺陷。

图7为本发明实施例三提供的一种阵列基板的检测方法的流程图，如图7所示，阵列基板不但包括上述实施例一中的结构，还包括：与栅线交叉设置的若干条数据线，全部栅线和全部数据线限定出若干个像素单元PT，像素单元PT包括：薄膜晶体管TFT和像素电极PE，薄膜晶体管TFT的控制极与对应的栅线连接，薄膜晶体管TFT的第一极与对应的数据线连接，薄膜晶体管TFT的第二极与对应的像素电极 PE连接，该检测方法包括：

步骤S201、控制各级移位寄存器的驱动信号输出端和电压信号输入端之间导通。

对于步骤S201的具体描述可参见前述内容，此处不再赘述。

步骤S202、在一帧内的第一预设时间段，向第一电压信号传输线VTL_O提供处于有效电平状态的第一扫描信号，向第二电压信号传输线VTL_E提供处于非有效电平状态的第一扫描信号，以及向各数据线提供第一数据电压。

需要说明的是，本发明中的第一扫描信号和第二扫描信号为可对位于显示区的各像素单元PT内的薄膜晶体管TFT进行驱动的驱动信号。“有效电平”具体是指对应的扫描信号可控制像素单元PT内的薄膜晶体管TFT导通的电平状态，“非有效电平”具体是指对应的扫描信号可控制像素单元PT内的薄膜晶体管TFT截止的电平状态。若像素单元PT内薄膜晶体管TFT为N型薄膜晶体管，则“有效电平”具体是指高电平，“非有效电平”具体是指低电平；若像素单元PT 内薄膜晶体管TFT为P型薄膜晶体管，则“有效电平”具体是指低电平，“非有效电平”具体是指高电平。

处于奇数级的各移位寄存器SR向奇数行栅线Gate输出处于有效电平状态的第一扫描信号，以控制奇数行栅线Gate所连接的像素单元PT内的薄膜晶体管TFT导通。

处于偶数级的各移位寄存器SR向偶数行栅线Gate输出处于非有效电平状态的第二扫描信号，以控制偶数行栅线Gate所连接的像素单元PT内的薄膜晶体管TFT截止。

此时，第一数据电压通过处于导通状态的薄膜晶体管TFT写入至对应的像素电极PE；即，奇数行栅线Gate所连接的像素单元PT 内的像素电极PE写入第一数据电压。

步骤S203、在一帧内的第二预设时间段，向第一电压信号传输线提供处于非有效电平状态的第一扫描信号，向第二电压信号传输线提供处于有效电平状态的第二扫描信号，以及向数据线提供第二数据电压。

处于奇数级的各移位寄存器SR向奇数行栅线Gate输出处于非有效电平状态的第一扫描信号，以控制奇数行栅线Gate所连接的像素单元PT内的薄膜晶体管TFT截止。

处于偶数级的各移位寄存器SR向偶数行栅线Gate输出处于有效电平状态的第二扫描信号，以控制偶数行栅线Gate所连接的像素单元PT内的薄膜晶体管TFT导通。

此时，第二数据电压通过处于导通状态的薄膜晶体管TFT写入至对应的像素电极PE；即，偶数行栅线Gate所连接的像素单元PT 内的像素电极PE写入第二数据电压。

其中，第二预设时间段与第一预设时间段的时长相等且两者不交叠，第二数据电压的极性与第一数据电压的极性相反。本实施例中可选地，第二数据电压的大小与第一数据电压的大小相等。

需要说明的是，在本发明中对步骤S202和步骤S203的先后顺序不作限定，步骤S202先于步骤S203执行，或者步骤S203先于步骤S202执行。

在上述步骤S202和步骤S203的过程中，若存在相邻的栅线Gate 短路，发生短路的栅线Gate所连接的像素单元PT内的像素电极PE 会在步骤S202和步骤S203中均会被写入数据电压，而其他未发生短路的栅线Gate所连接的像素单元PT内的像素电极PE仅会被写入一次数据电压(仅在步骤S202中写入第一数据电压或仅在步骤S203 中写入第二数据电压)，在第二预设时间段和第一预设时间段较短且时长均设定好的情况下，发生短路的栅线Gate所连接的像素单元PT 内的像素电极PE上的像素电压不为第一数据电压且不为第二数据电压。

步骤S204、在一帧结束时，检测各像素电极上加载的像素电压。

在步骤S204中，可基于现有的像素电压检测方法来对各像素电极PE上所加载的像素电压进行检测。

作为一种可选具体方案，将执行完步骤S202和步骤S203的阵列基板与预先设置的模拟盖板(模拟盖板中设置有公共电极和液晶层)进行对位，阵列基板上的像素电极PE与模拟盖板中的公共电极之间形成电场，以控制液晶分子进行偏转，从而模拟显示效果。此时，通过检测各像素单元PT的反射率或透射率(像素单元PT的反射率和透射率均受到液晶分子偏转角度的影响)，再进行查表(通过预先实验生成的反射率与像素电压的对应关系表，或通过预先实验生成的透射率与像素电压的对应关系表)，从而得到各像素单元PT内像素电极PE上所施加的像素电压。

当然，本发明中还可采用其他方式来采集各像素电极PE上所加载的像素电压，此处不再一一举例描述。

步骤S205、根据各像素电压判断阵列基板中是否存在栅线短路。

在步骤S205中，若检测出各像素电极PE上加载的像素电压为第一数据电压或为第二数据电压，则判断出阵列基板中不存在栅线短路的缺陷；若检测出若检测出存在像素电极PE的像素电压不为第一数据电压和第二数据电压的像素电极PE，则判断出阵列基板中存在栅线短路的缺陷。

基于上述内容可见，通过步骤S201～步骤S205可检测阵列基板中是否存在栅线短路的缺陷。

本实施例中，优选地，在步骤S205判断出阵列基板中存在栅线短路的缺陷步骤之后，还包括：

步骤S206、筛选出像素电压不为第一数据电压和第二数据电压的像素电极，并确定所筛选出的像素电极对应的栅线为存在短路缺陷的栅线。

在步骤S206中，筛选出像素电压不为第一数据电压和第二数据电压的像素电极PE，这些筛选出的像素电极PE即为写入过两次数据电压的像素电极PE，这些像素电极PE所对应的栅线为存在短路缺陷的栅线Gate。需要说明的是，存在短路缺陷的栅线Gate为相邻栅线 Gate。

通过步骤S206可对存在阵列基板中存在短路缺陷的栅线进行定位。

进一步优选地，在定位出存在短路缺陷的栅线的步骤之后，还包括：

步骤S207、利用自动光学检测设备获取存在短路缺陷的栅线的图像，并确定出短路位置。

自动光学检测(Automatic Optic Inspection，简称AOI)设备是基于光学原理来对生产中遇到的常见缺陷进行检测的设备。当自动检测时，机器通过摄像头自动扫描阵列基板，并生成对应的图像数据，然后与数据库中预先设置的合格参数进行比对，从而定位出发生短路缺陷的栅线Gate以及确定出短路位置。

在本发明中，通过步骤S206已经预先定位了存在短路缺陷的栅线，因此在步骤S207中仅需获取存在短路缺陷的栅线Gate的图像，然后再经过参数比对或人工检测，从而可确定出短路位置。相较于现有技术，本发明的技术可有效缩短确定短路位置的耗时。

为便于本领域技术人员理解本发明的技术方案，下面将结合具体实例来对本实施例中的检测过程进行详细描述。

作为一种具体实施例，假定待检测的阵列基板为图5A所示的阵列基板，且图5A中的第2行栅线G2和第3行栅线G3之间发生短路。本实施例将以第一数据电压为+15V，第二数据电压为-15V为例进行示例型描述。

图8为对图5A所示阵列基板进行GGS检测时工作时序图，如图 8所示，在一帧开始之前(对应步骤S201)，第一电压信号传输线 VTL_O提供的第一扫描信号处于低电平状态，第二电压信号传输线 VTL_E提供的第二扫描信号处于低电平状态(非有效电平状态)，各数据线D1～D6提供的数据电压均为0V。此时各级移位寄存器SR的驱动信号输出端Output和电压信号输入端Vin之间导通，各级移位寄存器SR的驱动信号输出端Output输出低电平，各栅线G1～G4中的信号均为低电平信号，各像素单元PT内的薄膜晶体管TFT均截止，各像素单元PT内的像素电极PE上的像素电压均为0V。

图9A为图5A所示阵列基板在第一预设时间段时的示意图，如图9A所示，在一帧内的第一预设时间段t1(对应步骤S202)，第一电压信号传输线VTL_O提供的第一扫描信号处于高电平状态(有效电平状态)，第二电压信号传输线VTL_E提供的第二扫描信号处于低电平状态(非有效电平状态)，各数据线D1～D6均提供第一数据电压 (+15V)。

此时，奇数级的移位寄存器SR输出高电平，偶数级的移位寄存器SR输出低电平，位于奇数行的栅线加载高电平信号，位于偶数行的栅线加载低电平信号，与奇数行栅线连接的像素单元PT内薄膜晶体管TFT导通，第一数据电压可写入。

然而，由于第2行栅线G2和第3行栅线G3之间短路，因此图 9A中第1行栅线G1、第2行栅线G2、第3行栅线G3所连接的像素单元PT内的薄膜晶体管TFT均导通，第一数据电压可写入，此时第 1行栅线G1、第2行栅线G2、第3行栅线G3所连接的像素单元PT 内的像素电极PE加载的像素电压为+15V；与此同时，第4行栅线G4 所连接的像素单元PT内的薄膜晶体管TFT截止，第4行栅线G4所连接的像素单元PT内的像素电极PE所加载的像素电压维持0V。

需要说明的是，第一预设时间段t1的时长可根据预先时间来设定，第一预设时间段t1的时长具体可以为将像素电极PE的像素电压由初始状态的0V正好充电至第一数据电压所需的时长。

此外，在第一预设时间段t1内，虽然奇数级移位寄存器SR输出高电平信号，且各奇数级移位寄存器SR的驱动信号输出端Output 与上一级移位寄存器SR(偶数级移位寄存器SR)的复位信号输入端 Vin(即下拉节点)连接，但是由于信号延迟、信号线负载大、充电时长较短等因素，在第一预设时间段t1内，各偶数级移位寄存器SR 内下拉节点的电压虽有上升但仍处于低电平状态，即偶数级移位寄存器SR的驱动信号输出端Output和电压信号输入端Vin之间维持导通。

图9B为图5A所示阵列基板在第二预设时间段时的示意图，如图9B所示，在一帧内的第二预设时间段t2(对应步骤S203)，第一电压信号传输线VTL_O提供的第一扫描信号处于低电平状态(非有效电平状态)，第二电压信号传输线VTL_E提供的第二扫描信号处于高电平状态(有效电平状态)，各数据线D1～D6均提供第二数据电压 (-15V)。

此时，奇数级的移位寄存器SR输出低电平，偶数级的移位寄存器SR输出高电平，位于奇数行的栅线加载低电平信号，位于偶数行的栅线加载高电平信号，与偶数行栅线连接的像素单元PT内薄膜晶体管TFT导通，第二数据电压可写入。

然而，由于第2行栅线G2和第3行栅线G3之间短路，因此图 9B中第2行栅线G2、第3行栅线G3、第4行栅线G4所连接的像素单元PT内的薄膜晶体管TFT均导通，第二数据电压可写入，且对相应像素电极PE的充电时长等于第一预设时间段t1的时长。此时，第 4行栅线G4所连接像素单元PT内的像素电极PE所加载的像素电压由0V正好充电至第二数据电压-15V，而对于第2行栅线G2和第3 行栅线G3所连接的像素单元PT内的像素电极PE，由于其初始像素电压为+15V且第二预设时间段t2等于第一预设时间段t1，因此在第二预设时间段t2结束时，第2行栅线G2和第3行栅线G3所连接的像素单元PT内像素电极PE的像素电压仅能充电至0V而不能到达 -15V。

需要说明的是，在第二预设时间段t2内，虽然偶数级移位寄存器SR输出高电平信号，且各偶数级移位寄存器SR的驱动信号输出端 Output与上一级移位寄存器SR(奇数级移位寄存器SR)的复位信号输入端Vin(即下拉节点)连接，但是由于信号延迟、信号线负载大、充电时长较短等因素，在第二预设时间段t2内，各奇数级移位寄存器SR内下拉节点的电压虽有上升但仍处于低电平状态，即奇数级移位寄存器SR的驱动信号输出端Output和电压信号输入端Vin之间维持导通。

在第二预设时间段t2结束后，第一电压信号传输线VTL_O提供的第一扫描信号处于低电平状态(非有效电平状态)，第二电压信号传输线VTL_E提供的第二扫描信号处于低电平状态(非有效电平状态)，各数据线D1～D6提供的数据电压均为0V。此时，各级移位寄存器SR的驱动信号输出端Output输出低电平，各栅线中的信号均为低电平信号，各像素单元PT内的薄膜晶体管TFT均截止，各像素单元PT内像素电极PE的像素电压均维持第二预设时间段t2结束时的像素电压。

在一帧结束时(对应步骤S204)，检测各像素电极PE上加载的像素电压。即检测出第1行栅线G1所连接的像素单元PT内像素电极 PE的像素电压为+15V，第2行栅线G2所连接的像素单元PT内像素电极PE的像素电压为0V，第3行栅线G3所连接的像素单元PT内像素电极PE的像素电压为0V，即第4行栅线G4所连接的像素单元PT 内像素电极PE的像素电压为-15V。

接着，检测各像素电极PE的像素电压中是否存在不为+15V且不为-15V的值(对应步骤S205)。此时，由于第2行栅线G2和第3 行栅线G3所连接的像素单元PT内像素电极PE的像素电压为0V(不为+15V且不为-15V)，因此可判断出阵列基板中存在栅线短路的缺陷。再接着，筛选出像素电压不为+15V和-15V的像素电极PE(对应步骤S206)，从而能确定出存在短路缺陷的栅线为第2行栅线G2和第3行栅线G3，即第2行栅线G2和第3行栅线G3发生短路。最后，通过AOI设备对第2行栅线G2和第3行栅线G3的图像进行采集(对应步骤S207)，从而确定第2行栅线G2和第3行栅线G3上发生短路的具体位置。

作为又一种具体实施例，假定待检测的阵列基板为图5B所示的阵列基板，且图5B中的第4行栅线G4和第5行栅线G5之间发生短路。本实施例将以第一数据电压为+15V，第二数据电压为-15V为例进行示例型描述。

图10为对图5B所示阵列基板进行GGS检测时工作时序图，如图10所示，在一帧开始之前，第一电压信号传输线VTL_O提供的第一扫描信号处于低电平状态，第二电压信号传输线VTL_E提供的第二扫描信号处于低电平状态，各数据线D1～D3提供的数据电压均为0V。此时各栅线G1～G8中的信号均为低电平信号，各像素单元PT内的薄膜晶体管TFT均截止，各像素单元PT内的薄膜晶体管TFT上的像素电压均为0V。

图11A为图5B所示阵列基板在第一预设时间段t1时的示意图，如图11A所示，在一帧内的第一预设时间段t1，第一电压信号传输线VTL_O提供的第一扫描信号处于高电平状态(有效电平状态)，第二电压信号传输线VTL_E提供的第二扫描信号处于低电平状态(非有效电平状态)，各数据线D1～D3均提供第一数据电压(+15V)。此时，奇数级的移位寄存器SR输出高电平，偶数级的移位寄存器SR 输出低电平，位于奇数行的栅线加载高电平信号，位于偶数行的栅线加载低电平信号，与奇数行栅线连接的像素单元PT内薄膜晶体管TFT 导通，第一数据电压可写入。

然而，由于第4行栅线G4和第5行栅线G5之间短路，因此图 9A中第1行栅线G1、第3行栅线G3、第4行栅线G4、第5行栅线 G5、第7行栅线G7所连接的像素单元PT内的薄膜晶体管TFT均导通，第一数据电压可写入。

此时第1行栅线G1、第3行栅线G3、第4行栅线G4、第5行栅线G5、第7行栅线G7所连接的像素单元PT内的像素电极PE加载的像素电压为+15V；与此同时，第2行栅线G2、第6行栅线G6、第8 行栅线G8所连接的像素单元PT内的薄膜晶体管TFT截止，此同时，第2行栅线G2、第6行栅线G6、第8行栅线G8所连接的像素单元 PT内的像素电极PE所加载的像素电压维持0V。

图11B为图5B所示阵列基板在第二预设时间段时的示意图，如图11B所示，在一帧内的第二预设时间段t2，第一电压信号传输线 VTL_O提供的第一扫描信号处于低电平状态(非有效电平状态)，第二电压信号传输线VTL_E提供的第二扫描信号处于高电平状态(有效电平状态)，各数据线D1～D3均提供第二数据电压(-15V)。

此时，奇数级的移位寄存器SR输出低电平，偶数级的移位寄存器SR输出高电平，位于奇数行的栅线加载低电平信号，位于偶数行的栅线加载高电平信号，与偶数行栅线连接的像素单元PT内薄膜晶体管TFT导通，第二数据电压可写入。

然而，由于第4行栅线G4和第5行栅线G5之间短路，因此图 9A中第2行栅线G2、第4行栅线G4、第5行栅线G5、第6行栅线 G6、第8行栅线G8所连接的像素单元PT内的薄膜晶体管TFT均导通，第二数据电压可写入，且对相应像素电极PE的充电时长等于第一预设时间段t1的时长。

此时，第2行栅线G2、第6行栅线G6、第8行栅线G8所连接像素单元PT内的像素电极PE所加载的像素电压由0V正好充电至第二数据电压-15V，而对于第4行栅线G4和第5行栅线G5所连接的像素单元PT内的像素电极PE，由于其初始像素电压为+15V且第二预设时间段t2等于第一预设时间段t1，因此在第二预设时间段t2结束时，第4行栅线G4和第5行栅线G5所连接的像素单元PT内像素电极PE的像素电压仅能充电至0V而不能到达-15V。

在第二预设时间段t2结束后，第一电压信号传输线VTL_O提供的第一扫描信号处于低电平状态(非有效电平状态)，第二电压信号传输线VTL_E提供的第二扫描信号处于低电平状态(非有效电平状态)。各像素单元PT内的薄膜晶体管TFT均截止，各像素单元PT 内的像素电压均维持第二预设时间段t2结束时的像素电压。

在一帧结束时，检测各像素电极PE上加载的像素电压。即检测出第1行栅线G1、第3行栅线G3、第7行栅线G7所连接的像素单元 PT内像素电极PE的像素电压为+15V，第2行栅线G2、第6行栅线 G6、第8行栅线G8所连接的像素单元PT内像素电极PE的像素电压为-15V，第4行栅线G4、第5行栅线G5所连接的像素单元PT内像素电极PE的像素电压为0V。

接着，检测各像素电极PE的像素电压中是否存在不为+15V且不为-15V的值。此时，由于第4行栅线G4和第5行栅线G5所连接的像素单元PT内像素电极PE的像素电压为0V(不为+15V且不为-15V)，因此可判断出阵列基板中存在栅线短路的缺陷。再接着，筛选出像素电压不为+15V和-15V的像素电极PE，从而能确定出存在短路缺陷的栅线为第4行栅线G2和第5行栅线G5，即第4行栅线G4和第5行栅线G5发生短路。最后，通过AOI设备对第4行栅线G4和第5行栅线G5的图像进行采集(对应步骤S207)，从而确定第4行栅线G4 和第5行栅线G5上发生短路的具体位置。

当然，本发明中的阵列基板并不限于单栅线型阵列基板和双栅线型阵列基板，还可以为多栅线型阵列基板，具体情况此处不再一一举例描述。

需要说明的是，在上述实施例二中步骤S102以及上述实施例三中步骤S205判断出阵列基板中存在栅线短路的缺陷之后，还包括：对阵列基板中栅线短路的缺陷进行修复的步骤；具体地，向第一电压信号传输线提供第一修复电压，并同时向第二电压信号传输线提供第二修复电压，处于奇数级的各移位寄存器向对应行栅线输出第一修复电压，处于偶数级的各移位寄存器向对应行栅线输出第二修复电压，第一修复电压与第二修复电压之间存在预设电压差。

在本发明中，通过向第一电压信号传输线提供第一修复电压，并同时向第二电压信号传输线提供第二修复电压，以使得奇数行栅线与偶数行栅线之间形成一定电压差，从而能在栅线短路处形成一定电流，进而将造成相邻栅线短路的导电短路结构(例如，透明电极)熔断，以对栅线短路缺陷进行修复。当然，在修复工艺结束后，可再通过AOI设备对修复情况进行核查。

在实际应用中，当预设电压差较小时，则短路处的电流较小，产生的热量难以将导电短路结构熔断；而当预设电压差较小时，虽能轻易将导电短路结构熔断，但是由于栅线中的电流同样较大，因此栅线也容易被熔断，造成栅线断路的不良。考虑上述因素，本发明中预设电压差的范围包括：50V～90V；优选地，预设电压差为70V，具体地第一修复电压和第二修复电压的其中之一为+35V，另一为-35V。

本发明实施例二和实施例三分别提供了一种阵列基板的检测方法，可对阵列基板进行GGS检测，以及在阵列基板中出现栅线短路的缺陷时可对栅线短路的缺陷进行修复。

本发明实施例四提供了一种显示装置，包括：阵列基板，其中该阵列基板采用上述实施例一中的阵列基板，具体内容可参见上述实施例一中的描述。

在本发明中，该显示装置可以为液晶面板、OLED面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (7)

1.一种阵列基板的检测方法，其特征在于，所述阵列基板包括：级联的若干级移位寄存器，所述移位寄存器具有驱动信号输出端和电压信号输入端，所述驱动信号输出端与对应行的栅线连接，所述阵列基板还包括：第一电压信号传输线和第二电压信号传输线，所述第一电压信号传输线与位于奇数级的所述移位寄存器的所述电压信号输入端连接，所述第二电压信号传输线与位于偶数级的所述移位寄存器的所述电压信号输入端连接；

所述阵列基板还包括：与所述栅线交叉设置的若干条数据线，全部所述栅线和全部所述数据线限定出若干个像素单元，所述像素单元包括：薄膜晶体管和像素电极，所述薄膜晶体管的控制极与对应的所述栅线连接，所述薄膜晶体管的第一极与对应的所述数据线连接，所述薄膜晶体管的第二极与对应的所述像素电极连接；

所述检测方法包括：

控制各级所述移位寄存器的所述驱动信号输出端和所述电压信号输入端之间导通；

在一帧内的第一预设时间段，向所述第一电压信号传输线提供处于有效电平状态的第一扫描信号，以及向所述数据线提供第一数据电压，处于奇数级的各所述移位寄存器向对应行所述栅线输出处于有效电平状态的所述第一扫描信号，以控制对应像素单元内的所述薄膜晶体管导通，所述第一数据电压通过处于导通状态的所述薄膜晶体管写入至对应的像素电极；

在一帧内的第二预设时间段，向所述第二电压信号传输线提供处于有效电平状态的第二扫描信号，以及向所述数据线提供第二数据电压，处于偶数级的各所述移位寄存器向对应行所述栅线输出处于有效电平状态的所述第二扫描信号，以控制对应像素单元内的所述薄膜晶体管导通，所述第二数据电压通过处于导通状态的所述薄膜晶体管写入至对应的像素电极，所述第二预设时间段与所述第一预设时间段的时长相等且两者不交叠，所述第二数据电压的极性与所述第一数据电压的极性相反；

在一帧结束时，检测各所述像素电极上加载的像素电压；

根据各所述像素电压判断所述阵列基板中是否存在栅线短路；其中，若存在像素电压不为所述第一数据电压和所述第二数据电压的像素电极，则判断出所述阵列基板中存在栅线短路的缺陷。

2.根据权利要求1所述的阵列基板的检测方法，其特征在于，所述阵列基板为单栅线型阵列基板或双栅线型阵列基板。

3.根据权利要求1所述的阵列基板的检测方法，其特征在于，所述第二数据电压的大小与所述第一数据电压的大小相等。

4.根据权利要求1所述的阵列基板的检测方法，其特征在于，在判断出所述阵列基板中存在栅线短路的缺陷步骤之后，还包括：

筛选出像素电压不为所述第一数据电压和所述第二数据电压的像素电极，并确定所筛选出的像素电极对应的栅线为存在短路缺陷的栅线。

5.根据权利要求4所述的阵列基板的检测方法，其特征在于，在确定存在短路缺陷的栅线的步骤之后，还包括：

利用自动光学检测设备获取存在短路缺陷的栅线的图像，并确定出短路位置。

6.根据权利要求1-5中任一所述的阵列基板的检测方法，其特征在于，在判断出所述阵列基板中存在栅线短路的缺陷步骤之后，还包括：

向所述第一电压信号传输线提供第一修复电压，并同时向所述第二电压信号传输线提供第二修复电压，处于奇数级的各所述移位寄存器向对应行所述栅线输出所述第一修复电压，处于偶数级的各所述移位寄存器向对应行所述栅线输出所述第二修复电压，所述第一修复电压与所述第二修复电压之间存在预设电压差。

7.根据权利要求6所述的阵列基板的检测方法，其特征在于，所述预设电压差的范围包括：50V～90V。

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