CN101335050B - 移位寄存器及使用该移位寄存器的液晶显示器 - Google Patents

Abstract

本发明提供一种移位寄存器以及使用该移位寄存器的液晶显示器，该移位寄存器包括用以接收输入信号的输入端，用以提供输出信号以响应所述输入信号的输出端；上拉装置，用以接收第一时钟信号或第二时钟信号的相应一个，并为所述输出端提供高电平输出信号；上拉驱动装置，接收所述输入端的输入信号，并驱动所述上拉装置；包括第一下拉装置和第二下拉装置的下拉模块；和下拉驱动装置，接收来自下一级的输出信号，并驱动所述下拉模块，并且所述第一下拉装置和所述第二下拉装置交替为所述输出端提供低电平输出信号。

Description

移位寄存器及使用该移位寄存器的液晶显示器

技术领域

本发明涉及一种移位寄存器和应用该移位寄存器的液晶显示器，特别涉及一种改善其可靠性和寿命的移位寄存器和应用该移位寄存器的液晶显示器。

背景技术

薄膜晶体管液晶显示器TFT-LCD(Thin film transistor-Liquid crystaldisplay)使LCD进入高画质、高彩色显示的新阶段，目前几乎所有高档的LCD中都毫无例外地使用了TFT有源矩阵。TFT有源矩阵主要包括A-Si(amorphoussilicon)TFT有源矩阵和P-Si(poly-silicon)TFT有源矩阵两种。与P-SiTFT技术相比，A-Si TFT技术发展比较成熟，均匀性好且成本较低，但其迁移率较低，一般在0.1～1.0cm²/V·s，P-Si TFT的迁移率则可达50～200cm²/V·s。由于A-Si TFT迁移率比较低，致使其驱动电路速度较慢。

中小尺寸LCD主要应用于便携式产品，因此在技术性能要求上与大尺寸LCD有所不同。中小尺寸产品更加强调显示器的轻、薄，器件的集成能力、更好的可靠性，以及低成本。目前，市场对LCD的分辨率也提出了更高要求，为了使小型化LCD具有高分辨率，减少TFT-LCD驱动IC的数目是非常必要的。通常，当LCD的分辨率高于QVGA(240×RGB×320)时，TFT面板需要超过1000条外部引线。当产品分辨率进一步增加时，在有限的空间内制作更多的外引线就变得非常困难。以上技术问题可以通过将驱动电路(gate drivercircuits或source driver circuits)集成在有源矩阵LCD基板上来解决。这种技术可以使显示器成本更低、结构更紧凑、机械可靠性更高从而使其具有更大的市场竞争力。

传统的液晶面板的组件附加在LCD外部的电路板上，且往往需要四至七个驱动集成电路。驱动电路与有源矩阵LCD集成技术是将驱动芯片功能直接集成到显示器玻璃基板的表面上，同时又将时序控制功能集成到驱动芯片内。因此，该技术使LCD内部组件数量还不到普通同等像素显示器的三分之一，为移动设备生产商减少了在电路发展和生产上的巨大负担。

如图2所示，非晶硅TFT液晶显示器的栅极驱动电路包括具有多级的移位寄存器，该多级中具有将起始信号耦接到输入端子的第一级，并且该移位寄存器顺序地输出每一级的输出信号。该多级移位寄存器包括用于接收第一时钟信号和用于控制第一时钟信号输出的奇数级，和用于接收具有与第一时钟信号相反相位的第二时钟信号和用于控制第二时钟信号输出的偶数级。而每一级移位寄存器具有一输入端(IN)，一输出端(OUT)，二个电压源端(VS，VD)，一个时钟信号端和一个控制端。如图3所示，来自控制总线用来驱动栅极线的信号，包括一个负极性电压VSS，一个正极性电压VDD，一个起始脉冲信号VST，一个时钟信号Vck，以及一个互补时钟信号Vckb(与Vck相位相反)。VDD施加于每一级的第一电压源端VD，VSS施加于每一级的第二电压源端VS，VST施加于移位寄存器模块中第一级的输入端。Vck以及Vckb分别施加于奇数级和偶数级的时钟信号端。

在有源矩阵薄膜晶体管液晶显示器中，作为像素开关的TFT仅在一帧的的极小一部分时间内处于打开状态，其余时间内完全处于关闭状态。所以在用来驱动TFT-LCD的典型移位寄存器中，每一级使用上拉TFT(下面称为TUP)使得输出端在特定时刻输出高电平脉冲，用来维持打开作为像素开关的TFT，TUP源极耦接于时钟信号脉冲，栅极耦接于上拉驱动部分，漏极耦接于移位寄存器的输出端。下拉TFT(下面称为TD)的漏极耦接于TUP的漏极，用来维持输出端在输出高电平以后维持在低电平状态。TD的源极耦接于负极性电压VSS，栅极耦接于下拉驱动部分，在一帧的时间内，在TUP输出高电平脉冲以外，输出端全部由TD来维持在低电平状态。因此TD的栅极应该处于偏压状态，以使得TD在这部分时间内全部处于打开状态。同时一TFT的源极耦接于TUP的栅极，漏极耦接与低电平VSS，使得TUP在接收输出脉冲之前和输出脉冲以后都维持在低电平VSS上。

文胜焕等人(中国专利案号03145388.0)公开了一种移位寄存器的电路图，其下拉驱动部分由一反相器与一薄膜晶体管组成连接于正极性电压源与负极性电压源之间，用来控制TD的栅极电压。在文胜焕等人的专利中，当TUP未提供高电平脉冲时，则下拉薄膜晶体管TD的栅极将持续维持在由正极性电压源VDD所提供的高电平。

但是本领域的技术人员都知道，应用于非晶硅TFT的栅极驱动的移位寄存器中的薄膜晶体管的栅极若长时间被施加一固定电压，则非晶硅TFT的阈值将会发生漂移。而其阈值电压的漂移会降低薄膜晶体管的充电电流，从而影响整个电路的正常运作。

发明内容

本发明所要解决的技术问题是提供一种移位寄存器，它能够有效的抑制移位寄存器中各级的下拉薄膜晶体管的阈值漂移，具有改善的稳定性和较长的寿命，并且不增加成本。

本发明所要解决的另一技术问题是提供一种液晶显示装置，它具有稳定的用于驱动栅极线的非晶硅薄膜晶体管移位器，从而具有良好的稳定性和较长的寿命，并且不增加成本。

为解决上述技术问题，本发明的移位寄存器，包括彼此相连的多级，所述多级具有接收第一时钟信号的奇数级和接收与所述第一时钟信号反相的第二时钟信号的偶数级，多级的各级包括：输入端，用以接收输入信号；输出端，用以提供输出信号以响应输入信号；上拉装置，用以接收第一时钟信号或第二时钟信号的相应一个，并为输出端提供高电平输出信号；上拉驱动装置，用以接收输入端的输入信号，并驱动上拉装置；下拉模块，具有第一下拉装置，用以接收第一时钟信号或第二时钟信号的相应一个，并为输出端提供低电平输出信号，和第二下拉装置，用以与低电平电压源相连，并为输出端提供低电平输出信号；下拉驱动装置，用以接收来自下一级的输出信号，并驱动下拉模块，并且第一下拉装置和第二下拉装置交替为输出端提供低电平输出信号。

本发明的移位寄存器还可以包括下拉控制装置，用以切换第一下拉装置和第二下拉装置交替输出低电平输出信号。

而且，本发明的移位寄存器中，下拉控制装置可以包括第一切换单元和第二切换单元，第一切换单元的控制端耦接到第一时钟信号和第二时钟信号中与上拉装置相连的一者，第二切换单元的控制端耦接到异于与第一切换单元控制端相连的一者的第一时钟信号和第二时钟信号中的另一者。

为解决上述技术问题，本发明还提供一种具有显示单元阵列电路的液晶显示器，在基板上形成数据驱动电路和栅极驱动电路，显示单元阵列中的每个连接到相应的数据线和栅极线对，并且所述栅极驱动电路包括移位寄存器，该移位寄存器包括彼此相连的多级，多级具有接收第一时钟信号的奇数级和接收与第一时钟信号反相的第二时钟信号的偶数级，所述多级的各级包括：输入端，用以接收输入信号；输出端，用以提供输出信号以响应输入信号；上拉装置，用以接收第一时钟信号或第二时钟信号的相应一个，并为输出端提供高电平输出信号；上拉驱动装置，用以接收来自输入端的输入信号，并驱动上拉装置；下拉模块，包括：第一下拉装置，用以接收第一时钟信号或第二时钟信号的相应一个，并为所述输出端提供低电平输出信号，和第二下拉装置，用以与低电平电压源相连，并为所述输出端提供低电平输出信号；下拉驱动装置，接收下一级的输出信号，并驱动所述下拉模块，并且，第一下拉装置和第二下拉装置交替为输出端提供低电平输出信号。

本发明的优点在于可以有效抑制移位寄存器中下拉薄膜栅极晶体管的阈值漂移，从而提高其稳定性，并且不增加制造成本。

附图说明

图1是典型的非晶硅TFT液晶显示器的示意图。

图2是被用来驱动TFT液晶显示器栅极总线的移位寄存器的方块图。

图3是关于Vck，Vckb，VST的信号波形，以及各级移位寄存器输出端的输出波形。

图4是公知的移位寄存器的电路图。

图5是公知的移位寄存器中，相关vdd以及vss的vck和vckb的波形。

图6是根据本发明，用来驱动TFT-LCD栅极的移位寄存器的模块图。

图7是根据本发明的移位寄存器的电路图。

图8本发明的电路工作时的各节点的电压电平时序图。

图9原三星驱动电路和本发明下拉晶体管的栅极的电位时序图。

附图标记说明

100～典型的TFT-LCD液晶显示面板；

102～数据驱动器；

104～单个显示像素；

106～栅极扫描驱动器；

200、600～移位寄存器：

202、602～移位寄存器；

ck1～第一时钟信号；

ck2～第二时钟信号；

m1—m13～薄膜晶体管；

IN～输入端；

OUT～输出端；

Vdd～高电平电压源；

Vss～低电平电压源；

Vgh、Vgl～电压电平；

P2、P4、P6、P8～节点；

CT～控制端；

Vst～起始脉冲信号；

Vck～时钟信号；

Vckb～反相时钟信号。

具体实施方式

以下根据附图对于本发明优选实施例进行详细描述。

参照图6和图7所示，用来驱动栅极的电路包括移位寄存器600以及控制总线CB，移位寄存器600包括多个级602。各级包括一个输入端，通过驱动晶体管m8来接收输入信号；一个输出端，用以提供高电平输出信号用以响应输入信号；一个上拉薄膜晶体管；一个上拉驱动晶体管；第一下拉薄膜晶体管和第二下拉薄膜晶体管；以及下拉驱动部分和下拉控制部分。

参照图7所示，移位寄存器600的某一奇数级602具有一个上拉薄膜晶体管m12和一个用来驱动上拉薄膜晶体管m12的驱动薄膜晶体管m8，m8的栅极耦接至移位寄存器的输入端，用来接收前级OUT(N-1)输出的脉冲。m8的漏极耦接至上拉薄膜晶体管m12的栅极，m12的源极耦接至第一时钟信号输入端ck1，用来接收时钟信号脉冲，m12的漏极耦接至移位寄存器的输出端，为输出端提供高电平脉冲。

该奇数级还具有两个下拉薄膜晶体管m11和m13。m12的漏极耦接至两个下拉薄膜晶体管m11和m13，m11和m13交替维持输出端在输出高电平以后在低电平电压状态。m13的栅极耦接于时钟信号ck2，源级耦接于时钟信号ck1，漏级耦接于m12的漏极。同时，该奇数级还具有下拉控制部分m9和m10。m9的栅极耦接于时钟信号输入端ck2，其源极耦接于低电平电压源VSS，漏极耦接于节点P8。m10的栅极耦接于时钟信号输入端ck1，其源极耦接于节点P4，漏接耦接于节点P8。m9和m10通过与时钟信号ck1和ck2相连，控制下拉薄膜晶体管m11和m13彼此交替为输出端输出低电平电压。

该奇数级还具有下拉驱动部分m1，m2，m4，m6和m7，其中m1与m2相互串联组成反相器，m1的栅极和源极耦接于高电平电压源Vdd上，m2的栅极耦接于m12的栅极端P6；m4的栅极耦接于反相器的输出端P2，其源极耦接于高电平电压源Vdd，漏极耦接于接点P4；m6的栅极耦接于节点P4，其源极耦接于节点P6，漏极耦接于低电平电压源VSS。m7的栅极耦接于下级输出端输出的控制信号CT端。m7的栅极与下一级的输出信号相连，m12的栅极也耦接至两个薄膜晶体管m6和m7。当输出端产生高电平以后和接收前级的输出高电平之前，维持m12的栅极在低电平状态。

该奇数级还具有薄膜晶体管m3和m5。m3的栅极耦接于上一级输入信号端，源极耦接于接点P4，漏接耦接于低电压电源VSS，m5的栅极耦接于m12的栅极端P6，其源极耦接于接点P4，漏极耦接于低电平电压源VSS。当输入端接收到前级输出的高电平时，抑制下拉薄膜晶体管m11输出低电平。

该移位寄存器的奇数级如下工作：当时钟信号ck1为高电平且所述上拉薄膜晶体管m12的栅极也为高时，则上拉薄膜晶体管m12将产生高电平脉冲，并为输出端输出高电平输出信号；当输入m7的栅极的下级的输出信号out(n+1)为高电平时，TUPm12的栅极被m7拉下至低电平电压，并通过m9和m10控制两个下拉薄膜晶体管m13和m11以相互交替打开的方式工作，这样就使得两个下拉薄膜晶体管之一的m11的栅极只有50％的时间处于高电平状态下，50％的时间处于低电平状态。下拉薄膜晶体管m13的栅极50％的时间内处于高电压电平，50％的时间内处于低电压电平。

同时，由于m11的栅极50％的时间处于低电平状态，因此可以更进一步抑制m11的栅极的阈值漂移。

在第N级移位寄存器602中，若N为奇数，则ck1的时钟信号为Vck，ck2的时钟信号为Vckb，若N为偶数，则ck1的时钟信号为Vckb，ck2的时钟信号为Vck。其中ck1和ck2的时钟信号的相位相反。

在移位寄存中，不同节点的电压电平的时序图如图8所示。在图8中，Vgh为时钟信号Vck与Vckb处于高电平时的电压电平，Vgl为时钟信号处于低电平时的电压电平，Vgl等于VSS，Vgh等于VDD，在图8中，在T2时刻，由于上拉薄膜晶体管的寄生电容的缘故，所以节点P6的电压高于Vgh。因此下拉薄膜晶体管m11的栅极约50％的时间处于Vhg的偏压下，约50％的时间处于Vgl的负偏压下，同样下拉薄膜晶体管m13的栅极50％的时间处于Vgh的正偏压状态下，50％的时间处于Vgl的负偏压状态下，同时薄膜晶体管m9，m10也处于上述的正负偏压交替的状态下，当栅极的电平电压为Vgh时，m11和m13的阈值漂移增加，而当栅极的电平电压为Vgl时，m11和m13的阈值漂移减少，如图9所示，图9中，G(a)表示原三星电路中的下拉薄膜晶体管的栅极电压电平，G(a’)和G(b’)表示本发明中的下拉薄膜晶体管的的栅极电压电平。因此相对于三星公司的电路，下拉薄膜晶体管m11以及m13的阈值漂移可被降低，所以基于本发明的移位寄存器的运作将更加稳定。

本发明还提供一种应用上述移位寄存器的液晶显示器，由于该移位寄存器可以有效地抑制下拉薄膜晶体管的阈值漂移，因此可以进一步提供高性能、长寿命的液晶显示器。

综上所述仅为本发明的较佳实施例而已，并非用来限定本发明的实施范围。对于本领域的技术人员，可以在不脱离本发明的精神或范围的情况下对本发明的液晶显示装置及其制造方法进行各种变化或各种修改。由此，本发明旨在覆盖落在所附权利要求及其等同物的范围内的对本发明的变型和修改。

Claims (10)

1.一种移位寄存器，包括彼此相连的多级，所述多级具有与第一时钟信号和与第一时钟信号反相的第二时钟信号均相连的奇数级和偶数级，其中，所述多级的各级包括：

输入端，用以接收输入信号；

输出端，用以提供输出信号以响应所述输入信号；

上拉装置，接收第一时钟信号或第二时钟信号的相应一个，并为所述输出端提供高电平输出信号；

上拉驱动装置，接收所述输入端的输入信号，并驱动所述上拉装置；

下拉模块，包括：

第一下拉装置，接收第一时钟信号或第二时钟信号的相应一个，并为所述输出端提供低电平输出信号；

所述第一下拉装置包括：

第一切换端，与第一时钟信号或第二时钟信号的相应一者相连；

第二切换端，与所述输出端相连；以及

控制端，与异于与所述第一切换端相连的一者的所述第一时钟信号和所述第二时钟信号中的另一者相连；

第二下拉装置，与低电平电压源相连，并为所述输出端提供低电平输出信号；

下拉驱动装置，接收来自下一级的输出信号，并驱动所述下拉模块，

其中，所述第一下拉装置和所述第二下拉装置交替为所述输出端提供低电平输出信号。

2.根据权利要求1所述的移位寄存器，其中，所述下拉模块还包括下拉控制装置，用以切换所述第一下拉装置和所述第二下拉装置交替输出低电平输出信号。

3.根据权利要求2所述的移位寄存器，其中，所述下拉控制装置包括第一切换单元和第二切换单元，所述第一切换单元的控制端耦接到第一时钟信号和第二时钟信号中与所述上拉装置相连的一者，所述第二切换单元的控制端耦接到异于与所述第一切换单元控制端相连的一者的第一时钟信号和第二时钟信号中的另一者。

4.根据权利要求1所述的移位寄存器，其中，所述上拉装置包括：

控制端，与所述上拉驱动装置相连；

第一切换端，与所述第一时钟信号或所述第二时钟信号的相应一者相连；

第二切换端，与所述输出端相连。

5.根据权利要求1所述的移位寄存器，其中，所述上拉驱动装置包括：

控制端，与所述输入端相连；

第一切换端，与高电平电压源相连；

第二切换端，与所述上拉装置的控制端相连。

6.根据权利要求2所述的移位寄存器，其中，所述第一下拉装置包括：

第一切换端，与第一时钟信号或第二时钟信号的相应一者相连；

第二切换端，与所述输出端相连；以及

控制端，与异于与所述第一切换端相连的一者的所述第一时钟信号和所述第二时钟信号中的另一者相连，

所述第二下拉装置包括：

第一切换端，与所述输出端相连；

第二切换端，与低电平电压源相连；以及

控制端，与所述下拉控制装置相连。

7.根据权利要求2所述的移位寄存器，其中，所述下拉驱动装置包括：

第一切换单元，用于接收下一级的输出信号，具有：

控制端，与来自下一级的输出信号相连；

第一切换端，与所述上拉装置的控制端相连；

第二切换端，与低电平电压源相连；以及

反相器，与所述第一切换单元相连；

第二切换单元，与高电平电压源相连。

8.根据权利要求2所述的移位寄存器，其中还包括：

第三切换单元，用以关闭所述第二下拉装置，具有：

控制端，与所述输入端相连；

第一切换端，与所述下拉控制装置相连；以及

第二切换端，与低电平电压源相连。

9.根据权利要求2所述的移位寄存器，其中还包括：

第四切换单元，用以关闭所述第二下拉装置，具有：

控制端，与所述上拉装置的控制端相连；

第一切换端，与所述下拉控制装置相连；以及

第二控制端，与低电平电压源相连。

10.一种具有显示单元阵列电路的液晶显示装置，在基板上形成数据驱动电路和栅极驱动电路，所述显示单元阵列中的每个连接到相应的数据线和栅极线对，

所述栅极驱动电路包括移位寄存器，该移位寄存器包括彼此相连的多级，所述多级具有与第一时钟信号和与第一时钟信号反相的第二时钟信号均相连的奇数级和偶数级，其中，

所述多级的各级包括：

输入端，用以接收输入信号；

输出端，用以提供输出信号以响应所述输入信号；

上拉装置，接收第一时钟信号或第二时钟信号的相应一个，并为所述输出端提供高电平输出信号；

上拉驱动装置，接收来自所述输入端的输入信号，并驱动所述上拉装置；

下拉模块，包括：

第一下拉装置，接收第一时钟信号或第二时钟信号的相应一个，并为所述输出端提供低电平输出信号；

所述第一下拉装置包括：

第一切换端，与第一时钟信号或第二时钟信号的相应一者相连；

第二切换端，与所述输出端相连；以及

控制端，与异于与所述第一切换端相连的一者的所述第一时钟信号和所述第二时钟信号中的另一者相连；

第二下拉装置，与低电平电压源相连，并为所述输出端提供低电平输出信号；

下拉驱动装置，接收下一级的输出信号，并驱动所述下拉模块，其中，所述第一下拉装置和所述第二下拉装置交替为所述输出端提供低电平输出信号。

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