CN1725287B - 移位寄存器、具有其的显示设备和驱动其的方法 - Google Patents

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Abstract

一种移位寄存器，其包括用于顺序地产生栅极信号的多个级。每一级包括：第一上拉驱动控制部分、上拉驱动部分和下拉驱动部分。所述第一上拉驱动控制部分响应相邻级的栅极信号来输出控制信号。所述上拉驱动部分接收第一时钟信号，并响应所述控制信号，向相应栅极线输出第一时钟信号，作为栅极信号。所述下拉驱动部分响应第二时钟信号，使所述相应栅极线不激活。

Description

移位寄存器、具有其的显示设备和驱动其的方法
技术领域
本发明涉及一种移位寄存器、具有该移动寄存器的显示设备和驱动该移动寄存器的方法，更具体地，涉及一种能够产生用于扫描有源矩阵薄膜晶体管液晶显示设备(“AMTFT-LCD”)的栅极线的扫描信号的移位寄存器、具有该移位寄存器的显示设备和驱动该移位寄存器的方法。
背景技术
已经开发了信息处理设备，具有诸如各种形状、各种功能、高速度等各种特性。信息处理设备通常使用电信号来处理信息。信息处理设备的用户可以通过充当用户和信号之间的接口工具的显示设备来识别信息。
这样的显示设备可以由阴极射线管(“CRT”)、等离子体显示板(“PDP”)、有机发光显示器(“OLED”)、液晶显示器(“LCD”)设备等来实现。所述LCD设备具有各种特性，例如更轻的重量、更小的尺寸、更高的分辨率和更低的能量消耗，并且通常比CRT设备更为生态友好。这些LCD设备可以显示具有全色的图像。
在LCD设备中，液晶分子的排列响应施加到其上的电场而变化，从而使诸如双折射、亮度、漫射等液晶的光特性发生改变。
根据液晶分子排列的类型，LCD设备将被分类为扭转向列(“TN”)LCD、超扭转向列(“STN”)LCD、均质LCD等。根据驱动液晶的类型，这些LCD设备还被分类为具有开关元件的有源矩阵LCD或无源矩阵LCD。有源矩阵LCD对应于TN LCD，而无源矩阵LCD对应于STN LCD。
有源矩阵LCD设备使用薄膜晶体管(“TFT”)作为开关元件，而无源矩阵LCD设备并不采用开关元件。
具有作为开关元件的TFT的TFT LCD设备被分类为非晶硅(“a-Si”)TFT LCD或多晶硅(“poly-Si”)TFT LCD。该多晶硅TFT LCD设备通常具有比非晶硅TFT LCD设备更低的能量消耗。然而，多晶硅TFT LCD设备具有比非晶硅TFT LCD设备更为复杂的制造工艺。因此，多晶硅TFT LCD设备广泛应用于诸如IMT-2000蜂窝电话等小屏幕显示设备。
非晶硅TFT LCD适合于在大屏幕显示器中使用，并具有比多晶硅TFT LCD更高的产量。因此，非晶硅TFT LCD广泛应用于大屏幕显示设备，例如笔记本个人计算机、LCD监视器、高清晰电视(HDTV)接收机组等。
图1是示出了传统多晶硅液晶显示设备(“poly-Si TFT LCD”)的薄膜晶体管(TFT)衬底的平面图。
参考图1，多晶硅TFT LCD包括玻璃衬底10、集成印刷电路板(“PCB”)20和薄膜电缆18。在玻璃衬底10上形成数据驱动多路12和栅极驱动电路14。端子16和玻璃衬底10通过薄膜电缆18与集成PCB 20电连接。因此，减少了多晶硅TFT LCD的制造成本。此外，将数据和栅极驱动电路12和14直接形成在玻璃衬底10上，从而减少了多晶硅TFTLCD的能量消耗。
图2是传统非晶硅液晶显示设备的TFT衬底的平面图。
参考图2，将数据驱动芯片34通过薄膜上芯片(“COF”)工艺形成在数据柔性PCB 32上。像素阵列的数据线的端部通过该数据柔性PCB 32与数据PCB 36电连接。此外，通过COF工艺将栅极驱动芯片40形成在栅极柔性PCB 38上。像素阵列的栅极线的端部通过栅极柔性PCB 38与栅极PCB 42电连接。
可以将栅极驱动电路安装在数据PCB上，从而省略栅极PCB。在韩国专利待审公开申请No.2000-66493中公开了没有栅极PCB的、具有集成PCB的LCD模块。
然而，该具有集成PCB的LCD模块包括栅极柔性PCB，尽管该LCD模块没有栅极PCB。因此，在非晶硅TFT LCD中的柔性PCB数量大于多晶硅TFT LCD中的数量，从而非晶硅TFT LCD具有比多晶硅TFT LCD更为复杂的外部引线接合(“OLB”)工艺。
在美国专利No.5,517,542中公开了栅极驱动电路的移位寄存器。
在该专利中，针对栅极驱动电路的移位寄存器利用三个时钟信号来输出信号。移位寄存器的每一级利用三个时钟信号中的两个时钟信号来对输出信号进行输出。利用来自前级的输出信号作为输入信号来启用每一级。另外，利用来自后级的反馈信号来禁用每一级。
为了使所选级保持未激活，将电容器中的存储电荷提供给下拉晶体管的栅极电极。因此，当作为过压的结果，该下拉晶体管的阈值电压超过了电容器的充电电压时，在所选级的未激活状态下，错误地使该下拉晶体管截止。
为了克服该问题，美国专利No.5,517,542采用了阈值电压漂移补偿电路，增加与阈值电压漂移成正比的VDD电压以防止下拉晶体管的导电率的减少。
然而，仍需要存在一种通过有效防止或减少移位寄存器的组件的恶化来改善功能和操作可靠性的移位寄存器、以及采用这样的移位寄存器的显示设备。
发明内容
本发明的典型实施方案可以提供一种具有改进可靠性的移位寄存器。
本发明的典型实施方案还可以提供一种具有该移位寄存器的显示设备。
本发明的典型实施方案还可以提供一种驱动该移位寄存器的方法。
在本发明的一些实施例中，提出了一种移位寄存器，包括用于顺序地产生栅极信号的多个级，每一级包括：第一上拉驱动控制部分，其被配置成响应相邻级的栅极信号来输出控制信号；上拉驱动部分，其被配置成接收第一时钟信号，并响应所述控制信号，向相应栅极线输出第一时钟信号，作为栅极信号；以及下拉驱动部分，其被配置成响应第二时钟信号，使所述相应栅极线不激活。
在本发明的其他示例实施例中，移位寄存器包括用于顺序地产生栅极信号的多个级，每一个级均包括：第一上拉驱动控制部分，其被配置成响应相邻级的栅极信号来输出控制信号；上拉驱动部分，其被配置成接收第一时钟信号，并响应所述控制信号，向相应栅极线输出第一时钟信号，作为栅极信号；下拉驱动部分，其被配置成响应第二时钟信号，使所述栅极线不激活；以及保持部分，其被配置成响应第一时钟信号，保持所述栅极线的不激活状态。
在本发明的其他示例实施例中，提出了一种用于显示图像的显示设备.所述显示设备可以包括：显示板，其具有栅极线、数据线、显示元件和开关元件；定时控制器，其被配置成输出图像数据、栅极控制信号和数据控制信号；移位寄存器，其被配置成响应所述栅极控制信号，顺序地将栅极信号输出到栅极线；以及数据驱动电路，其被配置成响应所述数据控制信号，将数据信号输出到数据线，其中所述移位寄存器包括与所述栅极线相对应的多个级，每一级响应相邻级的栅极信号，向相应栅极线输出第一时钟信号作为栅极信号，并响应第二时钟信号，使相应栅极线不激活.
在本发明的其他示例实施例中，提出了一种用于显示图像的显示设备。所述显示设备可以包括：显示板，其具有栅极线、数据线、显示元件和开关元件；定时控制器，其被配置成输出图像数据、栅极控制信号和数据控制信号；移位寄存器，其被配置成基于所述栅极控制信号，顺序地将栅极信号输出到栅极线；以及数据驱动电路，其被配置成基于所述数据控制信号，将数据信号输出到数据线，其中所述移位寄存器包括与所述栅极线相对应的多个级，每一级响应相邻级的栅极信号，向相应栅极线输出第一时钟信号作为栅极信号；响应第二时钟信号，使相应栅极线不激活；以及响应第一时钟信号来保持相应栅极线的不激活状态。
在本发明的其他示例实施例中，提出了一种用于驱动具有多个级的移位寄存器的方法，其中每一级分别顺序地产生针对移位寄存器的各级的栅极信号。所述方法可以包括：根据相邻级的栅极信号来输出控制信号；响应所述控制信号，产生去往相应栅极线的第一时钟信号，作为栅极信号；以及响应第二时钟信号，使所述栅极线不激活。所述第一时钟信号可以是从外部提供给所述移位寄存器的。
在本发明的其他示例实施例中，所述方法可以包括：响应相邻级的栅极信号来输出控制信号；响应所述控制信号，产生作为栅极信号的第一时钟信号以激活所述栅极线，响应第二时钟信号，使所述栅极线不激活；以及响应第一时钟信号，保持栅极线的不激活状态。
根据本发明，可以利用相对较少数量的开关元件来减小显示设备的边缘尺寸。另外，所述移位寄存器可以实现可靠性的提高。
附图说明
参考附图，通过详细描述其示例实施例，本发明对本领域的技术人员而言将变得显而易见，在附图中，相同元件由相同的参考数字来表示，仅通过说明来给出本发明，因此本发明并不局限于本发明的示例实施例。
图1是传统多晶硅液晶显示设备的薄膜晶体管(“TFT”)衬底的平面图；
图2是示出了传统非晶硅液晶显示设备的TFT衬底的平面图；
图3是示出了具有根据本发明示例实施例的移位寄存器的显示设备的平面图；
图4是示出了根据本发明示例实施例的移位寄存器的方框图；
图5是示出了根据本发明示例实施例的图4中的移位寄存器的示例级的电路图；
图6是示出了根据本发明另一示例实施例的图4中的移位寄存器的示例级的电路图；
图7是根据本发明另一示例实施例的移位寄存器的方框图；
图8是示出了根据本发明示例实施例的图7中的移位寄存器的示例级的电路图；
图9是示出了图8中的移位寄存器的信号的时序图；
图10是示出了根据本发明另一示例实施例的图7中的移位寄存器的示例级的电路图；
图11是示出了图10中的移位寄存器输出的时序图。
具体实施方式
通过参考附图来详细描述其示例实施例，本发明对本领域的技术人员而言将变得显而易见，在附图中，相同元件由相同的参考数字来表示，仅通过说明来给出本发明，因此本发明并不局限于本发明的示例实施例。
图3是示出了具有根据本发明示例实施例的移位寄存器的显示设备的示意图。
参考图3，该显示设备包括显示板100、定时控制器200、灰度级电压产生器300、电压产生器400、移位寄存器500和数据驱动电路600。
定时控制器200接收来自外部源的数字图像数据和控制信号，以产生用于移位寄存器500和数据驱动电路600的各种控制信号。根据控制信号，将数字图像数据提供给数据驱动电路(CD)600。
将控制信号从定时控制器200沿显示板100中的配线通过诸如柔性印刷电缆(“FPC”)和带式承载封装(“TCP”)提供给移位寄存器500。例如，可以将控制信号沿显示板100中的配线具经由其中形成了数据驱动电路(CD)600的FPC或TCP的端部施加到移位寄存器的第一端子。
数据驱动电路(CD)600将根据控制信号将从定时控制器200输出的数字图像数据转换为模拟电压，以便向显示板100上形成的多条数据线提供模拟电压。
移位寄存器500产生用于控制在显示板100上形成的多条栅极线的驱动脉冲(即栅极信号)。
电压产生器400为定时控制器200、灰度级电压产生器300、移位寄存器500和数据驱动电路600提供电源。例如，电压产生器400产生数字电源电压(“DVDD”)、模拟电源电压(“AVDD”)、栅极导通电压和栅极截止电压(“VON”，“VOFF”)。栅极截止电压VOFF可以具有地电压电平或负电压电平。
显示板100包括栅极线、数据线、显示元件和用于控制显示元件的开关元件。
灰度级电压产生器300产生用于根据从外部源提供的模拟电压来显示颜色的参考电压。通常，通过诸如分辨率、尺寸等显示设备的特性来确定参考电压的数值。
图4是示出了根据本发明的示例实施例的移位寄存器的方框图。
参考图4，移位寄存器500包括用于输出N个栅极信号(或扫描信号)GOUT1、GOUT2、GOUT3、…、以及GOUTN的N级ASRC1、ASRC2、…、以及ASRCN；以及用于输出伪栅极信号GDUMMY的伪级ASRC+X。
伪级ASRC+X可以向前级ASRCN输出伪栅极信号GDUMMY，由此可控地激活前级ASRCN。可选地，伪级ASRC+X可以将伪栅极信号GDUMMY输出到所有N个级ASRC1、ASRC2、…、ASRCN，由此可控地使所有级ASRC1、ASRC2、…、ASRCN不激活。
可以将移位寄存器500形成在显示板100上。显示板100具有每一个均形成在由每一条栅极线和每一条数据线所限定的区域上的开关元件(未示出)。
移位寄存器500的第一级ASRC1通过第一和第二时钟端子CK1和CK2分别接收第一和第二时钟信号CK和CKB。时钟信号CK和CKB由时钟产生器(未示出)提供。第一级ASRC1还通过第一控制端子IN1接收起始扫描信号STV、以及通过其第二控制端子IN2接收第二级ASRC2的栅极信号GOUT2。
寄存器500的第一级ASRC1通过第一级ASRC1的输出端子OUT向第一栅极线输出栅极信号GOUT1。在该实施例中，第一级ASRC1输出栅极信号GOUT1和第一电压VOFF(或VSS)。
将来自第一级ASRC1的栅极信号GOUT1提供给第二级ASRC2的第一控制端子IN1。时钟产生器(未示出)产生具有彼此不同相位的时钟信号。例如，当移位寄存器使用两个时钟信号时，这两个时钟信号可以具有相反的相位。另外，当移位寄存器使用三个时钟信号时，这些时钟信号可以具有不同的相位和相位延迟。VSS电压可以对应于地电压电平或负电压电平。
移位寄存器500的第二级ASRC2通过第二和第一时钟端子CK2和CK1分别接收第一和第二时钟信号CK和CKB。第二级ASRC2还通过第一和第二控制端子IN1和IN2，分别接收第一级ASRC1的栅极信号GOUT1和第三级ASRC3的栅极信号GOUT3。
第二级ASRC2通过第二级ASRC2的输出端子OUT向第二栅极线输出栅极信号GOUT2。在该实施例中，第二级ASRC2向第二栅极线输出栅极信号GOUT2和第一电压VOFF(或VSS)。第二级ASRC2还向第三级ASRC3的第一控制端子IN1输出栅极信号GOUT2。
第N级ASRCN通过第一和第二时钟端子CK1和CK2接收第一和第二时钟信号CK和CKB，并且通过其第一控制端子IN1接收前级ASRCN-1的栅极信号GOUTN-1。此外，第N级ASRCN通过其第二控制端子IN2，接收伪级ASRC+X的伪栅极信号GDUMMY。
第N级ASRCN经由第N级ASRCN的输出端子OUT向第N栅极线输出栅极信号GOUTN。在该实施例中，第N级ASRCN向第N栅极线输出栅极信号GOUTN和第一电压VOFF(或VSS)。第N级ASRCN还向伪栅极信号GDUMMY的第一控制端子IN1输出栅极信号GOUTN。
将第一和第二时钟信号CK和CKB交替地施加到移位寄存器500的各级的第一和第二时钟端子CK1和CK2。例如，将第一时钟信号CK施加到第一级ASRC1的第一时钟端子CK1，而将第二时钟信号CKB施加到第一级ASRC1的第二时钟端子CK2。还将第一时钟信号CK施加到第二级ASRC2的第二时钟端子CK2，而将第二时钟信号CKB施加到第二级ASRC2的第一时钟端子CK1。
图5是示出了根据本发明示例实施例的图4中的移位寄存器的示例级的电路图。
参考图5，移位寄存器500的示例级(例如第M级)包括第一上拉驱动控制部分510、上拉驱动部分520、第二上拉驱动控制部分530和下拉驱动部分540。
第一上拉驱动控制部分510包括诸如由第一晶体管T1实现的第一开关晶体管，其漏极电极和栅极电极彼此共同连接。第一晶体管T1接收来自第M-1级的栅极信号GOUTM-1，并向节点X输出第一控制信号CNTR1。假定第M级是第一级，则将起始扫描信号STV施加到第一上拉驱动控制部分510的第一晶体管T1。例如，第一晶体管T1是NMOS晶体管。
上拉驱动部分520包括由诸如第二晶体管T2实现的第二开关元件，第二晶体管T2的栅极电极与节点X相连且由第一控制信号CNTR1控制。第二晶体管T2的漏极电极接收第一时钟信号CK，而其源极电极与下拉驱动部分540和第M级的输出端子OUT相连。
另外，第一电容器C1(未示出)连接在第二晶体管T2的漏极电极和源极电极之间。第二电容器C2连接在第二晶体管T2的栅极电极和源极电极之间。第一电容器C1和第二电容器C2可以对应于寄生电容器或另外安装的电容器。
例如，第二电容器C2存储与节点X处的第一控制信号CNTR1相对应的电荷，以进行自举(boot-strap)操作，从而使第二晶体管T2的栅极电极和源极电极之间的重叠面积大于栅极电极和漏极电极之间的重叠面积。因此，第二电容器C2具有大于第一电容器C1(未示出)的电容的电容。例如，第二晶体管T2是NMOS晶体管。
第二上拉驱动控制部分530包括诸如由第三晶体管T3实现的第三开关元件，第三晶体管T3的栅极电极接收来自第M+1级的输出端子OUT的栅极信号GOUTM+1。第三晶体管T3的漏极电极与节点X和第二晶体管T2的栅极电极相连。第三晶体管T3的源极电极与第一电压VOFF(或VSS)相连。
当将从第M+1级ASRCM+1的输出端子OUT输出的栅极信号GOUTM+1施加到第三晶体管T3的栅极电极以使第三晶体管T3导通时，第一电压VOFF(或VSS)可以通过第三晶体管T3来控制第二晶体管T2的栅极电极。第三晶体管T3可以由NMOS晶体管来实现。
第M级的输出端子OUT与第M+1级的第一上拉驱动控制部分和第M-1级的第二上拉驱动控制部分530相连。
将第M级ASRCM的栅极信号GOUTM通过第M级ASRCM的输出端子OUT输出到第M栅极线。
下拉驱动部分540包括诸如由第四晶体管T4实现的第四开关元件。将第二时钟信号CKB施加到第四晶体管T4的栅极电极，且其源极电极与第一电压VOFF(或VSS)相连。第四晶体管T4的漏极电极与上拉驱动部分520的第二晶体管T2的源极电极和第M级的输出端子OUT相连。
下拉驱动部分540受到第二时钟信号CKB的控制以使输出端子0UT不激活。将第二时钟信号CKB用作第四晶体管T4的栅极电极的控制信号。这样的配置可以防止第四晶体管T4的恶化。
将第一和第二时钟信号CK和CKB交替地施加到各个级ASRC1、ASRC2、…、ASRCN、以及ASRC+X的第一和第二时钟端子CK1和CK2。
在该实施例中，级ASRC1、ASRC2、…、ASRCN和ASRC+X中的每一个接收从最近级(即，前级和/或下一级)输出的输出信号GOUT1、GOUT2、GOUT3、…、GOUTN和GDUMMY。应该注意，在其他实施例中，级ASRC1、ASRC2、…、ASRCN、以及ASRC+X的每一个可以接收从任意前级和/或后级输出的输出信号GOUT1、GOUT2、GOUT3、…、GOUTN和GDUMMY。例如，第M级可以接收从第M+2级输出的输出信号GOUTM+2、和/或从第M-2级输出的输出信号GOUTM-2。
图6是示出了根据本发明示例实施例的图4中的移位寄存器的示例级的电路图。
参考图6，移位寄存器500的示例级(例如第N级)包括上拉驱动部分610、第一上拉驱动控制部分620、、第二上拉驱动控制部分630、下拉驱动部分640和保持部分650。
上拉驱动部分610可以包括第一开关元件，例如第一晶体管T1，第一晶体管T1的漏极电极接收第一时钟信号CK，其源极电极与寄存器500的第N级的输出端子660相连。第一晶体管T1的栅极电极与节点N1相连，由此受到第一控制信号CNTR1的控制。
另外，第一电容器C1连接在第一晶体管T1的源极电极和栅极电极之间。第一电容器C1和第二电容器C2可以对应于寄生电容器或另外安装的电容器。例如，第一电容器C1存储与节点N1处的第一控制信号CNTR1相对应的电荷，以执行自举操作，从而使第一晶体管T1的栅极电极和源极电极之间的重叠面积大于其栅极电极和漏极电极之间的重叠面积。可以由NMOS晶体管来实现第一晶体管T1。
第一上拉驱动控制部分620包括第二开关元件，诸如第二晶体管T2，其漏极电极和栅极电极彼此共同连接。第二晶体管T2接收第N-1级的栅极信号GOUTN-1，并向节点N1输出控制信号CNTR1。假定第N级是第一级，则将起始扫描信号STV施加到第一上拉驱动控制部分620的第二晶体管T2。可以由NMOS晶体管来实现所述第二晶体管T2。
第二上拉驱动控制部分630包括第三晶体管T3。第三晶体管T3的栅极电极接收从第N+1级的输出端子输出的栅极信号GOUTN+1。第三晶体管T3的漏极电极与节点N1和第一晶体管T1的栅极电极相连。第三晶体管T3的源极电极与第一电压VOFF(或VSS)相连。
当响应来自第N+1级的输出端子的栅极信号GOUTN+1，使第三晶体管T3导通时，将第一电压VOFF(或VSS)提供给节点N1。第三晶体管T3可以由NMOS晶体管来实现。
寄存器500的第N级的输出端子660与第N+1级的第一上拉驱动控制部分和第N-1级的第二上拉驱动控制部分相连。
将第N级的栅极信号GOUTN通过第N级的输出端子OUT输出到第N栅极线。
下拉驱动部分640包括第四开关元件，例如第四晶体管T4。第四晶体管T4的栅极电极接收第二时钟信号CKB，且其源极电极与第一电压VOFF(或VSS)相连。第四晶体管T4的漏极电极与上拉驱动部分610的第一晶体管T1的源极电极和输出端子660相连。
下拉驱动部分640受到第二时钟信号CKB的控制以使输出端子660(即栅极线)不激活。将成为AC脉冲信号而非DC信号的第二时钟信号CKB用作第四晶体管T4的栅极电极的控制信号，从而可以防止第四晶体管T4的恶化。第四晶体管T4可以由NMOS晶体管来实现。
保持部分650包括诸如第五晶体管T5、第六晶体管T6和第七晶体管T7等开关元件和第二电容器C2。第五和第七晶体管T5和T7的每一个栅极电极与节点N2相连，而第六晶体管T6的栅极电极与节点N1相连。第五到第七晶体管T5-T7的每一个源极电极连接在第一电压VOFF(或VSS)处。
将第一时钟信号CK施加到第二电容器C2的一端。第五和第七晶体管T5和T7的每一个栅极电极在节点N2处与第六晶体管T6的漏极电极相连。因此，当第六晶体管T6导通时，响应第一电压VOFF(或VSS)，第五和第七晶体管T5和T7截止。
当第六晶体管T6截止时，响应在第二电容器C2中充电的第一时钟信号CK，第五和第七晶体管T5和T7导通，从而向节点N1和输出端子660输出第一时钟信号CK。
保持部分650保持对第N栅极线的第一时钟信号CK(作为栅极信号GOUTN)的输出，直到激活了第N+1栅极线为止。即，保持部分650防止栅极线接收异常信号，直到下一扫描周期为止。
此外，由于将第二时钟信号CKB的AC脉冲施加到下拉驱动部分640的第四晶体管T4的栅极电极，有效地减少了由DC电压所引起的第四晶体管T4的恶化。
因此，通过分别响应第二和第一时钟信号CKB和CK而导通的第四和第五晶体管T4和T5的操作来保持来自输出端子660的栅极信号GOUTN。
将第一和第二时钟信号CK和CKB交替地施加到各级ASRC1、ASRC2、…、ASRCN、以及ASRC+X的第一和第二时钟端子CK1和CK2。
在该实施例中，级ASRC1、ASRC2、…、ASRCN和ASRC+X中的每一个接收从最近级(即，前级和/或下一级)输出的输出信号GOUT1、GOUT2、GOUT3、…、GOUTN和GDUMMY。应该注意，在任一实施例中，级ASRC1、ASRC2、…、ASRCN、以及ASRC+X的每一个可以接收从任意前级和/或后级输出的输出信号GOUT1、GOUT2、GOUT3、…、GOUTN和GDUMMY。例如，第M级可以接收从第M+2级输出的输出信号GOUTM+2、和/或从第M-2级输出的输出信号GOUTM-2。
图7是示出了根据本发明另一示例实施例的移位寄存器的方框图。
参考图7，移位寄存器700包括用于输出N个栅极信号(或扫描信号)GOUT1、GOUT2、GOUT3、…、以及GOUTN的N级ASRC1、ASRC2、…、以及ASRCN；以及用于输出伪栅极信号GDUMMY的伪级ASRC+X。
伪级ASRC+X可以向前级ASRCN输出伪栅极信号GDUMMY，由此可控地激活前级ASRCN。可选地，伪级ASRC+X可以将伪栅极信号GDUMMY输出到所有N个级ASRC1、ASRC2、…、ASRCN，由此可控地使所有级ASRC1、ASRC2、…、ASRCN不激活。
可以将移位寄存器700形成在显示板100上(参考图3)。
用于产生多个时钟信号的时钟产生器(未示出)通过第一和第二时钟端子CK1和CK2分别向移位寄存器700的第一级ASRC1提供第一时钟信号CK和第二时钟信号CKB。
第一级ASRC1可以分别通过第一和第二控制端子IN1和IN2接收起始扫描信号STV和第二级ASRC2的栅极信号GOUT2。
寄存器700的第一级ASRC1通过第一级ASRC1的输出端子OUT向第一栅极线输出栅极信号GOUT1和第一电压VOFF(或VSS)。第一级ASRC1还根据第一时钟信号CK，经由进位端子CR向第二级ASRC2的第一控制端子IN输出进位信号。
将第二时钟信号CKB施加到移位寄存器700的第二级ASRC2的第一时钟端子CK1，并且将第一时钟信号CK施加到第二级ASRC2的第二时钟端子CK2。将从第一级ASRC1输出的进位信号施加到第二级ASRC2的第一控制端子IN1。将从第三级ASRC3输出的栅极信号GOUT3施加到第二级ASRC2的第二控制端子IN2。
第二级ASRC2经由第二级ASRC2的输出端子OUT向第二栅极线输出栅极信号GOUT2和第一电压VOFF(或VSS)。第二级ASRC2还根据第二时钟信号CKB，经由进位端子CR向第三级ASRC3的第一控制端子IN1输出进位信号。
因此，第N级ASRCN通过第一和第二时钟端子CK1和CK2分别接收第一和第二时钟信号CK和CKB。此外，将从前级ASRCN-1输出的进位信号施加到第N级ASRCN的第一控制端子IN1，并且将从伪级ASRC+X输出的伪栅极信号GDUMMY施加到其第二控制端子IN2。第N级ASRCN经由第N级ASRCN的输出端子OUT向第N栅极线输出栅极信号GOUTN和第一电压VOFF(或VSS)。第N级ASRCN还向伪级GDUMMY的第一控制端子IN1输出进位信号。
根据第一时钟信号CK产生进位信号，从而防止已经由栅极线的负载等延迟的针对第N栅极线的第N级的栅极信号GOUTN被施加到下一级的输入端子上。
将第一和第二时钟信号CK和CKB交替地施加到各级ASRC1、ASRC2、…、ASRCN、以及ASRC+X的第一和第二时钟端子CK1和CK2。
在该实施例中，级ASRC1、ASRC2、…、ASRCN和ASRC+X中的每一个接收从最近级(即，前级和/或下一级)输出的输出信号GOUT1、GOUT2、GOUT3、…、GOUTN和GDUMMY。然而，在其他实施例中，级ASRC1、ASRC2、…、ASRCN、以及ASRC+X的每一个可以接收从任意前级和/或后级输出的输出信号GOUT1、GOUT2、GOUT3、…、GOUTN和GDUMMY。例如，第M级可以接收从第M+2级输出的输出信号GOUTM+2、和/或从第M-2级输出的输出信号GOUTM-2。
图8是示出了根据本发明示例实施例的图7中的移位寄存器的示例级的电路图。
参考图8，移位寄存器700的示例级(例如第M级)包括第一上拉驱动控制部分810、上拉驱动部分820、第二上拉驱动控制部分830和下拉驱动部分840。
第一上拉驱动控制部分810包括第一开关元件，例如第一晶体管T1，其漏极电极和栅极电极彼此共同连接。第一晶体管T1接收第M-1级的进位信号以便向节点X输出第一控制信号CNTR1。假定第M级是第一级，则将起始扫描信号STV施加到第一上拉驱动控制部分810的第一晶体管T1。第一晶体管T1可以由NMOS晶体管实现。
上拉驱动部分820包括开关元件，例如第二晶体管T2和第五晶体管T5，第二和第五晶体管T2和T5的栅极电极与节点X相连且由第一控制信号CNTR1控制。将第一时钟信号CK施加到第二和第五晶体管T2和T5的漏极电极。第二晶体管T2的源极电极与第M级的输出端子OUT电连接，而第五晶体管T5的源极电极与第M+1级的上拉驱动部分相连。
第五晶体管T5根据第一时钟信号CK产生进位信号。第五晶体管T5将该进位信号直接输出到第M+1级的第一控制端子，从而防止已经由栅极线负载等延迟的针对第M栅极线的第M级的栅极信号GOUTM被施加到第M+1的输入端子。
另外，第一电容器C1(未示出)连接在第二晶体管T2的漏极电极和源极电极之间。第二电容器C2连接在第二晶体管T2的栅极电极和源极电极之间。第一电容器C1和第二电容器C2可以对应于寄生电容器或另外安装的电容器。例如，第二电容器C2存储与节点X处的第一控制信号CNTR1相对应的电荷，以进行自举操作，从而使第二晶体管T2的栅极电极和源极电极之间的重叠面积大于栅极电极和漏极电极之间的重叠面积。因此，第二电容器C2具有大于第一电容器C1(未示出)的电容的电容。第二晶体管T2可以由NMOS晶体管实现。
第二上拉驱动控制部分830包括开关元件，例如第三晶体管T3。第三晶体管T3的栅极电极接收从第M+1级的输出端子OUT输出的栅极信号GOUTM+1。第三晶体管T3的漏极电极与节点X电连接，并因而与第二和第五晶体管T2和T5的栅极电极相连。第三晶体管T3的源极电极与第一电压VOFF(或VSS)相连。
当将从第M+1级ASRCM+1的输出端子OUT输出的输出信号GOUTM+1施加到第三晶体管T3的栅极电极以使第三晶体管T3导通时，第一电压VOFF(或VSS)可以通过第三晶体管T3来控制第二晶体管T2和第五晶体管T5的栅极电极。第三晶体管T3可以由NMOS晶体管来实现。
第M级的输出端子OUT与第M-1级的第二上拉驱动控制部分相连，而将第M级的栅极信号GOUTM通过第M级的输出端子OUT输出到第M栅极线。
下拉驱动部分840包括开关元件、例如第四晶体管T4和第六晶体管T6.将第二时钟信号CKB施加到第四和第六晶体管T4和T6的栅极电极，且将第一电压VOFF(或VSS)施加到第四和第六晶体管T4和T6的源极电极.第四晶体管T4的漏极电极与上拉驱动部分820的第二晶体管T2的源极电极和第M级的输出端子OUT相连.第六晶体管T6的漏极电极与节点Y相连.下拉驱动部分840受到第二时钟信号CKB的控制以使输出端子OUT和节点Y不激活.使用第二时钟信号CKB来控制第四和第六晶体管T4和T6的栅极电极.这样的配置可以有效防止第四和第六晶体管T4和T6的恶化.
第一和第二时钟信号CK和CKB是交替地施加到每一级ASRC1、ASRC2、…、ASRCN、以及ASRC+X的第一和第二时钟端子CK1和CK2。在该实施例中，级ASRC1、ASRC2、…、ASRCN和ASRC+X中的每一个接收从最近级(即，前级和/或下一级)输出的输出信号GOUT1、GOUT2、GOUT3、…、GOUTN和GDUMMY。然而，在其他实施例中，级ASRC1、ASRC2、…、ASRCN、以及ASRC+X的每一个可以接收从任意前级和/或后级输出的输出信号GOUT1、GOUT2、GOUT3、…、GOUTN和GDUMMY。例如，第M级可以接收从第M+2级输出的输出信号GOUTM+2、和/或从第M-2级输出的输出信号GOUTM-2。
图9是示出了图8中的移位寄存器的信号的时序图。
参考图9，与第一和第二时钟信号CK和CKB同步地产生移位寄存器的级的栅极信号GOUTM和GOUTM+1。在图9中，节点X+1表示在与图8中的M级的节点X相对应的随后的M+1级的节点处的信号。
图10是示出了根据本发明另一示例实施例的图7中的移位寄存器的示例级的电路图。
参考图10，移位寄存器的示例级(例如第N级)包括上拉驱动部分1010、第一上拉驱动控制部分1020、第二上拉驱动控制部分1030、下拉驱动部分1040和保持部分1050。
上拉驱动部分1010可以包括第一开关元件，例如第一晶体管T1和第八晶体管T8，第一时钟信号CK被施加到第一和第八晶体管T1和T8的漏极电极。第一和第八晶体管T1和T8的栅极电极与节点N1相连，由此受到控制信号CNTR2的控制。第一晶体管T1的源极电极与第N级的输出端子1060相连，而第八晶体管T8的源极电极与第N级的进位输出端子1070相连。
另外，第一电容器C1连接在第一晶体管T1的源极电极和栅极电极之间。第二电容器C2连接在第八晶体管T8的源极电极和栅极电极之间。第一和第二电容器C1和C2可以对应于寄生电容器或另外安装的电容器。例如，第一和第二电容器C1和C2存储与节点N1处的控制信号CNTR2相对应的电荷，以执行自举操作，从而使在第一和第八晶体管T1和T8中，栅极电极和源极电极之间的重叠面积大于其栅极电极和漏极电极之间的重叠面积。第一和第八晶体管T1和T8可以由NMOS晶体管来实现。
第一上拉驱动控制部分1020包括开关元件，例如第二晶体管T2，其漏极电极和栅极电极彼此共同连接。第二晶体管T2接收第N-1级的栅极信号GOUTN-1，并向节点N1输出控制信号CNTR2。假定第N级是第一级，则将起始扫描信号STV施加到第一上拉驱动控制部分1020的第二晶体管T2。可以由NMOS晶体管来实现所述第二晶体管T2。
第二上拉驱动控制部分1030包括开关元件，例如第三晶体管T3.第三晶体管T3的栅极电极接收从第N+1级的输出端子输出的栅极信号GOUTN+1.第三晶体管T3的漏极电极与节点N1相连，并因而与第一晶体管T1的栅极电极相连.第三晶体管T3的源极电极与第一电压VOFF(或VSS)相连.
当响应来自第N+1级的输出端子的栅极信号GOUTN+1，使第三晶体管T3导通时，将第一电压VOFF(或VSS)提供给节点N1。第三晶体管T3可以由NMOS晶体管来实现。
该寄存器的第N级的输出端子1060与第N-1级的第二上拉驱动控制部分1030相连，并输出第N级的栅极信号GOUTN。
下拉驱动部分1040包括开关元件，例如第四晶体管T4和第九晶体管T9。第四和第九晶体管T4和T9的栅极电极接收第二时钟信号CKB，且其源极电极与第一电压VOFF(或VSS)相连。第四晶体管T4的漏极电极与上拉驱动部分1010的第一晶体管T1的源极电极和第N级的输出端子1060相连。第九晶体管T9的漏极电极与上拉驱动部分1010的第八晶体管T8的源极电极和第N级的进位输出端子1070相连。下拉驱动部分1040受到第二时钟信号CKB的控制以使栅极线和进位信号线不激活。将成为AC脉冲信号而非DC信号的第二时钟信号CKB用来控制第四和第九晶体管T4和T9的栅极电极，从而可以防止第四和第九晶体管T4和T9的恶化。第四和第九晶体管T4和T9可以由NMOS晶体管来实现。
保持部分1050包括诸如开关元件，例如第五晶体管T5、第六晶体管T6和第七晶体管T7和第十晶体管T10、以及第三电容器C3。
第五、第七和第十晶体管T5、T7和T10的每一个栅极电极与节点N2相连，而其每一个源极电极连接在第一电压VOFF(或VSS)处。将第一时钟信号CK施加到第三电容器C3的一端。第五、第七和第十晶体管T5、T7和T10的每一个栅极电极与第六晶体管T6的漏极电极相连。
因此，当第六晶体管T6导通时，响应第一电压VOFF(或VSS)，使第五、第七和第十晶体管T5、T7和T10截止。当第六晶体管T6截止时，响应在第三电容器C3中充电的第一时钟信号CK，使第五、第七和第十晶体管T5、T7和T10导通，从而向节点N1、第N级的进位输出端子1070和输出端子1060输出第一时钟信号CK。
保持部分1050向第N栅极线输出第一时钟信号CK，作为栅极信号GOUTN和进位信号，直到激活了第N+1栅极线为止。因此，保持部分1050防止栅极线接收异常信号，直到下一扫描周期为止。
在该实施例中，将AC脉冲信号作为时钟信号施加到下拉驱动部分1040的第四和第九晶体管T4和T9的栅极电极，从而可以减少或防止已经由DC电压所引起的第四和第九晶体管T4和T9的恶化。因此，通过响应第一和第二时钟信号CK和CKB而导通的第四和第五晶体管T4和T5和第九和第十晶体管T9和T10的操作，来保持来自输出端子1060和进位输出端子1070的输出。
第一和第二时钟信号CK和CKB是交替地施加到各级ASRC1、ASRC2、…、ASRCN、以及ASRC+X的第一和第二时钟端子CK1和CK2。
在该实施例中，级ASRC1、ASRC2、…、ASRCN和ASRC+X中的每一个接收从最近级(即，前级和/或下一级)输出的输出信号GOUT1、GOUT2、GOUT3、…、GOUTN和GDUMMY。然而，在可选实施例中，级ASRC1、ASRC2、…、ASRCN、以及ASRC+X的每一个可以接收从任意前级和/或后级输出的输出信号GOUT1、GOUT2、GOUT3、…、GOUTN和GDUMMY。例如，第M级可以接收从第M+2级输出的输出信号GOUTM+2、和/或从第M-2级输出的输出信号GOUTM-2。
图11是示出了图10中的移位寄存器的信号的时序图。
参考图11，与第一和第二时钟信号CK和CKB同步地产生移位寄存器的各级的栅极信号GOUTN-1、GOUTN和GOUTN+1。
应该理解，本发明的移位寄存器可以应用于各种平板显示设备，例如液晶显示器(LCD)、有机场致发光(有机EL)等。
如在本发明的这些实施例中所述的，将第一时钟信号、第二时钟信号和相邻级的输出信号施加到移位寄存器的各级，从而可以利用相对较少数量的开关元件来减小采用这样的移位寄存器的显示板的边缘尺寸。
此外，该移位寄存器可以通过使用两个时钟信号作为移位寄存器的各级的输入信号，来提高显示设备的可靠性。另外，该移位寄存器可以通过作为AC脉冲信号而非DC信号的两个时钟信号，进一步提高可靠性。该移位寄存器还可以通过使用前级的进位信号作为各级的输入信号，来提高可靠性。
尽管已经描述了本发明的示例实施例，但是应该理解，由所附权利要求所限定的本发明并不局限于以上描述中的特定细节，而在不脱离这里要求保护的精神或范围的情况下，能够进行许多显而易见的改变。

Claims (40)

1.一种移位寄存器，其具有每一个均产生栅极信号的多个级，其中每一级包括：
第一上拉驱动控制部分，其配置成响应相邻级的栅极信号来输出控制信号；
上拉驱动部分，其配置成接收第一时钟信号，并响应所述控制信号，向相应栅极线输出栅极信号；以及
下拉驱动部分，其配置成响应第二时钟信号，使所述相应栅极线不激活。
2.根据权利要求1所述的移位寄存器，其特征在于还包括第二上拉驱动控制部分，其与所述上拉驱动部分电连接并且其配置成响应下一级的栅极信号进行操作。
3.根据权利要求2所述的移位寄存器，其特征在于所述下拉驱动部分包括晶体管，该晶体管响应第二时钟信号输出第一电压。
4.根据权利要求3所述的移位寄存器，其特征在于所述第二上拉驱动控制部分包括晶体管，该晶体管向所述上拉驱动部分中的晶体管的栅极电极提供第一电压。
5.根据权利要求4所述的移位寄存器，其特征在于所述第一电压对应于栅极截止电压。
6.根据权利要求1所述的移位寄存器，其特征在于所述第一上拉驱动控制部分包括晶体管，该晶体管的漏极电极和栅极电极彼此共同连接在一起，所述漏极电极和栅极电极接收相邻级的栅极信号。
7.根据权利要求1所述的移位寄存器，其特征在于所述上拉驱动部分包括第一晶体管，第一晶体管的漏极电极和栅极电极彼此共同连接在一起而其源极电极与所述下拉驱动部分相连，所述上拉驱动部分的漏极电极和栅极电极接收第一时钟信号。
8.根据权利要求7所述的移位寄存器，其特征在于所述上拉驱动部分还包括第二晶体管，其响应第一时钟信号来产生进位信号。
9.根据权利要求8所述的移位寄存器，其特征在于将所述上拉驱动部分的进位信号施加到下一级的输入端子。
10.根据权利要求1所述的移位寄存器，其特征在于所述第一时钟信号和第二时钟信号具有彼此不同的相位。
11.根据权利要求10所述的移位寄存器，其特征在于所述第一时钟信号具有与第二时钟信号的相位相反的相位。
12.根据权利要求10所述的移位寄存器，其特征在于将所述第一和第二时钟信号交替地施加到各级的时钟端子。
13.一种用于显示图像的显示设备，所述显示设备包括：
显示板，其具有栅极线、数据线、显示元件和开关元件；
定时控制器，其被配置成输出图像数据、栅极控制信号和数据控制信号；
移位寄存器，其被配置成响应所述栅极控制信号，顺序地将栅极信号输出到栅极线；以及
数据驱动电路，其被配置成响应所述数据控制信号，将数据信号输出到数据线，
其中所述移位寄存器包括与所述栅极线相对应的多个级，每一级响应相邻级的栅极信号，向相应栅极线输出第一时钟信号作为栅极信号，并响应第二时钟信号，使相应栅极线不激活。
14.根据权利要求13所述的显示设备，其特征在于将所述移位寄存器形成在显示板上.
15.根据权利要求13所述的显示设备，其特征在于将所述栅极信号经由显示板中的配线提供给移位寄存器。
16.根据权利要求13所述的显示设备，其特征在于所述第一时钟信号和第二时钟信号具有彼此不同的相位。
17.根据权利要求13所述的显示设备，其特征在于所述第一时钟信号具有与第二时钟信号的相位相反的相位。
18.根据权利要求16所述的显示设备，其特征在于将所述第一和第二时钟信号交替地施加到各级的时钟端子。
19.一种用于驱动具有多个级的移位寄存器的方法，其中每一级均产生针对栅极线的栅极信号，所述方法包括：
响应相邻级的栅极信号来输出控制信号；
响应所述控制信号，产生去往相应栅极线的作为栅极信号的第一时钟信号，所述第一时钟信号是从外部提供给所述移位寄存器的；以及
响应第二时钟信号，使所述相应栅极线不激活。
20.根据权利要求19所述的方法，其特征在于所述第一时钟信号和第二时钟信号具有彼此不同的相位。
21.一种具有多个级的移位寄存器，每一个级均产生针对栅极线的栅极信号，每一个级均包括：
第一上拉驱动控制部分，其被配置成响应相邻级的栅极信号来输出控制信号；
上拉驱动部分，其被配置成接收第一时钟信号，并响应所述控制信号，向相应栅极线输出栅极信号；
下拉驱动部分，其被配置成响应第二时钟信号，使所述栅极线不激活；以及
保持部分，其被配置成响应第一时钟信号，保持所述栅极线的不激活状态。
22.根据权利要求21所述的移位寄存器，其特征在于还包括第二上拉驱动控制部分，其与所述上拉驱动部分电连接并且被配置成响应下一级的栅极信号进行操作。
23.根据权利要求22所述的移位寄存器，其特征在于所述第二上拉驱动控制部分包括晶体管，该晶体管用于响应下一级的栅极信号，向所述上拉驱动部分中的晶体管的栅极电极提供第一电压。
24.根据权利要求23所述的移位寄存器，其特征在于所述第一电压对应于栅极截止电压。
25.根据权利要求21所述的移位寄存器，其特征在于所述上拉驱动部分包括第一晶体管，其漏极电极接收第一时钟信号，而其源极电极与下拉驱动部分和该级的输出端子电连接。
26.根据权利要求25所述的移位寄存器，其特征在于所述上拉驱动部分还包括第二晶体管，其用于响应第一时钟信号来产生进位信号。
27.根据权利要求26所述的移位寄存器，其特征在于将所述上拉驱动部分的进位信号施加到下一级的输入端子。
28.根据权利要求21所述的移位寄存器，其特征在于所述第一上拉驱动控制部分包括晶体管，该晶体管的漏极电极和栅极电极彼此共同连接在一起，第一上拉驱动控制部分的晶体管的漏极电极和栅极电极接收相邻级的栅极信号.
29.根据权利要求21所述的移位寄存器，其特征在于所述保持部分包括：
电容器，其存储第一时钟信号的电荷；以及
晶体管，其响应控制信号和其电荷被存储在所述电容器中的第一时钟信号进行操作。
30.根据权利要求21所述的移位寄存器，其特征在于所述第一时钟信号和第二时钟信号具有彼此不同的相位。
31.根据权利要求30所述的移位寄存器，其特征在于所述第一时钟信号具有与第二时钟信号的相位相反的相位。
32.根据权利要求31所述的移位寄存器，其特征在于所述第一和第二时钟信号被交替地施加到各级的时钟端子。
33.一种用于显示图像的显示设备，所述显示设备包括：
显示板，其具有栅极线、数据线、显示元件和开关元件；
定时控制器，其被配置成输出图像数据、栅极控制信号和数据控制信号；
移位寄存器，其被配置成响应所述栅极控制信号，顺序地将栅极信号输出到栅极线；以及
数据驱动电路，其被配置成响应所述数据控制信号，将数据信号输出到数据线，
其中所述移位寄存器包括与所述栅极线相对应的多个级，每一级响应相邻级的栅极信号，向相应栅极线输出第一时钟信号作为栅极信号；响应第二时钟信号，使相应栅极线不激活；以及响应第一时钟信号来保持相应栅极线的不激活状态。
34.根据权利要求33所述的显示设备，其特征在于所述移位寄存器是形成在显示板上的。
35.根据权利要求33所述的显示设备，其特征在于所述栅极信号是经由显示板中的配线被提供给移位寄存器的。
36.根据权利要求33所述的显示设备，其特征在于所述第一时钟信号和第二时钟信号具有彼此不同的相位。
37.根据权利要求36所述的显示设备，其特征在于所述第一时钟信号具有与第二时钟信号的相位相反的相位。
38.根据权利要求37所述的显示设备，其特征在于所述第一和第二时钟信号是交替地被施加到各级的时钟端子的。
39.一种用于驱动具有多个级的移位寄存器的方法，其中每一个级均产生针对栅极线的栅极信号，所述方法包括：
响应相邻级的栅极信号来输出控制信号；
响应所述控制信号，产生作为栅极信号的第一时钟信号以激活所述栅极线，所述第一时钟信号是从外部提供给所述移位寄存器的；
响应第二时钟信号，使所述栅极线不激活；以及
响应第一时钟信号，保持所述栅极线的不激活状态。
40.根据权利要求39所述的方法，其特征在于所述第一时钟信号和第二时钟信号具有彼此不同的相位。
CN2005100791742A 2004-06-30 2005-06-28 移位寄存器、具有其的显示设备和驱动其的方法 Active CN1725287B (zh)

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