CN1369871A - 移位寄存器及应用移位寄存器的液晶显示器 - Google Patents

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Abstract

一种移位寄存器,多个级依次互连并有接收第一时钟信号的奇数级和接收第二时钟信号的偶数级。每一级具有将相应的第一和第二时钟信号之一提供给输出端的上拉部分;上拉驱动部分连接到上拉部分的输入节点,其响应输入信号前沿使上拉部分导通,响应下一级输出信号使上拉部分截止;下拉部分向输出端提供第一电源电压;下拉驱动部分连接到下拉装置的输入节点,其响应输入信号前沿使下拉部分截止,响应下一级输出信号前沿使下拉部分导通。

Description

移位寄存器及应用移位寄存器的液晶显示器
本发明涉及一种显示装置的移位寄存器及应用移位寄存器的液晶显示器(LCD),特别涉及一种生成用于扫描AMTFT-LCD(有源矩阵薄膜晶体管液晶显示器)栅极线驱动电路中的栅极线及用于选择数据线块驱动电路中的数据线块的扫描信号的移位寄存器。
近期以来,信息处理装置向着结构、功能多样化、信息处理速度快速化方向迅速发展。经过这些信息处理装置处理的信息呈电信号形式。为了用视觉确认这些经信息处理装置处理的信息,须提供一个作为接口用的显示器。
与传统的阴极射线管(CRT)相比,LCD具有重量轻、体积小、分辨率高、功耗低及对环境无害等优点,并且能提供全色显示。这些优点使LCD逐渐取代了CRT,成为下一代显示器的关注中心。
LCD向具有特定分子结构的液晶施加电源以改变液晶的分子排列状态。液晶分子结构的变化引起其光学特性如双折射、旋光性、分光性及光散射性等的变化。LCD通过改变这些光学特性来显示图象。
LCD装置大体上分为TN(扭曲向列)型及STN(超扭曲向列)型。根据驱动方法的不同,液晶显示装置又被分为应用开关器件及TN液晶的有源矩阵器显示器及应用STN液晶的无源矩阵型显示器。
这两种类型显示器的明显差别是有源矩阵显示型适用于用TFT驱动LCD的TFT-LCD,无源矩阵显示型由于不用晶体管而无需与晶体管有关的复杂电路。
TFT-LCD分为无定形硅TFT-LCD(a-Si TFT-LCD)和多晶硅TFT-LCD(poly-Si TFT-LCD)。poly-Si TFT-LCD与a-Si TFT-LCD相比具有功耗低、价钱便宜的优点,但缺点是制作过程比较复杂。因此poly-Si TFT-LCD主要用于小型显示器如移动电话。
由于大屏幕使用方便、产量高,所以无定形硅TFT-LCD适用于大屏幕显示器如笔记本型个人电脑(PC)、LCD监视器、高清晰度(HD)电视等。
如图1中所示,poly-Si TFT-LCD包括形成在具有象素阵列的玻璃基片10上的数据驱动电路12和栅极驱动电路14。连接端部分16利用薄膜电缆18与集成印刷电路板(PCB)20相连。由于驱动电路的集成化,使得这种结构能够节省生产成本,并能使功耗降至最小。
如图2中所示,无定形硅TFT-LCD具有以COF(膜上形成芯片)方式形成在柔性电路板32上的数据驱动芯片34。数据印刷电路板36通过柔性PCB32与象素阵列的数据线端相连。栅极驱动芯片40以COF方式形成在柔性PCB38上。栅极PCB42通过柔性PCB40与栅极线端相连。
近来,还公开了一种采用集成PCB技术在数据PCB上配置栅极电源部分来从LCD中除去栅极PCB的技术。已由本代理人提交的韩国专利公开第2000-66493号公开了一种采用除去了栅极PCB的集成PCB的LCD模块。
但是,尽管采用了集成PCB,还仍然使用具有柔性PCB的柔性PCB。因此,由于多个柔性PCB应当组装在一个玻璃基片里,与poly-Si TFT LCD相比,a-Si TFT LCD特别是OLB(外部引线连接)的制作工艺比较复杂,因此其制作成本比较高。
因此,做出很多努力,以便在类似poly-Si TFT LCD的a-Si TFT LCD中的玻璃基片上与象素阵列一起同时形成数据驱动电路和栅极驱动电路来减少装配步骤数。
美国专利第5517542号公开了一种用于在玻璃基片上形成a-Si TFT LCD栅极驱动电路的技术。
在上面的美国专利第5,517,542号中,栅极驱动电路的移位寄存器使用了三个时钟信号。移位寄存器每一级中三个时钟信号中的两个时钟信号都由作为输入信号的前级输出信号来启动,并通过反馈下一级的输出而保持在禁用状态。
US专利中的每一级都以电容器充电方式提供了一个施加到下拉晶体管上的电压以保持禁用状态。因此当由于下拉晶体管的应激而使下拉晶体管的栅极阈值电压高于电容器的充电电压时,在禁用状态下下拉晶体管出现截止(turn-off)。
上述US专利采用与a-Si TFT LCD的阈值电压增大值成比例地提高VDD的电源电路来避免由于阈值电压增大而导致的错误操作。
本发明的第一目的是提供一种移位寄存器,通过使下拉(pull down)装置的输入节点与电源电压保持在耦合状态而使得在长期使用过程期间不论a-Si TFT LCD的阈值电压如何变化都能进行稳定操作。
本发明的第二目的在于提供一种LCD,利用两个时钟信号来使与外部电路相连接的LCD板上的外部接线端数目最少。
本发明的第三目的是提供一种将数据驱动电路集成在一个基片上的无定形硅LCD。
为了实现第一个目的,提供了这样一种移位寄存器,即其中多个级依次互连,多个级中第一级的起始信号接入到输入端,移位寄存器顺序地输出各级输出信号。多个级中有接收第一时钟信号的奇数级和用于接收相位与第一时钟信号相反的第二时钟信号的偶数级。
多个级当中的每一级都具有:将相应的第一和第二时钟信号之一提供给输出端的上拉装置;连接到上拉装置输入节点上的上拉驱动装置,其响应输入信号的前沿使上拉装置导通(turning on),响应下一级的输出信号使上拉装置截止(turning off);用于向输出端提供第一电源电压的下拉装置;及连接到下拉装置输入节点上的下拉驱动装置,其响应输入信号的前沿使下拉装置截止,响应下一级输出信号的前沿使下拉装置导通。
在此,第一电源电压是截止电压(VOFF,VSS),第二电源电压是导通电压(VON,VDD)。
优选地,每一级都包括一个连接到下拉装置输入节点上的防止导通装置,其中该防止导通装置响应输出端的输出信号而将第一电源电压连接到下拉装置的输入节点上以防止下拉装置导通。
防止导通装置包括一个NMOS晶体管,其漏极连接到下拉装置的输入节点上,栅极连接到输出端上,源极连接到第一电源电压上。
此外,上拉驱动装置具有一个连接在上拉装置的输入节点和输出端之间的电容器;漏极和栅极共同连接到输入端、源极连接到上拉装置输入节点上的第一晶体管;漏极连接到下拉装置的输入节点、栅极连接到下拉装置的输入节点、源极连接到第一电源电压上的第二晶体管;漏极连接到下拉装置的输入节点、栅极连接到下一级的输出信号端、源极连接到第一电源电压上的第三晶体管。
下拉驱动装置包括:漏极连接到第二电源电压、栅极连接到下一级的输出信号、源极连接到下拉装置的输入节点上的第四晶体管;漏极连接到下拉装置的输入节点、栅极连接到输入信号端且源极连接到第一电源电压上的第五晶体管。
防止浮动装置具有漏极和栅极连接到第二电源电压、源极连接到下拉装置输入节点上的第六晶体管,其中第六晶体管的尺寸与第五晶体管相比足够小。在此,第五晶体管与第六晶体管的尺寸比优选地大约为20∶1。
由上述结构,连接到移位寄存器上的外部接线端包括第一时钟信号输入端、第二时钟信号输入端、起始信号输入端、第一电源电压输入端及第二电源电压输入端五个连接端。
此外,第五晶体管与第七晶体管的尺寸比最好大约是2∶1。
为了实现本发明的第二及第三目的,提供了一种包括形成在一透明基片上的显示单元阵列电路、数据驱动电路及栅极驱动电路的LCD。
显示单元阵列电路具有多条数据线和多条栅极线,每个显示单元阵列连接到相应的数据线和栅极线对上。
栅极驱动电路具有第一移位寄存器,其包括依次互连的多个级,该多个级具有其中初始信号接入到输入端上的第一级,利用每一级的输出信号来顺序地选择多条栅极线。
数据驱动电路包括多个数据线块和第二移位寄存器,每一数据线块包括多个驱动晶体管,每一驱动晶体管的漏极和源极连接在数据输入端和数据线之间,栅极通常连接到块选端上,第二移位寄存器包括依次互连的多个级,多个级中具有其中数据块选择初始信号连接到输入端上的第一级,利用每一级的输出信号来顺序地对多个数据线块进行选择。
该LCD进一步包括一个安装有集成控制和数据驱动芯片的柔性PCB,用于向栅极和数据驱动电路的输入端提供控制信号和数据信号。
第一和第二移位寄存器采用实现本发明第一目的的移位寄存器。
用于第一移位寄存器的第一和第二时钟信号的工作时间最好大于用于第二移位寄存器的第一和第二时钟信号的工作时间乘以数据线块数所得的时间。
透明基片通过一个外部接线端连接到柔性PCB上。外部接线端具有:连接到第一时钟信号输入端、第二时钟信号输入端、初始扫描信号输入端、第一电源电压输入端及第二电源电压输入端的数据驱动电路上的五个连接端;和为第一时钟信号输入端、第二时钟信号输入端及块选初始信号输入端三个控制端;以及连接到数据驱动电路上的多个数据输入端。
通过参考相关附图详细描述本发明的优选实施例,能够更为清楚地理解本发明的上述目的和其他优点。
图1的简单示意图所示的是在已有技术poly-TFTLCD中的TFT基片;
图2的简单示意图所示的是在已有技术无定形Si TFT LCD中的TFT基片;
图3是根据本发明一个优选实施例的无定形Si TFT LCD的分解的透视图;
图4的示意图所示的是在根据本发明一优选实施例的无定形Si TFT LCD中的TFT基片;
图5是图4数据驱动电路中移位寄存器的方框图;
图6是图4栅极驱动电路中移位寄存器的方框图;
图7是图5和6移位寄存器中每一级的详细电路图;
图8是图7中各元件的时间关系图;
图9是图7各级的模拟输出波形;
图10是图7中输出信号的时钟信号延迟特性的模拟波形;
图11是在本发明栅极驱动电路中的外部接线端布局图;
图12到14是本发明移位寄存器与常规技术移位寄存器相比较而得到的比较波形;
图15的示意图所示的是所有通道都被同时驱动的面板。
图16所示的是根据本发明的以块驱动方式驱动的面板的示意图;
图17是在本发明块驱动方式中的各元件时间关系图;及
图18到20所示的是栅极线驱动信号、数据线块选信号及象素充电特性的模拟结果示意图,其中开关晶体管(SWT)的设计宽度为4000微米,长度为5微秒。
参考附图所示实例介绍详细本发明的优选实施例。在下文中参考相关附图对本发明的优选实施例进行描述。
图3是根据本发明的a-Si TFT LCD的分解的透视图。
参见图3,LCD100包括LCD板组件110,背照明组件120,底盘130和盖140。
LCD组件110包括LCD面板112,柔性PCB116,及集成控制和数据驱动芯片118。LCD面板112包括TFT基片112a及滤色基片112b。在TFT基片112a上,设置有显示单元阵列电路、数据驱动电路、栅极驱动电路及外部接线端。TFT基片112a面对滤色片基片112b。液晶注入到TFT基片112a和滤色片基片112b之间,再将液晶注入口密封起来。
安装在柔性PCB116上的集成控制及数据驱动芯片118通过柔性PCB116与形成在TFT基片112a上的电路相连接。柔性PCB116为TFT基片112a上的数据驱动电路和栅极驱动电路提供数据信号、数据定时信号、栅极定时信号及栅极驱动电压。
背照明组件120包括灯组件122、光导向板124、系列光片126、反射板128及模压框129。
参见图4,在本发明的TFT基片112a上,设置有在形成TFT期间形成的显示单元阵列电路150、数据驱动电路160、栅极驱动电路170、用于数据驱动电路170的外部接线端162和163。
显示单元阵列电路150包括沿列方向延伸的m条数据线DL1-DLm以及沿行方向延伸的n条栅极线GL1-GLn。
在本发明的一个实施例中,提供了一个与栅极线和数据线数目相对应的分辨率为525(176×3)×192的2英寸LCD板实例。
开关晶体管ST形成在数据线和数据线的交点处。开关晶体管STi具有连接到数据线Dli上的漏极及连接到栅极线GLi上的栅极。开关晶体管Sti的源极连接到透明象素电极PE上。液晶LC位于透明象素电极PE和透明公共电极CE之间。
因此,施加在透明象素电极PE和透明公共电极CE之间的电压能够控制液晶分子的取向,通过液晶分子的光通量得到控制,从而显示出各个象素的不同灰度等级。
数据驱动电路160包括一个移位寄存器164和568个开关晶体管SWT。528个晶体管SWT构成8个数据线块BL1-BL8,其中每个块有66个开关晶体管。
在任一数据线块Bli中,66个输入端共同连接到含有66个数据输入端的外部输入端163上,66个输出端连接到相应的66条数据线上。此外,块选端连接到移位寄存器1648个输出端中相应的一个输出端上。
528个开关晶体管SWT由a-SiTFT MOS晶体管构成,其源极连接到相应的数据线上、漏极连接到66个数据输入端中相应一个输入端上且栅极连接到块选端上。
因此,528条数据线分成了8个块,其中每个块具有66条数据线,8个块由8个块选信号顺序地进行选择。
移位寄存器164接收第一时钟信号(“CKH”),第二时钟信号(“CKHB”),及块选起始信号(“STH”)。移位寄存器164的输出端连接到相应线块的块选端上。
参见图5,移位寄存器164包括依次的9个级SRH1到SRH9。换句话说,即是每一级的输出端“OUT”连接到下一级的输入端“IN”上。9个级共包括对应于数据线块的8个级SRH1到SRH8以及一个虚拟(dummy)级SRH9。每级都具有输入端IN、输出端OUT、控制端“CT”、时钟信号输入端“CK”、第一电源电压端“VSS”及第二电源电压端“VDD”。8个级SRH1到SRH8分别为各数据线块BL1到BL8的块选端提供块选起始信号DE1到DE8。块选起始信号是各线块的起动信号。
奇数级SRH1、SRH3、SRH5、SRH7、SRH9接收第一时钟信号“CKH”,偶数级SRH2、SRH4、SRH6、SRH8接收第二时钟信号。第一时钟信号CKH和第二时钟信号CKHB的相位相反。第一和第二时钟信号CKH和CKHB的工作周期被设置为小于1/66毫秒。
下一级进入到本级的输出信号作为控制信号输入到本级的控制端CT。换句话说,输入到控制端CT的控制信号的延迟时间为输出信号本身的工作周期。
结果,由于各级输出信号是在高位状态有效时间内顺序产生的,所以对应于各输出信号有效时间的数据线块被选定并启用。
虚拟级SRH9用于为前一级SRH8的控制端CT提供控制信号。
参见图6,栅极驱动电路170具有单一移位寄存器。图6的移位寄存器170包括下级的各级SRC1到SRC4。换句话说,就是每一级的输出端“OUT”连接到下一级的输入端IN上。各级包括对应于栅极线的192个级SRC1到SRC192和一个虚拟级SRC193。每级具有输入端IN、输出端OUT、控制端CT、时钟信号输入端CK、第一电源电压端VSS及第二电源电压端VDD。
如图7中所示,向第一级的输入端“IN”输入一个起始信号“ST”。此时,该起始信号是一个与垂直同步信号相同步的脉冲信号。
各级的输出端OUT1到OUT192连接到相应的各条栅极线上。提供给奇数级SRC1和SRC3的是第一时钟信号CK,提供给偶数级SRC2和SRC4的是第二时钟信号CKB。第一时钟信号CK的相位与第二时钟信号CKB的相位相反。第一和第二时钟信号CK和CKB的工作周期为16.6/192毫秒。
因此,与用于数据驱动电路的移位寄存器164的时钟信号的工作周期相比,用于栅极驱动电路的移位寄存器170的时钟信号的工作周期是其8倍或更高。
下一级SRC2、SRC3和SRC4到本级SRC1、SRC2和SRC3的输出信号OUT2、OUT3和OUT4作为控制信号输入到本级SRC1、SRC2和SRC3的控制端CT。换句话说,输入到控制端CT的控制信号的延迟时间为输出信号本身的工作周期。
结果,由于各级的输出信号是在高位状态的有效时间内顺序产生的,所以选定的是对应于各输出信号有效时间的水平线。
在下文当中,参考图7描述了上述数据驱动电路及栅极驱动电路中移位寄存器每一级的一个具体电路结构。
参见图7,移位寄存器164和170的每一级都包括上拉部分180,下拉部分182,上拉驱动部分184,下拉驱动部分186,防止浮动部分188及防止导通部分190。
上拉部分180包括漏极连接到时钟信号端CK、栅极连接到第一节点N1且源极连接到输出端OUT上的上拉NMOS晶体管NT1。
下拉部分182包括漏极连接到输出端OUT、栅极连接到第二节点N2且源极连接到第一电源电压VSS上的下拉NMOS晶体管NT2。
下拉驱动部分184包括电容器C和NMOS晶体管NT3到NT5。电容器C连接在第一节点和输出端OUT之间。晶体管NT3具有共同连接到输入端IN上的漏极和栅极及连接到第一节点“N1”上的源极。晶体管NT4具有连接到第一节点N1上的漏极、连接到第二节点“N2”上的栅极及连接到第一电源电压VSS上的源极。晶体管NT5具有连接到第一节点N1上的漏极、连接到控制端“CT”上的栅极及连接到第一电源电压VSS上的源极。
下拉驱动部分186包括两个NMOS晶体管NT6和NT7。晶体管NT6具有连接到第二电源电压VDD上的漏极、连接到控制端CT上的栅极及连接到第二节点“N2”上的源极。晶体管NT7具有连接到第二节点“N2”上的漏极、连接到输入端“IN”上的栅极及连接到第一电源电压VSS上的源极。
防止浮动部分188包括漏极和栅极共同连接到第二电源电压VDD、源极连接到第二节点N2上的NMOS晶体管NT8。晶体管NT8的尺寸比晶体管NT7的尺寸小很多,如尺寸比为1∶20。
防止导通部分190包括漏极连接到第二节点N2、栅极连接到输出端OUT、源极连接到第一电源电压VSS上的NMOS晶体管NT9。晶体管NT9与晶体管NT7的尺寸比为1∶2。
如图8中所示,当第一和第二时钟信号CK和CKB以及初始扫描信号ST输送到移位寄存器170中时,第一级SRC1响应初始扫描信号ST的前沿使第一时钟信号CK的高电平时间延迟了预定时间Tdr1,从而输出了一个经过延迟的输出信号OUT1。
初始扫描信号ST有效时间的相位比第一时钟信号CK高电平时间的相位快1/4。初始扫描信号ST的有效时间被分为从脉冲前沿即上升沿开始的启动时间Ts1和至脉冲后沿即下降沿的保持时间Ts2。
因此,输出信号OUT1的前沿具有自保持时间Ts2的起始点开始延迟约2-4微秒特定时间的前沿即上升沿。换句话说,第一时钟信号CK的有效时间即高电平时间延迟Tdr1时间后输出到输出端OUT。
延迟特性是由以下原因造成的,即当晶体管NT4在初始信号ST的前沿截止时,上拉驱动部分184的电容器C通过晶体管NT3充电,当电容器C的充电电压高于上拉晶体管N的栅极和源极之间的阈值电压后,上拉晶体管NT1导通,从而在输出端产生高电平周期的第一时钟信号CK。
当输出端OUT产生高电平周期时钟信号时,此输出电压由电容器C自举,使得上拉晶体管NT1的栅极电压高于导通电压VDD。因此,NMOS晶体管的上拉晶体管NT1保持在全导通状态。
同时,在下拉驱动部分186中,由于晶体管NT7是在晶体管NT6截止的状态下在初始信号ST的前沿导通的,所以第二节点N2的电位降至第一电源电压VSS。此时,防止浮动部分188的晶体管NT8保持在导通状态,同时由于导通的晶体管NT7的尺寸比晶体管NT8大20倍,所以第二节点N2的电压从第二电源电压VDD降至第一电源电压VSS。因此,下拉晶体管NT2从导通状态变为截止状态。
当输出端OUT输出导通电压(VON=VDD)时,防止导通部分190的晶体管NT9导通,使得利用第一电源电压VSS驱动第二节点N2的能力大约提高50%。因此在输出信号上升转变期间,利用下拉晶体管漏极及源极之间的寄生电容能够防止第二节点电压升高。因此,能够防止在输出信号上升转变时下拉晶体管导通期间下拉晶体管的误操作。此时,输出端OUT的输出信号OUT1由于第一时钟信号CK的工作周期产生延迟。
当输出端OUT的输出信号的电压降至截止电压状态VOFF=VSS时,晶体管NT9截止,只有第二电源电压VDD通过晶体管NT8输送到第二节点N2中。于是,第二节点N2的电位从第一电源电压VSS开始升至第二电源电压VDD。当第二节点N2的电位升高时,晶体管NT4导通,电容器的荷电压通过晶体管NT4释放。结果,上拉晶体管NT1开始截止。
接下来,由于输送到控制端CT的下一级输出信号升高至导通电压,所以晶体管NT5和NT6导通。因此,第二节点N2的电位开始迅速上升到由晶体管NT6和晶体管NT8提供的第二电源电压VDD,第一节点N1的电位通过晶体管NT4和NT5迅速降至第一电源电压VSS。
因此,上拉晶体管NT1截止,下拉晶体管NT2导通,使得输出端OUT的电压从导通电压VON降至第二电源电压的截止电压VOFF。
尽管施加到控制端CT上的下一级的输出信号电平降至低电平且晶体管NT6截止,但第二节点N2通过晶体管NT8仍保持第二电压VDD偏置的状态,第一节点通过仍保持在导通状态的晶体管NT4保持在第一电源电压VSS偏置的状态。因此,由于长期使用,虽然晶体管NT2和NT4的阈值电压升高,由于第二节点N2的电位保持在第二电源电压VDD上,所以能够在没有误操作如下拉晶体管截止的情况下保证操作稳定。
SRC1到SRC4各级都以与前述方法相同的方式进行操作,因此,如图9中所示,顺序且稳定地产生输出信号OUT1到OUT4。
图10所示的是当一个用于2英寸板的栅极线负载30PF连接到上述本发明的移位寄存器上时的仿真结果。如图10中所示,该结果说明了信号OUT2和OUT1相对于时钟信号CK和CKB都发生了延迟。输出信号的上升时间及下降时间约为1.5微秒,时钟信号的延迟上升时间Tdr和延迟下降时间Tdf约为0.3微秒。
图11所示的是设置在集成于本发明LCD板上的栅极驱动电路的移位寄存器中的外部接线端部分的布局图。布局图的右侧是TFT侧,布局的左侧是薄膜电缆侧。如图11中所示,本发明的移位寄存器只需要初始信号(ST)输入端、第一时钟信号输入端CK、第二时钟信号输入端CKB、第一电源电压端VOFF或VSS及第二电源电压端VON或VDD等五个外部接线端。因此,可以降低玻璃基片上连接端部分172所占的空间。
图12到14是采用下拉控制技术产并利用电容器的常规移位寄存器的输出特性与本发明移位寄存器的输出特性相比较的波形图。
图12的曲线图用于比较第二节点N2的电压波形。如图12中所示,与实线相对应的本发明与”A”区中虚线所示的常规技术相比保持在更为稳定的低电平状态。
图13的曲线图用于比较第二节点N2高电平状态下的状态变化。虚线所代表的常规技术表示了电平随着时间的推移而下降,而实线所代表的本发明所表示的是电平始终与时间无关地保持在恒定状态。这是因为本发明通过防止浮动部分始终保持在电源电压VDD的供电状态。
图14的曲线图用于比较输出端中输出信号的波形。其表示了与对应于已有技术的虚线所示的输出信号波形相比较的、对应于本发明的、实线所示的输出信号波形,在有效状态(高电平状态)下保持在更为稳定的高电平状态。众所周知,在非有效状态(即低电平)下本发明保持在稳定的低电平偏置状态。
本发明的数据驱动电路160不采用所有通道同时工作方式(见图15),而采作块驱动方式(见图16)。
利用a-Si不易于实现数据驱动芯片的复杂模拟功能。但利用开关晶体管的块驱动能够显著降低从数据驱动芯片提供给LCD面板的视频通道数。块驱动能够使象素的充电时间降低。但由于2英寸的小尺寸显示面板与笔记本电脑或桌面电脑监视器相比较具有足够的传送时间,所以可以采用块操作。
不同分辨率的象素充电时间如下表1中所示。
                                   表一
  分辨率    2”(176*192)    XGA(1024*768)   SXGA(1280*1024)  UXGA(1699*1200)
  充电时间   86微秒   20微秒   15微秒   13微秒
在UXGA级面板中,考虑与面板尺寸有关的负载及延迟时的充电时间为7-8微秒。因此,当考虑具有同样驱动能力的数据驱动芯片时,2”面板的充电时间为USGA级面板的充电时间的10倍或更多。因此,尽管进行了将数据线分为十个块的块操作,2”面板与UXGA级面板仍具有同样的充电特性。
因此,本发明对于在2”面板中被分为8个块的数据线进行块操作。因此,如果将528个视频通道分为8个块,则每一块中配置有66个通道。因此,与528个通道同时进行操作的操作方式相比较(见图15),可以将连接通道数从528个通道降至66个通道。
因此,本发明采用数据线块操作方式,将数据线驱动电路集成在一个面板上,并利用移位寄存器顺序地选择各个块,从而能够将数据驱动芯片和面板之间的接线端数显著地降低至1/8。
因此,由于根据本发明的实施例仅总共需要66个通道端的接线端,所以必要的只有数据控制端、五个栅极控制端及一个公共电压端(VCOM)及75个总接线端。
因此,本发明能够显著降低外部接线端数及面板的外部印度线尺寸,从而节省了制作成本,由于面板变小所以生产率及价格都得能得以提高。
参见图17,为了顺序地使有源部分的8个块进行工作,块操作方式通过移位寄存器164产生块选信号DE1到DE8。
本发明设计了一个分辨率为176*192的2”面板,栅极线有效时间为86微秒,每一块选信号的有效时间为10微秒。。因此,块操作时能够保持足够的象素充电特性。
图18到20所示的是当开关晶体管(SWT)设计宽度为4000微米、长度为5微秒、施加电压为20伏时栅极线驱动信号、数据线块选信号及象素充电特性的模拟试验结果图。此时,栅极线驱动信号OUTi的有效时间是86微秒,数据线块选信号Dei的有效时间为10微秒。
如图20中所示,模拟试验结果表明了块操作的象素充电速率为99%或更高。
上述实施例表明并描述了本发明的移位寄存器能够用于数据驱动电路及栅极驱动电路。然而,很明显,根据上述说明,本发明的移位寄存器用于数据驱动电路或栅极驱动电路的各种改变或变型方案对于本领域的普通技术人员来说都是显而易见的。
如上所述,本发明在安装于LCD面板玻璃基片上的移位寄存器上使用两个时钟信号,因此可以减少外部接线端数。此外,第二电源电压连续供电以防止下拉晶体管的栅极在禁用状态下发生浮动,从而能够在经过长期使用后不论a-siTFT LCD阈值电压如何浮动其都能够进行稳定操作。
此外,本发明采用在小尺寸无定形硅TFT面板如2”面板中使用移位寄存器的块驱动方式,从而使得接线端数显著下降。
以上已参考前述实施例对本发明进行了描述。很明显,根据前述说明书所述,许多改变和变型方案对于本领域的普通技术人员来说都是显而易见的。因此,本发明包括落入到附加权利要求书的构思和范围之内的所有改变和变型方案。

Claims (31)

1.一种移位寄存器,其中多个级依次互连,多个级中第一级的起始信号接入到输入端,移位寄存器顺序地输出各级输出信号,多个级中有接收第一时钟信号的奇数级和用于接收相位与第一时钟信号相反的第二时钟信号的偶数级,
多个级当中的每一级都包括:
将相应的第一和第二时钟信号之一提供给输出端的上拉装置;
连接到上拉装置输入节点上的上拉驱动装置,其响应输入信号的前沿使上拉装置导通,响应下一级的输出信号使上拉装置截止;
用于向输出端提供第一电源电压的下拉装置;及
连接到下拉装置输入节点上的下拉驱动装置,其响应输入信号的前沿使下拉装置截止,响应下一级输出信号的前沿使下拉装置接通。
2.根据权利要求1所述的移位寄存器,其中多个级当中的每一级都进一步包括一个连接到下拉装置输入节点上的防止浮动装置,其中该防止浮动装置将第二电源电压提供给下拉装置的输入节点,防止下拉装置的输入节点发生浮动。
3.根据权利要求2所述的移位寄存器,其中多个级当中的每一级都进一步包括一个连接到下拉装置输入节点上的防止导通装置,其中防止导通装置响应输出端上的输出信号而将第一电源电压提供给下拉装置的输入节点,以防止下拉装置导通。
4.根据权利要求3所述的移位寄存器,其中防止导通装置包括一个NMOS晶体管,其漏极连接到下拉装置的输入节点上,栅极连接到输出端上,源极连接到第一电源电压上。
5.根据权利要求2所述的移位寄存器,其中上拉驱动装置包括:
一个连接在上拉装置的输入节点和输出端之间的电容器;
漏极和栅极共同连接到输入端、源极连接到上拉装置输入节点上的第一晶体管;
漏极连接到上拉装置的输入节点、栅极连接到下拉装置的输入节点、源极连接到第一电源电压上的第二晶体管;
漏极连接到上拉装置的输入节点、栅极连接到下一级的输出信号端、源极连接到第一电源电压上的第三晶体管。
6.根据权利要求5所述的移位寄存器,其中下拉驱动装置包括:
漏极连接到第二电源电压、栅极连接到下一级的输出信号端、源极连接到下拉装置的输入节点上的第四晶体管;
漏极连接到下拉装置的输入节点、栅极连接到输入信号端且源极连接到第一电源电压上的第五晶体管。
7.根据权利要求6所述的移位寄存器,其中防止浮动装置包括漏极和栅极连接到第二电源电压、源极连接到下拉装置输入节点上的第六晶体管,其中第六晶体管的尺寸与第五晶体管相比足够小。
8.根据权利要求7所述的移位寄存器,其中第五晶体管与第六晶体管的尺寸比大约为20∶1。
9.一种LCD,包括形成在一透明基片上的显示(cell)单元阵列电路、数据驱动电路及栅极驱动电路,显示单元阵列电路包括多条数据线和多条栅极线,每个显示单元阵列连接到相应的数据线和栅极线对上,
栅极驱动电路包括第一移位寄存器,该第一移位寄存器包括依次互连的多个级,该多个级具有初始信号接入到输入端上的第一级,并利用每一级的输出信号来顺序地选择多条栅极线,多个级中有接收第一时钟信号的奇数级和用于接收相位与第一时钟信号相反的第二时钟信号的偶数级,
其中每一级包括:
连接到上一级的输出端上的输入端;
连接到相应栅极线上的输出端;
连接到下一级输出端上的控制端;
其中输入有相应的时钟信号的时钟端;
连接在时钟端和输出端之间的上拉装置,用于在上拉装置导通时的时钟信号工作期间上拉相应的栅极线;
连接在输出端和第一电源电压之间的下拉装置;用于在下拉装置导通时下拉相应的栅极线;
连接到上拉装置输入节点上的上拉驱动装置,其响应提供给输入端的输入信号的前沿使上拉装置导通,响应提供给控制端的控制信号的前沿使上拉装置截止;
连接到下拉装置输入节点上的下拉驱动装置,其响应输入信号的前沿使下拉装置截止,响应控制信号的前沿使下拉装置导通;及
连接在下拉装置输入节点和第二电源电压之间的防止浮动装置,用于始终使第二电源电压与下拉装置的输入节点相连接以防止下拉装置的输入节点发生浮动。
10.根据权利要求9所述的LCD,其中多个级当中的每一级都进一步包括一个连接在下拉装置输入节点和第一电源电压之间的防止导通装置,其中该防止导通装置响应输出端上的输出信号而将第一电源电压连接到下拉装置的输入节点上以防止下拉装置导通。
11.根据权利要求10所述的LCD,其中防止导通装置包括一个NMOS晶体管,其漏极连接到下拉装置的输入节点上,栅极连接到输出端上,源极连接到第一电源电压上。
12.根据权利要求11所述的LCD,其中上拉驱动装置包括:
一个连接在上拉装置的输入节点和输出端之间的电容器;
漏极和栅极共同连接到输入端、源极连接到上拉装置输入节点上的第一晶体管;
漏极连接到上拉装置的输入节点、栅极连接到下拉装置的输入节点、源极连接到第一电源电压上的第二晶体管;
漏极连接到上拉装置的输入节点、栅极连接到控制端、源极连接到第一电源电压上的第三晶体管。
13.根据权利要求12所述的LCD,其中下拉驱动装置包括:
漏极连接到第二电源电压、栅极连接到控制端、源极连接到下拉装置的输入节点上的第四晶体管;
漏极连接到下拉装置的输入节点、栅极连接到输入端且源极连接到第一电源电压上的第五晶体管。
14.根据权利要求13所述的LCD,其中防止浮动装置包括漏极和栅极连接到第二电源电压、源极连接到下拉装置输入节点上的第六晶体管,其中第六晶体管的尺寸与第五晶体管相比足够小。
15.根据权利要求14所述的移位寄存器,其中第五晶体管与第六晶体管的尺寸比大约为20∶1。
16.根据权利要求9所述的LCD,进一步包括一个外部接线端,其具有第一时钟信号输入端、第二时钟信号输入端、初始信号输入端、第一电源电压输入端和第二电源电压输入端共五个连接端。
17.根据权利要求9所述的LCD,其中每个显示单元阵列电路、数据驱动电路以及栅极驱动电路都是由无定形硅TFT制成的NMOS晶体管。
18.一种LCD,包括形成在一透明基片上的显示单元阵列电路、数据驱动电路及栅极驱动电路,显示单元阵列电路包括多条数据线和多条栅极线,每个显示单元阵列连接到相应的数据线和栅极线对上,
其中数据驱动电路包括多个数据线块和一个移位寄存器,
每一数据线块都包括多个驱动晶体管,每个晶体管的漏极和源极都分别连接在数据输入端和数据线之间,栅极共同连接到块选端上;
其中移位寄存器包括依次互连的多个级,该多个级具有其中块选初始信号接入到输入端上的第一级,并利用每一级的输出信号来顺序地选择多个数据线块,多个级中包括接收第一时钟信号的奇数级和用于接收相位与第一时钟信号相反的第二时钟信号的偶数级,
其中每一级包括:
连接到上一级的输出端上的输入端;
连接到相应数据线块的块选端上的输出端;
连接到下一级输出端上的控制端;
其中输入有相应的时钟信号的时钟信号端;
连接在时钟信号端和输出端之间的上拉装置,用于在上拉装置导通时的时钟信号工作期间上拉相应的栅极线;
连接在输出端和第一电源电压之间的下拉装置;用于在下拉装置导通时利用第一电源电压下拉相应的栅极线;
连接到上拉装置输入节点上的上拉驱动装置,其响应提供给输入端的输入信号的前沿使上拉装置导通,响应提供给控制端的控制信号的前沿使上拉装置截止;
连接到下拉装置输入节点上的下拉驱动装置,其响应输入信号的前沿使下拉装置截止,响应控制信号的前沿使下拉装置导通。
19.根据权利要求18所述的LCD,其中每一级包括一个连接在下拉装置输入节点和第二电源电压之间的防止浮动装置,下拉装置的输入节点始终连接到第二电源电压上,以防止下拉装置的输入节点发生浮动。
20.根据权利要求19所述的LCD,其中每一级都进一步包括一个连接在下拉装置输入节点和第一电源电压之间的防止导通装置,其中该防止导通装置响应输出端上的输出信号而将第一电源电压连接到下拉装置的输入节点上以防止下拉装置导通。
21.根据权利要求20所述的LCD,其中防止导通装置包括一个NMOS晶体管,其漏极连接到下拉装置的输入节点上,栅极连接到输出端上,源极连接到第一电源电压上。
22.根据权利要求21所述的LCD,其中上拉驱动装置包括:
一个连接在上拉装置的输入节点和输出端之间的电容器;
漏极和栅极共同连接到输入端、源极连接到上拉装置输入节点上的第一晶体管;
漏极连接到上拉装置的输入节点、栅极连接到下拉装置的输入节点、源极连接到第一电源电压上的第二晶体管;
漏极连接到上拉装置的输入节点、栅极连接到控制端、源极连接到第一电源电压上的第三晶体管。
23.根据权利要求22所述的LCD,其中下拉驱动装置包括:
漏极连接到第二电源电压、栅极连接到控制端、源极连接到下拉装置的输入节点上的第四晶体管;
漏极连接到下拉装置的输入节点、栅极连接到输入端且源极连接到第一电源电压上的第五晶体管。
24.根据权利要求23所述的LCD,其中防止浮动装置包括漏极和栅极连接到第二电源电压、源极连接到下拉装置输入节点上的第六晶体管,其中第六晶体管的尺寸比第五晶体管的尺寸小。
25.根据权利要求24所述的移位寄存器,其中第五晶体管与第六晶体管的尺寸比大约为20∶1。
26.根据权利要求18所述的LCD,进一步包括一个外部接线端,其具有第一时钟信号输入端、第二时钟信号输入端、块选初始信号输入端和多个数据输入端。
27.根据权利要求18所述的LCD,其中每个显示单元阵列电路、数据驱动电路以及栅极驱动电路都包括由无定形硅TFT制成的NMOS晶体管。
28.一种具有LCD模块的LCD,其中液晶置于下透明基片和上透明基片之间,该LCD包括:
形成在下透明基片上的显示单元阵列电路,其包括多条数据线和多条栅极线,每一显示单元阵列连接到相应的数据线和栅极线对上,
形成在下透明基片上的栅极驱动电路,其包括第一移位寄存器,该第一移位寄存器包括依次互连的多个级,该多个级具有其中初始信号接入到输入端上的第一级,并利用每一级的输出信号来顺序地选择多条栅极线,
形成在下透明基片上的数据驱动电路,其包括多个数据线块和第二移位寄存器,每个数据线块包括多个驱动晶体管,每个驱动晶体管的漏极和源极连接在数据输入端和数据线之间,栅极共同连接到块选端上,第二移位寄存器包括依次互连的多个级,该多个级具有其中块选初始信号接入到输入端上的第一级,并利用每一级的输出信号来顺序地选择多个数据线块;及
安装有集成控制和数据驱动芯片的柔性PCB,用于为栅极和数据驱动电路的输入端提供控制信号和数据信号。
29.根据权利要求28所述的LCD,其中第一和第二移位寄存器中的每一个多个级包括接收第一时钟信号的奇数级和用于接收相位与第一时钟信号相反的第二时钟信号的偶数级,
其中每一级包括:
连接到上一级的输出端上的输入端;
连接到相应栅极线和数据线块上的输出端;
连接到下一级输出端上的控制端;
其中输入有相应的时钟信号的时钟信号端;
连接在时钟信号端和输出端之间的上拉装置,用于在上拉装置导通时的时钟信号工作期间上拉输出端;
连接在输出端和第一电源电压之间的下拉装置;用于在下拉装置导通时下拉相应的栅极线;
连接到上拉装置输入节点上的上拉驱动装置,其响应提供给输入端的输入信号的前沿使上拉装置导通,响应提供给控制端的控制信号的前沿使上拉装置截止;
连接到下拉装置输入节点上的下拉驱动装置,其响应输入信号的前沿使下拉装置截止,响应控制信号的前沿使下拉装置导通;及
一个连接在下拉装置输入节点和第二电源电压之间的防止浮动装置,第二电源电压始终连接到下拉装置的输入节点上,以防止下拉装置的输入节点发生浮动。
30.根据权利要求28所述的LCD,用于第一移位寄存器的第一和第二时钟信号的工作时间大于用于第二移位寄存器的第一和第二时钟信号的工作时间乘以数据线块数所得的时间。
31.根据权利要求28所述的LCD,其中下透明基片通过一个外部接线端连接到柔性PCB上,其中外部接线端包括:为连接到第一时钟信号输入端、第二时钟信号输入端、初始扫描信号输入端、第一电源电压输入端及第二电源电压输入端的数据驱动电路上的五个连接端;为第一时钟信号输入端、第二时钟信号输入端及块选初始信号输入端三个控制端;以及连接到数据驱动电路上的多个数据输入端。
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