CN1727972B - 薄膜晶体管阵列面板及包含其的显示装置 - Google Patents

薄膜晶体管阵列面板及包含其的显示装置 Download PDF

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Abstract

薄膜晶体管阵列面板的选通驱动电路形成在与该晶体管阵列面板的显示区域相同的平面上。该选通驱动电路包括驱动电路和具有孔隙的信号线。由此，即使从薄膜晶体管阵列面板侧照射，仍有足量的光能到达至少部分与该选通驱动电路重叠的照相排版密封剂。薄膜晶体管阵列面板和相对面板被气密和湿密地装配在一起。结果，该选通驱动电流能避免由外部导入的潮气导致的腐蚀。也可降低选通驱动电路故障。

Description

薄膜晶体管阵列面板及包含其的显示装置
技术领域
本发明涉及显示装置技术，更具体地，涉及薄膜晶体管阵列面板以及包含这样的薄膜晶体管阵列面板的显示装置的设计和应用。
背景技术
通常，显示装置包括显示面板、选通驱动电路以及数据驱动电路。该显示面板包括具有选通线、数据线、像素电极和薄膜晶体管的薄膜晶体管阵列面板；具有一个或多个公共电极的对面的面板；以及在这两个面板之间提供的液晶层。将这两个面板对准并由密封剂密封。所述选通驱动电路和数据驱动电路通常提供在印刷电路板上，或作为连接到该显示面板的集成电路。
最近，为了使装置尺寸最小化和增加效率，已在薄膜晶体管阵列面板上直接形成选通驱动电路。然而，在这样的结构中，在该选通驱动电路和对面的面板上的一个或多个公共电极之间引起了寄生电容，这可导致选通驱动电路的故障。因为该密封剂的介电常数小于液晶分子的介电常数，所以已提议在选通驱动电路和对面的面板之间提供密封剂以降低寄生电容。
随着显示装置的变大，利用照相排版密封剂而广泛使用一滴填充(one-drop-filling：ODF)方法，以提供两个面板之间的液晶材料。支持这两个面板的照相排版密封剂通过暴露在光下而硬化。因为不透明层通常形成在面对该选通驱动电路的对面的面板上，所以从该薄膜晶体管阵列面板侧照射该密封剂。然而，从该薄膜晶体管阵列面板侧照射可导致光不足以使该密封剂硬化，尤其当选通驱动电路中的信号线或晶体管的宽度大于100μm时。结果，这两个面板可容易受到通过不足够硬化的密封剂而进入的潮气的影响，导致选通驱动电路的腐蚀。
因此，需要具有能克服上述缺点的选通驱动电路的显示装置。
发明内容
这里公开的装置和方法适用于到薄膜晶体管阵列面板和显示装置。例如，根据本发明的实施例，显示装置包括薄膜晶体管阵列面板、相对面板、密封剂、和在该薄膜晶体管阵列面板、相对面板和密封剂所包围的空间中提供的液晶层。包括信号线和驱动电路的选通驱动电路可直接形成在该薄膜晶体管阵列面板上，并至少部分被该密封剂和该相对面板的不透明区域覆盖。
可在一个或多个信号线上形成孔隙以允许从该薄膜晶体管阵列面板侧照射的光容易地通过，从而利于照相排版密封剂硬化。信号线可形成为阶梯状或网状结构。这样的阶梯状或网状信号线可包括垂直支线、以及在相邻垂直支线之间连接相邻垂直支线的水平支线。垂直或水平支线的宽度、或孔隙的宽度可设计为利于光通过(例如大约20-30μm，最好大约25μm)。上述信号线结构特别适于大于100μm宽度的信号线。
该驱动电路可包括多个晶体管，这些晶体管并联连接，并分开放置以在这些晶体管之间形成一个或多个孔隙。该孔隙宽度可确定为使光容易通过，例如大约20-100μm宽度。
利用该选通驱动电路中这样的孔隙，能够通过足够的光而使密封剂硬化，由此保持该面板气密或湿密。结果，该选通驱动电路能避免由来自外部的潮气导致的腐蚀，并且能降低该显示装置的选通驱动电路中的故障。
本发明的范围由权利要求限定。下面提供对本发明的实施例及其优点的更全面的描述。
附图说明
图1是根据本发明实施例的显示装置的示例布局图。
图2是沿着图1的II-II’线的剖视图。
图3是根据本发明实施例的选通驱动电路中的移位寄存器的示例方框图。
图4是图3的移位寄存器的第j级的示例电路实现。
图5是根据本发明实施例的选通驱动电路的示例布局图。
图6是图5的选通驱动电路的信号线的示例布局图。
图7是沿着图6的VII-VII’线的剖视图。
图8是图5的选通驱动电路的驱动电路的示例布局图。
图9是沿着图8的IX-IX’线的剖视图。
图10是显示区域中的像素的示例布局图。
图11是沿着图10的XI-XI’线的剖视图。
图中的相同的附图标记用于标识相同的元件。而且，元件或层可不必按比例绘制，可为了清楚而进行放大(例如当图示半导体层时)。而且，例如可使用词“在...上方”或“在...之上”表示层、区域、或板相对于另一参考元件的位置，但这种用途不意欲排除安排在该参考元件和该层、区域、或板之间的中间元件。然而，术语“直接在...上方”或“直接在...之上”用于表示在该参考元件和该层、区域、或板之间不存在中间元件。
具体实施方式
图1是根据本发明实施例的显示装置600的示例布局图，而图2是沿着图1的II-II’线的剖视图。如图1和2所示，显示装置600包括显示面板300，用于在选通驱动电路400和数据驱动电路500分别提供的选通信号和数据信号的控制下显示图像。该显示区域DA和选通驱动电路400可形成在单个基板，例如图2的基板110上。
该显示面板300包括薄膜晶体管阵列面板100；面对该薄膜晶体管阵列面板100的相对面板200；密封剂350和在由薄膜晶体管阵列面板100、相对面板200和密封剂350包围的空间中提供的液晶层330。
该显示面板300可被划分为显示区域DA、包围该显示区域DA的密封区域SA、该显示区域DA外部的第一外围区域PA1、和至少部分与显示区域DA和密封区域SA重叠的第二外围区域PA2。该薄膜晶体管阵列面板100覆盖该显示区域DA、密封区域SA、以及外围区域PA1和PA2，而该相对面板200可不覆盖该第一外围区域PA1。
显示面板300的等效电路包括选通线GL1-GLn、数据线DL1-DLm以及电连接到它们的像素。
选通线GL1-GLn和数据线DL1-DLm形成在第一基板110上，在显示区域DA上彼此绝缘并交叉，并分别延伸到第二和第一外围区域PA2和PA1。选通线GL1-GLn和数据线DL1-DLm分别连接到选通驱动电路400和数据驱动电路500。
每一像素包括液晶电容Clc、电连接到对应选通线的薄膜晶体管Tr、和对应数据线。
薄膜晶体管Tr形成在薄膜晶体管阵列面板100上，并包括连接到选通线的栅极、连接到数据线的源极、和连接到液晶电容C1c的漏极。该薄膜晶体管Tr也包括非晶硅(aSi)和多晶硅。
液晶电容Clc包括形成在薄膜晶体管阵列面板100上的像素电极(未示出)、形成在第二基板210上的相对的电极270、安排在该像素电极和相对的电极270之间的液晶层330。该像素电极电连接到薄膜晶体管Tr，而该相对的电极270电连接到公共电压源。
数据驱动电路500可作为集成电路安装在薄膜晶体管阵列面板100的第一外围区域PA1上，而不提供在印刷电路板(PCB)上。该数据驱动电路500电连接到承载数据信号的数据线DL1-DLm。
选通驱动电路400形成在薄膜晶体管阵列面板100的第二外围区域PA2上，并电连接到承载选通信号的选通线GL1-GLn。
在密封区域SA内提供密封剂350。密封剂350密封该液晶层330，并将这两个面板100和200固定在适当的位置。密封剂350包括照相排版材料。
密封剂350覆盖至少部分选通驱动电路400。与液晶层330的10.0或更大的介电常数相比，密封剂350的典型的介电常数是大约4.0。所以，选通驱动电路400和相对的电极270之间的寄生电容可被显著降低。
如图2所示，该相对面板200还可包括在第二基板210和相对的电极270之间的不透明区220或滤色层(未示出)。该滤色层可形成在该薄膜晶体管阵列面板100上。
可利用所谓一滴填充(ODF)方法而将该液晶层330引入到由薄膜晶体管阵列面板100、相对面板200和密封剂350包围的空间中。在该ODF方法中，液晶滴被提供在薄膜晶体管阵列面板100或相对面板200上，并且密封剂350被提供在薄膜晶体管阵列面板100或相对面板200上。在执行了薄膜晶体管面板100和相对面板200的对准之后，密封剂350受到光照射以硬化。从该薄膜晶体管阵列面板100侧提供光，以便不受不透明区220的阻挡，如果从相对面板200照射该密封剂350，则光会受到阻挡。
图3是根据本发明实施例的选通驱动部分400的移位寄存器的示例方框图。图4是图3的移位寄存器的一级(例如第j级)的示例电路实现。
如图3所示，该选通驱动电路400包括n+1个级联级ST1-STn+1，除了最后一级STn+1之外，其它级均与相应的选通线G1-Gn相连。而且，作为移位寄存器，选通驱动电路400可接收选通关电压Voff、第一和第二时钟信号CKV和CKVB、初始化信号INT和扫描开始信号STV。
每一级可包括选通电压端GV、第一和第二时钟端CK1和CK2、置位端S、复位端R、帧复位端FR、选通输出端OUT1、和进位输出端OUT2。在每一级(例如第j级STj)，该置位端接收前一级STj-1的进位输出Cout(j-1)，同时复位端R接收后一级STj+1的选通输出Gout(j+1)。而且，第一和第二时钟端CK1和CK2分别接收互补的第一和第二时钟信号CKV和CKVB，而选通电压端GV接收选通关电压Voff。该级在选通输出端OUT1提供选通输出信号Gout(j)，并经由进位输出端OUT2提供进位输出信号Cout(j)。(在该实施例中，第一和第二时钟信号CKV和CKVB具有50％的占空比和180°相差)。
移位寄存器的第一级(即ST1)接收扫描开始信号STV。接下来的各级接收器使互补时钟信号CKV和CKVB的相位交替。也就是说，如果第一和第二时钟端CK1和CK2分别接收第一和第二时钟信号CKV和CKVB，那么在第j级STj，第一和第二时钟端CK1和CK2分别接收第二和第一时钟信号CKVB和CKV。
为了驱动像素的薄膜晶体管Tr，第一和第二时钟信号CKV和CKVB的高信号可为选通开电压Von，而第一和第二时钟信号CKV和CKVB的低信号可为选通关电压Voff。
参考图4，选通驱动电路400的第j级STj包括输入电路420、上拉驱动电路430、下拉驱动电路440、和输出电路450。第j级STj包括晶体管T1-T15(例如NMOS晶体管)，而上拉驱动电路430和输出电路450还包括电容器C1-C3。尽管图示了NMOS晶体管，但是可使用PMOS晶体管或其它类型晶体管来代替NMOS晶体管。而且，任何电容器C1-C3可为在制造期间形成的、晶体管的栅极和漏/源极端之间的寄生电容。
在该实施例中，输入电路420包括置位端S和串联连接到选通电压端GV的三个晶体管T5、T10和T11。两个晶体管T5和T11的栅极连接到第二时钟端CK2，而晶体管T10的栅极连接到第一时钟端CK1。晶体管T11和晶体管T10之间的接合点连接到接合点J1，而晶体管T5和晶体管T10之间的接合点连接到接合点J2。
如图4所示，上拉驱动电路430包括在置位端S和接合点J1之间的晶体管T4、第一时钟端CK1和接合点J3之间的晶体管T12、以及第一时钟端CK1和接合点J4之间的晶体管T7。晶体管T4的栅极和漏极共同连接到置位端S，而源极连接到接合点J1。类似地，晶体管T12的栅极和漏极共同连接到第一时钟端CK1，而源极连接到接合点J3。
晶体管T7的栅极连接到接合点J3和第一时钟端CK1。晶体管T7的漏极连接到第一时钟端CK1。晶体管T7的源极连接到接合点J4。电容器C2位于接合点J3和接合点J4之间。
下拉驱动电路440包括晶体管T6、T9、T13、T8、T3和T2，其具有用于接收选通关电压Voff的源极、和用于将选通关电压Voff传输到接合点J1、J2、J3和J4的漏极。晶体管T9具有连接到复位端R的栅极、和连接到接合点J1的漏极。晶体管T13和T8具有共同连接到接合点J2的栅极、和分别连接到接合点J3和J4的漏极。晶体管T2和T3具有分别连接到接合点J4和复位端R的栅极、以及共同连接到接合点J2的漏极。晶体管T6具有连接到帧复位端FR的栅极、和连接到接合点J1的漏极。
输出电路450可包括电容器C3以及两个晶体管T1和T15。晶体管T1和T15的栅极共同连接到接合点J1，而它们的源极连接到第一时钟端CK1。晶体管T1和T15的漏极分别耦接到输出端OUT1和OUT2。电容器C3在接合点J1和J2之间。晶体管T1的漏极也连接到接合点J2。
现在将解释图4的示例级STj的操作。在整个说明书中，信号的高电压状态被称为“高信号”；而信号的低电压状态被称为“低信号”，并可基本上与选通关电压Voff相同。
利用两者都承载高信号的第二时钟信号CKVB和先前进位输出Cout(j-1)，晶体管T11、T5和T4被导通。然后，两个晶体管T11和T4将高信号传送到接合点J1，而晶体管T5将低信号传送到接合点J2。其后，晶体管T1和T15被导通，而第一时钟信号CKV被传送到输出端OUT1和OUT2。
因为接合点J2的信号和第一时钟信号CKV是低信号，所以输出信号Gout(j)和Cout(j)是低信号；同时，电容器C3被充电至该高信号和低信号之间的电压差。
此时，因为信号时钟CKV、下一选通输出Gout(j+1)和接合点J2均为低信号，所以所连接的晶体管T10、T9、T12、T13、T8和T2都被关断。
接下来，当第二时钟信号CKVB为低时，晶体管T11和T5关断；同时，当第一时钟信号CKV为高信号时，晶体管T1的输出信号和接合点J2的信号都是高信号。此时，因为晶体管T10的栅极和源极具有高信号，所以零电压差关断该晶体管T10。因此，电容器C3的高信号被加到浮动(floating)接合点J1上。
第一时钟信号CKV和接合点J2的高信号导通晶体管T12、T13和T8。直接连接的晶体管T12和T13具有在高信号和低信号之间的电压，并根据导通的晶体管T12和T13的阻抗而确定接合点J3的分压。
这里，如果晶体管T13在其导通状态下的阻抗大于晶体管T12在其导通状态下的阻抗(例如大10000倍)，则接合点J3的电压基本上与高信号相同。随后，晶体管T7被导通，而接合点J4的电压由晶体管T7和T8的导通阻抗确定。
由于晶体管T7和T8具有基本相同的阻抗，所以接合点J4具有介于高信号和低信号中间的电压；由此，晶体管T3保持关断。而且，晶体管T9和T2保持关断，因为下一选通输出Gout(j+1)保持为低信号。
因此，输出端OUT1和OUT2通过与低信号隔离并连接到第一时钟信号CKV而传送高信号。电容器C1和C2由它们两端的相应电势差来充电，并且接合点J3的电势低于接合点J5的电势。
当下一选通输出信号Gout(j+1)和第二时钟信号CKVB具有高信号而第一时钟信号CKV具有低信号时，晶体管T9和T2被导通并传送低信号到接合点J1和J2。通过将电容器C3放电到低电压而降低接合点J1的电压。
因此，在下一选通输出Gout(j+1)具有高信号之后，连接到第一时钟信号CKV的两个晶体管T1和T15保持导通一段时间周期；然后，输出端OUT1和OUT2传送低信号，连接到第一时钟信号CKV。
接下来，进位输出Cout(j)浮动并保持低信号，因为通过关断晶体管T15而使得输出端OUT2与第一时钟信号CKV隔离，该晶体管T15的关断是由电容器C3的完全放电和接合点J1的低电压造成的。同时，即使当关断晶体管T1时，输出端OUT1仍继续传送低电压，因为其经由晶体管T2而连接到低信号。
接合点J3因为晶体管T12和T13被关断而被隔离，。而且，接合点J5的电压低于接合点J4的电压，并且因为接合点J3的电压保持比接合点J5的电压低电容器C1上的电压所以将晶体管T7关断。同时，由于晶体管T8被关断，所以接合点J4的电压被降低。而且，晶体管T10因为其栅极连接到第一时钟信号CKV的低电压且接合点J2的信号为低而保持关断。
接下来，随着第一时钟信号CKV的变高，晶体管T12和T17导通，并且随着接合点J4的电压的增加，晶体管T3被导通并传送低信号到接合点J2，以使得输出端OUT1传送低信号。也就是说，即使下一选通输出Gout(j+1)的输出具有低信号，接合点J2的电压仍可为低信号。
通过将栅极连接到高第一时钟信号CKV和低信号接合点J2，晶体管T10被导通并传送接合点J2的低电压到接合点J1。晶体管T1和T15的源极连续接收第一时钟信号CKV，因为源极被连接到第一时钟端CK1。此外，因为晶体管T1大于其他晶体管，所以由于晶体管T1的栅极和源极之间的大寄生电容使得源极电压的改变将影响栅极电压。
所以，利用高时钟信号CKV，晶体管T1可由于其栅极和其源极之间的寄生电容而可被导通。为了防止晶体管T1的接通，通过传送接合点J2的低信号到接合点J1而使得晶体管T1的栅极信号保持为低信号。
稍后，接合点J1保持该低信号直到前一进位输出Cout(j-1)达到高电压为止。当第一时钟信号CKV为高电压而第二时钟信号CKVB为低电压时，接合点J2经由晶体管T3而保持低电压；相反，利用低第一时钟信号CKV和高第二时钟信号CKVB，接合点J2经由晶体管T5而保持低电压。
从最后的空级STn+1的进位输出Cout(n+1)接收到初始化信号INT后，晶体管T6传送选通关信号Voff到接合点J1。
如上所述，第j级STj基于前一进位信号Cout(j-1)、下一选通信号Gout(j+1)、第一和第二时钟信号CKV和CKVB而生成进位信号Cout(j)和选通信号Gout(j)。
现在将参考图5、6和8来解释选通驱动电路400的示例实现。图5是根据本发明实施例的选通驱动电路的示例布局图。图6是图5的选通驱动部分的信号线的示例布局图。图8是图5的选通驱动电路的驱动电路的示例布局图。
如图5所示，根据本发明实施例的选通驱动电路400包括具有级联级ST1-STn+1的驱动电路CS、以及传送例如Voff、CKV、CKVB和INT的各种信号到级联级ST1-STn+1的一组信号线SL。
这组信号线可包括传送选通关信号Voff的选通关信号线SL1、分别传送第一和第二时钟信号CKV和CKVB的第一和第二时钟信号线SL2和SL3、以及传送初始化信号INT的初始化信号线SL4。信号线SL1-SL4垂直延伸。该选通驱动电路400还可包括水平延伸到各级ST1-STn+1的桥接线172(图6所示的172a-172c)。
在驱动电路CS的每一级中，例如第(j-1)级STj-1，接收前一进位输出Cout(j-2)的晶体管T4可位于前一级STj-2附近，而从第一时钟信号线SL2接收第一时钟信号CKV的晶体管T1和T15可沿着与第一时钟信号线SL2相连的桥接线定位。也接收第一时钟信号CKV的晶体管T7、T10和T12位于与第一时钟信号线SL2相连的桥接线附近。从第二时钟信号线SL3接收第二时钟信号CKVB的晶体管T11和T5可沿着与第二时钟信号线SL3相连的桥接线定位，并且从初始化信号线SL4接收初始化信号INT的晶体管T6可位于最左边。从选通关信号线SL1接收选通关信号Voff的晶体管T2、T3、T8、T9和T13沿着与选通关信号线SL1相连的桥接线定位。
第j级STj的晶体管的布局与上面的第(j-1)级STj-1的布局相同，除了第一时钟信号CKV和第一时钟信号线SL2分别与第二时钟信号CKVB和第二时钟信号线SL3互换。
信号线SL和驱动电路CS的部分位于密封区域SA内，而驱动电路CS的剩余部分位于密封区域SA的制造边缘区域SA’中。制造边缘区域SA’的宽度当前为大约0.3mm，其为在密封区域SA上安排密封剂350时距离目标的最大偏差。
如上所述，密封区域SA或制造边缘区域SA’中的信号线和晶体管应被设计为允许来自第一基板110的充足的光(Lg)通过，以使得密封剂350硬化。
如图6所示，例如SL1-SL3的宽信号线具有阶梯状型或网型结构122a-122c，每一个都具有能使光容易地通过的孔隙。因此，每一信号线SL1-SL3可包括垂直延伸的第一组支线、在第一组支线之间并连接该第一组支线的第二组支线、以及由所述第一和第二组支线包围的孔隙。每一支线或每一孔隙可被提供预定宽度，以允许光容易地通过(例如大约20-30μm，并最好为大约25μm)。每根信号线SL1-SL3的总宽度可根据由在其中形成的孔隙导致的增加的阻抗来确定。对于大于100μm宽度的信号线，上述结构具有显著的优点。
如图8所示，位于密封区域SA或制造边缘区域SA’中的大晶体管(例如图5的晶体管T4或T15)包括并联连接并由孔隙彼此隔开的更小晶体管。每一更小晶体管或每一孔隙的宽度被提供为使得光容易地通过(例如100μm或更小)。
现在将参考图7和9-11以及图6和8来解释包括选通驱动电路400的薄膜晶体管阵列面板100的结构。图7是沿着图6的VII-VII’线的剖视图。图9是沿着图8的IX-IX’线的剖视图。图10是显示区域中的像素的示例布局图。图11是沿着图10的XI-XI线的剖视图。
选通驱动电路400的选通线121和信号线122(122a-122d)形成在绝缘基板110上。
如图10所示，选通线121水平延伸到选通驱动电路400并传送选通信号。每一选通线121可包括选通电极124，并在另一部分中可为突出部分(projection)127。
如图6所示，信号线122a-122d垂直延伸并传送选通关信号Voff、第一和第二时钟信号CKV和CKVB、以及初始化信号INT。除了最窄的线122d之外，信号线122a-122c具有阶梯状型或网型结构，该结构包括长垂直支线、在相邻垂直支线之间并连接相邻垂直支线的短水平支线、以及由所述垂直和水平支线包围的孔隙。每一支线或每一孔隙可具有预定宽度，以使得光能容易地通过(例如大约20-30μm，并最好为大约25μm)。每根信号线122a-122c的总宽度可根据由在其中形成的孔隙引起的增加的阻抗来确定。对于大于100μm宽度的信号线，上述结构是所希望的。
如图8所示，信号线122被电连接到驱动电路的晶体管的栅极。
选通线121和信号线122由低电阻率的导电层形成(例如银、银合金、铝、铝合金、铜或铜合金)。另外，选通线121和信号线122可具有包括附加导电层的多层结构，例如铬、钛、钽、钼或其合金(例如钨化钼(MoW)合金)，它们具有与铟锡氧化物(ITO)或铟锌氧化物(IZO)具有良好的化学、物理和电接触性质。选通线121的多层结构的一个例子是铬/铝-钕(Cr/Al-Nd)合金。选通线121和信号线122可向着绝缘基板110的表面以大约30°-80°的角度逐渐变细(taper)。
由例如SiNx制成的选通绝缘层140覆盖选通线121和信号线122。由例如氢化非晶硅制成的线性半导体151或岛型半导体152形成在选通绝缘层140上。线性半导体151垂直延伸并具有指向选通电极124的延伸部分154。而且，线性半导体151在与选通线121的交叉点附近加宽以覆盖选通线121的较宽区域。如图8所示，岛型半导体152位于选通电极上。
在半导体层151和152上，线性或岛型硅化物或高度掺杂的n价氢化非晶硅可形成为欧姆触点161、162和165。线性欧姆触点161包括第二突起163，其位于与岛型欧姆触点165结合的线性半导体151的第一扩展部分154上。其他岛型欧姆触点162位于岛型半导体152上。欧姆触点161、162和162或半导体151和152可相对于基板110的表面而以大约30-80°的角度逐渐变细。
数据线171、输出电极175、存储电容器导体177、和桥接线172(172a-172c)形成在欧姆触点161、162和165以及选通绝缘层140上。如图10所示，数据线171垂直延伸、与选通线121交叉，并传送数据信号(例如数据电压)。从每一数据线171延伸到输出电极175的支线形成输入电极173。成对的输入和输出电极173和175分离并隔着选通电极124而彼此面对。
该存储电容器导体177与选通线121的突出部分127重叠。
如图6所示，桥接线172a可形成在选通关信号线122a和第一时钟信号线122b之间，并可包括延伸到每一级的垂直支线和水平支线。桥接线172b和172c可形成在第一时钟信号线122b和第二时钟信号线122c之间，并可包括延伸到每一级的垂直支线和水平支线。
数据线171、输出电极175、桥接线172和存储电容器导体177由例如银、银合金、铝、铝合金、铜或铜合金的低电阻率的导电层制成。另外，数据线171、输出电极175和存储电容器导体177可具有包括其它导电层的多层结构，例如，诸如钼、铬、钛、钽的难熔金属或它们的合金(例如钨化钼合金)。
数据线171、输出电极175、桥接线172或存储电容器导体177的侧面向着基板110的表面以大约30-80°的角度逐渐变细。线性或岛型欧姆触点161、162和165提供在下面的半导体151和152以及上面的数据线171、输出电极175或桥接线172之间，用于降低接触电阻。
在数据线171、输出电极175、桥接线172、存储电容器导体177、和外露的半导体151上，钝化层180可例如由容易压平的光敏有机材料、例如通过等离子增强化学气相沉积(PECVD)形成的Si:C:O或Si:O:F的低介电常数(例如小于4.0)的绝缘材料、或例如SiNx的无机材料制成。钝化层180也可具有包括有机和无机层的多层结构。
在该钝化层180上，形成有接触孔182、185、187和188以部分暴露数据线171的端部179区域、输出电极175、存储电容器导体177、和桥接线172。
在该钝化层180上，形成有像素电极190的ITO或IZO层、接触助剂(assistant)82和连接助剂88。通过接触孔185和187，像素电极190被连接到输出电极175用于接收数据电压，并连接到存储电容器导体177用于传送数据电压。
根据由施加到像素电极190的数据电压和施加到相对的电极的公共电压所产生的电场而对液晶层330的液晶分子进行重新排列。而且，如上所述，在对应薄膜晶体管关断之后，像素电极190和相对的电极270之间的电压差保持不变。为了增加电容，可提供称为存储电容器CST的附加电容器与该液晶电容器并联。
可通过将像素电极190与其附近的选通线重叠而制成该存储电容器CST。为了提高存储电容，选通线121可包括用于较宽重叠区域的扩展部分127，并且此外，与像素电极相连并与扩展部分127重叠的存储电容器导体177可位于钝化层180之下。而且，为了较高的孔径比，像素电极190可与附近的选通线或数据线重叠。
可选的接触助剂82可经由接触孔182与数据线端部179相连，以增强与外部装置的接触特性并保护该数据线端部179。辅助电极88可分别经由接触孔188和189而连接到信号线122和桥接线172。如果辅助电极88由可容易地透光的透明导电金属制成，则该辅助电极88不必被划分为较小部分。此外，接触电阻根据辅助电极88的尺寸而减小。
根据本发明的一个或多个实施例，可使用透明导电聚合材料作为像素电极190。可替换地，对于反射型LCD，也可使用不透明反射金属作为像素电极190。接触助剂82可由与像素电极190不同的材料，例如ITO和/或IZO制成。
根据本发明的一个或多个实施例，信号线122(122a-122d)可由与数据线171相同的层形成，而桥接线172(172a-172c)可由与选通线121相同的层形成。
上述实施例图示说明但不限制本发明。本发明范围之内的许多修改和变形是可能的。因此，仅由所附权利要求限定本发明的范围。
相关申请
本申请要求2004年7月27日提交的韩国专利申请序列号10-2004-0058708和2004年9月24日提交的韩国专利申请序列号10-2004-0077500的利益和优先权，全部通过引用而合并于此。

Claims (28)

1.一种薄膜晶体管阵列面板，该薄膜晶体管阵列面板具有形成在基板上的选通线、数据线、像素电极、薄膜晶体管和选通驱动电路，该选通驱动电路包括：
驱动电路，用于输出选通信号到选通线；和
电连接到该驱动电路的第一信号线，其中在该第一信号线上形成第一孔隙，
其中该驱动电路包括多个薄膜晶体管，所述多个薄膜晶体管并联连接、并被调整为在所述薄膜晶体管之间形成第二孔隙。
2.根据权利要求1的薄膜晶体管阵列面板，其中第一信号线的宽度大于100μm。
3.根据权利要求2的薄膜晶体管阵列面板，其中该第一信号线包括作为包围该第一孔隙的边界的一部分的分段，并且该分段的宽度在20μm和30μm之间。
4.根据权利要求1的薄膜晶体管阵列面板，其中第一信号线由与选通线或数据线相同的层形成。
5.根据权利要求1的薄膜晶体管阵列面板，其中第一信号线包括至少两个导电材料层。
6.根据权利要求5的薄膜晶体管阵列面板，其中导电材料层之一包括铝、铝合金、银、银合金、铬、钼、或钼合金。
7.根据权利要求1的薄膜晶体管阵列面板，其中该选通驱动电路还包括第二和第三信号线，并且该驱动电路包括具有产生输出信号的多个级联级的移位寄存器。
8.根据权利要求7的薄膜晶体管阵列面板，其中该第一、第二和第三信号线分别传送选通关信号、第一时钟信号和第二时钟信号到该移位寄存器，该第二时钟信号具有与第一时钟信号不同的相位。
9.根据权利要求7的薄膜晶体管阵列面板，其中第二和第三信号线的每一个具有孔隙。
10.根据权利要求7的薄膜晶体管阵列面板，其中该选通驱动电路还包括传送初始化信号到该移位寄存器的第四信号线。
11.根据权利要求10的薄膜晶体管阵列面板，其中该选通驱动电路还包括桥接线，该桥接线将第一、第二、第三和第四信号线之一电连接到该移位寄存器。
12.根据权利要求11的薄膜晶体管阵列面板，其中该桥接线由与所述第一、第二、第三和第四信号线之一不同的层形成。
13.根据权利要求12的薄膜晶体管阵列面板，其中该桥接线通过连接助剂而电连接到所述第一、第二、第三和第四信号线之一。
14.根据权利要求13的薄膜晶体管阵列面板，其中该连接助剂是透明的，并分别通过第一和第二接触孔而分别连接到桥接线以及所述第一、第二、第三和第四信号线之一。
15.根据权利要求1的薄膜晶体管阵列面板，其中该第二孔隙具有小于或等于100μm的宽度。
16.根据权利要求1的薄膜晶体管阵列面板，其中该第一信号线垂直延伸，
其中该第一信号线包括垂直延伸的第一组支线和在第一组支线之间并连接该第一组支线的第二组支线。
17.根据权利要求16的薄膜晶体管阵列面板，其中所述第一孔隙由所述第一和第二组支线包围。
18.一种薄膜晶体管阵列面板，包括：
绝缘基板；
在该绝缘基板上形成的多个选通线和多个数据线；
多个像素电极，每个像素形成在由所述多个选通线和多个数据线所限定的每个像素区域上；
多个开关元件，每个开关元件电连接到多个选通线之一、多个数据线之一和多个像素电极之一；和
在该绝缘基板上形成的选通驱动电路，该选通驱动电路包括传送选通驱动信号的多个信号线、和响应于该选通驱动信号而输出选通信号到多个选通线中的每个的驱动电路，其中该驱动电路包括多个薄膜晶体管，这些薄膜晶体管并联连接，并被调整为在这些薄膜晶体管之间形成孔隙。
19.根据权利要求18的薄膜晶体管阵列面板，其中该孔隙具有小于或等于100μm的宽度。
20.一种显示装置，包括：
显示面板，具有其上形成有多个选通线、选通驱动电路和多个数据线的第一基板、第二基板、在这两个基板之间布置的密封剂、和在这两个基板和密封剂所包围的空间中布置的液晶层；和
数据驱动电路，用于输出数据信号到多个数据线，
其中该选通驱动电路包括传送选通驱动信号的多个信号线、和响应于该选通驱动信号而输出选通信号到多个选通线的驱动电路，并且
其中在所述多个信号线的至少一个上形成第一孔隙，并且所述驱动电路包括多个第一薄膜晶体管，所述多个第一薄膜晶体管并联连接、并被调整为在所述第一薄膜晶体管之间形成第二孔隙。
21.根据权利要求20的显示装置，其中该密封剂包括照相排版材料，并且该密封剂至少部分与所述第一和第二孔隙重叠。
22.根据权利要求21的显示装置，其中在该第二基板上形成不透明区域，并且该不透明区域至少部分与该密封剂重叠。
23.根据权利要求22的显示装置，其中该不透明区域与所述第一和第二孔隙重叠。
24.根据权利要求20的显示装置，其中至少一个信号线垂直延伸，
其中该至少一个信号线包括垂直延伸的第一组支线和在第一组支线之间并连接该第一组支线的第二组支线。
25.根据权利要求24的显示装置，其中所述第一孔隙由所述第一和第二组支线包围。
26.根据权利要求20的显示装置，其中所述第一薄膜晶体管与密封剂重叠。
27.根据权利要求26的显示装置，其中所述驱动电路还包括布置在密封剂外的多个第二薄膜晶体管。
28.一种提供显示装置的方法，该方法包括：
在第一基板上形成选通驱动部分，该选通驱动部分包括具有第一孔隙的信号线和驱动电路，所述驱动电路包括多个薄膜晶体管，所述多个薄膜晶体管并联连接、并被调整为在所述薄膜晶体管之间形成第二孔隙；
在第二基板上形成不透明区域；
提供在第一和第二基板之一上布置的液晶层；
提供在第一和第二基板之一上布置的密封剂；
提供彼此对准的第一和第二基板；和
提供通过所述第一和第二孔隙而暴露在光下的密封剂。
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