KR20060126158A

KR20060126158A - 표시장치

Info

Publication number: KR20060126158A
Application number: KR1020050047859A
Authority: KR
Inventors: 곽윤희; 장종웅
Original assignee: 삼성전자주식회사
Priority date: 2005-06-03
Filing date: 2005-06-03
Publication date: 2006-12-07

Abstract

표시장치에서, 어레이 기판에 형성된 게이트 구동회로는 회로부 및 배선부를 포함한다. 회로부는 종속적으로 연결된 다수의 스테이지를 포함하고, 다수의 제어신호에 응답하여 구동신호를 출력한다. 배선부는 외부로부터 상기 다수의 제어신호를 각각 입력받고, 제1 층으로부터 형성된 제1 신호배선 및 제1 층과 다른 제2 층으로부터 형성된 제2 신호배선을 구비한다. 대향기판은 제1 신호배선이 형성된 주변영역에서 부분적으로 개구된 개구부가 형성된 블랙 매트릭스를 구비한다. 따라서, 표시장치의 오동작을 방지할 수 있다.

Description

표시장치{DISPLAY APPARATUS}

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.

도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.

도 3은 본 발명의 다른 실시예에 따른 액정표시장치의 단면도이다.

도 4는 도 1에 도시된 게이트 구동회로의 블록도이다.

도 5는 도 1에 도시된 Ⅱ부분의 평면도이다.

도 6은 도 5에 도시된 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 대향기판 110 : 제1 베이스 기판

120 : 블랙 매트릭스 130 : 공통전극

200 : 어레이 기판 210 : 제2 베이스 기판

220 : 박막 트랜지스터 230 : 게이트 절연막

240 : 보호막 250 : 게이트 구동회로

260 : 구동칩 300 : 액정층

350 : 실런트 400 : 액정표시장치

본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 오동작을 방지할 수 있는 표시장치에 관한 것이다.

일반적으로, 표시장치는 다수의 게이트 라인과 다수의 데이터 라인이 구비된 표시패널, 다수의 게이트 라인에 게이트 신호를 출력하는 게이트 구동회로 및 다수의 데이터 라인에 데이터 신호를 출력하는 데이터 구동회로를 구비한다.

게이트 구동회로 및 데이터 구동회로는 칩 형태로 이루어져 표시패널에 실장된다. 그러나, 최근에는 표시장치의 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동회로를 표시패널에 내장하는 구조가 개발되고 있다.

게이트 구동회로는 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터, 외부로부터 각종 신호를 입력받는 다수의 신호배선 및 다수의 신호배선을 쉬프트 레지스터에 연결시키는 다수의 연결배선을 포함한다. 다수의 신호배선은 다수의 연결배선과 서로 다른 층에 구비되므로, 다수의 신호배선과 다수의 연결배선은 콘택전극을 통해서 연결된다.

한편, 표시패널은 다수의 게이트 라인과 다수의 데이터 라인이 구비된 어레이 기판, 어레이 기판과 마주하는 컬러필터기판, 어레이 기판과 컬러필터기판과의 사이에 개재된 액정층 및 어레이 기판과 컬러필터기판을 결합시키는 실런트를 구비한다. 컬러필터기판에는 액정에 의해서 조절되지 않고 누설되는 광을 차단하기 위해 블랙 매트릭스가 형성된다. 일반적으로, 블랙 매트릭스에는 3.5 이상의 광학 밀도를 갖는 크롬(Cr)과 같은 금속재료 또는 카본계열의 유기재료가 이용된다.

게이트 구동회로가 표시패널의 어레이 기판에 내장되는 구조에서, 게이트 구동회로와 컬러필터기판에 형성된 공통전극과의 사이에서 기생 커패시턴스가 발생한다. 이러한 기생 커패시턴스는 게이트 드라이버의 오동작을 유발한다.

최근에는, 기생 커패시턴스를 감소시키기 위한 방안으로 실런트를 게이트 구동회로와 공통전극과의 사이에 배치시키는 구조가 제시되고 있다.

그러나, 게이트 구동회로가 내장되어 있는 표시패널 외곽부에 대향하는 컬러필터기판에서 공통전극은 블랙 매트릭스의 바로 위에 형성된다. 또한, 공통전극보다 낮은 전위를 갖는 게이트 구동회로와 공통전극이 눌림이나 기타 요인에 의해서 서로 단락된다. 이때, 공통전극으로 사용되는 인듐 틴 옥사이드와 같은 물질은 부식에 강하나, 크롬으로 이루어진 블랙 매트릭스는 전위차에 의한 부식에 취약하다. 따라서, 단락에 의한 블랙 매트릭스의 부식 현상이 발생한다. 공통전극과 표시패널의 게이트 구동회로 사이에는 실런트가 개재되어 있으나, 실런트의 정렬 오차로 인하여 공통전극과 게이트 구동회로 사이에 실런트가 개재되지 못하는 경우가 발생한다. 이때, 눌림 등에 의한 상하판 직접접촉, 수분 등의 이물질에 의한 접촉, 스파크 발생 등으로 공통전극과 게이트 구동회로가 단락되면 블랙매트릭스 부식 현상이 발생한다. 또한, 실런트가 오차 없이 정 정렬된 경우에도 실런트의 투습성에 의해 상하판 단락이 발생하기도 한다.

따라서, 본 발명의 목적은 블랙 매트릭스의 부식을 방지하기 위한 표시장치를 제공하는 것이다.

본 발명의 일 특징에 따른 표시장치는 어레이 기판 및 대향기판을 포함한다.

상기 어레이 기판은 제1 베이스 기판, 드라이버 및 화소 어레이를 구비한다. 상기 제1 베이스 기판은 표시영역 및 상기 표시영역에 인접한 주변영역으로 구분되고, 상기 드라이버는 상기 제1 베이스 기판의 상기 주변영역에 형성되고 구동신호를 출력한다. 상기 화소 어레이는 상기 제1 베이스 기판의 상기 표시영역에 형성되고, 상기 구동신호를 입력받는다. 여기서, 상기 드라이버는 회로부 및 배선부를 포함한다. 상기 회로부는 종속적으로 연결된 다수의 스테이지를 포함하고, 다수의 제어신호에 응답하여 상기 구동신호를 출력한다. 상기 배선부는 외부로부터 상기 다수의 제어신호를 각각 입력받고, 제1 층으로부터 형성된 제1 신호배선 및 상기 제1 층과 다른 제2 층으로부터 형성된 제2 신호배선을 구비한다.

상기 대향기판은 제2 베이스 기판 및 블랙 매트릭스를 포함한다. 상기 제2 베이스 기판은 상기 제1 베이스 기판과 마주한다. 상기 블랙 매트릭스는 상기 제2 베이스 기판 상에 형성되고, 상기 주변영역에서 부분적으로 개구된 개구부를 갖는다.

이러한 표시장치에 따르면, 상기 블랙 매트릭스와 제1 신호배선이 전기적으로 쇼트되는 현상을 방지할 수 있고, 그 결과 상기 표시장치의 오동작을 방지할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이고, 도 2는 도 에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 액정표시장치(400)는 대향기판(100), 어레이 기판(200) 및 액정층(300)으로 이루어진 액정표시패널을 포함한다. 상기 대향기판(100)은 제1 베이스 기판(110), 블랙 매트릭스(120) 및 공통전극(130)을 구비한다.

상기 제1 베이스 기판(110)은 투명한 유리 기판이고, 표시영역(A1)과 상기 표시영역(A1)에 인접한 주변영역(A2)으로 구분된다. 상기 블랙 매트릭스(120)는 상기 차광성 물질로 이루어지고, 상기 주변영역(A2)에 형성된다. 도면에 도시하지는 않았지만, 상기 블랙 매트릭스(120)는 상기 표시영역(A1) 중 비유효 영역에 더 형성될 수 있다. 여기서, 상기 블랙 매트릭스(120)는 크롬(Cr)과 같은 금속 물질로 이루어질 수 있다.

도 3에 도시된 바와 같이, 상기 대향기판(100)은 상기 블랙 매트릭스(120) 및 상기 제1 베이스 기판(110) 상에 형성되고, 투명성 도전 물질로 이루어진 공통전극(130)을 더 구비할 수 있다.

도 2 및 도 3에 도시된 상기 블랙 매트릭스(120)에는 상기 주변영역(A2)에서 상기 제1 베이스 기판(110)을 부분적으로 노출시키기 위한 개구부(122)가 형성된다. 특히, 상기 개구부(122)는 후술될 게이트 구동회로가 형성되는 영역에서 제1 신호배선에 대응하여 형성된다.

상기 어레이 기판(200)은 제2 베이스 기판(210) 및 화소 어레이를 포함한다. 상기 화소 어레이는 다수의 게이트 라인(GL1 ~ GLn), 다수의 데이터 라인(DL1 ~ DLm), 박막 트랜지스터(220) 및 화소전극(미도시)로 이루어진다. 여기서, n과 m은 1 이상의 자연수이다. 상기 제2 베이스 기판(210)은 상기 제1 베이스 기판(110)과 마주한다. 상기 다수의 게이트 라인(GL1 ~ GLn), 다수의 데이터 라인(DL1 ~ DLm), 박막 트랜지스터(220) 및 화소전극은 박막 공정을 통해 상기 표시영역(A1)에 대응하여 상기 제2 베이스 기판(210) 상에 매트릭스 형태로 형성된다.

상기 다수의 게이트 라인(GL1 ~ GLn)은 상기 다수의 데이터 라인(DL1 ~ DLm)과 절연되게 교차하고, 상기 다수의 게이트 라인(GL1 ~ GLn)과 다수의 데이터 라인(DL1 ~ DLm)에 의해서 정의된 화소영역에는 상기 박막 트랜지스터(220)와 화소전극이 구비된다. 상기 박막 트랜지스터(220)는 대응하는 게이트 라인에 연결된 게이트 전극, 대응하는 데이터 라인에 연결된 소오스 전극 및 화소전극에 연결된 드레인 전극을 포함한다. 상기 화소전극은 상기 액정층(300)을 사이에 두고 상기 대향 기판(100)에 형성된 상기 공통전극과 마주하여 액정 커패시터(Clc)를 형성한다.

또한, 상기 어레이 기판(200)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 제공하기 위한 게이트 구동회로(250)가 구비된다. 상기 게이트 구동회로(250)는 상기 박막 공정을 통해 상기 주변영역(A2)에 대응하여 상기 제2 베이스 기판(210) 상에 형성된다.

상기 제2 베이스 기판(210) 상에는 데이터 구동회로가 내장된 칩이 실장된다. 상기 칩은 상기 다수의 데이터 라인(DL1 ~ DLm)과 전기적으로 연결되어 데이터 신호를 제공한다.

한편, 상기 대향 기판(100)과 상기 어레이 기판(200)과의 사이에는 상기 실 런트(350)가 개재되고, 열 압착 공정을 통해 상기 대향 기판(100)과 상기 어레이 기판(200)이 상기 실런트(350)에 의해서 결합된다. 특히, 상기 실런트(350)는 상기 게이트 구동회로(250)의 상부에 형성되어 상기 게이트 구동회로(250)를 커버한다. 따라서, 상기 실런트(350)는 상기 게이트 구동회로(250)와 상기 공통전극(130)과의 사이에서 생성되는 기생 커패시턴스를 감소시킨다.

이후, 액정 물질이 상기 대향 기판(100)과 상기 어레이 기판(200)과의 사이의 공간에 주입되면, 상기 액정층(300)이 상기 대향 기판(100)과 상기 어레이 기판(200)과의 사이에 형성된다.

도 2에 도시된 바와 같이, 상기 게이트 구동회로(250)는 금속 물질로 이루어진 제1 내지 제5 신호배선(SL1, SL2, SL3, SL4, SL5) 및 전극층(EY)을 포함한다.

구체적으로, 상기 제1 신호배선(SL1)은 제1 금속층으로부터 형성되고, 상기 제2 내지 제5 신호배선(SL2, SL3, SL4, SL5) 및 전극층(EY)은 상기 제1 금속층과 다른 제2 금속층으로부터 형성된다. 상기 제2 금속층은 상기 제2 베이스 기판(210)의 바로 위에 형성된다. 따라서, 상기 제2 금속층으로부터 형성된 상기 제2 내지 제5 신호배선(SL2, SL3, SL4, SL5) 및 전극층(EY)은 상기 제2 베이스 기판(210)의 바로 위에 형성된다. 또한, 상기 제2 베이스 기판(210)에는 상기 제2 내지 제5 신호배선(SL2, SL3, SL4, SL5) 및 전극층(EY)을 커버하기 위한 게이트 절연막(230)이 형성된다.

상기 제1 금속층은 상기 게이트 절연막(230) 상에 형성된다. 따라서, 상기 제1 금속층으로부터 형성된 상기 제1 신호배선(SL1)은 상기 게이트 절연막(230) 상 에 형성된다. 따라서, 상기 제1 신호배선(SL1)은 상기 제2 내지 제5 신호배선(SL2, SL3, SL4, SL5)보다 상기 제1 베이스 기판(110)의 표면에 가까워진다.

한편, 상기 제2 베이스 기판(210)의 상부에는 상기 제1 신호배선(SL1) 및 상기 게이트 절연막(230)을 커버하기 위한 보호막(240)이 형성된다. 상기 보호막(240)은 유기 절연막 또는 무기 절연막으로 이루어질 수 있다. 여기서, 상기 제1 신호배선(SL1)은 상기 보호막(240)에 의해서만 커버되고, 상기 제2 내지 제5 신호배선(SL2, SL3, SL4, SL5)은 상기 게이트 절연막(230) 및 상기 보호막(240)에 의해서 커버된다.

한편, 상기 블랙 매트릭스(120)에 형성된 상기 개구부(122)는 상기 제1 신호배선(SL1)이 형성된 영역에 대응하여 형성된다. 특히, 상기 개구부(122)의 폭은 상기 제1 신호배선(SL1)의 폭보다 크거나 같다. 도 3에 도시된 바와 같이, 상기 공통전극(130)이 상기 블랙 매트릭스(120) 상에 형성되는 경우, 상기 공통전극(130)은 상기 제1 신호배선이 형성된 영역에서 상기 개구부(122)에 의해서 상기 제1 베이스 기판(110) 측으로 함몰된다.

이로써, 상기 제1 신호배선(SL1)과 상기 블랙 매트릭스(120)의 전기적인 단락을 방지할 수 있고, 그 결과 상기 블랙 매트릭스(120)의 부식을 방지할 수 있다. 또한, 상기 공통전극(130)이 상기 블랙 매트릭스(120) 상에 형성된 구조에서도, 상기 제1 신호배선(SL1)이 형성된 영역에서 상기 블랙 매트릭스(120)가 부분적으로 제거됨으로 인해서, 상기 블랙 매트릭스(120)의 부식을 방지할 수 있다.

도 4는 도 1에 도시된 게이트 구동회로의 블록도이다.

도 4를 참조하면, 상기 게이트 구동회로(250)는 회로부(CS) 및 상기 회로부(CS)에 인접하여 구비된 배선부(LS)를 포함한다.

상기 회로부(CS)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)로 이루어져 제1 내지 제n 게이트 신호(OUT1 ~ OUTn)를 순차적으로 출력한다.

상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 접지전압단자(V1), 리셋단자(RE), 캐리단자(CR) 및 출력단자(OUT)를 포함한다.

상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지(SRC2,...SRCn)의 상기 제1 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 다른 위상을 갖는 제2 클럭(CKVB)이 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.

상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각의 제1 입력단자(IN1)에는 개시신호(STV) 또는 이전 스테이지의 전단 게이트 신호가 입력된다. 상기 첫 번째 구동 스테이지(SRC1)의 제1 입력단자(IN1)에는 상기 회로부(CS)의 동작이 개시하는 상기 개시신호(STV)가 제공된다.

한편, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각의 제2 입력단자 (IN1)에는 다음 스테이지의 후단 캐리신호가 입력된다. 상기 제n+1 스테이지(SRCn+1)는 상기 n번째 스테이지(SRCn)의 제2 입력단자(IN2)에 캐리신호를 제공하기 위하여 더미로 마련된 스테이지이다. 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 후단 캐리신호 대신에 상기 개시신호(STV)가 제공된다.

상기 제1 내지 제n 스테이지(SRC1 ~ SRCn+1)의 오프전압단자(V1)에는 상기 오프전압(Voff)이 제공되고, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)에는 상기 n+1번째 스테이지(SRCn+1)로부터 출력된 제n+1 게이트 신호가 제공된다.

상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제1 클럭(CKV)이 출력되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제2 클럭(CKVB)이 출력된다. 상기 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 캐리단자(CR)로부터 출력된 캐리신호는 이전 스테이지의 제2 입력단자(IN2)로 제공된다. 또한, 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)로부터 출력된 제1 내지 제n 게이트 신호(OUT1 ~ OUTn)는 다음 스테이지의 제1 입력단자(IN1)로 제공된다.

한편, 상기 배선부(LS)는 상기 제1 내지 제5 신호배선(SL1, SL2, SL3, SL4, SL5)을 포함한다.

상기 제1 신호배선(SL1)은 외부로부터 상기 오프전압(Voff)을 입력받는다. 상기 제2 신호배선(SL2)은 외부로부터 상기 제1 클럭(CKV)을 입력받고, 상기 제3 클럭배선(SL3)은 외부로부터 상기 제2 클럭(CKVB)을 입력받는다. 상기 제4 신호배선(SL4)은 외부로부터 제공된 상기 개시신호(STV)를 상기 제1 스테이지(SRC1)의 제1 입력단자(IN1) 및 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)로 제공한다. 상기 제5 신호배선(SL5)은 상기 제n+1 스테이지로(SRCn+1)부터 출력된 제n+1 게이트 신호를 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)로 제공한다.

본 발명의 일 예로, 상기 제5 신호배선(SL5), 제4 신호배선(SL4), 제3 신호배선(SL3), 제2 신호배선(SL2) 및 제1 신호배선(SL1)은 순차적으로 상기 회로부(CS)에 인접하여 배치된다. 따라서, 상기 제1 신호배선(SL4)은 다른 배선들보다 상기 제2 베이스 기판(210)의 외곽에 배치된다.

상기 배선부(LS)는 제1, 제2 및 제3 연결배선(CL1, CL2, CL3)을 더 포함한다.

상기 제1 연결배선(CL1)은 상기 제1 신호배선(SL1)을 상기 회로부(CS)의 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 오프전압단자(V1)에 연결시킨다. 상기 제2 연결배선(CL2)은 상기 제2 신호배선(SL2)을 상기 회로부(CS)의 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제1 클럭단자(CK1) 및 짝수번째 스테이지(SRC2,...SRCn)의 제2 클럭단자(CK2)에 연결시킨다. 상기 제3 연결배선(CL3)은 상기 제3 신호배선(SL3)을 상기 회로부(CS)의 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1) 및 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제2 클럭단자(CK2)에 연결시킨다.

도 5는 도 1에 도시된 Ⅱ부분을 구체적으로 나타낸 평면도이고, 도 6은 도 5 에 도시된 Ⅲ-Ⅲ`에 따라 절단한 단면도이다. 단, 도 5 및 도 6에 도시된 구성요소 중 도 1 및 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 5 및 도 6을 참조하면, 게이트 구동회로(250)에서 상기 회로부(CS)는 제1 회로부(CS1) 및 제2 회로부(CS2)로 구분된다. 상기 제1 회로부(CS1)는 제1 내지 제n 스테이지(SRC1 ~ SRCn) 각각은 출력단자(OUT)에 직접적으로 연결되어 제1 내지 제n 게이트 신호(OUT1 ~ OUTn)의 출력을 제어하고, 상기 제2 회로부(CS2)는 상기 제1 회로부(CS1)의 구동을 제어한다.

한편, 상기 배선부(LS)는 제1 내지 제5 신호배선(SL1, SL2, SL3, SL4, SL5), 제1 내지 제3 연결배선(CL1, CL2, CL3)을 구비한다. 도 5에 도시된 바와 같이, 상기 제2 내지 제5 신호배선(SL2, SL3, SL4, SL5), 표시영역의 게이트 라인(GL1)은 상기 제2 금속층으로부터 패터닝되어 상기 제2 베이스 기판(210)의 바로 위에 형성된다. 상기 제2 내지 제5 신호배선(SL2, SL3, SL4, SL5)은 상기 게이트 절연막(230)에 의해서 전체적으로 커버된다.

상기 제1 신호배선(SL1), 제1 내지 제3 연결배선(CL1 ~ CL3) 및 표시영역의 데이터 라인(DL1)은 상기 제1 금속층으로부터 패터닝되어 상기 게이트 절연막(230) 상에 구비된다. 상기 제1 내지 제3 연결배선(CL1, CL2, CL3)은 상기 게이트 절연막(230)에 의해서 대응하는 신호배선을 제외한 다른 신호배선들과는 전기적으로 절연된다.

이후, 상기 제1 신호배선(SL1), 제1 내지 제3 연결배선(CL1 ~ CL3)은 보호막 (240)에 의해서 전체적으로 커버된다. 상기 보호막(240) 및 게이트 절연막(230)에는 상기 제2 신호배선(SL2)과 제2 연결배선(CL2)을 노출시키는 제1 및 제2 콘택홀(C1, C2)이 형성된다. 따라서, 상기 제1 콘택전극(CE1)은 제1 및 제2 콘택홀(C1, C2)에 의해서 노출된 상기 제2 신호배선(SL2)과 제2 연결배선(CL2)을 전기적으로 연결시킨다. 또한, 상기 보호막(130) 및 게이트 절연막(120)에는 상기 제3 신호배선(SL3)과 제3 연결배선(CL3)을 노출시키는 제3 및 제4 콘택홀(C3, C4)이 더 형성된다. 따라서, 상기 제2 콘택전극(CE2)은 제3 및 제4 콘택홀(C3, C4)에 의해서 노출된 상기 제3 신호배선(SL3)과 제3 연결배선(CL3)을 전기적으로 연결시킨다. 본 발명의 일 예로, 상기 제1 및 제2 콘택전극(CE1, CE2)은 인듐 틴 옥사이드(Indium Tin Oxide; 이하, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide; 이하, IZO)를 포함한다.

상술한 바와 같이, 상기 제1 클럭배선(SL2)과 제2 연결배선(CL2)은 서로 다른 층에 구비되어 제1 콘택전극(CE1)에 의해서 전기적으로 연결되고, 상기 제2 클럭배선(SL3)과 제3 연결배선(CL3)은 서로 다른 층에 구비되어 제2 콘택전극(CE2)에 의해서 전기적으로 연결된다.

그러나, 상기 제1 신호배선(SL1)과 상기 제1 연결배선(CL1)은 상기 제1 금속층으로부터 패터닝되므로, 일체로 형성된다. 그 결과, 상기 제1 신호배선(SL1)과 상기 제1 연결배선(CL1)을 전기적으로 연결시키기 위한 콘택전극이 요구되지 않는다. 따라서, 상기 게이트 구동회로(250) 내에 형성되는 콘택전극의 개수가 전체적으로 감소된다. 또한, 콘택전극에 의해서 증가되는 배선 저항을 감소시킬 수 있고, 콘택전극에 의한 부식을 방지하여 상기 게이트 구동회로(250)의 오동작을 방지할 수 있다.

또한, 도 5에 도시된 바와 같이 상기 블랙 매트릭스(120)에 형성된 상기 개구부(122)는 상기 제1 신호배선(SL1)이 형성된 영역에 대응하여 형성된다. 따라서, 상기 제1 신호배선(SL1)이 형성된 영역에 대응해서 상기 블랙 매트릭스(120)가 제거된다.

이로써, 상기 실런트(350)가 상기 대향기판(100)과 어레이 기판(200)과의 사이에서 실라인 영역(SA)에 정확하게 얼라인 되지 않고, 우측으로 쉬프트되면, 상기 실런트(350)는 상기 제1 내지 제5 신호배선(SL1)을 커버하지 못한다. 이 경우, 상기 제1 신호배선(SL1)은 상기 제2 내지 제5 신호배선(SL2 ~ SL5)보다 상기 제1 베이스 기판(110)의 표면에 가까이 위치하지만, 상기 블랙 매트릭스(120)에 형성된 상기 개구부(122)에 의해서 상기 블랙 매트릭스(120)와 상기 제1 신호배선(SL1)이 쇼트되는 현상을 방지할 수 있다.

이와 같은 표시장치에 따르면, 어레이 기판에 형성된 게이트 구동회로는 제1 층으로부터 형성된 제1 신호배선 및 제1 층과 다른 제2 층으로부터 형성된 제2 신호배선을 구비하고, 대향기판은 상기 제1 신호배선이 형성된 주변영역에서 부분적으로 개구된 개구부가 형성된 블랙 매트릭스를 구비한다.

따라서, 상기 제1 신호배선이 블랙 매트릭스와 쇼트되는 현상을 방지할 수 있다. 그 결과 상기 블랙 매트릭스의 부식을 방지할 수 있고, 상기 표시장치의 오 동작을 방지할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

표시영역 및 상기 표시영역에 인접한 주변영역으로 구분되는 제1 베이스 기판, 상기 제1 베이스 기판의 상기 주변영역에 형성되고 구동신호를 출력하는 드라이버 및 상기 제1 베이스 기판의 상기 표시영역에 형성되고, 상기 구동신호를 입력받는 화소 어레이를 포함하는 어레이 기판; 및

상기 제1 베이스 기판과 마주하는 제2 베이스 기판 및 상기 제2 베이스 기판 상에 형성되어 백라이트 광을 차단하는 블랙 매트릭스를 포함하는 대향기판을 포함하고,

상기 블랙 매트릭스는 상기 주변영역에서 부분적으로 개구된 개구부를 갖는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 드라이버는,

종속적으로 연결된 다수의 스테이지를 포함하고, 다수의 제어신호에 응답하여 상기 구동신호를 출력하는 회로부; 및

외부로부터 상기 다수의 제어신호를 각각 입력받고, 제1 층에 형성된 제1 신호배선 및 상기 제1 층과 다른 제2 층에 형성된 제2 신호배선을 구비하는 배선부를 포함하는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 제2 신호배선은 상기 제1 베이스 기판의 바로 위에 형 성되고, 상기 제1 신호배선은 상기 제1 베이스 기판 상에 형성된 하나 이상의 층 위에 형성된 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 개구부는,

상기 제1 신호배선과 대응하는 영역에 형성되고,

상기 제1 신호배선보다 크거나 같은 폭은 갖는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 블랙 매트릭스는 차광성 금속 물질로 이루어진 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 대향기판은,

상기 블랙 매트릭스와 상기 제2 베이스 기판 상에 형성된 공통전극을 더 포함하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 드라이버는,

상기 화소 어레이의 형성을 위한 박막 공정을 통해 상기 제1 베이스 기판 상에 형성되는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 어레이 기판과 상기 대향기판과의 사이에 형성된 액정 층; 및

상기 어레이 기판과 상기 대향기판과의 사이에 개재되어 상기 어레이 기판과 상기 대향기판을 결합시키는 결합부재를 더 포함하는 것을 특징으로 하는 표시장치.
제8항에 있어서, 상기 결합부재는,

상기 어레이 기판에 형성된 상기 드라이버를 부분적으로 커버하는 것을 특징으로 하는 표시장치.
제8항에 있어서, 상기 결합부재는,

상기 어레이 기판의 제1 신호배선이 형성된 영역 및 상기 대향기판의 상기 블랙 매트릭스의 개구부가 형성된 영역을 커버하는 것을 특징으로 하는 표시장치.