CN110780499B

CN110780499B - 像素阵列基板

Info

Publication number: CN110780499B
Application number: CN201911094109.5A
Authority: CN
Inventors: 李政颉; 丘兆仟
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2019-05-17
Filing date: 2019-11-11
Publication date: 2022-03-22
Anticipated expiration: 2039-11-11
Also published as: TWI690914B; CN110780499A; TW202044214A

Abstract

一种像素阵列基板包括基板、数据线、多条扫描线及像素。基板具有透视窗、主动区和位于主动区与透视窗之间的线路区。数据线具有非直线部，且非直线部设置于线路区。像素设置于主动区。第一像素组包括第i像素行的第j个像素、第(i‑1)像素行的第(j+1)个像素及第(i‑2)像素行的第(j+2)个像素，其中i为大于或等于3的正整数，且j为大于或等于1的正整数。第一像素组及第二像素组的多个像素分别电性连接至多条扫描线。第一像素组及第二像素组的多个像素电性连接至同一数据线，且分别设置于透视窗的中心轴的第一侧及第二侧。

Description

像素阵列基板

技术领域

本发明涉及一种像素阵列基板。

背景技术

显示面板的应用日益广泛，举凡家用的视听娱乐、公共场合的信息显示看板、电竞用的显示器及便携式电子产品都可见其踪迹。便携式电子产品(例如：智能手机)为例，近期来，为使显示面板具有高屏占比，制造商将镜头设置于显示面板的显示区中，以使显示面板的一侧无需设置边框区。

从使用者的角度来看，镜头是被显示用的多个像素包围。为使镜头的相对两侧的多个像素能够彼此电性连接，设置于镜头周围的多条数据线需绕过镜头。然而，当显示面板的分辨率提高时，设置于镜头周围的多条数据线的数量也势必增加，造成设置镜头旁的线路区的宽度无法缩减，影响显示面板的视效。

发明内容

本发明提供一种像素阵列基板，其透视窗周围的线路区的宽度窄。

本发明的一种像素阵列基板，包括基板、多条数据线、多条扫描线以及多个像素。基板具有透视窗、线路区及主动区。线路区位于透视窗的周围，且线路区位于主动区与透视窗之间。多条数据线设置于基板上，且在第一方向上排列。每一数据线具有非直线部，且非直线部设置于线路区。多条扫描线设置于基板上，且在第二方向上排列，其中第一方向与第二方向交错。多个像素设置于主动区。多个像素包括在第一方向上按序排列的多个像素行，且每一像素行的多个像素在第二方向上按序排列。第i像素行的第j个像素、第(i-1)像素行的第(j+1)个像素及第(i-2)像素行的第(j+2)个像素电性连接至多条数据线的第一数据线且分别电性连接至多条扫描线，其中i为大于或等于3的正整数，而j为大于或等于1的正整数。第k像素行的第(j+n)个像素、第(k-1)像素行的第(j+1+n)个像素及第(k-2)像素行的第(j+2+n)个像素电性连接至第一数据线且分别电性连接至多条扫描线，其中k为大于或等于3的正整数，且n为大于1的正整数。透视窗具有在第一方向上延伸的中心轴。第一像素组包括第i像素行的第j个像素、第(i-1)像素行的第(j+1)个像素及第(i-2)像素行的第(j+2)个像素。第二像素组包括第k像素行的第(j+n)个像素、第(k-1)像素行的第(j+1+n)个像素及第(k-2)像素行的第(j+2+n)个像素。第一像素组及第二像素组分别设置于中心轴的第一侧及中心轴的第二侧。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。

附图说明

图1为本发明一实施例的像素阵列基板100的俯视图。

图2为本发明一实施例的像素阵列基板100的局部R1的放大示意图。

图3为本发明一实施例的显示面板10的剖面示意图。

图4为本发明一实施例的像素阵列基板100的显示操作波形图。

图5为本发明另一实施例的像素阵列基板100A的俯视图。

图6为本发明另一实施例的像素阵列基板100A的局部R2的放大示意图。

图7为本发明另一实施例的显示面板10A的剖面示意图。

图8为本发明又一实施例的像素阵列基板100B的俯视图。

图9为本发明再一实施例的像素阵列基板100C的俯视图。

图10为本发明一实施例的像素阵列基板100D的俯视图。

图11为本发明另一实施例的像素阵列基板100E的俯视图。

图12为本发明又一实施例的像素阵列基板100F的俯视图。

图13为本发明再一实施例的像素阵列基板100G的俯视图。

图14为本发明一实施例的像素阵列基板100H的俯视图。

附图标记说明：

10、10A：显示面板

100、100A、100B、100C、100D、100E、100F、100H：像素阵列基板

110：基板

110a：透视窗

110a-1、110d：边缘

110b：线路区

110c：主动区

120：对向基板

130：框胶

140：遮光图案

160：绝缘层

162：接触窗

DL：数据线

DL1：第一数据线

D：漏极

DL-a：非直线部

d1：第一方向

d2：第二方向

E：像素电极

G：栅极

GOA：整合型栅极驱动电路

GP1：第一像素组

GP2：第二像素组

IC：驱动芯片

L：拟线段

L1：第一拟线段

L2：第二拟线段

PX、PX1、PX2、PX3、PX7、PX8、PX9：像素

R1、R2：局部

r：像素行

SL、SL1、SL2、SL3：扫描线

S：源极

S1：第一侧

S2：第二侧

T：主动元件

TL：转接线

t1、t2、t3：时段

V：V字形拟线段

W：宽度

X1：中心轴

Ι-Ι’、П-П’：剖线

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”是可为二元件间存在其它元件。

本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。

图1为本发明一实施例的像素阵列基板100的俯视图。

图2为本发明一实施例的像素阵列基板100的局部R1的放大示意图。图2对应图1的局部R1。

须说明的是，图1绘出像素阵列基板100的透视窗110a、线路区110b、主动区110c、整合型栅极驱动电路GOA及驱动芯片IC；像素阵列基板100的其它构件的尺寸小且精细，为清楚表达起见，将图1省略的像素阵列基板100的其它构件绘于放大的图2。

图3为本发明一实施例的显示面板10的剖面示意图。图3对应图2的剖线Ι-Ι’。

请参照图1、图2及图3，显示面板10包括像素阵列基板100、对向基板120及设置于像素阵列基板100与对向基板120之间的显示介质(未示出)。举例而言，在本实施例中，显示介质可以是液晶。然而，本发明不限于此，根据其它实施例，显示介质也可以是有机电致发光层或其它材料。

请参照图2及图3，像素阵列基板100包括基板110。基板110具有透视窗110a、线路区110b及主动区110c。线路区110b位于透视窗110a的周围，且线路区110b位于主动区110c与透视窗110a之间。

举例而言，在本实施例中，透视窗110a可以是基板110的贯孔，而贯孔内或贯孔下用以设置一电子元件(未示出)。所述电子元件可以是镜头、听筒或其它元件。在本实施例中，对向基板120上可选择性地设有遮光图案140，以遮蔽设置于像素阵列基板100的线路区110b上的不透光构件(例如但不限于：数据线DL的非直线部DL-a)。此外，在本实施例中，遮光图案140与像素阵列基板100的线路区110b之间可选择性地设有框胶(sealant)130，以防止形成本实施例的透视窗110a(例如：贯孔)时，显示介质(未示出)外漏。然而，本发明不以此为限，根据其它实施例，透视窗110a也可以是基板110的一个透光材料部，所述透光材料部上未设置像素阵列基板100的任何挡光图案。

请参照图2，像素阵列基板100包括多条数据线DL及多条扫描线SL，设置于基板110上。多条数据线DL在第一方向d1上排列。多条扫描线SL在第二方向d2上排列。第一方向d1与第二方向d2交错。

请参照图1及图2，在本实施例中，像素阵列基板100还可选择性地包括设置于基板110上的整合型栅极驱动电路(gate driver-on-array)GOA及驱动芯片IC，其中多条扫描线SL电性连接至整合型栅极驱动电路GOA，整合型栅极驱动电路GOA电性连接至驱动芯片IC，且多条数据线DL电性连接至驱动芯片IC。

像素阵列基板100包括多个像素PX，设置于基板110的主动区110c。设置于主动区110c上的多个像素PX包围透视窗110a。每一像素PX包括主动元件T和电性连接至主动元件T的像素电极E。具体而言，在本实施例中，主动元件T包括薄膜晶体管，具有源极S、漏极D、栅极G及半导体图案(未示出)；栅极G及所述半导体图案之间设有绝缘层160(绘于图3)；源极S和漏极D分别与所述半导体图案的不同两区电性连接；像素电极E与漏极D电性连接。

多个像素PX包括在第一方向d1上按序排列的多个像素行r，且每一像素行r的多个像素PX在第二方向d2上按序排列。第i像素行r的第j个像素PX1、第(i-1)像素行r的第(j+1)个像素PX2及第(i-2)像素行r的第(j+2)个像素PX3电性连接同一条数据线DL(即，第一数据线DL1)。第i像素行r的第j个像素PX1、第(i-1)像素行r的第(j+1)个像素PX2及第(i-2)像素行r的第(j+2)个像素PX3分别电性连接至多条扫描线SL1、SL2、SL3。i为大于或等于3的正整数。j为大于或等于1的正整数。

像素阵列基板100是采用三分之一源极驱动(one third source driving，OTSD)架构。每一条数据线DL以的字形(zigzag)的路径传送三个像素行r的显示数据。举例而言，第一数据线DL1用来将显示数据传送到像素PX1、PX2、PX3。像素PX3的主动元件T的源极S电性连接于第一数据线DL1，像素PX3的主动元件T的漏极D电性连接于像素PX3的像素电极E，像素PX3的主动元件T的栅极G电性连接于扫描线SL3。像素PX2的主动元件T的源极S电性连接于像素PX3的主动元件T的漏极D，像素PX2的主动元件T的漏极D电性连接于像素PX2的像素电极E，像素PX2的主动元件T的栅极G电性连接于扫描线SL2。像素PX1的主动元件T的源极S电性连接于像素PX2的主动元件T的漏极D，像素PX1的主动元件T的漏极D电性连接于像素PX1的像素电极E，像素PX1的主动元件T的栅极G电性连接于扫描线SL1。其余像素PX也以对应的方式电性连接，于此便不再赘述。

图4为本发明一实施例的像素阵列基板100的显示操作波形图。请参照图2及图4，于时段t1，将显示数据写入像素PX1，扫描线SL1、SL2、SL3被开启(意即，信号为逻辑高电平)，显示数据通过第一数据线DL1、像素PX3的主动元件T、像素PX2的主动元件T以及像素PX1的主动元件T传送到像素PX1的像素电极E。于时段t2，将显示数据写入像素PX2，扫描线SL2、SL3被开启，显示数据通过第一数据线DL1、像素PX3的主动元件T及像素PX2的主动元件T传送到像素PX2的像素电极E。于时段t3，将显示数据写入像素PX3，扫描线SL3被开启，显示数据通过第一数据线DL1以及像素PX3的主动元件T传送到像素PX3的像素电极E。因此，可驱动像素PX1、PX2、PX3。类似地，运用上述驱动方法，也可驱动其它像素PX，进而显示画面，本领域技术人员根据前述说明应能实施的，于此便不再赘述。

请参照图2，设置于透视窗110a周围的每一数据线DL具有一非直线部DL-a，非直线部DL-a设置于线路区110b。也就是说，设置于透视窗110a旁的每一数据线DL的非直线部DL-a是绕过透视窗110a。在本实施例中，多条数据线DL的多个非直线部DL-a大致上可沿着透视窗110a的边缘110a-1延伸。举例而言，在本实施例中，透视窗110a可呈圆形，而绕过透视窗110a的多条数据线DL的多个非直线部DL-a可包括多条弧线。然而，本发明不以此为限，根据其它实施例，多个非直线部DL-a也可包括其它形状的线段，例如但不限于：阶梯状线段。

设置于透视窗110a周围的多条数据线DL的多个非直线部DL-a在第一方向d1上排列。透视窗110a具有在第一方向d1上延伸的中心轴X1。在本实施例中，中心轴X1可以是通过透视窗110a的几何中心，且重合于第一方向d1的一拟直线。

多个像素PX包括第一像素组GP1及第二像素组GP2，分别设置于透视窗110a的中心轴X1的第一侧S1及中心轴X1的第二侧S2。第一像素组GP1包括第i像素行r的第j个像素PX1、第(i-1)像素行r的第(j+1)个像素PX2及第(i-2)像素行r的第(j+2)个像素PX3。第二像素组GP2包括第k像素行r的第(j+n)个像素PX7、第(k-1)像素行r的第(j+1+n)个像素PX8及第(k-2)像素行r的第(j+2+n)个像素PX9。第k像素行r的第(j+n)个像素PX7、第(k-1)像素行r的第(j+1+n)个像素PX8及第(k-2)像素行r的第(j+2+n)个像素PX9电性连接至第一数据线DL1且分别电性连接至多条扫描线SL。k为大于或等于3的正整数。n为大于1的正整数。

举例而言，在本实施例中，i＝200，j＝100，k＝200，n＝70，第一像素组GP1包括第200像素行r的第100个像素PX1、第199像素行r的第101个像素PX2及第198像素行r的第102个像素PX3，第二像素组GP2包括第200像素行r的第170个像素PX7、第199像素行r的第171个像素PX8及第198像素行r的第172个像素PX9，第一像素组GP1的多个像素PX1、PX2、PX3及第二像素组GP2的多个像素PX7、PX8、PX9通过同一条数据线DL的非直线部DL-a互相电性连接。

值得一提的是，由于像素阵列基板100采用三分之一源极驱动(one third sourcedriving，OTSD)架构，因此像素阵列基板100所须使用的数据线DL的数量可减少，而设置于线路区110b的多条数据线DL的多个非直线部DL-a的数量也会随之减少。因此，便能降低线路区110b的宽度W、提升显示面板10的视效及屏占比。

在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再赘述。

图5为本发明另一实施例的像素阵列基板100A的俯视图。

图6为本发明另一实施例的像素阵列基板100A的局部R2的放大示意图。图6对应图5的局部R2。

须说明的是，图5绘出像素阵列基板100A的透视窗110a、线路区110b、主动区110c、整合型栅极驱动电路GOA、驱动芯片IC及转接线TL；像素阵列基板100A的其它构件的尺寸小且精细，为清楚表达起见，将图5省略的像素阵列基板100A的其它构件绘于放大的图6。

图7为本发明另一实施例的显示面板10A的剖面示意图。图7对应图6的剖线П-П’。

请参照图5、图6及图7，本实施例的显示面板10A及其像素阵列基板100A与前述的显示面板10及其像素阵列基板100类似，两者主要的差异在于：显示面板10A的像素阵列基板100A还包括多条转接线TL。请参照图6，转接线TL于基板110上的垂直投影位于相邻的多条数据线DL于基板110上的多个垂直投影之间。

请参照图5及图6，多条转接线TL的延伸方向(即第二方向d2的反方向)与多条扫描线SL的延伸方向(即第一方向d1)不同。多条扫描线SL通过多条转接线TL电性连接至整合型栅极驱动电路GOA，且多条转接线TL位于透视窗110a与整合型栅极驱动电路GOA之间。

请参照图6及图7，具体而言，在本实施例中，像素阵列基板100A还包括绝缘层160。绝缘层160可设置于扫描线SL上，且转接线TL可设置于绝缘层160上。绝缘层160具有多个接触窗162。多条转接线TL通过绝缘层160的多个接触窗162分别电性连接至多条扫描线SL。请参照图5，特别是，多个接触窗162位于整合型栅极驱动电路GOA与透视窗110a之间。

值得一提的是，由于像素阵列基板100A采用三分之一源极驱动(one thirdsource driving，OTSD)架构，因此相邻两像素行r之间有多出的空间可设置转接线TL。因此，主动区110c的左右两侧可不设置与扫描线SL电性连接的周边走线，而采用像素阵列基板100A的显示面板10除了具有窄线路区110b及高屏占比的优点外，还具有窄边框(slimboarder)的优势。

图8为本发明又一实施例的像素阵列基板100B的俯视图。图8绘出像素阵列基板100B的透视窗110a、线路区110b、主动区110c、整合型栅极驱动电路GOA、驱动芯片IC及转接线TL，而省略的像素阵列基板100B的其它构件。

图8的像素阵列基板100B与图5的像素阵列基板100A类似，两者的差异在于：在图5的实施例中，透视窗110a设置于整合型栅极驱动电路GOA与驱动芯片IC之间；在图8的实施例中，整合型栅极驱动电路GOA设置于透视窗110a与驱动芯片IC之间。

图9为本发明再一实施例的像素阵列基板100C的俯视图。图9绘出像素阵列基板100C的透视窗110a、线路区110b、主动区110c、整合型栅极驱动电路GOA、驱动芯片IC及转接线TL，而省略的像素阵列基板100C的其它构件。

请参照图8及图9，图9的像素阵列基板100C与图8的像素阵列基板100B类似，两者的差异在于：在图8的实施例中，一拟线段L通过多个接触窗162，拟线段L将主动区110c分为右上子区及左下子区，透视窗110a设置于右上子区，且转接线TL设置于左下子区；在图9的实施例中，一拟线段L通过多个接触窗162，拟线段L将主动区110c分为左上子区及右下子区，透视窗110a设置于左上子区，且转接线TL设置于右下子区。

图10为本发明一实施例的像素阵列基板100D的俯视图。图10绘出像素阵列基板100D的透视窗110a、线路区110b、主动区110c、整合型栅极驱动电路GOA、驱动芯片IC及转接线TL，而省略的像素阵列基板100D的其它构件。

图10的像素阵列基板100D与图5的像素阵列基板100A类似，两者的差异在于：在图10的实施例中，第一拟线段L1及第二拟线段L2通过多个接触窗162，第一拟线段L1及第二拟线段L2与第一方向d1及第二方向d2交错且实质上连成一V字形拟线段V。透视窗110a设置于第一拟线段L1与第二拟线段L2之间，且多条转接线TL设置于V字形拟线段V与基板110的边缘110d之间。

图11为本发明另一实施例的像素阵列基板100E的俯视图。图11绘出像素阵列基板100E的透视窗110a、线路区110b、主动区110c、整合型栅极驱动电路GOA、驱动芯片IC及转接线TL，而省略的像素阵列基板100E的其它构件。

图11的像素阵列基板100E与图10的像素阵列基板100D类似，两者的差异在于：在图10的实施例中，透视窗110a设置于整合型栅极驱动电路GOA与驱动芯片IC之间；在图11的实施例中，整合型栅极驱动电路GOA设置于透视窗110a与驱动芯片IC之间。

图12为本发明又一实施例的像素阵列基板100F的俯视图。图12绘出像素阵列基板100F的透视窗110a、线路区110b、主动区110c、整合型栅极驱动电路GOA、驱动芯片IC及转接线TL，而省略的像素阵列基板100F的其它构件。

图12的像素阵列基板100F与图10的像素阵列基板100D类似，两者的差异在于：在图12的实施例中，透视窗110a设置于V字形拟线段V与基板110的边缘110d之间。

图13为本发明再一实施例的像素阵列基板100G的俯视图。图13绘出像素阵列基板100G的透视窗110a、线路区110b、主动区110c、整合型栅极驱动电路GOA、驱动芯片IC及转接线TL，而省略的像素阵列基板100G的其它构件。

图13的像素阵列基板100G与图12的像素阵列基板100E类似，两者的差异在于：在图12的实施例中，透视窗110a设置于整合型栅极驱动电路GOA与驱动芯片IC之间；在图13的实施例中，整合型栅极驱动电路GOA设置于透视窗110a与驱动芯片IC之间。

图14为本发明一实施例的像素阵列基板100H的俯视图。图14绘出像素阵列基板100H的透视窗110a、线路区110b、主动区110c、整合型栅极驱动电路GOA、驱动芯片IC及转接线TL，而省略的像素阵列基板100H的其它构件。

图14的像素阵列基板100H与图5的像素阵列基板100A类似，两者的差异在于：在图14的实施例中，第一拟线段L1及第二拟线段L2通过多个接触窗162。第一拟线段L1及第二拟线段L2与第一方向d1及第二方向d2交错。第一拟线段L1与第二拟线段L2隔开。一透视窗110a及多条转接线TL的多条第一转接线TL1设置于第一拟线段L1与第二拟线段L2之间。多条转接线TL的多条第二转接线TL2设置于第二拟线段L2与基板110的边缘110d之间。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种像素阵列基板，包括：

一基板，具有一透视窗、一线路区及一主动区，其中该线路区位于该透视窗的周围，且该线路区位于该主动区与该透视窗之间；

多条数据线，设置于该基板上，且在一第一方向上排列，其中所述多条数据线的每一条具有一非直线部，该非直线部设置于该线路区；

多条扫描线，设置于该基板上，且在一第二方向上排列，其中该第一方向与该第二方向交错；以及

多个像素，设置于该主动区，其中所述多个像素包括在该第一方向上按序排列的多个像素行，且每一该像素行的多个像素在该第二方向上按序排列；

第i像素行的第j个像素、第(i-1)像素行的第(j+1)个像素及第(i-2)像素行的第(j+2)个像素电性连接至所述多个数据线的一第一数据线且分别电性连接至所述多个扫描线的多条扫描线，i为大于或等于3的正整数，而j为大于或等于1的正整数；

第k像素行的第(j+n)个像素、第(k-1)像素行的第(j+1+n)个像素及第(k-2)像素行的第(j+2+n)个像素电性连接至该第一数据线且分别电性连接至所述多个扫描线的多条扫描线，k为大于或等于3的正整数，且n为大于1的正整数；

该透视窗具有在该第一方向上延伸的一中心轴；

一第一像素组包括该第i像素行的第j个像素、该第(i-1)像素行的第(j+1)个像素及该第(i-2)像素行的第(j+2)个像素，一第二像素组包括该第k像素行的第(j+n)个像素、该第(k-1)像素行的第(j+1+n)个像素及该第(k-2)像素行的第(j+2+n)个像素，且该第一像素组及该第二像素组分别设置于该中心轴的一第一侧及该中心轴的一第二侧。

2.如权利要求1所述的像素阵列基板，还包括：

一整合型栅极驱动电路，设置于该基板上；以及

多条转接线，其中所述多个转接线的延伸方向与所述多个扫描线的延伸方向不同，所述多个扫描线通过所述多个转接线电性连接至该整合型栅极驱动电路，且所述多个转接线位于该透视窗与该整合型栅极驱动电路之间。

3.如权利要求2所述的像素阵列基板，还包括：

一绝缘层，具有多个接触窗，其中所述多个转接线通过该绝缘层的所述多个接触窗分别电性连接至所述多个扫描线，且所述多个接触窗位于该整合型栅极驱动电路与该透视窗之间。

4.如权利要求3所述的像素阵列基板，还包括：

一驱动芯片，电性连接至所述多个数据线，其中该整合型栅极驱动电路设置于该透视窗与该驱动芯片之间。

5.如权利要求3所述的像素阵列基板，还包括：

一驱动芯片，电性连接至所述多个数据线，其中该透视窗设置于该整合型栅极驱动电路与该驱动芯片之间。

6.如权利要求3所述的像素阵列基板，其中一第一拟线段及一第二拟线段连接所述多个接触窗，该第一拟线段及该第二拟线段与该第一方向及该第二方向交错且实质上连成一V字形拟线段，该透视窗设置于该第一拟线段与该第二拟线段之间，且所述多个转接线设置于该V字形拟线段与该基板的边缘之间。

7.如权利要求3所述的像素阵列基板，其中一第一拟线段及一第二拟线段连接所述多个接触窗，该第一拟线段及该第二拟线段与该第一方向及该第二方向交错且实质上连成一V字形拟线段，所述多个转接线设置于该第一拟线段与该第二拟线段之间，且该透视窗设置于该V字形拟线段与该基板的边缘之间。

8.如权利要求3所述的像素阵列基板，其中一第一拟线段及一第二拟线段连接所述多个接触窗，该第一拟线段及该第二拟线段与该第一方向及该第二方向交错，该第一拟线段与该第二拟线段隔开，该透视窗及所述多个转接线的多条第一转接线设置于该第一拟线段与该第二拟线段之间，且所述多个转接线的多条第二转接线设置于该第二拟线段与该基板的边缘之间。