TWI690914B

TWI690914B - 畫素陣列基板

Info

Publication number: TWI690914B
Application number: TW108117103A
Authority: TW
Inventors: 李政頡; 丘兆仟
Original assignee: 友達光電股份有限公司
Priority date: 2019-05-17
Filing date: 2019-05-17
Publication date: 2020-04-11
Also published as: CN110780499B; CN110780499A; TW202044214A

Abstract

一種畫素陣列基板包括基板、資料線、多條掃描線及畫素。基板具有透視窗、主動區和位於主動區與透視窗之間的線路區。資料線具有非直線部，且非直線部設置於線路區。畫素設置於主動區。第一畫素組包括第i畫素行的第j個畫素、第（i-1）畫素行的第（j＋1）個畫素及第（i-2）畫素行的第（j＋2）個畫素，其中i為大於或等於3的正整數，且j為大於或等於1的正整數。第一畫素組及第二畫素組的多個畫素分別電性連接至多條掃描線。第一畫素組及第二畫素組的多個畫素電性連接至同一資料線，且分別設置於透視窗之中心軸的第一側及第二側。

Description

畫素陣列基板

本發明是有關於一種畫素陣列基板。

顯示面板的應用日益廣泛，舉凡家用的視聽娛樂、公共場合的訊息顯示看板、電競用的顯示器及可攜式電子產品都可見其蹤跡。可攜式電子產品（例如：智慧型手機）為例，近期來，為使顯示面板具有高屏佔比，製造商將鏡頭設置於顯示面板的顯示區中，以使顯示面板的一側無需設置邊框區。

從使用者的角度來看，鏡頭是被顯示用的多個畫素包圍。為使鏡頭之相對兩側的多個畫素能夠彼此電性連接，設置於鏡頭周圍的多條資料線需繞過鏡頭。然而，當顯示面板的解析度提高時，設置於鏡頭周圍的多條資料線的數量也勢必增加，造成設置鏡頭旁之線路區的寬度無法縮減，影響顯示面板的視效。

本發明提供一種畫素陣列基板，其透視窗周圍之線路區的寬度窄。

本發明的一種畫素陣列基板，包括基板、多條資料線、多條掃描線以及多個畫素。基板具有透視窗、線路區及主動區。線路區位於透視窗的周圍，且線路區位於主動區與透視窗之間。多條資料線設置於基板上，且在第一方向上排列。每一資料線具有非直線部，且非直線部設置於線路區。多條掃描線設置於基板上，且在第二方向上排列，其中第一方向與第二方向交錯。多個畫素設置於主動區。多個畫素包括在第一方向上依序排列的多個畫素行，且每一畫素行的多個畫素在第二方向上依序排列。第i畫素行的第j個畫素、第（i-1）畫素行的第（j＋1）個畫素及第（i-2）畫素行的第（j＋2）個畫素電性連接至多條資料線的第一資料線且分別電性連接至多條掃描線，其中i為大於或等於3的正整數，而j為大於或等於1的正整數。第k畫素行的第（j＋n）個畫素、第（k-1）畫素行的第（j＋1＋n）個畫素及第（k-2）畫素行的第（j＋2＋n）個畫素電性連接至第一資料線且分別電性連接至多條掃描線，其中k為大於或等於3的正整數，且n為大於1的正整數。透視窗具有在第一方向上延伸的中心軸。第一畫素組包括第i畫素行的第j個畫素、第（i-1）畫素行的第（j＋1）個畫素及第（i-2）畫素行的第（j＋2）個畫素。第二畫素組包括第k畫素行的第（j＋n）個畫素、第（k-1）畫素行的第（j＋1＋n）個畫素及第（k-2）畫素行的第（j＋2＋n）個畫素。第一畫素組及第二畫素組分別設置於中心軸的第一側及中心軸的第二側。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”係可為二元件間存在其它元件。

本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

圖1為本發明一實施例之畫素陣列基板100的上視示意圖。

圖2為本發明一實施例之畫素陣列基板100之局部R1的放大示意圖。圖2對應圖1的局部R1。

須說明的是，圖1繪出畫素陣列基板100的透視窗110a、線路區110b、主動區110c、整合型閘極驅動電路GOA及驅動晶片IC；畫素陣列基板100之其它構件的尺寸小且精細，為清楚表達起見，將圖1省略之畫素陣列基板100的其它構件繪於放大的圖2。

圖3為本發明一實施例之顯示面板10的剖面示意圖。圖3對應圖2的剖線Ι-Ι’。

請參照圖1、圖2及圖3，顯示面板10包括畫素陣列基板100、對向基板120及設置於畫素陣列基板100與對向基板120之間的顯示介質（未繪示）。舉例而言，在本實施例中，顯示介質可以是液晶。然而，本發明不限於此，根據其它實施例，顯示介質也可以是有機電致發光層或其它材料。

請參照圖2及圖3，畫素陣列基板100包括基板110。基板110具有透視窗110a、線路區110b及主動區110c。線路區110b位於透視窗110a的周圍，且線路區110b位於主動區110c與透視窗110a之間。

舉例而言，在本實施例中，透視窗110a可以是基板110的貫孔，而貫孔內或貫孔下用以設置一電子元件（未繪示）。所述電子元件可以是鏡頭、聽筒或其它元件。在本實施例中，對向基板120上可選擇性地設有遮光圖案140，以遮蔽設置於畫素陣列基板100之線路區110b上的不透光構件（例如但不限於：資料線DL的非直線部DL-a）。此外，在本實施例中，遮光圖案140與畫素陣列基板100的線路區110b之間可選擇性地設有框膠（sealant）130，以防止形成本實施例之透視窗110a（例如：貫孔）時，顯示介質（未繪示）外漏。然而，本發明不以此為限，根據其它實施例，透視窗110a也可以是基板110的一個透光材料部，所述透光材料部上未設置畫素陣列基板100的任何擋光圖案。

請參照圖2，畫素陣列基板100包括多條資料線DL及多條掃描線SL，設置於基板110上。多條資料線DL在第一方向d1上排列。多條掃描線SL在第二方向d2上排列。第一方向d1與第二方向d2交錯。

請參照圖1及圖2，在本實施例中，畫素陣列基板100還可選擇性地包括設置於基板110上的整合型閘極驅動電路（gate driver-on-array）GOA及驅動晶片IC，其中多條掃描線SL電性連接至整合型閘極驅動電路GOA，整合型閘極驅動電路GOA電性連接至驅動晶片IC，且多條資料線DL電性連接至驅動晶片IC。

畫素陣列基板100包括多個畫素PX，設置於基板110的主動區110c。設置於主動區110c上的多個畫素PX包圍透視窗110a。每一畫素PX包括主動元件T和電性連接至主動元件T的畫素電極E。具體而言，在本實施例中，主動元件T包括薄膜電晶體，具有源極S、汲極D、閘極G及半導體圖案（未繪示）；閘極G及所述半導體圖案之間設有絕緣層160（繪於圖3）；源極S和汲極D分別與所述半導體圖案的不同兩區電性連接；畫素電極E與汲極D電性連接。

多個畫素PX包括在第一方向d1上依序排列的多個畫素行r，且每一畫素行r的多個畫素PX在第二方向d2上依序排列。第i畫素行r的第j個畫素PX1、第（i-1）畫素行r的第（j＋1）個畫素PX2及第（i-2）畫素行r的第（j＋2）個畫素PX3電性連接同一條資料線DL（即，第一資料線DL1）。第i畫素行r的第j個畫素PX1、第（i-1）畫素行r的第（j＋1）個畫素PX2及第（i-2）畫素行r的第（j＋2）個畫素PX3分別電性連接至多條掃描線SL1、SL2、SL3。i為大於或等於3的正整數。j為大於或等於1的正整數。

畫素陣列基板100係採用三分之一源極驅動（one third source driving，OTSD）架構。每一條資料線DL以之字形（zigzag）的路徑傳送三個畫素行r的顯示資料。舉例而言，第一資料線DL1用來將顯示資料傳送到畫素PX1、PX2、PX3。畫素PX3之主動元件T的源極S電性連接於第一資料線DL1，畫素PX3之主動元件T之汲極D電性連接於畫素PX3之畫素電極E，畫素PX3之主動元件T之閘極G電性連接於掃描線SL3。畫素PX2之主動元件T之源極S電性連接於畫素PX3之主動元件T之汲極D，畫素PX2之主動元件T之汲極D電性連接於畫素PX2之畫素電極E，畫素PX2之主動元件T之閘極G電性連接於掃描線SL2。畫素PX1之主動元件T之源極S電性連接於畫素PX2之主動元件T之汲極D，畫素PX1之主動元件T之汲極D電性連接於畫素PX1之畫素電極E，畫素PX1之主動元件T之閘極G電性連接於掃描線SL1。其餘畫素PX也以對應的方式電性連接，於此便不再贅述。

圖4為本發明一實施例之畫素陣列基板100之顯示操作波形圖。請參照圖2及圖4，於時段t1，將顯示資料寫入畫素PX1，掃描線SL1、SL2、SL3被開啟（意即，訊號為邏輯高準位），顯示資料透過第一資料線DL1、畫素PX3之主動元件T、畫素PX2之主動元件T以及畫素PX1之主動元件T傳送到畫素PX1之畫素電極E。於時段t2，將顯示資料寫入畫素PX2，掃描線SL2、SL3被開啟，顯示資料透過第一資料線DL1、畫素PX3之主動元件T及畫素PX2之主動元件T傳送到畫素PX2之畫素電極E。於時段t3，將顯示資料寫入畫素PX3，掃描線SL3被開啟，顯示資料透過第一資料線DL1以及畫素PX3之主動元件T傳送到畫素PX3之畫素電極E。藉此，可驅動畫素PX1、PX2、PX3。類似地，運用上述驅動方法，也可驅動其它畫素PX，進而顯示畫面，本領域具有通常知識者根據前述說明應能實施之，於此便不再贅述。

請參照圖2，設置於透視窗110a周圍的每一資料線DL具有一非直線部DL-a，非直線部DL-a設置於線路區110b。也就是說，設置於透視窗110a旁之每一資料線DL的非直線部DL-a係繞過透視窗110a。在本實施例中，多條資料線DL的多個非直線部DL-a大致上可沿著透視窗110a的邊緣110a-1延伸。舉例而言，在本實施例中，透視窗110a可呈圓形，而繞過透視窗110a之多條資料線DL的多個非直線部DL-a可包括多條弧線。然而，本發明不以此為限，根據其它實施例，多個非直線部DL-a也可包括其它形狀的線段，例如但不限於：階梯狀線段。

設置於透視窗110a周圍的多條資料線DL的多個非直線部DL-a在第一方向d1上排列。透視窗110a具有在第一方向d1上延伸的中心軸X1。在本實施例中，中心軸X1可以是通過透視窗110a的幾何中心，且重合於第一方向d1的一擬直線。

多個畫素PX包括第一畫素組GP1及第二畫素組GP2，分別設置於透視窗110a之中心軸X1的第一側S1及中心軸X1的第二側S2。第一畫素組GP1包括第i畫素行r的第j個畫素PX1、第（i-1）畫素行r的第（j＋1）個畫素PX2及第（i-2）畫素行r的第（j＋2）個畫素PX3。第二畫素組GP2包括第k畫素行r的第（j＋n）個畫素PX7、第（k-1）畫素行r的第（j＋1＋n）個畫素PX8及第（k-2）畫素行r的第（j＋2＋n）個畫素PX9。第k畫素行r的第（j＋n）個畫素PX7、第（k-1）畫素行r的第（j＋1＋n）個畫素PX8及第（k-2）畫素行r的第（j＋2＋n）個畫素PX9電性連接至第一資料線DL1且分別電性連接至多條掃描線SL。k為大於或等於3的正整數。n為大於1的正整數。

舉例而言，在本實施例中，i＝200，j＝100，k＝200，n=70，第一畫素組GP1包括第200畫素行r的第100個畫素PX1、第199畫素行r的第101個畫素PX2及第198畫素行r的第102個畫素PX3，第二畫素組GP2包括第200畫素行r的第170個畫素PX7、第199畫素行r的第171個畫素PX8及第198畫素行r的第172個畫素PX9，第一畫素組GP1的多個畫素PX1、PX2、PX3及第二畫素組GP2的多個畫素PX7、PX8、PX9透過同一條資料線DL的非直線部DL-a互相電性連接。

值得一提的是，由於畫素陣列基板100採用三分之一源極驅動（one third source driving，OTSD）架構，因此畫素陣列基板100所須使用之資料線DL的數量可減少，而設置於線路區110b之多條資料線DL的多個非直線部DL-a的數量也會隨之減少。藉此，便能降低線路區110b的寬度W、提升顯示面板10的視效及屏佔比。

在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再贅述。

圖5為本發明另一實施例之畫素陣列基板100A的上視示意圖。

圖6為本發明另一實施例之畫素陣列基板100A之局部R2的放大示意圖。圖6對應圖5的局部R2。

須說明的是，圖5繪出畫素陣列基板100A的透視窗110a、線路區110b、主動區110c、整合型閘極驅動電路GOA、驅動晶片IC及轉接線TL；畫素陣列基板100A之其它構件的尺寸小且精細，為清楚表達起見，將圖5省略之畫素陣列基板100A的其它構件繪於放大的圖6。

圖7為本發明另一實施例之顯示面板10A的剖面示意圖。圖7對應圖6的剖線П-П’。

請參照圖5、圖6及圖7，本實施例的顯示面板10A及其畫素陣列基板100A與前述的顯示面板10及其畫素陣列基板100類似，兩者主要的差異在於：顯示面板10A的畫素陣列基板100A還包括多條轉接線TL。請參照圖6，轉接線TL於基板110上的垂直投影位於相鄰的多條資料線DL於基板110上的多個垂直投影之間。

請參照圖5及圖6，多條轉接線TL的延伸方向（即第二方向d2的反方向）與多條掃描線SL的延伸方向（即第一方向d1）不同。多條掃描線SL透過多條轉接線TL電性連接至整合型閘極驅動電路GOA，且多條轉接線TL位於透視窗110a與整合型閘極驅動電路GOA之間。

請參照圖6及圖7，具體而言，在本實施例中，畫素陣列基板100A更包括絕緣層160。絕緣層160可設置於掃描線SL上，且轉接線TL可設置於絕緣層160上。絕緣層160具有多個接觸窗162。多條轉接線TL透過絕緣層160的多個接觸窗162分別電性連接至多條掃描線SL。請參照圖5，特別是，多個接觸窗162位於整合型閘極驅動電路GOA與透視窗110a之間。

值得一提的是，由於畫素陣列基板100A採用三分之一源極驅動（one third source driving，OTSD）架構，因此相鄰兩畫素行r之間有多出的空間可設置轉接線TL。藉此，主動區110c的左右兩側可不設置與掃描線SL電性連接的周邊走線，而採用畫素陣列基板100A的顯示面板10除了具有窄線路區110b及高屏佔比的優點外，還具有窄邊框（slim boarder）的優勢。

圖8為本發明又一實施例之畫素陣列基板100B的上視示意圖。圖8繪出畫素陣列基板100B的透視窗110a、線路區110b、主動區110c、整合型閘極驅動電路GOA、驅動晶片IC及轉接線TL，而省略之畫素陣列基板100B的其它構件。

圖8的畫素陣列基板100B與圖5的畫素陣列基板100A類似，兩者的差異在於：在圖5的實施例中，透視窗110a設置於整合型閘極驅動電路GOA與驅動晶片IC之間；在圖8的實施例中，整合型閘極驅動電路GOA設置於透視窗110a與驅動晶片IC之間。

圖9為本發明再一實施例之畫素陣列基板100C的上視示意圖。圖9繪出畫素陣列基板100C的透視窗110a、線路區110b、主動區110c、整合型閘極驅動電路GOA、驅動晶片IC及轉接線TL，而省略之畫素陣列基板100C的其它構件。

請參照圖8及圖9，圖9的畫素陣列基板100C與圖8的畫素陣列基板100B類似，兩者的差異在於：在圖8的實施例中，一擬線段L通過多個接觸窗162，擬線段L將主動區110c分為右上子區及左下子區，透視窗110a設置於右上子區，且轉接線TL設置於左下子區；在圖9的實施例中，一擬線段L通過多個接觸窗162，擬線段L將主動區110c分為左上子區及右下子區，透視窗110a設置於左上子區，且轉接線TL設置於右下子區。

圖10為本發明一實施例之畫素陣列基板100D的上視示意圖。圖10繪出畫素陣列基板100D的透視窗110a、線路區110b、主動區110c、整合型閘極驅動電路GOA、驅動晶片IC及轉接線TL，而省略之畫素陣列基板100D的其它構件。

圖10的畫素陣列基板100D與圖5的畫素陣列基板100A類似，兩者的差異在於：在圖10的實施例中，第一擬線段L1及第二擬線段L2通過多個接觸窗162，第一擬線段L1及第二擬線段L2與第一方向d1及第二方向d2交錯且實質上連成一V字形擬線段V。透視窗110a設置於第一擬線段L1與第二擬線段L2之間，且多條轉接線TL設置於V字形擬線段V與基板110的邊緣110d之間。

圖11為本發明另一實施例之畫素陣列基板100E的上視示意圖。圖11繪出畫素陣列基板100E的透視窗110a、線路區110b、主動區110c、整合型閘極驅動電路GOA、驅動晶片IC及轉接線TL，而省略之畫素陣列基板100E的其它構件。

圖11的畫素陣列基板100E與圖10的畫素陣列基板100D類似，兩者的差異在於：在圖10的實施例中，透視窗110a設置於整合型閘極驅動電路GOA與驅動晶片IC之間；在圖11的實施例中，整合型閘極驅動電路GOA設置於透視窗110a與驅動晶片IC之間。

圖12為本發明又一實施例之畫素陣列基板100F的上視示意圖。圖12繪出畫素陣列基板100F的透視窗110a、線路區110b、主動區110c、整合型閘極驅動電路GOA、驅動晶片IC及轉接線TL，而省略之畫素陣列基板100F的其它構件。

圖12的畫素陣列基板100F與圖10的畫素陣列基板100D類似，兩者的差異在於：在圖12的實施例中，透視窗110a設置於V字形擬線段V與基板110的邊緣110d之間。

圖13為本發明再一實施例之畫素陣列基板100G的上視示意圖。圖13繪出畫素陣列基板100G的透視窗110a、線路區110b、主動區110c、整合型閘極驅動電路GOA、驅動晶片IC及轉接線TL，而省略之畫素陣列基板100G的其它構件。

圖13的畫素陣列基板100G與圖12的畫素陣列基板100E類似，兩者的差異在於：在圖12的實施例中，透視窗110a設置於整合型閘極驅動電路GOA與驅動晶片IC之間；在圖13的實施例中，整合型閘極驅動電路GOA設置於透視窗110a與驅動晶片IC之間。

圖14為本發明一實施例之畫素陣列基板100H的上視示意圖。圖14繪出畫素陣列基板100H的透視窗110a、線路區110b、主動區110c、整合型閘極驅動電路GOA、驅動晶片IC及轉接線TL，而省略之畫素陣列基板100H的其它構件。

圖14的畫素陣列基板100H與圖5的畫素陣列基板100A類似，兩者的差異在於：在圖14的實施例中，第一擬線段L1及第二擬線段L2通過多個接觸窗162。第一擬線段L1及第二擬線段L2與第一方向d1及第二方向d2交錯。第一擬線段L1與第二擬線段L2隔開。一透視窗110a及多條轉接線TL的多條第一轉接線TL1設置於第一擬線段L1與第二擬線段L2之間。多條轉接線TL的多條第二轉接線TL2設置於第一擬線段L1與基板110的邊緣110d之間。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、10A:顯示面板 100、100A、100B、100C、100D、100E、100F、100H:畫素陣列基板 110:基板 110a:透視窗 110a-1、110d:邊緣 110b:線路區 110c:主動區 120:對向基板 130:框膠 140:遮光圖案 160:絕緣層 162:接觸窗 DL:資料線 DL1:第一資料線 D:汲極 DL-a:非直線部 d1:第一方向 d2:第二方向 E:畫素電極 G:閘極 GOA:整合型閘極驅動電路 GP1:第一畫素組 GP2:第二畫素組 IC:驅動晶片 L:擬線段 L1:第一擬線段 L2:第二擬線段 PX、PX1、PX2、PX3、PX7、PX8、PX9:畫素 R1、R2:局部 r:畫素行 SL、SL1、SL2、SL3:掃描線 S:源極 S1:第一側 S2:第二側 T:主動元件 TL:轉接線 t1、t2、t3:時段 V:V字形擬線段 W:寬度 X1:中心軸 Ι-Ι’、П-П’:剖線

圖1為本發明一實施例之畫素陣列基板100的上視示意圖。圖2為本發明一實施例之畫素陣列基板100之局部R1的放大示意圖。圖3為本發明一實施例之顯示面板10的剖面示意圖。圖4為本發明一實施例之畫素陣列基板100之顯示操作波形圖。圖5為本發明另一實施例之畫素陣列基板100A的上視示意圖。圖6為本發明另一實施例之畫素陣列基板100A之局部R2的放大示意圖。圖7為本發明另一實施例之顯示面板10A的剖面示意圖。圖8為本發明又一實施例之畫素陣列基板100B的上視示意圖。圖9為本發明再一實施例之畫素陣列基板100C的上視示意圖。圖10為本發明一實施例之畫素陣列基板100D的上視示意圖。圖11為本發明另一實施例之畫素陣列基板100E的上視示意圖。圖12為本發明又一實施例之畫素陣列基板100F的上視示意圖。圖13為本發明再一實施例之畫素陣列基板100G的上視示意圖。圖14為本發明一實施例之畫素陣列基板100H的上視示意圖。

100:畫素陣列基板

110:基板

110a:透視窗

110a-1:邊緣

110b:線路區

110c:主動區

DL:資料線

DL1:第一資料線

D:汲極

DL-a:非直線部

d1:第一方向

d2:第二方向

E:畫素電極

G:閘極

GP1:第一畫素組

GP2:第二畫素組

PX、PX1、PX2、PX3、PX7、PX8、PX9:畫素

R1:局部

r:畫素行

SL、SL1、SL2、SL3:掃描線

S:源極

S1:第一側

S2:第二側

T:主動元件

W:寬度

X1:中心軸

I-I’:剖線

Claims

一種畫素陣列基板，包括：一基板，具有一透視窗、一線路區及一主動區，其中該線路區位於該透視窗的周圍，且該線路區位於該主動區與該透視窗之間；多條資料線，設置於該基板上，且在一第一方向上排列，其中該些資料線的每一條具有一非直線部，該非直線部設置於該線路區；多條掃描線，設置於該基板上，且在一第二方向上排列，其中該第一方向與該第二方向交錯；以及多個畫素，設置於該主動區，其中該些畫素包括在該第一方向上依序排列的多個畫素行，且每一該畫素行的多個畫素在該第二方向上依序排列；第i畫素行的第j個畫素、第(i-1)畫素行的第(j+1)個畫素及第(i-2)畫素行的第(j+2)個畫素電性連接至該些資料線的一第一資料線且分別電性連接至該些掃描線的多條掃描線，i為大於或等於3的正整數，而j為大於或等於1的正整數；第k畫素行的第(j+n)個畫素、第(k-1)畫素行的第(j+1+n)個畫素及第(k-2)畫素行的第(j+2+n)個畫素電性連接至該第一資料線且分別電性連接至該些掃描線的多條掃描線，k為大於或等於3的正整數，且n為大於1的正整數；該透視窗具有在該第一方向上延伸的一中心軸；一第一畫素組包括該第i畫素行的第j個畫素、該第(i-1)畫素行的第(j+1)個畫素及該第(i-2)畫素行的第(j+2)個畫素，一第二畫素組包括該第k畫素行的第(j+n)個畫素、該第(k-1)畫素行的第(j+1+n)個畫素及該第(k-2)畫素行的第(j+2+n)個畫素，且該第一畫素組及該第二畫素組分別設置於該中心軸的一第一側及該中心軸的一第二側。
如申請專利範圍第1項所述的畫素陣列基板，更包括：一整合型閘極驅動電路，設置於該基板上；以及多條轉接線，其中該些轉接線的延伸方向與該些掃描線的延伸方向不同，該些掃描線透過該些轉接線電性連接至該整合型閘極驅動電路，且該些轉接線位於該透視窗與該整合型閘極驅動電路之間。
如申請專利範圍第2項所述的畫素陣列基板，更包括：一絕緣層，具有多個接觸窗，其中該些轉接線透過該絕緣層的該些接觸窗分別電性連接至該些掃描線，且該些接觸窗位於該整合型閘極驅動電路與該透視窗之間。
如申請專利範圍第3項所述的畫素陣列基板，更包括：一驅動晶片，電性連接至該些資料線，其中該整合型閘極驅動電路設置於該透視窗與該驅動晶片之間。
如申請專利範圍第3項所述的畫素陣列基板，更包括：一驅動晶片，電性連接至該些資料線，其中該透視窗設置於該整合型閘極驅動電路與該驅動晶片之間。
如申請專利範圍第3項所述的畫素陣列基板，其中一第一擬線段及一第二擬線段連接該些接觸窗，該第一擬線段及該第二擬線段與該第一方向及該第二方向交錯且實質上連成一V字形擬線段，該透視窗設置於該第一擬線段與該第二擬線段之間，且該些轉接線設置於該V字形擬線段與該基板的邊緣之間。
如申請專利範圍第3項所述的畫素陣列基板，其中一第一擬線段及一第二擬線段連接該些接觸窗，該第一擬線段及該第二擬線段與該第一方向及該第二方向交錯且實質上連成一V字形擬線段，該些轉接線設置於該第一擬線段與該第二擬線段之間，且該透視窗設置於該V字形擬線段與該基板的邊緣之間。
如申請專利範圍第3項所述的畫素陣列基板，其中一第一擬線段及一第二擬線段連接該些接觸窗，該第一擬線段及該第二擬線段與該第一方向及該第二方向交錯，該第一擬線段與該第二擬線段隔開，該透視窗及該些轉接線的多條第一轉接線設置於該第一擬線段與該第二擬線段之間，且該些轉接線的多條第二轉接線設置於該第一擬線段與該基板的邊緣之間。